KR920015641A - 전계효과 트랜지스터가 구비된 반도체 디바이스 제조방법 - Google Patents

전계효과 트랜지스터가 구비된 반도체 디바이스 제조방법 Download PDF

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KR920015641A
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후베르투스 몬트리 안드레아스
볼트예르 레인아우트
뵈를리 삐에레헤르마누스
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루돌프 요한네스 페테르스
엔.브이.필립스 글로아이람펜파브리켄
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Abstract

내용 없음

Description

전계효과 트랜지스터가 구비된 반도체 디바이스 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제6도∼제8도는 본 발명에 따른 반도체 디바이스 제조방법을 단계적으로 도시한 단면도.

Claims (8)

  1. 게이트 전극이 최소한 두부분으로 구성되어 그중 베이스 부분은 소오스 영역으로부터 드레인 영역으로의 방향에 있어서 치수가 중첩되는 제2부분보다 크고, 게이트 전격의 베이스 부분이 에칭된 제1층이 제공되고 상기 제1층은 제2층으로 코팅되며, 형성될 게이트 전극 영역의 제2층에 개구가 제공되고, 상기 개구가 제3층으로 채워진 게이트 전극과 소오스 영역 및 드레인 영역을 지니고 있는 전계효과 트랜지스터가 구비된 반도체 디바이스 제조방법에 있어서, 상기 제3층이 어셈블리 전반에 걸쳐 코팅되고, 그리고 게이트 전극의 제2부분이 형성되도록 개구에 임의 부분이 남아있게 될때까지 제3층에 부피축소 처리가 가해지게 하는 것을 특징으로 하는 전계 효과 트랜지스터가 구비된 반도체 디바이스 제조방법.
  2. 제1항에 있어서, 에칭처리가 부피축소 처리로 수행되는 것을 특징으로 하는 전계 효과 트랜지스터가 구비된 반도체 디바이스 제조방법.
  3. 제2항에 있어서, 제3층이 다시 에칭되기전, 역시 이후에 다시 에칭되는 포토레지스터 층이 제공되는 것을 특징으로 하는 전계효과 트랜지스터가 구비된 반도체 디바이스 제조방법.
  4. 제1 또는 제2항에 있어서, 비정질 실리콘 층 및 다결정 실리콘이 각각 제1 및 제3층으로 이용되는 것을 특징으로 하는 전계효과 트랜지스터가 구비된 반도체 디바이스 제조방법.
  5. 제1항에 있어서, 폴리싱 처리가 부피 축소 처리로 수행되는 것을 특징으로 하는 전계효과 트랜지스터가 구비된 반도체 디바이스 제조방법.
  6. 전술한 항들중 임의 한 항에 있어서, 실리콘 산화물 층이 제2층으로 이용되는 것을 특징으로 하는 전계효과 트랜지스터가 구비된 반도체 디바이스 제조방법.
  7. 전술전 항들중 임의 한항에 있어서, 제3층이 다시 에칭된 후 실리콘 산화물 층이 제거되는 것을 특징으로 하는 전계효과 트랜지스터가 구비된 반도체 디바이스 제조방법.
  8. 제7항에 있어서, 제2층의 제거후, 소오스 및 드레인 영역의 제1부분이 형성되도록 도핑 처리를 행하고, 이어서 게이트 전극의 제2부분을 따라 에지부를 형성시키고, 그후 제1층으로부터 게이트 전극의 베이스 부분을 에칭하고, 게이트 전극의 제2부분 및 에지부를 마스크로서의 역할을 하도록 하고 그리고 나서 크게 도핑된 소오스및 드레인 영역의 제2부분이 형성되도록 도핑 처리를 행하는 것을 특징으로 하는 전계효과 트랜지스터가 구비된 반도체 디바이스 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019920000333A 1991-01-16 1992-01-13 전계효과 트랜지스터가 구비된 반도체 디바이스 제조방법 KR920015641A (ko)

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NL9100064 1991-01-16

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