KR960043290A - 이중 게이트 전극 구조의 박막 트랜지스터 및 그 제조 방법 - Google Patents

이중 게이트 전극 구조의 박막 트랜지스터 및 그 제조 방법 Download PDF

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Abstract

1. 청구 범위에 기재된 발명이 속한 기술 분야
고집적 반도체 소자 제조 방법.
2. 발명이 해결하려고 하는 기술적 과제
종래 효과적이고 고집적화가 용이한 박막 트랜지스터로 범용되었던 저도핑 드레인 구조의 박막 트랜지스터는 측벽 스페이서 형성이나 두번의 마스크 패턴 형성같은 공정상의 어려움이 있고 제조 비용도 많이 든다는 문제점을 해결하고자 함.
3. 발명의 해결 방법의 요지
소스와 드레인 사이에 두개의 게이트 전극을 형성하므로써, 드레인쪽에 인가되는 고전압을 완화시키는 역할을 하게 되어 간단한 공정으로 저도핑 드레인 구조의 박막 트랜지스터와 동일한 특성 및 효과를 가지는 박막 트랜지스터를 제조하고자 함.
4. 발명의 중요한 용도.
박막 트랜지스터 제조에 이용됨.

Description

이중 게이트 전극 구조의 박막 트랜지스터 및 그 제조 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1A도 내지 제1C도는 본 발명의 한 실시예에 따른 박막 트랜지스터 제조 방법의 공정도, 제2도는 본 발명의 다른 실시예에 따른 박막 트랜지스터의 단면도, 제3A도 내지 제3D도는 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 제조 방법의 공정도.

Claims (5)

  1. 이중 게이트 전극 구조의 박막 트랜지스터를 제조하는 방법에 있어서, 반도체 기판상에 하부층 및 산화막이 형성된 구조상에 소스/드레인용 폴리실리콘, 게이트 산화막, 게이트용 폴리실리콘을 차례로 증착하고 도핑을 실시하는 단계와, 두개의 게이트 전극을 나란하게 형성하기 위한 제1포토레지스트 패턴을 형성하는 단계와, 상기 제1포토레지스트 패턴을 식각 배리어로 이용하여 상기 게이트용 폴리실리콘을 식각하여 두개의 게이트 전극을 형성하고, 잔류 포토레지스트를 제거하는 단계와, 소스/드레인 영역을 형성하기 위한 제2포토레지스트 패턴을 형성하고 소스/드레인 이온주입을 실시하는 단계 및, 잔류 포토레지스트를 제거하고 어닐링하는 단계를 포함해서 이루어진 박막 트랜지스터 제조 방법.
  2. 제1항에 있어서, 소스/드레인 영역 형성을 위한 제2포토레지스트 패턴 형성시, 두 게이트 전극 사이의 채널 영역이 오픈되도록 포토레지스트 패턴을 형성하고 소스/드레인 이온주입을 실시하는 것을 특징으로 하는 박막 트랜지스터 제조 방법.
  3. 이중 게이트 전극 구조의 박막 트랜지스터를 제조하는 방법에 있어서, 반도체 기판상에 하부층 및 산화막이 형성된 구조상에 게이트 폴리실리콘을 증착하고 도핑을 실시하는 단계와, 두개의 게이트 전극을 나란하게 형성하기 위한 제1포토레지스트 패턴을 형성하는 단계와, 상기 제1포토레지스트 패턴을 식각 배리어로 이용하여 상기 게이트용 폴리실리콘을 식각해서 두개의 게이트 전극을 형성하는 단계와, 잔류 포토레지스트를 제거하고 게이트 산화막과 소스/드레인용 폴리실리콘을 차례로 증착하는 단계와, 소스/드레인 영역을 형성하기 위한 제2포토레지스트 패턴을 형성하고 소스/드레인 이온주입을 실시하는 단계 및, 잔류 포토레지스트를 제거하고 어닐링을 실시하는 단계를 포함해서 이루어지는 박막 트랜지스터 제조 방법.
  4. 단일 소스/드레인 영역과 그 사이에 형성된 두개의 게이트 전극을 포함해서 이루어진 이중 게이트 전극 구조의 박막 트랜지스터.
  5. 제4항에 있어서, 상기 두개의 게이트 전극 사이에도 소스/드레인 영역이 형성되어 채널 영역이 분리되어 있는 것을 특징으로 하는 이중 게이트 전극 구조의 박막 트랜지스터.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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