KR930011472B1 - Mos트랜지스터의 제조방법 - Google Patents
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Abstract
내용 없음.
Description
제1도는 일반적인 MOS트랜지스터의 수직단면도.
제2a도 내지 제2e도는 종래의 MOS트랜지스터의 제조공정 순서를 나타낸 단면도.
제3a도 내지 제3e도는 본 발명에 의한 MOS트랜지스터의 제조공정 순서를 나타낸 단면도.
* 도면의 주요부분에 대한 부호의 설명
10 : 반도체 기판 12 : 필드산화막
14 : 게이트 절연막 15 : 게이트 전극
16 : 다결정실리콘막 18 : 고융점 금속 실리사이드막
20 : 스페이서 21 : 제2절연막
22 : 소스/드레인 영역 23 : 200Å이하의 산화막
24 : 유리 26 : 금속전극
28 : 제1절연막
본 발명은 MOS트랜지스터의 제조방법에 관한 것으로, 특히 폴리사이드 게이트전극 구조를 가진 MOS트랜지스터의 제조방법에 관한 것이다.
일반적으로 MOS트랜지스터는 전계 효과 트랜지스터의 일종으로 전압에 의해 출력전류가 제어되며 높은 입력 임피던스를 갖는다. MOS트랜지스터는 낮은 이득과 캐패시턴스에 의해 주파수 동작이 대략 20MHz를 한계로 제한된다는 단점이 있지만 크기가 아주 작으며 그 입력 임피던스가 순수하게 용량적이라는 장점 때문에 고밀도의 메모리장치의 기본소자로 널리 사용되고 있다.
이와 같은 MOS트랜지스터는 금속도체-절연체-반도체의 캐패시터구조를 이루기 때문에 MOS라는 이름이 생겨난 것인데 최근에는 금속도체 대신 고농도의 불순물이 도프된 다결정실리콘을 가장 널리 사용하고 있다. 다결정실리콘은 MOS트랜지스터의 소스/드레인 접합을 형성하는데 요구되는 고온처리 공정에 금속도체 보다 유리하고, 또한 반도체장치의 고집적화에 따라 쇼트채널 효과에 의한 스레쉬홀드 전압변동의 억제를 위해 다결정실리콘과 산화막의 일함수가 MOS트랜지스터에 더 적합하다.
그러나 다결정실리콘 게이트의 주요 단점은 금속에 비해 저항이 크다는 것이다. 따라서 게이트에 인가되는 신호에 대해 RC지연특성을 가지게 되는데 이는 고속 동작을 저하시킨다. 따라서 회로에는 다결정실리콘게이트의 10Ω/□이상의 시트저항을 감소시키기 위해 고융점금속 및 고융점 금속 실리사이드를 다결정실리콘 위에 적층시켜 1~3Ω/□정도의 시트저항값을 가지는 이층구조의 폴리사이드(polyside : 다결정실리콘 및 고융점 금속 실리사이드의 줄임말)게이트가 채용되고 있다.
일반적으로 사용되는 고융점 금속 실리사이드(refractory metal silicide)으로는 MoSi2, WSi2, TaSi2및 TiSi2등이 있다.
제1도는 폴리사이드 게이트전극을 가지는 MOS트랜지스터의 수직단면도를 나타낸다. 10은 P형 불순물이 약하게 도우프된 다결정실리콘 반도체기판이고, 12는 LOCOS방법으로 성장시킨 필드산화막이다. 14는 박막의 SiO2로 된 게이트 절연막이고, 16은 다결정실리콘, 18은 고융점 금속 실리사이드막으로 16, 18은 폴리사이드 게이트 전극을 이룬다. 20은 산화막 스페이서이고, 22는 소스/드레인 불순물영역이다. 24는 인을 함유하는 유리(glass)이고 26은 소스/드레인 금속전극이다.
이와 같은 폴리사이드 게이트전극을 가지는 MOS트랜지스터는 제2a도 내지 제2e도에 도시한 바와 같은 종래의 제조공정 순서를 따라 제조된다.
제1도를 참조하면, 필드산화막(12)이 형성된 반도체기판(10)상에 게이트절연막(14), 다결정실리콘(16) 및 고융점 금속 실리사이드막(18)을 순차적으로, 열산화법, CVD법 및 스퍼터링(또는 이온빔 증착법)에 의해 형성한다. 이어서, 제2b도에 도시한 바와 같이 고융점 금속 실리사이드막(18)상에 포토레지스트로 식각 마스크패턴(19)을 형성하고 상기 식각 마스크패턴(19)을 사용하여 이방성 식각방법으로 불필요한 부분의 고융점 금속 실리사이드막(18) 및 다결정실리콘(16)을 제거하여 제2c도에 도시한 바와 같이 게이트전극(15)을 형성한다. 이어서 제3d도에 도시한 바와 같이 게이트전극(15)이 형성된 반도체기판(10)상에 CVD방법으로 산화막(21)을 덮은다. 이어서, 제3e도에 도시한 바와 같이, 이방성 식각방법으로 산화막(21)을 전면에 칭함으로써 게이트극(15)의 양측벽에 산화막 스페이서(20)를 형성한다.
이때 게이트전극이 형성되지 않은 반도체기판(10) 및 고융점 금속 실리사이드막(18)상에 200Å이하의 산화막이 남거나 또는 완전히 제거되거나 한다. 상기 산화막 스페이서(20)을 형성한 후, 소스 및 드레인 접합이 형성될 부분을 후속 공정으로부터 보호하기 위해 반도체기판(10)을 열처리(regrow)한 후에 이온주입공정에 의해 소스 및 드레인 접합을 형성하게 된다. 이후 공정은 통상의 방법이므로 생략한다.
그러나 상기 열처리 공정시 다결정실리콘막(16)과 고융점 금속 실리사이드막(18)의 열팽창 계수가 서로 다르기 때문에 다결정실리콘막(16)과 고융점 실리사이드막(18)의 사이가 떨어지는 균열 및 들뜸현상이 발생되게 된다. 이러한 균열 및 들뜸 현상은 폴리사이드 게이트 전극의 시트 저항값을 증가시키는 원인이 된다.
이와 같은 후속 열처리에 의한 다결정실리콘막(16)상의 고융점 금속 실리사이드막(18)의 균열 및 들뜸 현상을 방지하기 위하여 고융점 금속 실리사이드막(18)위에 300Å이상의 두께를 가진 산화막을 형성한 것을 고려할 수 있으나 상술한 종래의 제조방법에서는 소스/드레인 영역에 이온주입을 위하여 게이트전극(15)이 형성되지 않는 반도체 기판(10)상의 산화막 두께가 200Å이하로 제한되기 때문에 고융점 금속 실리사이드막(18)위에 200Å이상의 산화막을 형성할 수 없었다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위해, 고융점 금속 실리사이드막의 들뜸 및 균열 현상을 억제할 수 있는 폴리사이드 게이트전극을 가지는 MOS트랜지스터의 제조방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은 반도체 기판상에 도포된 박막을 게이트절연막상에 실리사이드막 및 다결정실리콘막의 이층 구조로된 폴리사이드 게이트전극을 가지는 MOS트랜지스터의 제조방법에 있어서, 반도체 기판의 표면에 상기 게이트절연막, 다결정실리콘막, 실리사이드막 및 제1절연막을 차례로 덮는 공정; 상기 제1산화막 상에 포토레지스트로된 식각 마스크 패턴을 형성하는 공정; 상기 식각마스크 패턴을 사용하여 상기 제1절연막 실리사이드막 및 다결정실리콘막의 불필요한 부분을 제거하여 게이트전극을 형성하는 공정; 상기 게이트전극이 형성된 반도체기판상에 제2절연막을 침적하는 공정; 상기 침적된 제2절연막의 저면을 이방성 식각하여 게이트전극의 측벽에 스페이서를 남기는 공정; 및 상기 이방성 식각후, 상기 반도체기판을 열처리하고 상기 스페이서를 이온주입 마스크로 사용하여 반도체기판의 표면부근의 영역내에 불순물을 이온주입하는 공정을 구비함을 특징으로 한다.
첨부한 도면을 참조하여 본 발명을 보다 상세히 설명하면 다음과 같다.
제3a도 및 제3e도는 본 발명에 의한 폴리사이드 게이트전극을 가지는 MOS트랜지스터의 제조공정의 순서를 제3a도를 참조하면, 필드산화막이 형성된 반도체기판(10)상의 열적으로 산화막을 성장시켜 박막의 게이트 절연막(14)을 형성하고, 이 게이트 절연막(14)상에 CVD방법으로 n+도프된 다결정실리콘막(16)을 형성한다. 이어서, 다결정실리콘(16)위에 텅스텐(W)과 같은 고융점 금속과 실리사이드(Si)을 코스퍼터링(co-sputting) 방법으로 침적하여 고융점 금속 실리사이드막(18)을 형성하고 고융점 금속 실리사이드막(18)상에 500Å 두께의 산화막과 같은 제1절연막(28)을 CVD방법으로 형성한다.
제3b도를 참조하면 상기 산화막(28)위에 포토레지스트를 덮고 게이트 마스크를 적용하여 포토레지스트를 노광한 다음, 노광된 부분을 제거하여 식각마스크패턴(19)을 형성한다.
제3c도를 참조하면, 상기 식각마스크패턴(19)을 식각마스크로 사용하여 RIE와 같은 이방성 식각방법으로 불필요한 산화막(28), 고융점 금속 실리사이드막(18) 및 다결정실리콘막(16)을 순차적으로 제거하여 폴리사이드 게이트전극(15)을 형성한다. 따라서, 폴리사이드 게이트 전극(15)의 고융점 금속 실리사이드막(18)위에는 500Å 두께의 산화막(28)이 남게된다.
제3d도를 참조하면, 상기 폴리사이드 게이트전극(15)이 형성된 반도체 기판(10)상에 CVD방법으로 산화막과 제2절연막(21)을 형성한다.
제3e도를 참조하면, 상기 CVD산화막(21)을 RIE와 같은 이방성 식각방법으로 전면 식각하여 폴리사이드 게이트전극(15)의 측벽에 산화막 스페이서(20)을 남긴다.
상기 산화막 스페이서(20)을 형성한 후, 열처리(regrow)를 하게 되면 고융점 금속 실리사이드막(18)상에 500Å두께의 산화막(28)이 형성되어 있으므로 게이트전극(15)의 고융점 금속 실리사이드막(18)과 다결정실리콘막(16) 사이에 발생되는 균열 및 들뜸현상이 억제되게 된다. 따라서 균열 및 들뜸 현상으로 인한 게이트 전극(15)의 시트저항이 증가되는 것을 방지할 수 있다.
본 발명은 상기 실시예에 한정되는 것이 아니라 실리사이드막과 다결정실리콘막의 적층 구조를 가지며 이 적층구조 형성후 열처리 공정이 수반되는 반도체 장치에는 모두 적용될 수 있음을 주의하여야 한다.
Claims (5)
- 반도체 기판상에 도포된 박막을 게이트절연막상에 실리사이드막 및 다결정실리콘막의 이층 구조로된 폴리사이드 게이트전극을 가지는 MOS트랜지스터의 제조방법에 있어서, 반도체 기판의 표면에 상기 게이트 절연막, 다결정실리콘막, 실리사이드막 및 제1절연막을 차례로 덮는 공정; 상기 제1절연막 상에 포토레지스트로된 식각 마스크 패턴을 형성하는 공정; 상기 식각마스크 패턴을 사용하여 상기 제1절연막, 실리사이드막 및 다결정실리콘막의 불필요한 부분을 제거하여 게이트전극을 형성하는 공정; 상기 게이트전극이 형성된 반도체기판상에 제2절연막을 침적하는 공정; 상기 침적된 제2절연막의 전면을 이방성 식각하여 상기 게이트전극의 측벽에는 스페이서를 남기는 공정; 및 상기 이방성 식각후, 상기 반도체기판을 열처리하고 상기 스페이서를 이온주입 마스크로 사용하여 반도체기판의 표면부근의 영역내에 불순물을 이온주입하는 공정을 구비하는 것을 특징으로 하는 MOS트랜지스터의 제조방법.
- 제1항에 있어서, 상기 제1절연막은 상기 열처리 공정으로 인한 상기 게이트전극의 실리사이드막의 균열 및 들뜸현상을 억제할 수 있을 정도의 두께를 가지는 것을 특징으로 하는 MOS트랜지스터의 제조방법.
- 제2항에 있어서, 상기 제1절연막의 두께는 500Å인 것을 특징으로 하는 MOS트랜지스터의 제조방법.
- 제1항에 있어서, 상기 스페이서를 남기는 공정에서 게이트전극이 형성되지 않는 반도체 기판상에 200Å이하의 두께를 가지도록 산화막을 남기는 것을 특징으로 하는 MOS트랜지스터의 제조방법.
- 제1항에 있어서, 제1절연막은 산화막인 것을 특징으로 하는 MOS트랜지스터의 제조방법.
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