JP2750724B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2750724B2 JP2750724B2 JP1026845A JP2684589A JP2750724B2 JP 2750724 B2 JP2750724 B2 JP 2750724B2 JP 1026845 A JP1026845 A JP 1026845A JP 2684589 A JP2684589 A JP 2684589A JP 2750724 B2 JP2750724 B2 JP 2750724B2
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- buffer layer
- forming
- film
- polysilicon
- semiconductor device
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Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、半導体装置の製造方法に関し、詳しく
は、MOSICのソース／ドレイン形成領域のエッチバック
によるダメージを防止して素子特性を向上させることが
できるような半導体装置の製造方法に関する。
は、MOSICのソース／ドレイン形成領域のエッチバック
によるダメージを防止して素子特性を向上させることが
できるような半導体装置の製造方法に関する。
［従来の技術］ 従来、LDD構造（ライトリイ・ドープド・ドレイン構
造）の回路を形成するときなどには、CVD法によりシリ
コン酸化膜（SiO2膜）を形成後に、ドライエッチングで
は、例えば、反応性イオンエッチング（以下、RIE）に
よりシリコン基板が露出するまでエッチバックを行って
いる。
造）の回路を形成するときなどには、CVD法によりシリ
コン酸化膜（SiO2膜）を形成後に、ドライエッチングで
は、例えば、反応性イオンエッチング（以下、RIE）に
よりシリコン基板が露出するまでエッチバックを行って
いる。
［解決しようとする課題］ 前記のエッチバックを行った際にMOSICでは、ソース
／ドレイン形成領域が表面に露出してエッチングダメー
ジをこれら素子形成領域に与える。また、このとき、素
子間を分離するフィールド酸化膜領域（LOCOS領域）の
膜厚が減少して素子分離層の厚みと幅が少なくなる欠点
がある。
／ドレイン形成領域が表面に露出してエッチングダメー
ジをこれら素子形成領域に与える。また、このとき、素
子間を分離するフィールド酸化膜領域（LOCOS領域）の
膜厚が減少して素子分離層の厚みと幅が少なくなる欠点
がある。
この発明は、このような従来技術の問題点を解決する
ものであって、エッチバックの際に素子形成領域のエッ
チングダメージを防止することができる半導体装置の製
造方法を提供することを目的とする。
ものであって、エッチバックの際に素子形成領域のエッ
チングダメージを防止することができる半導体装置の製
造方法を提供することを目的とする。
［課題を解決するための手段］ このような目的を達成するためのこの発明の半導体装
置の製造方法の構成は、絶縁膜を形成した後にエッチバ
ックして素子形成領域を露出させるエッチバック工程を
有する半導体装置の製造方法において、電極を含めて素
子形成領域に絶縁膜を形成する前に電極を含めて素子形
成領域を被覆するポリシリコンのバッファ層を形成して
その上に絶縁膜を形成し、エッチバック工程においてこ
のバッファ層までエッチバックすることで、電極の両側
に前記の絶縁膜によるサイドウオールを残し、後工程で
バッファ層のポリシリコンのサイドウオールの下側が除
かれるような熱酸化をしてサイドウオールの下側を除い
た部分を絶縁膜に変えるものである。
置の製造方法の構成は、絶縁膜を形成した後にエッチバ
ックして素子形成領域を露出させるエッチバック工程を
有する半導体装置の製造方法において、電極を含めて素
子形成領域に絶縁膜を形成する前に電極を含めて素子形
成領域を被覆するポリシリコンのバッファ層を形成して
その上に絶縁膜を形成し、エッチバック工程においてこ
のバッファ層までエッチバックすることで、電極の両側
に前記の絶縁膜によるサイドウオールを残し、後工程で
バッファ層のポリシリコンのサイドウオールの下側が除
かれるような熱酸化をしてサイドウオールの下側を除い
た部分を絶縁膜に変えるものである。
［作用］ このように、ポリシリコンのバッファ層を設けてその
上にシリコン酸化膜等の絶縁膜を形成し、その後にエッ
チバックするようにしているので、エッチバックしても
素子形成領域が露出しなくて済み、かつ、素子分離領域
までバッファ層の領域を広げれば素子分離領域の膜の減
少も防止できる。
上にシリコン酸化膜等の絶縁膜を形成し、その後にエッ
チバックするようにしているので、エッチバックしても
素子形成領域が露出しなくて済み、かつ、素子分離領域
までバッファ層の領域を広げれば素子分離領域の膜の減
少も防止できる。
しかも、電極の両側にはサイドウオールが形成され、
その下側が絶縁膜にはならずにポリシリコン膜が残され
ているので、実質的にLDD層まで電極が広がり、トラン
ジスタの駆動能力及びホットキャリアに対する耐性を向
上させることができる。
その下側が絶縁膜にはならずにポリシリコン膜が残され
ているので、実質的にLDD層まで電極が広がり、トラン
ジスタの駆動能力及びホットキャリアに対する耐性を向
上させることができる。
その結果、素子特性を向上させることができ、特性劣
化の少ない半導体装置を製造することができる。
化の少ない半導体装置を製造することができる。
［実施例］ 以下、この発明の一実施例について図面を参照して詳
細に説明する。
細に説明する。
第１図は、この発明の半導体製造方法を適用した一実
施例のLDD構造を持つＮ−MOSFETの製造工程の説明図で
ある。
施例のLDD構造を持つＮ−MOSFETの製造工程の説明図で
ある。
第１図において、（ａ）は、フィールド酸化により素
子分離領域（フィールド酸化膜領域）１の形成が完了
し、不要となったSi3N4膜及びパッド酸化膜を順次エッ
チングして、シリコン面を露出させて、シリコン表面の
露出部分に900〜1000℃程度で熱酸化を行い、例えば、5
00Å以下の極薄のゲート酸化膜２を成長させた後、Ｎ型
多結晶シリコン（以下ポリシリコン）の電極パターン３
を形成して、LDD構造を形成するために、N-層を形成す
るP+（リン）イオン注入した状態を示している。
子分離領域（フィールド酸化膜領域）１の形成が完了
し、不要となったSi3N4膜及びパッド酸化膜を順次エッ
チングして、シリコン面を露出させて、シリコン表面の
露出部分に900〜1000℃程度で熱酸化を行い、例えば、5
00Å以下の極薄のゲート酸化膜２を成長させた後、Ｎ型
多結晶シリコン（以下ポリシリコン）の電極パターン３
を形成して、LDD構造を形成するために、N-層を形成す
るP+（リン）イオン注入した状態を示している。
前記の（ａ）の次の工程では、極薄のポリシリコン膜
（ノンドープポリシリコン膜）を、例えば、CVD法によ
りバッファ層４として50〜300Å程度堆積させ、素子形
成領域５及び素子分離領域１を覆う。この状態を示すの
が（ｂ）である。
（ノンドープポリシリコン膜）を、例えば、CVD法によ
りバッファ層４として50〜300Å程度堆積させ、素子形
成領域５及び素子分離領域１を覆う。この状態を示すの
が（ｂ）である。
次の工程では、CVD法によりシリコン酸化膜６を堆積
させ、（ｃ）に示すような状態にする。そして、次の工
程では、RIEにより前記バッファ層４が露出するまでエ
ッチバックを行い、N+のソース／ドレイン領域を形成す
るためにＮ型不純物としてAs+（ひ素）を注入する。こ
のイオン注入後、打込まれたＮ型不純物を活性化するた
めに900〜1000℃程度で熱処理によるアニールが行われ
て、ソース／ドレインを形成する。この状態を示すのが
同図の（ｄ）である。なお、このエッチバックは、ポリ
シリコン（又はシリコン）に対して高選択性を有するRI
Eを使用する。また、このとき、同時に、LDD構造を採る
N-層もソース／ドレインの間に形成される。さらに、こ
のとき、先に（ｃ）の状態において形成したシリコン酸
化膜６にRIEを行ってエッチバックしたときに、ゲート
酸化膜２にサイドウオール８が形成され、このサイドウ
オール８によりLDD構造を簡単に作ることができる。
させ、（ｃ）に示すような状態にする。そして、次の工
程では、RIEにより前記バッファ層４が露出するまでエ
ッチバックを行い、N+のソース／ドレイン領域を形成す
るためにＮ型不純物としてAs+（ひ素）を注入する。こ
のイオン注入後、打込まれたＮ型不純物を活性化するた
めに900〜1000℃程度で熱処理によるアニールが行われ
て、ソース／ドレインを形成する。この状態を示すのが
同図の（ｄ）である。なお、このエッチバックは、ポリ
シリコン（又はシリコン）に対して高選択性を有するRI
Eを使用する。また、このとき、同時に、LDD構造を採る
N-層もソース／ドレインの間に形成される。さらに、こ
のとき、先に（ｃ）の状態において形成したシリコン酸
化膜６にRIEを行ってエッチバックしたときに、ゲート
酸化膜２にサイドウオール８が形成され、このサイドウ
オール８によりLDD構造を簡単に作ることができる。
層間絶縁膜を形成する前に、バッファ層４を酸化し、
シリコン酸化膜（SiO2）に置換する。その後、層間絶縁
層としてCVD法によりシリコン酸化膜７を堆積させる
（図（ｅ）参照）。なお、この例では、図示するよう
に、サイドウオール８の下側には、バッファ層４のポリ
シリコン膜の一部が残されている。
シリコン酸化膜（SiO2）に置換する。その後、層間絶縁
層としてCVD法によりシリコン酸化膜７を堆積させる
（図（ｅ）参照）。なお、この例では、図示するよう
に、サイドウオール８の下側には、バッファ層４のポリ
シリコン膜の一部が残されている。
このように、LDD構造を形成するためにサイドウオー
ル形成する場合に、CVD膜を堆積させた後にRIEでエッチ
バックすることになるが、このときにシリコン基板が露
出するまでエッチバックしなくても済み、単に、バッフ
ァ層が露出するのみであるので、その下側に位置するソ
ース／ドレイン等の素子形成領域にダメージが発生しな
いで済む。また、バッファ層は、フィールド酸化層まで
被覆しているので前記のエッチバックの際に、フィール
ド酸化層がエッチバックにより削られないで済む。した
がって、この領域の膜べりがない。
ル形成する場合に、CVD膜を堆積させた後にRIEでエッチ
バックすることになるが、このときにシリコン基板が露
出するまでエッチバックしなくても済み、単に、バッフ
ァ層が露出するのみであるので、その下側に位置するソ
ース／ドレイン等の素子形成領域にダメージが発生しな
いで済む。また、バッファ層は、フィールド酸化層まで
被覆しているので前記のエッチバックの際に、フィール
ド酸化層がエッチバックにより削られないで済む。した
がって、この領域の膜べりがない。
このようにフィールド酸化層の膜べりによる素子分離
間距離が短くなることが防止できることにより、素子間
のリークが減少する。また、素子構成領域にダメージが
ほとんどないので、素子特性は向上し、その劣化が防止
できる。
間距離が短くなることが防止できることにより、素子間
のリークが減少する。また、素子構成領域にダメージが
ほとんどないので、素子特性は向上し、その劣化が防止
できる。
以上説明してきたが、実施例では、LDD構造のＮ−MOS
FETの例を挙げているが、この発明は、このような構成
と採るMOSトランジスタに限定されないことはもちろん
である。
FETの例を挙げているが、この発明は、このような構成
と採るMOSトランジスタに限定されないことはもちろん
である。
したがって、バッファ層のポリシリコンと絶縁層との
関係は種々の形態を採ることができ、後工程でバッファ
層のポリシリコンをSiO2絶縁膜に変える場合には、その
一部或いはその全部を熱酸化して絶縁膜に変えてもよ
い。
関係は種々の形態を採ることができ、後工程でバッファ
層のポリシリコンをSiO2絶縁膜に変える場合には、その
一部或いはその全部を熱酸化して絶縁膜に変えてもよ
い。
なお、特許請求の範囲における「素子形成領域を被覆
するポリシリコンのバッファ層」における被覆するの
「被覆」には、実施例に示すように極薄のゲート酸化膜
２を介して行う間接的な意味での被覆も含むものであっ
て、ここに介在する層はゲート酸化膜に限定されるもの
ではない。すなわち、この被覆は直接的な被覆に限定さ
れないことはもちろんである。
するポリシリコンのバッファ層」における被覆するの
「被覆」には、実施例に示すように極薄のゲート酸化膜
２を介して行う間接的な意味での被覆も含むものであっ
て、ここに介在する層はゲート酸化膜に限定されるもの
ではない。すなわち、この被覆は直接的な被覆に限定さ
れないことはもちろんである。
［発明の効果］ 以上の説明から理解できるように、この発明にあって
は、ポリシリコンのバッファ層を設けてその上にシリコ
ン酸化膜等の絶縁膜を形成し、その後にエッチバックす
るようにしているので、エッチバックしても素子形成領
域が露出しなくて済み、かつ、素子分離領域までバッフ
ァ層の領域を広げれば素子分離領域の膜の減少も防止で
きる。
は、ポリシリコンのバッファ層を設けてその上にシリコ
ン酸化膜等の絶縁膜を形成し、その後にエッチバックす
るようにしているので、エッチバックしても素子形成領
域が露出しなくて済み、かつ、素子分離領域までバッフ
ァ層の領域を広げれば素子分離領域の膜の減少も防止で
きる。
しかも、電極の両側にはサイドウオールが形成され、
その下側が絶縁膜にはならずにポリシリコン膜が残され
ているので、実質的にLDD層まで電極が広がり、トラン
ジスタの駆動能力及びホットキャリアに対する耐性を向
上させることができる。
その下側が絶縁膜にはならずにポリシリコン膜が残され
ているので、実質的にLDD層まで電極が広がり、トラン
ジスタの駆動能力及びホットキャリアに対する耐性を向
上させることができる。
その結果、素子特性を向上させることができ、特性劣
化の少ない半導体装置を製造することができる。
化の少ない半導体装置を製造することができる。
第１図は、この発明の半導体製造方法を適用した一実施
例のLDD構造を持つＮ−MOSFETの製造工程の説明図であ
る。 １……フィールド酸化膜領域、 ２……ゲート酸化膜、３……電極パターン、 ４……バッファ層（ポリシリコン）、 5,6……シリコン酸化膜。
例のLDD構造を持つＮ−MOSFETの製造工程の説明図であ
る。 １……フィールド酸化膜領域、 ２……ゲート酸化膜、３……電極パターン、 ４……バッファ層（ポリシリコン）、 5,6……シリコン酸化膜。
Claims (1)
- 【請求項１】絶縁膜を形成した後にエッチバックして素
子形成領域を露出させるエッチバック工程を有する半導
体装置の製造方法において、電極を含めて前記素子形成
領域に前記絶縁膜を形成する前に前記電極を含めて前記
素子形成領域を被覆するポリシリコンのバッファ層を形
成してその上に前記絶縁膜を形成し、前記エッチバック
工程においてこのバッファ層までエッチバックすること
で、前記電極の両側に前記絶縁膜によるサイドウオール
を残し、後工程で前記バッファ層のポリシリコンの前記
サイドウオールの下側が除かれるような熱酸化をして前
記サイドウオールの下側を除いた部分を絶縁膜に変える
ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1026845A JP2750724B2 (ja) | 1989-02-06 | 1989-02-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1026845A JP2750724B2 (ja) | 1989-02-06 | 1989-02-06 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02206127A JPH02206127A (ja) | 1990-08-15 |
| JP2750724B2 true JP2750724B2 (ja) | 1998-05-13 |
Family
ID=12204612
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1026845A Expired - Fee Related JP2750724B2 (ja) | 1989-02-06 | 1989-02-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2750724B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0226034A (ja) * | 1988-07-14 | 1990-01-29 | Nec Corp | 半導体装置の製造方法 |
-
1989
- 1989-02-06 JP JP1026845A patent/JP2750724B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02206127A (ja) | 1990-08-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |