JPH0794722A - 積み上げ拡散層構造のｍｏｓトランジスタおよびその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 本発明は、簡単な製造プロセスで、トランジ
スタの信頼性を低下させることなく、ＭＯＳトランジス
タのソース・ドレインを形成する拡散層上に導電層を積
み上げて、ソース・ドレインの低抵抗化を図る。 【構成】 半導体基板11の一部分上にゲート絶縁膜12、
ゲート電極13およびキャップ絶縁膜14を積層状態に形成
し、ゲート電極13の側壁側にサイドウォール絶縁膜15を
形成し、ゲート電極13の両側における半導体基板11の上
層に拡散層16，17を形成して、各拡散層16，17のそれぞ
れに接続する導電層22，23をサイドウォール絶縁膜15の
側壁に形成する。この導電層22，23は、図示しないが、
キャップ絶縁膜14を覆う状態に形成した導電層形成膜を
研磨することによって、その表面を平坦に形成すること
も可能であり、その表面はキャップ絶縁膜14の上面とほ
ぼ同一平面に形成されることが望ましい。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＭＯＳトランジスタの
ソース・ドレインを形成する拡散層上に導電層を積み上
げた状態に形成した積み上げ拡散層構造のＭＯＳトラン
ジスタおよびその製造方法に関するものである。

【０００２】

【従来の技術】ＭＯＳ型電界効果トランジスタ（以下Ｍ
ＯＳＦＥＴと記す）は、いわゆる半導体製造におけるス
ケーリング法則にしたがって微細化されてきたが、技術
的に困難な課題が生じている。ＭＯＳＦＥＴのソース・
ドレイン拡散層を浅い拡散層で形成することと、当該ソ
ース・ドレイン拡散層の抵抗値を下げることとを両立さ
せることが困難になっている。すなわち、微細化するに
つれて顕著になるショートチャネル効果を抑制するに
は、ソース・ドレイン拡散層を浅く形成することが効果
的であるが、当該ソース・ドレイン拡散層の抵抗値が高
くなるのでＭＯＳトランジスタの電流駆動能力が低下す
る。

【０００３】上記課題を回避するためには、例えばソー
ス・ドレイン拡散層を形成するためのイオン注入工程を
行った後、エキシマレーザ光を照射して加熱するエキシ
マレーザアニール処理を行う方法が提案されている。エ
キシマレーザ光を基板に照射すると、基板はその極表層
だけが短時間に加熱される。このため、エキシマレーザ
アニール処理は浅い接合を形成するのに適している。さ
らに、エキシマレーザアニール処理は、高温アニール処
理のため、ＲＴＡ（Rapid Thermal Annealing ）に
比較して、ソース・ドレイン拡散層の結晶性は優れたも
のになる。したがって、ソース・ドレイン拡散層は低抵
抗な拡散層に形成される。

【０００４】しかしながら、接合の深さと抵抗値とは相
反する関係にあるため、上記エキシマレーザアニール処
理を行っても低抵抗化には限界がある。

【０００５】また、ソース・ドレイン拡散層の低抵抗化
を図る方法として、ソース・ドレイン拡散層の表層にチ
タンシリサイド（ＴｉＳｉ₂ ）層を形成するサリサイド
プロセスが、IEEE TRANSACTIONS ON ERECTRON DEVICES.
VOL.38, NO.2, FEBRURY 1991 Chin-Yuan Lu, JanMye J
ames Sung, Ruichen Liu, Nun-Sian Tsai, Ranbir Sing
h, Steven J.Hillenius and Howard C.Kirsch p.246-25
3 に開示されている。この方法では、ソース・ドレイン
拡散層の表層に、チタンとシリコンとの化合物を形成し
て、当該ソース・ドレイン拡散層の抵抗を下げようとし
ている。

【０００６】しかしながら、上記サリサイドプロセスで
は、チタンシリサイド層と基板との間のリークを防ぐ必
要があるためにソース・ドレイン拡散層を浅く形成する
ことができない。ソース・ドレイン拡散層を浅く形成し
た場合には、チタンシリサイド層が基板に突き抜ける。
したがって、サリサイドプロセスではソース・ドレイン
拡散層の低抵抗化は実現できるが、リークの問題が生じ
る。この問題を解決しようとすると、ソース・ドレイン
拡散層の深さを、チタンシリサイドがソース・ドレイン
拡散層を突き抜けない程度に深くしなければならない。

【０００７】上記説明したように、ソース・ドレイン拡
散層を低抵抗化するためにエキシマレーザアニール処理
を行うまたはサリサイドプロセスを行っても、一長一短
がある。

【０００８】そこで、ソース・ドレイン拡散層上に別の
拡散層を積み上げた状態に形成することで、ソース・ド
レイン拡散層の厚さを実効的に厚くして低抵抗化を図
る、いわゆる積み上げ拡散層構造が、応用物理，第61巻
〔11〕（1992）木村紳一郎，武田英次 P.1143-1146 に
開示されている。この積み上げ拡散層構造では、必要が
あれば、積み上げた拡散層の上層にチタンシリサイド層
が形成される。したがって、基板に形成されるソース・
ドレイン拡散層は浅い接合で形成され、しかも実効的な
拡散層の厚さは積み上げて形成した拡散層の厚さ分だけ
厚くなる。このため、チタンシリサイド層を形成して
も、それがソース・ドレイン拡散層を突き抜けて基板に
達することがなくなる。したがって、リークを起こすこ
とがなくなる。

【０００９】上記積み上げ構造の形成方法としては、第
１の方法として、エピタキシャル成長法を用いる方法が
ある。また第２の方法として、多結晶シリコン層を形成
してから異方性イオンエッチング（ＲＩＥ）によってソ
ース拡散層上とドレイン拡散層上とに積み上げ拡散層を
形成する方法がある。

【００１０】上記第１の方法を、図１０の製造工程図で
説明する。

【００１１】図１０の（１）に示すように、シリコン基
板６１の上層には素子形成領域６２を区分する素子分離
領域６３が形成されている。このシリコン基板６１の素
子形成領域６２にはゲート絶縁膜６４を介してゲート電
極６５が形成されている。このゲート電極６５の両側に
はサイドウォール絶縁膜６６が形成されている。またゲ
ート電極６５の両側における上記シリコン基板６１の上
層にはソース・ドレイン拡散層６７，６８が形成されて
いる。上記ソース・ドレイン拡散層６７，６８は、ＬＤ
Ｄ構造をなしている。このように、ＭＯＳトランジスタ
６０は構成されている。

【００１２】まずエピタキシャル成長法で、上記構成の
ＭＯＳトランジスタ６０のソース・ドレイン拡散層６
７，６８上にシリコン層からなる積み上げ拡散層７１，
７２を形成する。この積み上げ拡散層７１，７２は、導
電性不純物（図示せず）を導入した状態で形成してもよ
く、またはシリコン層をエピタキシャル成長させた後に
イオン注入法または拡散法で導電性不純物（図示せず）
を導入して形成してもよい。

【００１３】さらに上記積み上げ拡散層７１，７２をサ
リサイド構造に形成してもよい。すなわち図１０の
（２）に示すように、例えばスパッタ法またはＣＶＤ法
で、上記積み上げ拡散層７１，７２を覆う状態にチタン
層７３を成膜する。

【００１４】その後、図１０の（３）に示すように、上
記チタン層７３のチタンと上記積み上げ拡散層７１，７
２のシリコンとを反応させて、チタンシリサイド（Ｔｉ
Ｓｉ₂ ）層７４，７５を上記積み上げ拡散層７１，７２
の表層に形成する。このとき、ゲート電極６５の上層に
もチタンシリサイド層７６が形成される。その後、ウェ
ットエッチング処理を行って、チタン層７３の未反応部
分（２点鎖線で示す部分）を除去する。さらに熱処理を
行うことによって、上記チタンシリサイド層７４，７
５，７６の安定化を図る。このようにして、積み上げ拡
散層７１，７２をサリサイド構造に形成することも可能
である。

【００１５】次に第２の方法を、図１１の製造工程図で
説明する。

【００１６】図１１の（１）に示すように、シリコン基
板８１の上層には素子形成領域８２を区分する素子分離
領域８３が形成されている。

【００１７】まずＣＶＤ法で、上記シリコン基板８１上
にシリコン層８４を形成する。このシリコン層８４は、
例えば多結晶シリコンからなり、導電性不純物（図示せ
ず）を導入した状態で形成してもよく、またはシリコン
層８４を形成した後にイオン注入法または拡散法で導電
性不純物（図示せず）を導入してもよい。続いてＣＶＤ
法で、上記シリコン層８４の上面に絶縁膜８５を成膜す
る。この絶縁膜８５は例えば酸化シリコンからなる。

【００１８】次いで図１１の（２）に示すように、リソ
グラフィー技術とエッチングとによって、上記素子形成
領域８２内で、上記絶縁膜８５とシリコン層８４とから
なる積層膜を分割する溝８６を形成する。したがって、
分割したシリコン層（８４）が積み上げ拡散層８７，８
８になる。

【００１９】続いて図１１の（３）に示すように、サイ
ドウォール形成技術で溝８６の側壁に側壁酸化膜８９を
形成する。さらにイオン注入法で溝８６を通して上記シ
リコン基板８１の内部に不純物（図示せず）を導入し
て、パンチスルーストッパー層９０を形成する。

【００２０】その後図１１の（４）に示すように、熱酸
化法で、溝８６の底部におけるシリコン基板８１の表層
を酸化して、酸化シリコンからなるゲート絶縁膜９１を
形成する。次いでＣＶＤ法で、上記溝８６の内部を埋め
込む状態に多結晶シリコン層（９２）を形成した後、リ
ソグラフィー技術とエッチングとによって、上記溝８６
の内部に、多結晶シリコン層（９２）でゲート電極９３
を形成する。上記多結晶シリコン層９２は、導電性不純
物（図示せず）を導入した状態で成膜してもよく、また
は成膜後にイオン注入法で導電性不純物（図示せず）を
導入してもよい。

【００２１】さらに、熱処理を行うことによって、上記
積み上げ拡散層８７，８８中の導電性不純物（図示せ
ず）をゲート電極９３の両側におけるシリコン基板８１
の上層中に拡散して、ソース・ドレイン拡散層９４，９
５を形成する。このようにして、ＭＯＳトランジスタ８
０は構成される。

【００２２】

【発明が解決しようとする課題】しかしながら、上記従
来の第１の方法では、ソース拡散層上の積み上げ拡散層
とドレイン拡散層上の積み上げ拡散層とを分離した状態
に形成するため、ソース・ドレイン拡散層上にシリコン
を選択的にエピタキシャル成長させる。このようにエピ
タキシャル成長法を用いて積み上げ拡散層を形成するに
は、高価なエピタキシャル成長装置が必要になるので、
装置コストが非常に高いものになる。またエピタキシャ
ル成長には時間がかかるので、スループットが低下す
る。したがって、生産性が低下するとともに、製造コス
トがかかる。

【００２３】上記従来の第２の方法では、ソース・ドレ
イン拡散層を分離するために、シリコン基板の上層まで
反応性イオンエッチングして除去し、その後シリコン基
板のエッチングした部分上にゲート酸化膜を形成する。
このため、ＲＩＥによって損傷を受けた基板にゲート酸
化膜が形成されるので、ゲート酸化膜の膜質が低くな
る。このため、耐圧が下がり、信頼性が低下する。また
側壁酸化膜を形成するときのＲＩＥによって、ゲート電
極を形成する部分のシリコン基板が掘られるため、実効
チャネル長が長くなる。このため、ＭＯＳトランジスタ
の動作速度が低下する。

【００２４】本発明は、製造プロセスが簡単で、ゲート
絶縁膜の品質に優れた積み上げ拡散層構造のＭＯＳトラ
ンジスタおよびその製造方法を提供することを目的とす
る。

【００２５】

【課題を解決するための手段】本発明は、上記目的を達
成するためになされた積み上げ拡散層構造のＭＯＳトラ
ンジスタおよびその製造方法である。すなわち、第１の
発明における積み上げ拡散層構造のＭＯＳトランジスタ
としては、半導体基板の一部分上にゲート絶縁膜が形成
されていて、このゲート絶縁膜上にはゲート電極とキャ
ップ絶縁膜とが積層状態に形成されている。そしてゲー
ト電極の側壁側にはサイドウォール絶縁膜が形成されて
いる。またゲート電極の両側における半導体基板の上層
には拡散層が形成されている。さらに各拡散層のそれぞ
れに接続する導電層がサイドウォール絶縁膜の側壁に形
成されているものである。

【００２６】上記第１の発明における積み上げ拡散層構
造のＭＯＳトランジスタの製造方法としては、第１工程
で、半導体基板の一部分上にゲート絶縁膜を形成し、さ
らに当該ゲート絶縁膜上にゲート電極とキャップ絶縁膜
とを積層状態に形成する。第２工程で、ゲート電極の両
側における半導体基板の上層に第１拡散層を形成する。
第３工程で、ゲート電極の側壁側にサイドウォール絶縁
膜を形成する。第４工程で、ゲート電極の両側における
半導体基板の上層に、第１拡散層を介してそれよりも高
濃度の第２拡散層を形成する。第５工程で、サイドウォ
ール絶縁膜とキャップ絶縁膜とを覆うとともに各第２拡
散層のそれぞれに接続する導電層形成膜を成膜する。第
６工程で、ゲート電極上のキャップ絶縁膜が露出するま
で導電層形成膜の表面側を異方性エッチングすることで
除去して、導電層形成膜でサイドウォール絶縁膜の側壁
に第２拡散層に接続する導電層を形成する。

【００２７】第２の発明における積み上げ拡散層構造の
ＭＯＳトランジスタとしては、上記第１の積み上げ拡散
層構造のＭＯＳトランジスタの導電層を、各拡散層のそ
れぞれに接続する状態に半導体基板上に形成するととも
にその表面が平坦化した状態に形成したものである。望
ましくは、上記導電層の表面と上記キャップ絶縁膜の表
面とはほぼ同一平面上に形成されているものである。

【００２８】第２の発明における積み上げ拡散層構造の
ＭＯＳトランジスタの製造方法であって、上記第１の積
み上げ拡散層構造のＭＯＳトランジスタの製造方法と同
様にして、第１工程から第５工程までを行い、第６工程
で、ゲート電極上のキャップ絶縁膜が露出するまで導電
層形成膜の表面側を除去して、第２拡散層に接続すると
ともに表面を平坦化した導電層を当該導電層形成膜で形
成する。

【００２９】上記第６工程は、研磨法でキャップ絶縁膜
が露出するまで導電層形成膜の表面側を研磨することで
除去して、第２拡散層に接続するとともに表面を平坦化
した導電層を当該導電層形成膜で形成する。

【００３０】もしくは、導電層形成膜上に平坦化膜を形
成し、続いてエッチングでゲート電極上のキャップ絶縁
膜が露出するまで平坦化膜と導電層の表面側とを除去す
ることで、第２拡散層に接続するとともに表面を平坦化
した導電層を当該導電層形成膜で形成する。

【００３１】また上記第１工程〜前記第６工程まで行っ
た後、ゲート電極のゲート幅方向の両端側における導電
層を除去して、当該ゲート電極のゲート長方向の両側に
導電層を残す。

【００３２】

【作用】上記第１の発明では、ゲート電極の側壁側に形
成されているサイドウォール絶縁膜の側壁に、ソース・
ドレイン拡散層になる拡散層のそれぞれに接続する導電
層が形成されていることから、ソース・ドレイン拡散層
を深くすることなく、当該ソース・ドレイン拡散層の実
効的な厚さが厚くなる。したがって、ソース・ドレイン
拡散層の抵抗が低減される。

【００３３】上記第１の発明の製造方法では、サイドウ
ォール絶縁膜とキャップ絶縁膜とを覆うとともに各第２
拡散層のそれぞれに接続する状態の導電層形成膜を成膜
した後、ゲート電極上のキャップ絶縁膜が露出するまで
導電層形成膜の表面側を異方性エッチングで除去して、
サイドウォール絶縁膜の側壁に第２拡散層に接続する導
電層を導電層形成膜で形成することから、特殊なプロセ
スを用いることなく、通常のサイドウォール形成技術で
導電層が形成される。

【００３４】上記第２の発明では、上記導電層の表面と
上記キャップ絶縁膜の表面とがほぼ同一平面に形成され
ていることから、その上面に層間絶縁膜を介して配線を
形成した場合に、配線はほぼ平坦面に形成されることに
なる。したがって、ゲート電極上の多層配線の形成が容
易になる。

【００３５】第２の発明の製造方法では、ゲート電極上
のキャップ絶縁膜が露出するまで導電層形成膜の表面側
を除去して、第２拡散層に接続しかつ表面を平坦化した
導電層を当該導電層形成膜で形成することから、導電層
の形成と平坦化処理とが同時になされる。導電層の形成
を研磨で行う方法では、ゲート電極上のキャップ絶縁膜
が研磨ストッパになるので、導電層の表面とキャップ絶
縁膜の表面とが、ほぼ同一平面に形成される。

【００３６】導電層の形成をエッチングで行う方法で
は、導電層形成膜上に平坦化膜を形成した後、エッチン
グでゲート電極上のキャップ絶縁膜が露出するまで平坦
化膜と導電層の表面側とを除去することから、通常のエ
ッチバックを実現するエッチング装置で導電層が形成さ
れる。このため、特殊な製造装置を必要としない。

【００３７】またＭＯＳトランジスタのゲート幅方向に
おける両端側の導電層を除去して、当該ゲート幅方向に
沿って導電層を残すことから、ソース側に形成した導電
層とドレイン側に形成した導電層とが接続されることが
なくなる。

【００３８】

【実施例】第１の発明の実施例を、図１の概略構成断面
図で説明する。

【００３９】図１に示すように、半導体基板１１の一部
分上にはゲート絶縁膜１２が形成されている。このゲー
ト絶縁膜１２上には、ゲート電極１３とキャップ絶縁膜
１４とが積層された状態に形成されている。

【００４０】上記ゲート電極１３の側壁側にはサイドウ
ォール絶縁膜１５が形成されている。また上記ゲート電
極１３の両側における半導体基板１１の上層には拡散層
１６，１７が形成されている。この拡散層１６は、ＬＤ
Ｄ構造をなしていて、低濃度の第１拡散層１８とそれよ
りも高濃度の第２拡散層１９とで構成されている。同様
に、上記拡散層１７は、ＬＤＤ構造をなしていて、低濃
度の第１拡散層２０とそれよりも高濃度の第２拡散層２
１とで構成されている。

【００４１】上記拡散層１６上のサイドウォール絶縁膜
１５の側壁には、当該第２拡散層１９に接続する導電層
２２が形成されている。同様に、上記拡散層１６上のサ
イドウォール絶縁膜１５の側壁には、当該第２拡散層２
１に接続する導電層２３が形成されている。上記各導電
層２２，２３が積み上げ拡散層になる。

【００４２】上記のように、積み上げ拡散層構造を有す
るＭＯＳトランジスタ１は構成されている。

【００４３】上記ＭＯＳトランジスタ１は、ゲート電極
１３の側壁側に形成されているサイドウォール絶縁膜１
５の側壁に、ソース・ドレイン拡散層になる拡散層１
６，１７のそれぞれに接続する状態に導電層２２，２３
が形成されていることから、ソース・ドレイン拡散層を
深く形成することなく、当該ソース・ドレイン拡散層の
実効的な厚さが厚くなる。したがって、ソース・ドレイ
ン拡散層になる拡散層１６，１７の抵抗が低減される。

【００４４】次に上記ＭＯＳトランジスタ１の製造方法
を、図２の製造工程図で説明する。なお図では、上記図
１で説明したのと同様の構成部品には同一符号を付す。

【００４５】図２の（１）に示すように、第１工程で
は、通常の熱酸化法で、半導体基板１１上にゲート絶縁
膜１２を形成する。上記半導体基板１１は、例えばシリ
コンからなる。次いでＣＶＤ法で、上記ゲート絶縁膜１
２上に電極形成膜３１とキャップ形成膜３２とを積層状
態に成膜する。上記電極形成膜３１は、例えば膜厚が１
５０ｎｍの多結晶シリコンからなり、上記キャップ形成
膜３２は、例えば膜厚が５０ｎｍの酸化シリコンからな
る。なお、上記ゲート電極形成膜３１は、図示しないが
ポリサイド構造に形成してもよい。またキャップ形成膜
３２は、電極形成膜３１よりもエッチングレートが小さ
い材料であれば、酸化シリコンに限定されない。

【００４６】その後、リソグラフィー技術でゲート電極
をパターニングするためのエッチングマスク（図示せ
ず）を形成する。そしてエッチング（例えば反応性イオ
ンエッチング）を行って、上記キャップ絶縁膜３２と上
記電極形成膜３１との２点鎖線で示す部分を除去するこ
とで、当該キャップ形成膜（３２）でキャップ絶縁膜１
４を形成し、当該電極形成膜（３１）でゲート電極１３
を形成する。その後、アッシャー処理またはウェット処
理によって、上記エッチングマスク（図示せず）を除去
する。

【００４７】続いて図２の（２）に示す第２工程を行
う。この工程では、上記キャップ絶縁膜１４をイオン注
入マスクにしたイオン注入法によって、ゲート電極１３
の両側における半導体基板１１の上層に第１拡散層１
８，２０を形成する。

【００４８】次いで図２の（３）に示す第３工程を行
う。この工程では、ＣＶＤ法で、上記キャップ絶縁膜１
４側を覆う状態に、サイドウォール形成膜３３を成膜す
る。このサイドウォール形成膜３３は、例えば酸化シリ
コンで形成される。その後、異方性エッチングで全面を
エッチバックして、上記サイドウォール形成膜３３の２
点鎖線で示す部分をを除去する。そして、ゲート電極１
３の側壁側に、残したサイドウォール形成膜（３３）で
サイドウォール絶縁膜１５を形成する。

【００４９】そして図２の（４）に示す第４工程を行
う。この工程では、上記キャップ絶縁膜１４とサイドウ
ォール絶縁膜１５とをイオン注入マスクにしたイオン注
入法によって、ゲート電極１３の両側における半導体基
板１１の上層に、上記第１拡散層１８，２０を介して当
該第１拡散層１８，２０よりも高濃度の第２拡散層１
９，２１を形成する。活性化アニール処理を行って、第
１，第２拡散層１８，１９からなる拡散層１６と第１，
第２拡散層２０，２１からなる拡散層１７とが形成され
る。

【００５０】さらに図２の（５）に示す第５工程を行
う。この工程では、例えば希フッ酸によるウェットエッ
チングで、上記第２拡散層１９，２１上に残っているゲ
ート絶縁膜１２（２点鎖線で示す部分）を除去する。そ
してＣＶＤ法で、サイドウォール絶縁膜１５とキャップ
絶縁膜１４とを覆う状態に導電層形成膜３４を成膜す
る。この導電層形成膜３４は、上記第２拡散層１９，２
１に接続した状態に成膜される。

【００５１】その後図２の（６）に示す第６工程を行
う。この工程では、ゲート電極１３上のキャップ絶縁膜
１４が露出するまで上記導電層形成膜３４（２点鎖線で
示す部分）の表面側を異方性エッチングで除去して、当
該導電層形成膜（３４）でサイドウォール絶縁膜１５の
側壁に第２拡散層１９，２１のそれぞれに対応して接続
する導電層２２，２３を形成する。

【００５２】上記製造方法では、導電層２２，２３を形
成する際に、導電層形成膜３４はＣＶＤ法で成膜し、そ
の除去は異方性エッチングで行うことから、特殊なプロ
セスを用いる必要がない。このため、サイドウォール形
成技術で導電層２２，２３は形成される。また半導体基
板１１にエッチングダメージが入らない状態でゲート絶
縁膜１２が形成されるので、当該ゲート絶縁膜１２は高
品質なものになる。さらにゲート電極１３は、リソグラ
フィー技術とエッチングとによって形成されるので、正
確な寸法に製造される。

【００５３】上記説明した製造方法では、図３の（１）
のレイアウト図に示すように、ゲート電極１３のゲート
幅方向の両端部で、導電層２２，２３が接続された状態
に形成される。

【００５４】そこで、上記説明した第１工程〜第６工程
を行った後、図３の（２）のレイアウト図に示す導電層
分離工程を行う。この工程では、リソグラフィー技術に
よって、ゲート幅方向のゲート電極１３の両側における
導電層２２，２３を覆う状態にエッチングマスク４１
（斜線で示す領域）を形成する。上記エッチングマスク
４１は例えばレジストで形成される。

【００５５】次いで図３の（３）のレイアウト図に示す
ように、ドライエッチング（例えば反応性イオンエッチ
ング）によって、ゲート電極１３のゲート幅方向の両端
部の導電層２２，２３（２点鎖線で示す部分）を除去す
る。そして、当該ゲート電極１３のゲート幅方向に導電
層２２，２３を残す。したがって、ソース拡散層になる
第２拡散層１９に接続する導電層２２と、ドレイン拡散
層になる第２拡散層２１接続する導電層２３とに分離さ
れる。その後、アッシャー処理またはウェット処理によ
って、上記エッチングマスク４１を除去する。このよう
にして積み上げ拡散層構造のＭＯＳトランジスタ１は形
成される。

【００５６】次に第２の発明の実施例を、図４の概略構
成断面図で説明する。なお上記図１で説明したのと同様
の構成部品には同一符号を付す。

【００５７】図４に示すように、半導体基板１１の一部
分上にはゲート絶縁膜１２が形成されている。このゲー
ト絶縁膜１２上には、ゲート電極１３とキャップ絶縁膜
１４とが積層された状態に形成されている。

【００５８】上記ゲート電極１３の側壁側にはサイドウ
ォール絶縁膜１５が形成されている。また上記ゲート電
極１３の両側における半導体基板１１の上層には拡散層
１６，１７が形成されている。この拡散層１６は、ＬＤ
Ｄ構造になっていて、低濃度の第１拡散層１８とそれよ
りも高濃度の第２拡散層１９とで構成されている。同様
に、上記拡散層１７は、ＬＤＤ構造になっていて、低濃
度の第１拡散層２０とそれよりも高濃度の第２拡散層２
１とで構成されている。

【００５９】上記拡散層１６上のサイドウォール絶縁膜
１５の側壁には、表面を平坦に形成したもので当該第２
拡散層１９に接続する導電層２４が形成されている。同
様に、上記拡散層１６上のサイドウォール絶縁膜１５の
側壁には、表面を平坦に形成したもので当該第２拡散層
２１に接続する導電層２５が形成されている。上記各導
電層２４，２５が積み上げ拡散層になる。したがって、
各導電層２４，２５は上記キャップ絶縁膜１４によって
分離されている。また上記導電層２４，２５の表面と上
記キャップ絶縁膜１４の表面とはほぼ同一平面上に形成
されていることが望ましい。

【００６０】上記のように、積み上げ拡散層構造をなす
ＭＯＳトランジスタ２は構成されている。

【００６１】上記第２の発明では、導電層２４，２５の
表面とキャップ絶縁膜１４の表面とがほぼ同一平面に形
成されていることから、その上面に層間絶縁膜（図示せ
ず）を介して配線（図示せず）を形成した場合に、その
配線はほぼ平坦面に形成されることになる。したがっ
て、ゲート電極１３上に多層配線（図示せず）を形成し
易くなる。

【００６２】次に上記図４で説明したＭＯＳトランジス
タ２の製造方法を、図５の製造工程図で説明する。なお
図では、上記図４で説明したのと同様の構成部品には同
一符号を付す。

【００６３】まず上記図２の（１）〜（５）で説明した
のと同様に第１工程〜第５工程を行うことによって、図
５の（１）に示すような構造を形成する。すなわち、半
導体基板１１上にゲート絶縁膜１２を形成してから、当
該ゲート絶縁膜１２上にゲート電極１３とキャップ絶縁
膜１４とを積層状態に形成する。そしてゲート電極１３
の両側における半導体基板１１の上層に第１拡散層１
８，２０を形成する。さらにゲート電極１３の側壁側に
サイドウォール絶縁膜１５を形成してから、ゲート電極
１３の両側における半導体基板１１の上層に、第１拡散
層１８，２０を介してそれよりも高濃度の第２拡散層１
９，２１を形成する。そして拡散層１６，１７が形成さ
れる。次いでサイドウォール絶縁膜１５とキャップ絶縁
膜１４とを覆うとともに各第２拡散層１９，２１のそれ
ぞれに接続する状態に導電層形成膜３４を成膜する。そ
の際、各拡散層１６，１７上における導電層形成膜３４
は上記キャップ絶縁膜１４よりも高く形成される。

【００６４】その後図５の（２）に示す第６工程を行
う。この工程では、研磨法によって、キャップ絶縁膜１
４を研磨ストッパーとして当該キャップ絶縁膜１４が露
出するまで上記導電層形成膜３４の表面側の２点鎖線で
示す部分を除去する。そしてサイドウォール絶縁膜１５
の側壁に第２拡散層１９，２１のそれぞれに対応して接
続するもので、その表面が平坦な面からなる導電層２
４，２５を当該導電層形成膜（３４）で形成する。上記
研磨法では、例えば、ケミカルメカニカルポリシングで
研磨を行う。

【００６５】上記キャップ絶縁膜１４の表面に段差が生
じている場合、例えばゲート電極１３の一部分がＬＯＣ
ＯＳ酸化膜（図示せず）上に形成されているような場合
には、ＬＯＣＯＳ酸化膜上のキャップ絶縁膜１４が先に
露出する。このとき研磨を終了したのでは、ゲート電極
１３上におけるキャップ絶縁膜１４上に導電層形成膜３
４が残ることになる。そこで、ケミカルメカニカルポリ
シングのケミカルポリシングの作用を大きくして、ゲー
ト電極１３上におけるキャップ絶縁膜１４上の導電層形
成膜３４を研磨する。このようにすれば、キャップ絶縁
膜１４上に導電層形成膜３４が残ることがなくなる。

【００６６】上記説明した第２の発明の製造方法では、
キャップ絶縁膜１４を研磨ストッパーにして導電層形成
膜３４を研磨することから、導電層２４，２５の形成と
その表面の平坦化処理とが同時になされる。そして導電
層２４，２５の表面とキャップ絶縁膜１４の表面とが、
ほぼ同一平面に形成される。また半導体基板１１にエッ
チングダメージが入らない状態でゲート絶縁膜１２が形
成されるので、当該ゲート絶縁膜１２は高品質なものに
なる。さらにゲート電極１３は、リソグラフィー技術と
エッチングとによって形成されるので、正確な寸法に製
造される。

【００６７】次に上記図５で説明した積み上げ拡散層構
造のＭＯＳトランジスタの製造方法における第６工程を
別の方法で行う方法を、図６の製造工程図で説明する。
なお、上記図５で説明したのと同様の構成部品には同一
符号を付す。

【００６８】図６の（１）に示すように、この第６工程
では、例えば、ＳＯＧ（Spin onglass ）を導電層形成
膜３４上に塗布して硬化させることで平坦化膜３５を形
成する。この平坦化膜３５は、レジストまたは導電層形
成膜３４とエッチングレートがほぼ同等の材料を塗布し
て硬化させることで形成することも可能である。

【００６９】続いて図６の（２）に示すように、異方性
エッチングでキャップ絶縁膜１４が露出するまで上記平
坦化膜３５（１点鎖線で示す部分）と上記導電層形成膜
３４の表面側（２点鎖線で示す部分）とを除去する。こ
のとき、キャップ絶縁膜１４をエッチングの終点検出に
用いてもよい。なお、キャップ絶縁膜１４上に導電層形
成膜３４を残さないために、オーバエッチングを行う。
そして、第２拡散層１９，２１に接続するとともに表面
を平坦化した導電層２４，２５を当該導電層形成膜（３
４）で形成する。

【００７０】上記製造方法では、キャップ絶縁膜１４を
エッチングの終点検出に用いて平坦化膜３５と導電層形
成膜３４とをエッチングすることから、導電層形成膜３
４で形成される導電層２４，２５の表面は、キャップ絶
縁膜１４の表面とほぼ同等の高さの表面になる。また、
上記異方性エッチングはエッチバックを実現するエッチ
ング装置で行うことが可能なので、上記製造方法では特
殊な製造装置を必要としない。

【００７１】上記図５，図６で説明した製造方法では、
ゲート電極１３のゲート幅方向の両端部で、導電層が接
続された状態に形成される。そこで、上記説明した第１
工程〜前記第６工程まで行った後、前記図３で説明した
のと同様に、導電層分離工程を行う。

【００７２】すなわち図７の（１）に示すように、この
工程では、リソグラフィー技術によって、ゲート電極１
３のゲート長方向の両側における導電層２４，２５を覆
う状態にエッチングマスク４２（斜線で示す領域）を形
成する。上記エッチングマスク４２はレジストで形成さ
れる。

【００７３】次いで図７の（２）に示すように、ドライ
エッチング（例えば反応性イオンエッチング）によっ
て、ゲート電極１３のゲート幅方向の両端部の導電層２
４，２５（２点鎖線で示す部分）を除去する。そして、
当該ゲート電極１３のゲート幅方向にそって導電層２
４，２５を残す。したがって、ソース拡散層になる第２
拡散層１９（１点鎖線で示す部分）に接続する導電層２
４とドレイン拡散層（１点鎖線で示す部分）になる第２
拡散層２１に接続する導電層２５とに分離される。その
後、アッシャー処理またはウェット処理によって、上記
エッチングマスク４２を除去する。なお、上記説明で用
いた構成部品のうち、前記図５および図６で説明したの
と同様の構成部品には同一符号を付した。

【００７４】上記工程を行って、ゲート電極１３のゲー
ト幅方向の両端部における導電層２４，２５を除去する
ことで、ソース拡散層になる第２拡散層１９に接続する
導電層２４と、ドレイン拡散層になる第２拡散層２１に
接続する導電層２５とが分離される。

【００７５】ＭＯＳトランジスタ２は基板上に単体で形
成されることは少ない。通常、例えば図８の（１）のレ
イアウト図および（２）の断面図に示すように、素子分
離領域５１で分離した複数の素子形成領域５２，５３，
５４のそれぞれに形成される。そして通常、素子分離領
域５１の高さはＭＯＳトランジスタ２のキャップ絶縁膜
１４の高さよりも低く形成されている。

【００７６】このような場合には、素子分離領域５１上
にも導電層形成膜３４が残る。したがって、素子分離領
域５１上の導電層形成膜３４を除去する必要が生じる。

【００７７】そこで、リソグラフィー技術によって、エ
ッチングマスク４３，４４，４５（レイアウト図では斜
線で示す領域）を各素子形成領域５２，５３，５４上を
覆うとともに素子分離領域５１上で区分される状態にか
つ各ゲート電極１３上を横切る状態にして、研磨した導
電層形成膜３４上に形成する。

【００７８】次いで図８の（３）に示すように、ドライ
エッチング（例えば反応性イオンエッチング）によっ
て、上記エッチングマスク４３，４４，４５に覆われて
いない導電層形成膜３４（２点鎖線で示す部分）を除去
する。そして、当該各ＭＯＳトランジスタ２のゲート電
極１３の両側に導電層形成膜（３４）を残して、導電層
２４，２５を形成する。したがって、ソース拡散層にな
る第２拡散層１９に接続する導電層２４と、ドレイン拡
散層になる第２拡散層２１に接続する導電層２５とに分
離された状態に形成される。この場合、ゲート電極１３
のゲート幅方向の両端部における導電層形成膜３４も除
去されるので、導電層２４，２５はその部分でも分離さ
れる。その後、アッシャー処理またはウェット処理によ
って、上記エッチングマスク４３，４４，４５を除去す
る。上記のようにして、積み上げ拡散層構造を有するＭ
ＯＳトランジスタ２は形成される。

【００７９】上記のような製造方法で形成した導電層２
４，２５の表層に金属シリサイド層を形成する場合を、
図９で説明する。ここでは、一例としてチタンシリサイ
ド（ＴｉＳｉ₂ ）層を形成する場合を単体のＭＯＳトラ
ンジスタ２を一例にして説明する。なお、図では上記図
５，図６で説明したのと同様の構成部品には同一符号を
付す。

【００８０】図９の（１）に示すように、例えばスパッ
タ法またはＣＶＤ法で、上記導電層２４，２５上と上記
キャップ絶縁膜１４上とに、例えばチタン膜３６を形成
する。

【００８１】次いで図９の（２）に示すように、シリサ
イド化するための熱処理を行うことによって、チタン膜
３６中のチタンと導電層２４，２５中のシリコンとを反
応させて、チタンシリサイド層３７，３８を形成する。
このとき、キャップ絶縁膜３４は酸化シリコンで形成さ
れているので、この部分ではシリサイド化反応はおこら
ない。

【００８２】その後図９の（３）に示すように、ウェッ
トエッチングによって、未反応なチタン膜３６（２点鎖
線で示す部分）を除去して、導電層２４，２５の表面に
のみチタンシリサイド層３７，３８を残す。

【００８３】上記のように導電層２４，２５の表層にチ
タンシリサイド層３７を形成することによって、導電層
２４，２５の抵抗はさらに低下する。また導電層２４，
２５が十分な厚さを有しているので、チタンシリサイド
層３７はソース・ドレインになる拡散層１６，１７を突
き抜けて半導体基板１１に達することはない。したっが
て、リークを起こすことなく、当該拡散層１６，１７の
低抵抗化が図れる。

【００８４】上記チタンシリサイド層３７は、上記図７
で説明した工程を行う前に形成することも可能である。
この場合には導電層２４，２５のエッチングの際に、チ
タンシリサイド層３７もエッチングする。

【００８５】上記説明で用いた数値は一例であって、そ
の値に限定されることはない。また上記説明で示した構
成部品の材料は、その構成部品の機能を損なうものでな
ければ、上記に示した材料に限定されることはない。例
えば、サイドウォール絶縁膜を酸化シリコンで形成する
例を示したが、例えば酸化シリコンと同様の絶縁性を有
する材料であれば、他の材料（例えば窒化シリコン、窒
化酸化シリコン等）で形成することも可能である。

【００８６】

【発明の効果】以上、説明したように第１の発明によれ
ば、ゲート電極の側壁側に形成されているサイドウォー
ル絶縁膜の側壁に、ソース・ドレインになる拡散層のそ
れぞれに接続する導電層が形成されているので、拡散層
を深く形成することなく、当該拡散層の実効的な厚さを
厚くすることができる。したがって、拡散層の抵抗値を
小さくすることができる。

【００８７】第１の発明の製造方法によれば、ゲート電
極上のキャップ絶縁膜が露出するまで導電層形成膜の表
面側を異方性エッチングで除去することで、導電層を形
成するので、特殊なプロセス技術を必要としない。その
ため、安価な製造コストで導電層を形成することができ
る。またゲート絶縁膜を形成する部分にエッチングダメ
ージが加わらないので、ゲート絶縁膜を高品質に形成で
きる。

【００８８】第２の発明によれば、各導電層は、各拡散
層のそれぞれに対応して接続されかつ表面がほぼ平坦に
形成されているので、その後の多層配線形成では、平坦
化処理を省略することができる。そして上記導電層の表
面と上記ゲート電極上のキャップ絶縁膜の表面とがほぼ
同一平面に形成されているので、その上面に層間絶縁膜
を介して配線を形成した場合に、配線は良好なカバリッ
ジ性を得ることができる。

【００８９】第２の発明の製造方法によれば、キャップ
絶縁膜が露出するまで導電層形成膜の表面側を除去し
て、表面をほぼ平坦化した導電層を形成するので、導電
層の形成と平坦化処理とが同時にできる。またゲート絶
縁膜を形成する部分にエッチングダメージが加わらない
ので、ゲート絶縁膜を高品質に形成できる。導電層の形
成を研磨で行う方法では、キャップ絶縁膜が研磨ストッ
パになるので、導電層の表面とキャップ絶縁膜の表面と
が、ほぼ同一平面に形成できる。導電層の形成をエッチ
ングで行う方法では、エッチバックを実現するエッチン
グ装置で平坦化膜と導電層形成膜とをエッチングして導
電層を形成することができる。このため、特殊な製造装
置を必要としないので、装置コストがかからない。

【００９０】またゲート電極のゲート幅方向の両端側に
おける導電層を除去して、当該ゲート電極のゲート長方
向の両側に導電層を残すので、ソース側に形成した導電
層とドレイン側に形成した導電層とを電気的に分離でき
る。

【図面の簡単な説明】

【図１】第１の発明における実施例の概略構成断面図で
ある。

【図２】第１の発明における実施例の製造工程図であ
る。

【図３】導電層の分離方法の説明図である。

【図４】第２の発明における実施例の概略構成断面図で
ある。

【図５】第２の発明における実施例の製造工程図であ
る。

【図６】第２の発明の実施例における別の第６工程の説
明図である。

【図７】導電層の分離方法の説明図である。

【図８】導電層の分離方法の説明図である。

【図９】サリサイドプロセスの説明図である。

【図１０】従来例における第１の方法の製造工程図であ
る。

【図１１】従来例における第２の方法の製造工程図であ
る。

【符号の説明】

１ ＭＯＳトランジスタ ２ ＭＯＳトランジスタ １１ 半導体基板 １２ ゲート絶縁膜 １３ ゲート電極 １４ キャップ絶縁膜 １５ サイドウォール絶
縁膜 １６ 拡散層 １７ 拡散層 １８ 第１拡散層 １９ 第１拡散層 ２０ 第２拡散層 ２１ 第２拡散層 ２２ 導電層 ２３ 導電層 ２４ 導電層 ２５ 導電層 ３４ 導電層形成膜 ３５ 平坦化膜

Claims (8)

【特許請求の範囲】
1. 【請求項１】 半導体基板の一部分上に形成したゲート
   絶縁膜と、 前記ゲート絶縁膜上に形成したゲート電極と、 前記ゲート電極上に形成したキャップ絶縁膜と、 前記ゲート電極の側壁側に形成したサイドウォール絶縁
   膜と、 前記ゲート電極の両側における前記半導体基板の上層に
   形成した拡散層と、 前記各拡散層のそれぞれに対応して接続するもので前記
   サイドウォール絶縁膜の側壁に形成した導電層とからな
   ることを特徴とする積み上げ拡散層構造のＭＯＳトラン
   ジスタ。
2. 【請求項２】 請求項１記載の積み上げ拡散層構造のＭ
   ＯＳトランジスタの製造方法であって、 半導体基板上にゲート絶縁膜を形成してから、当該ゲー
   ト絶縁膜上にゲート電極とキャップ絶縁膜とを積層状態
   に形成する第１工程と、 前記ゲート電極の両側における半導体基板の上層に第１
   拡散層を形成する第２工程と、 前記ゲート電極の側壁側にサイドウォール絶縁膜を形成
   する第３工程と、 前記ゲート電極の両側における半導体基板の上層に、前
   記第１拡散層を介して当該第１拡散層よりも高濃度の第
   ２拡散層を形成する第４工程と、 前記サイドウォール絶縁膜と前記キャップ絶縁膜とを覆
   うとともに前記各第２拡散層のそれぞれに接続する状態
   の導電層形成膜を成膜する第５工程と、 前記ゲート電極上のキャップ絶縁膜が露出するまで前記
   導電層形成膜の表面側を異方性エッチングすることで除
   去して、当該導電層形成膜で前記サイドウォール絶縁膜
   の側壁に当該サイドウォール絶縁膜側の第２拡散層に接
   続する導電層を形成する第６工程とからなることを特徴
   とする積み上げ拡散層構造のＭＯＳトランジスタの製造
   方法。
3. 【請求項３】 半導体基板の一部分上に形成したゲート
   絶縁膜と、 前記ゲート絶縁膜上に形成したゲート電極と、 前記ゲート電極上に形成したキャップ絶縁膜と、 前記ゲート電極の側壁側に形成したサイドウォール絶縁
   膜と、 前記ゲート電極の両側における前記半導体基板の上層に
   形成した拡散層と、 前記各拡散層のそれぞれに対応して接続する状態に前記
   半導体基板上に形成したもので表面が平坦化されている
   導電層とからなることを特徴とする積み上げ拡散層構造
   のＭＯＳトランジスタ。
4. 【請求項４】 請求項３記載の積み上げ拡散層構造のＭ
   ＯＳトランジスタにおいて、 前記導電層の表面と前記キャップ絶縁膜の表面とはほぼ
   同一平面上に形成されていることを特徴とする積み上げ
   拡散層構造のＭＯＳトランジスタ。
5. 【請求項５】 請求項３または請求項４記載の積み上げ
   拡散層構造のＭＯＳトランジスタの製造方法であって、 半導体基板上にゲート絶縁膜を形成してから、当該ゲー
   ト絶縁膜上にゲート電極とキャップ絶縁膜とを積層状態
   に形成する第１工程と、 前記ゲート電極の両側における半導体基板の上層に第１
   拡散層を形成する第２工程と、 前記ゲート電極の側壁側にサイドウォール絶縁膜を形成
   する第３工程と、 前記ゲート電極の両側における半導体基板の上層に、前
   記第１拡散層を介して当該第１拡散層よりも高濃度の第
   ２拡散層を形成する第４工程と、 前記サイドウォール絶縁膜と前記キャップ絶縁膜とを覆
   うとともに前記各第２拡散層のそれぞれに接続する状態
   に導電層形成膜を形成する第５工程と、 前記ゲート電極上のキャップ絶縁膜が露出するまで前記
   導電層形成膜の表面側を除去して、前記各第２拡散層の
   それぞれに対応して接続するとともに表面を平坦化した
   導電層を当該導電層形成膜で形成する第６工程とからな
   ることを特徴とする積み上げ拡散層構造のＭＯＳトラン
   ジスタの製造方法。
6. 【請求項６】 請求項５記載の積み上げ拡散層構造のＭ
   ＯＳトランジスタの製造方において、 前記第１工程から前記第５工程までを行った後、 前記第６工程で、研磨法で前記キャップ絶縁膜が露出す
   るまで前記導電層形成膜の表面側を研磨することで除去
   して、前記各第２拡散層のそれぞれに対応して接続する
   とともに表面を平坦化した導電層を当該導電層形成膜で
   形成することを特徴とする積み上げ拡散層構造のＭＯＳ
   トランジスタの製造方法。
7. 【請求項７】 請求項５記載の積み上げ拡散層構造のＭ
   ＯＳトランジスタの製造方において、 前記第１工程から前記第５工程までを行った後、 前記第６工程で、前記導電層形成膜上に平坦化膜を形成
   し、続いてエッチングで前記ゲート電極上のキャップ絶
   縁膜が露出するまで前記平坦化膜と前記導電層の表面側
   とを除去することで、前記各第２拡散層のそれぞれに対
   応して接続するとともに表面を平坦化した導電層を当該
   導電層形成膜で形成することを特徴とする積み上げ拡散
   層構造のＭＯＳトランジスタの製造方法。
8. 【請求項８】 請求項２，請求項５，請求項６または請
   求項７記載の積み上げ拡散層構造のＭＯＳトランジスタ
   の製造方法において、 前記第１工程〜前記第６工程まで行った後、 前記ゲート電極のゲート幅方向の両端側における前記導
   電層を除去して、当該ゲート電極のゲート長方向の両側
   に前記導電層を残すことを特徴とする積み上げ拡散層構
   造のＭＯＳトランジスタの製造方法。