JP2003086702A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 ソース領域及びドレイン領域を導電性膜によ
る積上げ型とした電界効果トランジスタを含む半導体装
置であって、ゲート電極側壁に上記導電性膜の残りが生
ずるのを防止し、歩留りを向上できるものを提供する。 【解決手段】 複数の電界トランジスタのソース領域ま
たはドレイン領域をなす第２の導電性膜２０は、同一の
膜を複数の領域に分離して形成されている。２個の前記
ゲート電極間の距離Ｄと、前記ゲート電極側壁絶縁膜の
高さＨとの比Ｄ１／Ｈが２以下である、前記２個のゲー
ト電極間に存するゲート電極側壁絶縁膜の底部での幅Ｗ
１は、前記比Ｄ／Ｈが３以上である、前記２個のゲート
電極間に存するゲート電極側壁絶縁膜の底部での幅Ｗ２
よりも大きい。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置に関す
る。特に、ソース領域及びドレイン領域を導電性膜によ
る積上げ型とした電界効果トランジスタを含む半導体装
置に関する。

【０００２】

【従来の技術】この種の電界効果トランジスタとして、
半導体基板上に導電性膜（ポリシリコン）を積上げ、こ
の導電性膜をエッチングにより分離してソース領域及び
ドレイン領域の一部としたものが開示されている（特開
平２０００−８２８１５）。

【０００３】図１８及び図１９は、この種のトランジス
タの構造を示すものである。図１８は平面図であり、図
１９は図１８における切断面線Ａ−Ａ’から見た断面図
である。図１８及び図１９中、１１１は半導体基板、１
１２はウェル領域、１１３は素子分離領域、１１４はゲ
ート酸化膜、１１５はゲート電極、１１６はシリコン窒
化膜のサイドウォール、１１７は積上げ型の拡散層（ソ
ース領域又はドレイン領域）、１１８は層間絶縁膜、１
１９はソース領域又はドレイン領域へのコンタクト孔、
１２０はゲート電極へのコンタクト孔を、それぞれ示し
ている。

【０００４】この構造によれば、ソース領域又はドレイ
ン領域とウェル領域との接合を浅接合化するのが容易な
ため、短チャネル効果が抑制され、素子を微細化するこ
とが容易である。さらに、この構造は拡散層（ソース領
域及びドレイン領域）へコンタクトをとるために必要と
されるマージンが非常に小さいので、素子の微細化に有
利な構造である。

【０００５】

【発明が解決しようとする課題】ところで、上記トラン
ジスタを作製する場合、ゲート電極側壁に形成された導
電性膜を異方性エッチングにより分離する工程がある。
この工程は、上記導電性膜を分離してソース領域及びド
レイン領域の一部とするために不可欠なものである。図
２０（ａ）は分離前のゲート電極周辺の断面図であり、
図２０（ｂ）は分離した後の分離部の断面図である。こ
こで、１２はＰ型のウェル領域、１５は素子分離領域、
１８はシリコン窒化膜からなるサイドウォール、１９は
シリコン窒化膜、２０は導電性膜（ポリシリコン）から
なるサイドウォール、３４はゲート電極またはゲート配
線となるポリシリコン膜である。図２０（ａ）中、Ｄは
ゲート電極またはゲート配線となるポリシリコン膜３４
間の距離を示す。

【０００６】しかしながら、従来は、図２０（ｂ）に示
すように、ゲート電極側壁に形成された導電性膜２０を
分離する工程の後に、その導電性膜のエッチング残り
（ポリシリコン残り）５１が発生することがあった。こ
のポリシリコン残り５１は、Ｄが小さい場所、すなわち
ゲート電極３４が密集している場所に発生しやすかっ
た。特にＤが０．８μｍ以下である時、ポリシリコン残
り５１が著しく発生した。ポリシリコン残り５１が発生
すると、ソース領域とドレイン領域との間の分離が不完
全となり、ソース領域とドレイン領域とが短絡して歩留
りが低下するという問題があった。

【０００７】そこで、本発明の課題は、ソース領域及び
ドレイン領域を導電性膜による積上げ型とした電界効果
トランジスタを含む半導体装置であって、ゲート電極側
壁に上記導電性膜の残りが生ずるのを防止し、歩留りを
向上できるものを提供することにある。

【０００８】

【課題を解決するための手段】上記課題を解決するた
め、第１の発明の半導体装置は、半導体基板と、前記半
導体基板上に設けられた複数の電界効果トランジスタと
を備えた半導体装置であって、前記複数の電界効果トラ
ンジスタのそれぞれは、前記半導体基板上にゲート絶縁
膜を介して形成された、第１の導電性膜からなるゲート
電極と、前記ゲート電極の側壁に形成されたゲート電極
側壁絶縁膜と、前記ゲート電極の側壁に前記側壁絶縁膜
を介して形成された、ソース領域またはドレイン領域を
なす第２の導電性膜とを含み、前記複数の電界トランジ
スタのソース領域またはドレイン領域をなす第２の導電
性膜は、同一の膜を複数の領域に分離して形成されてお
り、２個の前記ゲート電極間の距離Ｄと、前記ゲート電
極側壁絶縁膜の高さＨとの比Ｄ／Ｈが２以下である、前
記２個のゲート電極間に存するゲート電極側壁絶縁膜の
底部での幅Ｗ１は、前記比Ｄ／Ｈが３以上である、前記
２個のゲート電極間に存するゲート電極側壁絶縁膜の底
部での幅Ｗ２よりも大きいことを特徴としている。

【０００９】この第１の発明の半導体装置では、前記ゲ
ート電極の側壁には前記側壁絶縁膜を介して前記第２の
導電性膜が形成され、前記ゲート電極間の距離Ｄと前記
ゲート電極側壁絶縁膜の高さＨとの比Ｄ／Ｈが２以下で
ある場合の前記２個のゲート電極間に存するゲート電極
側壁絶縁膜の底部での厚さＷ１は、前記比Ｄ／Ｈが３以
上である場合のＷ２よりも大きい。それゆえ、前記ゲー
ト電極側壁絶縁膜の前記第２の導電性膜側の側壁は順テ
ーパーの形状を持つ。そのため、前記第２の導電性膜を
複数の領域に分離する工程において、ポリシリコン残り
を抑制し、素子不良を低減することができる。したがっ
て、半導体装置の歩留りを向上することが可能となる。

【００１０】また、第２の発明の半導体装置は、半導体
基板と、前記半導体基板上に形成されたウェル領域と、
前記ウェル領域上に設けられた複数の電界効果トランジ
スタとを備えた半導体装置であって、前記複数の電界効
果トランジスタのそれぞれは、前記半導体基板上にゲー
ト絶縁膜を介して形成された、第１の導電性膜からなる
ゲート電極と、前記ゲート電極の側壁に形成されたゲー
ト電極側壁絶縁膜と、前記ゲート電極の側壁に前記側壁
絶縁膜を介して形成された、ソース領域またはドレイン
領域をなす第２の導電性膜とを含み、前記複数の電界ト
ランジスタのソース領域またはドレイン領域をなす第２
の導電性膜は、同一の膜を複数の領域に分離して形成さ
れており、２個の前記ゲート電極間の距離Ｄと、前記ゲ
ート電極側壁絶縁膜の高さＨとの比Ｄ／Ｈが２以下であ
る、前記２個のゲート電極間に存するゲート電極側壁絶
縁膜の底部での幅Ｗ１は、前記比Ｄ／Ｈが３以上であ
る、前記２個のゲート電極間に存するゲート電極側壁絶
縁膜の底部での幅Ｗ２よりも大きく、前記複数の電界効
果トランジスタの少なくとも１つは、前記ウェル領域に
電位を与えるための、前記ウェル領域に設けられた端子
をさらに含み、前記半導体装置は、前記端子に接続され
た電圧発生回路をさらに備え、前記電圧発生回路は、前
記複数の電界効果トランジスタの前記少なくとも１つが
アクティブ状態かスタンドバイ状態かに応じて前記ウェ
ル領域の電位を変化させることを特徴としている。

【００１１】この第２の発明の半導体装置によれば、前
記第１の発明の半導体装置と同じ作用効果を奏する。さ
らに、前記複数の電界効果トランジスタの前記少なくと
も１つのウェル領域には、前記ウェル領域に設けられた
端子を介して前記電圧発生回路が接続されている。この
電圧発生回路は、前記複数の電界効果トランジスタの少
なくとも１つがアクティブ状態かスタンドバイ状態かに
応じて前記ウェル領域の電位を変化させる。そのため、
前記複数の電界効果トランジスタの前記少なくとも１つ
がスタンドバイ状態にあるときには、トランジスタのオ
フ電流を減らして半導体装置を低消費電力化することが
できる。また、前記複数の電界効果トランジスタの前記
少なくとも１つがアクティブ状態にある時に、トランジ
スタの閾値が下がるように前記ウェル領域にバイアスを
加えれば、半導体装置を高速に動作させることができ
る。したがって、半導体装置を低消費電力化し、または
高速化することが可能となる。

【００１２】また、第３の発明の半導体装置は、半導体
基板と、前記半導体基板上に形成された第１導電型の深
いウェル領域と、前記第１導電型の深いウェル領域上に
形成された第２導電型の浅いウェル領域と、前記第２導
電型の浅いウェル領域上に設けられた複数の電界効果ト
ランジスタとを備えた半導体装置であって、前記複数の
電界効果トランジスタのそれぞれは、素子分離領域と、
前記第２導電型の浅いウェル領域上ににゲート絶縁膜を
介して形成された、第１の導電性膜からなるゲート電極
と、前記ゲート電極の側壁に形成されたゲート電極側壁
絶縁膜と、前記ゲート電極の側壁に前記側壁絶縁膜を介
して形成された、ソース領域またはドレイン領域をなす
第２の導電性膜とを含み、前記複数の電界トランジスタ
のソース領域またはドレイン領域をなす第２の導電性膜
は、同一の膜を複数の領域に分離して形成されており、
２個の前記ゲート電極間の距離Ｄと、前記ゲート電極側
壁絶縁膜の高さＨとの比Ｄ／Ｈが２以下である、前記２
個のゲート電極間に存するゲート電極側壁絶縁膜の底部
での幅Ｗ１は、前記比Ｄ／Ｈが３以上である、前記２個
のゲート電極間に存するゲート電極側壁絶縁膜の底部で
の幅Ｗ２よりも大きく、前記複数の電界トランジスタの
少なくとも１つは、前記第２導電型の浅いウェル領域と
前記ゲート電極とが電気的に接続された動的閾値トラン
ジスタであり、前記動的閾値トランジスタの前記浅いウ
ェル領域は、前記素子分離領域および前記深いウェル領
域によって前記複数の電界効果トランジスタのうちの他
の電界効果トランジスタの浅いウェル領域と電気的に分
離されていることを特徴としている。

【００１３】この第３の発明の半導体装置によれば、前
記第１の発明の半導体装置と同じ作用効果を奏する。さ
らに、前記複数の電界トランジスタの少なくとも１つ
は、前記第２導電型の浅いウェル領域と前記ゲート電極
とが電気的に接続された動的閾値トランジスタである。
動的閾値トランジスタは、前記ゲート電極にオン電位が
与えられたときのみに前記第２導電型の浅いウェル領域
のポテンシャルを低下させ、トランジスタの実効的な閾
値を低下させる。したがって、トランジスタのオフ電流
を増加させることなくドライブ電流を増加させることが
できるので、電源電圧を下げることができる。したがっ
て、半導体装置の消費電力を大幅に下げることが可能と
なる。

【００１４】一実施の形態の半導体装置は、前記複数の
電界トランジスタのゲート電極をなす第１の導電性膜
は、同一の膜を複数の領域に分離して形成されているこ
とを特徴としている。

【００１５】この一実施の形態の半導体装置では、前記
複数の電界トランジスタのゲート電極をなす第１の導電
性膜は、同一の膜を複数の領域に分離して形成されてい
る。それゆえ、前記複数のゲート電極間のマージンは、
前記同一の膜、すなわち第１の導電性膜を複数の領域に
分離する工程におけるエッチング加工幅でよい。したが
って、ゲート電極間のマージンを小さくして半導体装置
を高集積化することが可能となる。

【００１６】

【発明の実施の形態】本明細書において、第１導電型と
は、Ｐ型又はＮ型を意味する。また、第２導電型とは、
第１導電型がＰ型の場合はＮ型、Ｎ型の場合はＰ型を意
味する。

【００１７】本発明に使用することができる半導体基板
としては、特に限定されないが、シリコン基板が好まし
い。また、半導体基板は、Ｐ型またはＮ型の導電型を有
していても良い。

【００１８】（実施の形態１）本発明の実施の形態１に
ついて図１〜１３を用いて説明する。図１〜１２では半
導体装置に含まれるトランジスタとしてＮ型のトランジ
スタＴのみを示しているが、Ｐ型のトランジスタであっ
ても良いし、Ｎ型とＰ型のトランジスタが混在していて
も良い。なお、後述の製造方法では、Ｎ型とＰ型のトラ
ンジスタが混在している場合を説明する。

【００１９】図１〜３は、本発明の実施の形態１となる
半導体装置の概略図である。図１は平面図であり、図２
は図１の切断面線Ａ−Ａ’から見た断面図であり、図３
は図１の切断面線Ｂ−Ｂ’から見た断面図である。図１
〜３では、シリサイド化された領域、層間絶縁膜及び上
部メタル配線は省略している。なお、本実施の形態では
バルク型の半導体基板を用いているが、例えば、ＳＯＩ
（Silicon on Insulator）等の基板を用いてもよい。

【００２０】図１〜３に示すように、半導体基板１１内
に、Ｐ型のウェル領域１２が形成されている。Ｐ型のウ
ェル領域１２上にはゲート絶縁膜１６を介してゲート電
極１７が形成されている。ゲート電極１７の側壁にはシ
リコン窒化膜のサイドウォール１８が形成され、さらに
その側壁には、ポリシリコンのサイドウォール２０が形
成されている。このポリシリコンのサイドウォール２０
はエッチングにより分断されており、分離された部分は
それぞれソース領域またはドレイン領域を構成してい
る。より正確には、分離されたポリシリコンのサイドウ
ォール２０にはＮ型不純物が注入され、Ｎ型不純物は熱
拡散によりウェル領域に染み出しており、このＮ型不純
物が染み出した領域も含めてソース領域またはドレイン
領域を構成している。なお、ゲート電極１７は、ポリシ
リコンのサイドウォール２０を分断する際のエッチング
工程によって、各トランジスタに対応するように複数の
領域に分断されている。上記Ｐ型のウェル領域１２と、
ゲート電極１７と、分離されたポリシリコンのサイドウ
ォール２０（ソース領域及びドレイン領域）とからＮ型
の電界効果トランジスタＴが構成されている。Ｎ型の電
界効果トランジスタＴ，Ｔ間は、素子分離領域１５によ
り分離されている。シリコン窒化膜１９は、各種エッチ
ングからシリコン基板及び素子分離領域１５を保護する
ためのものである。なお、図示はしていないが、Ｐ型の
電界効果トランジスタの場合は不純物を反対の導電型に
すればよい。

【００２１】本実施の形態では、ポリシリコンのサイド
ウォール２０を分断する際のエッチング工程によって分
断されたゲート電極間の距離（図１にＹで示す）は、Ｆ
（エッチングの最小加工幅）で足りる。例えば、０．２
５μｍルールの微細加工技術を用いた時、Ｆも０．２５
μｍ程度と小さくすることができる。

【００２２】次に、図１〜３に示す半導体装置の作成手
順を、図４〜１３を用いて説明する。

【００２３】図４、図７及び図１０は、この順に、この
半導体装置の作成手順を示す平面図である。図５、図８
及び図１１は、それぞれ図４、図７及び図１０の切断面
線Ａ−Ａ’から見た断面図である。図６、図９及び図１
２は、それぞれ図４、図７及び図１０の切断面線Ｂ−
Ｂ’から見た断面図である。

【００２４】半導体基板１１上に、素子分離領域１５を
形成する。素子分離領域１５は、例えばＳＴＩ（Shallo
w Trench Isolation）法を用いて形成することができ
る。しかし、素子分離領域１５の形成方法はＳＴＩ法に
限らない。例えば、素子分離領域に埋めこまれる物質
は、シリコン酸化膜、シリコン窒化膜の他に、ポリシリ
コンやアモルファスシリコンなどの導電性物質でもよ
い。ただし、ポリシリコンやアモルファスシリコンなど
の導電性物質を埋めこむ場合は、素子分離領域１５の側
壁をあらかじめ酸化しておくなどして、素子分離領域の
絶縁性を確保しておく必要がある。

【００２５】次に、半導体基板１１には、ＮＭＯＳ部に
はＰ型のウェル領域１２が形成され、ＰＭＯＳ部にはＮ
型のウェル領域が形成される。

【００２６】次に、ゲート絶縁膜１６が形成される。ゲ
ート絶縁膜としては、絶縁性を有する限りその材質は特
に限定されない。ここで、シリコン基板を使用した場合
は、シリコン酸化膜、シリコン窒化膜又はそれらの積層
体を使用することができる。また、酸化アルミニウム
膜、酸化チタニウム膜、酸化タンタル膜などの高誘電膜
又はそれらの積層体を使用することもできる。ゲート絶
縁膜は、シリコン酸化膜を用いた場合、１ｎｍ〜１０ｎ
ｍの厚さを有することが好ましい。ゲート絶縁膜は、Ｃ
ＶＤ法、スパッタ法、熱酸化法等の方法で形成すること
ができる。

【００２７】次に、基板１１上の全域に、ゲート電極と
なる第１の導電性膜としてのポリシリコン膜３４を形成
する。ポリシリコン膜３４は、導電性を有する限り他の
導電性膜で置き換えても良い。ここで、半導体基板とし
てシリコン基板を使用した場合は、ポリシリコンの他
に、単結晶シリコン、アルミニウム、銅等が挙げられ
る。導電性膜は、０．１μｍ〜０．４μｍの厚さを有す
ることが好ましい。導電性膜は、ＣＶＤ法、蒸着法等の
方法で形成することができる。

【００２８】次に、ポリシリコン膜３４上の全域に、絶
縁膜３１を形成する。絶縁膜３１は、シリコン酸化膜が
好ましい。絶縁膜３１は、０．０５μｍ〜０．２５μｍ
の厚さを有することが好ましい。絶縁膜３１は、ＣＶＤ
法、スパッタ法、熱酸化法等の方法で形成することがで
きる。

【００２９】次に、図４〜６で示すように、ポリシリコ
ン膜３４及び絶縁膜３１をパターン加工する。このパタ
ーン加工を行うには、パターン化されたフォトレジスト
をマスクとし、絶縁膜３１及びポリシリコン膜３４をエ
ッチングすればよい。また、フォトレジストをマスクと
して絶縁膜３１のみエッチングし、フォトレジストを除
去した後に絶縁膜３１をマスクとしてポリシリコン膜３
４をエッチングしてもよい。

【００３０】次に、図７〜９に示すように、シリコン窒
化膜のサイドウォール１８とシリコン窒化膜１９を形成
する。このシリコン窒化膜のサイドウォール１８とシリ
コン窒化膜１９は、図１３に示す手順により同時に形成
することができる。すなわち、図１３（ａ）に示すよう
に、ポリシリコン膜３４及び絶縁膜３１をパターン加工
した後、図１３（ｂ）に示すように、この上の全域にシ
リコン窒化膜を堆積し、素子分離領域１５等の一部をフ
ォトレジスト４１でマスクする。シリコン窒化膜は、例
えば０．０２μｍ〜０．１μｍの厚さを有することが好
ましい。その後、エッチングバックすることにより、図
１３（ｃ）に示すように、ポリシリコン膜３４及び絶縁
膜３１の側壁にシリコン窒化膜のサイドウォール１８が
形成され、フォトレジストでマスクされていた部分にシ
リコン窒化膜１９が残る。シリコン窒化膜１９の機能
は、さまざまなエッチング工程からシリコン基板及び素
子分離領域１５を保護することであるが、特に、ポリシ
リコンのサイドウォール２０を形成する際のエッチング
バック工程と、絶縁膜３１を除去するためのエッチング
工程と、ソース領域またはドレイン領域にコンタクト孔
を形成する際のエッチング工程で重要である。

【００３１】次に、図１０〜１２に示すように、第２の
導電性膜としてのポリシリコンからなるサイドウォール
２０を形成する。このポリシリコンのサイドウォール２
０を形成するためには、ポリシリコンを全面に堆積した
後にエッチングバックを行えばよい。このとき、ポリシ
リコン以外にもアモルファスシリコンなどの半導体や導
電性物質を用いることができるが、ポリシリコンがもっ
とも好ましい。その理由は、ポリシリコン中の不純物拡
散速度がウェル領域中に比べて非常に大きいために、ソ
ース領域及びドレイン領域とウェル領域との接合を浅く
するのが容易で、短チャネル効果の抑制がしやすいため
である。このエッチングバック時にはシリコン窒化膜１
９がストッパーとなり、シリコン基板が掘られるのを防
いでいる。

【００３２】次に、絶縁膜３１をエッチングにより除去
する。このエッチングは等方性エッチングで行うことが
できる。このエッチング時に、素子分離領域１５が表面
に露出していると、素子分離領域１５もエッチングされ
てしまう。したがって、素子分離領域１５は、シリコン
窒化膜１９またはポリシリコンのサイドウォール２０に
より完全に覆われているのが好ましい。

【００３３】次に、フォトレジストをマスクとして、ポ
リシリコン膜３４及びポリシリコンのサイドウォール２
０の一部を異方性エッチングで除去する。この異方性エ
ッチングによりシリコン窒化膜のサイドウォール１８で
囲まれたポリシリコン膜３４は複数の領域に分離され、
それぞれがゲート電極１７となる。また、ポリシリコン
のサイドウォール２０も複数の領域に分離され、不純物
注入及び不純物拡散後は、それぞれがソース領域または
ドレイン領域を構成する。

【００３４】次に、ゲート電極及びポリシリコンのサイ
ドウォール２０に不純物イオン注入を行い、不純物活性
化のためのアニールを行う。これによりソース領域及び
ドレイン領域が形成される。ソース領域及びドレイン領
域のイオン注入は、例えば、不純物イオンとして^７５Ａ
ｓ^＋を使用した場合、注入エネルギーとして１０ＫｅＶ
〜１８０ＫｅＶ、注入量として１×１０^１５ｃｍ^−２〜
２×１０^１６ｃｍ^−２の条件、不純物イオンとして^３１
Ｐ^＋を使用した場合、注入エネルギーとして５ＫｅＶ〜
１００ＫｅＶ、注入量として１×１０^１５ｃｍ^−２〜２
×１０^１６ｃｍ ^−２の条件、又は不純物イオンとして
^１１Ｂ^＋イオンを使用した場合、注入エネルギーとして
５〜４０ＫｅＶ、注入量として１×１０^１５ｃｍ^−２〜
２×１０^{１ ６}ｃｍ^−２の条件で行うことができる。

【００３５】この後、公知の手法により、シリサイド
化、配線等の形成を行い半導体装置を形成することがで
きる。

【００３６】上記発明の半導体装置によれば、ゲート電
極間の距離Ｙは、Ｆ（エッチングの最小加工幅）で足り
る。例えば、最小加工寸法が０．２５μｍルールの場
合、Ｆも０．２５μｍ程度であり、すなわちＤも０．２
５μｍ程度の寸法で足りる。したがって、Ｄを最小加工
寸法まで縮小することができ、素子面積が縮小され、ひ
いては半導体装置の高集積化が可能となる。

【００３７】また、上記発明の半導体装置の製造方法に
よれば、ゲート電極１７，１７の分離と、ポリシリコン
のサイドウォール２０，２０の分離を同時に行うことが
できる。したがって、工程を増加させることなくゲート
電極をエッチングにより分離することができる。したが
って、工程の増加なしに高集積化ができるので、製造コ
ストを減少することが可能となる。

【００３８】（実施の形態２）本発明の実施の形態２に
ついて図１４を用いて説明する。図１４は、本発明の実
施の形態２となる半導体装置の断面の概略図である。

【００３９】本実施の形態２の半導体装置が、実施の形
態１の半導体装置と異なるのは、ウェル領域の電位を変
化させるための端子が加わっている点である（実施の形
態１の場合も、図示はしていないがウェル領域の電位を
固定させるための端子が備わっていてもよい）。すなわ
ち、Ｐ型のウェル領域１２上に、Ｎ型の電界効果トラン
ジスタＴ１と、Ｐ型のウェル領域１２がとるべき電位を
入力するための端子５１とが形成され、これらがＮ型素
子による回路ブロックを形成している。同様に、Ｎ型の
ウェル領域１３上に、Ｐ型の電界効果トランジスタＴ２
と、Ｎ型のウェル領域１３がとるべき電位を入力するた
めの端子５２とが形成され、これらがＰ型素子による回
路ブロックを形成している。

【００４０】Ｎ型素子による回路ブロックがアクティブ
状態にあるとき（回路動作時）には、Ｐ型のウェル領域
の電位を入力する端子５１に０Ｖまたは正の電位を与え
る。一方、Ｎ型素子による回路ブロックがスタンドバイ
状態にあるとき（回路停止時）には、Ｐ型のウェル領域
１２がとるべき電位を入力するための端子５１に負の電
位を与える。こうすることにより、回路がスタンドバイ
状態にあるときにはトランジスタの実効的な閾値が上昇
し、オフ電流を低減することができる。また、回路がア
クティブ状態のときに、Ｐ型のウェル領域１２の電位を
正にした場合は、トランジスタの実効的な閾値が減少
し、ドライブ電流が増加する。

【００４１】Ｐ型素子による回路ブロックがアクティブ
状態にあるとき（回路動作時）には、Ｎ型のウェル領域
１３がとるべき電位を入力するための端子５２に電源電
圧または電源電圧より低い電位を与える。一方、Ｐ型素
子による回路ブロックがスタンドバイ状態にあるとき
（回路停止時）には、Ｎ型のウェル領域１３がとるべき
電位を入力するための端子５２に電源電圧より高い電位
を与える。こうすることにより、Ｎ型素子による回路ブ
ロックの場合と同様な効果を得ることができる。

【００４２】上記のように動作させることにより、回路
がスタンドバイ状態にあるときに、素子のオフ電流を減
らすことができるので、半導体装置を低消費電力化する
ことができる。また、回路がアクティブ状態にあるとき
に、素子の閾値が下がるようにウェル領域にバイアスを
加えれば、半導体装置を高速に動作させることが可能に
なる。

【００４３】本実施の形態２の半導体装置を製造する工
程は、実施の形態１の場合と同じである。Ｐ型のウェル
領域１２がとるべき電位を入力するための端子５１及び
Ｎ型のウェル領域１３がとるべき電位を入力するための
端子５２に、それぞれ電圧発生回路を設ければ良い。

【００４４】上記発明の半導体装置は、実施の形態１の
半導体装置に比べて、低消費電力化し、もしくは高速動
作化することが可能となる。

【００４５】（実施の形態３）本発明の実施の形態３に
ついて図１５及び図１６を用いて説明する。図１５及び
図１６ではＮ型のトランジスタＴ３のみを示している
が、本実施の形態はＰ型のトランジスタであっても良い
し、Ｎ型とＰ型のトランジスタが混在していても良い。

【００４６】図１５及び図１６は、本発明の実施の形態
３となる半導体装置の概略図である。図１５は平面図で
あり、図１６は図１５の切断面線Ｃ−Ｃ’から見た断面
図である。図１５では、シリサイド化された領域、層間
絶縁膜及び上部メタル配線が、図１６では層間絶縁膜及
び上部メタル配線が省略されている。

【００４７】本実施の形態３の半導体装置が、実施の形
態１の半導体装置と異なるのは、電界効果トランジスタ
Ｔ３が、ゲート電極とウェル領域とが電気的に接続され
た動的閾値トランジスタとなっている点である。したが
って、ゲート−ウェル接続領域３５が設けられている。
このゲート−ウェル接続領域３５では、Ｐ型の浅いウェ
ル領域２２の表面にＰ型の不純物濃度が濃い領域２３が
形成されている。シリサイド化された領域２４がこのＰ
型の不純物濃度が濃い領域２３の表面からゲート電極１
７の表面まで延在することにより、ゲート電極１７とウ
ェル領域２２とが電気的に接続されている。また、ウェ
ル領域は、Ｎ型の深いウェル領域２１と、Ｎ型の深いウ
ェル領域２１上に形成されたＰ型の浅いウェル領域２２
との二層構造となっている。Ｐ型の浅いウェル領域２２
は、素子分離領域１５によって素子毎に分断されてい
る。これは、ゲート電極１７から浅いウェル領域２２に
伝わった電位の変化が他の素子に影響を与えないためで
ある。

【００４８】動的閾値トランジスタＴ３は、ゲート電極
１７にオン電位が与えられた時のみに浅いウェル領域２
２のポテンシャルを低下させ、素子の実効的な閾値を低
下させる。したがって、素子のオフ電流を増加させるこ
となくドライブ電流を増加させることができるので、電
源電圧を下げることができる。したがって、消費電力を
大幅に低くすることが可能である。

【００４９】本実施の形態３の半導体装置を製造する工
程は、実施の形態１の場合と比べると、ウェル領域形成
の工程が異なる。また、ゲート−ウェル接続領域を形成
するために、素子分離領域１５の形状が変更されるが、
特に工程が追加されることはない。

【００５０】ウェル領域としては、Ｎ型（Ｐ型）の深い
ウェル領域と、Ｐ型（Ｎ型）の浅いウェル領域とを形成
する必要がある。したがって、Ｎ型素子とＰ型素子を混
在させる場合は、計４回の注入をすればよい。素子分離
領域１５の深さは、深いウェル領域と浅いウェル領域と
の接合よりも深くなるように設定する。こうすることに
より、各素子Ｔ３の浅いウェル領域２２を電気的に独立
させて素子間の干渉を防ぐことができる。

【００５１】ゲート電極１７と浅いウェル領域２２とを
短絡するための工程は、以下の通りである。ゲート−ウ
ェル接続領域３５とする領域には、素子分離領域１５を
設けない。そして、ポリシリコン膜及びポリシリコンの
サイドウォール２０の一部をエッチングする際に、ゲー
ト−ウェル接続領域３５とする領域のポリシリコン膜も
除去する。これにより、その領域に浅いウェル領域２２
の表面が露出する。ここで、露出した浅いウェル領域２
２の表面に不純物の濃い領域２３を形成する（この工程
は、反対導電型の素子のソース・ドレイン注入と同時に
行うことができる）。そして、シリサイド工程によっ
て、この不純物濃度が濃い領域２３の表面からゲート電
極１７の表面までシリサイド化された領域２４を形成す
る。これにより、ゲート電極１７と浅いウェル領域２２
とを短絡する。

【００５２】本実施の形態の半導体装置は、実施の形態
１の半導体装置に比べて、低消費電力化することが可能
となる。この際、増える工程は、ウェル領域形成に関す
る工程のみである。

【００５３】本実施の形態の半導体装置は、動的閾値ト
ランジスタＴ３を用いているため電源電圧を下げること
ができる。したがって、実施の形態１の半導体装置に比
べて消費電力を大幅に低くすることが可能である。

【００５４】（実施の形態４）本発明の実施の形態４
は、前記実施の形態１〜３の半導体装置を製造する際、
ポリシリコンのサイドウォール２０の一部をエッチング
して分離する工程で、除去すべきポリシリコンのサイド
ウォール２０が残り、図２０（ｂ）中に示したポリシリ
コン残り５１が発生するのを防止するために、それぞれ
の半導体装置に適用される。

【００５５】このポリシリコン残り５１を除去するため
には、例えば図２０（ｂ）の状態からポリシリコンに対
する等方性エッチングを行うことができる。ただし、こ
の等方性エッチング量をＳとすると、ゲート電極として
分離されたポリシリコン膜３４，３４間の距離Ｙ（図１
参照）は、Ｆ＋２Ｓとなり、２Ｓだけ増加してしまう。

【００５６】本実施の形態によれば、次に述べるよう
に、ポリシリコン残り５１の発生を防止し、歩留りを向
上することができる。また、ポリシリコンのサイドウォ
ール２０の一部をエッチングする工程において、同時に
ポリシリコン膜３４を複数の領域に分離する場合、ゲー
ト電極１７，１７間のマージンの増加を抑えることがで
きる。

【００５７】本実施の形態の半導体装置を、図１７を用
いて説明する。図１７は、ゲート電極部及びサイドウォ
ール部の断面図である。図１７では、ゲート電極３４，
３４（理解の容易のため、材料としてのポリシリコン膜
の符号と同じ符号を用いる）間が狭い（ゲート電極が密
集している）場所と、ゲート電極３４，３４間が広い
（ゲート電極が散在している）場所との両方が混在する
場所を描いている。ゲート電極３４，３４間が狭い場所
でのゲート間距離をＤ１、シリコン窒化膜のサイドウォ
ール１８の底部での厚さをＷ１とする。同様に、ゲート
電極３４，３４間が広い場所でのゲート間距離をＤ２、
シリコン窒化膜のサイドウォール１８の底部での厚さを
Ｗ２とする。また、シリコン窒化膜のサイドウォール１
８の高さをＨとする。ここで、ゲート電極３４，３４間
が狭いとは、Ｄ１／Ｈが２以下であることを意味し、ゲ
ート電極３４，３４間が広いとは、Ｄ２／Ｈが３以上で
あることを意味する。ここで、本実施の形態４の半導体
装置は、Ｗ１＞Ｗ２であることを特徴とする。実際に作
製した半導体装置では、例えば、Ｗ１＝５８ｎｍ、Ｗ２
＝５０ｎｍであり、シリコン窒化膜のサイドウォール１
８の高さは２５０ｎｍであった。また、Ｗ１を一定にし
て、Ｗ２を変化させた時、ソース電極とドレイン電極と
の間のリーク電流発生率を測定すると、Ｗ１＞Ｗ２なる
条件でリーク電流発生率が顕著に減少し、Ｗ１＞１．１
×Ｗ２となった時、リーク電流発生率はほぼ０になっ
た。したがって、Ｗ１＞１．１×Ｗ２であるのが、より
好ましい。

【００５８】Ｗ１＞Ｗ２であるとき、ポリシリコン残り
５１の発生が抑制されるのは、以下の理由による。ゲー
ト電極３４，３４間が狭い場所では、形状的な効果によ
り、ポリシリコンのエッチングレートが低下する。した
がって、ゲート電極３４，３４間が広い場所ではポリシ
リコンが完全に除去された時点においても、ゲート電極
３４，３４間が狭い場所ではポリシリコンが残ってい
る。ポリシリコン残り５１が発生しやすいのは、図２０
（ｂ）に示すように、シリコン窒化膜のサイドウォール
１８の側壁下部である。この部分に発生したポリシリコ
ン残り５１は、異方性エッチングによりオーバーエッチ
ングを施しても容易には除去されない。したがって、ポ
リシリコン残り５１を除去するためには等方性エッチン
グの成分を含んだエッチングを施す必要があるが、そう
すると前述のようにゲート電極１７，１７間の距離Ｙ
（図１参照）が増加してしまう。これに対して、Ｗ１＞
Ｗ２であれば、シリコン窒化膜のサイドウォール１８
の、ポリシリコンのサイドウォール２０側の側壁は順テ
ーパーとなる。そのため、ポリシリコンのサイドウォー
ル２０の一部をエッチングする工程では、ポリシリコン
残り５１が発生しやすいシリコン窒化膜のサイドウォー
ル１８の側壁下部においてもポリシリコンがイオンやラ
ジカルに曝されやすい。この結果、ポリシリコン残り５
１の発生が抑制される。

【００５９】以上のように、Ｗ１＞Ｗ２であるとき、ポ
リシリコンのサイドウォール２０の一部をエッチングす
る工程でポリシリコン残り５１の発生を抑制することが
できる。しかも、ポリシリコンのサイドウォール２０の
一部をエッチングする工程において、同時にポリシリコ
ン膜３４を複数の領域に分離する場合は、ゲート電極間
の距離Ｄを増加させることがない。

【００６０】図１７に示す半導体装置の作製手順は、実
施の形態１の場合と同様である。ただし、シリコン窒化
膜のサイドウォール１８を形成する際のエッチングバッ
ク条件は、Ｗ１＞Ｗ２とするために、例えば、以下の様
にする。ＲＩＥ（Reactive Ion Etching）装置を用い、
ＲＦパワーを４００Ｗとし、エッチングガスはＣＨＦ _３
＝５ｓｃｃｍ、Ａｒ＝１００ｓｃｃｍ、ＣＦ_４＝１５ｓ
ｃｃｍ、Ｏ_２＝５ｓｃｃｍとし、放電圧力は５０ｍＴｏ
ｒｒとして行なえばよい。なお、エッチングバック条件
は、Ｗ１＞Ｗ２となれば、この限りではない。

【００６１】この実施の形態４の半導体装置によれば、
ポリシリコンのサイドウォール２０の一部をエッチング
する際にポリシリコン残りを抑え、素子不良を減少する
ことができる。したがって、半導体装置の歩留りを向上
することが可能となる。

【００６２】

【発明の効果】以上より明らかなように、第１の発明の
半導体装置によれば、前記ゲート電極の側壁には前記側
壁絶縁膜を介して前記第２の導電性膜が形成され、前記
ゲート電極間の距離Ｄと前記ゲート電極側壁絶縁膜の高
さＨとの比Ｄ／Ｈが２以下である場合の前記２個のゲー
ト電極間に存するゲート電極側壁絶縁膜の底部での厚さ
Ｗ１は、前記比Ｄ／Ｈが３以上である場合のＷ２よりも
大きい。それゆえ、前記ゲート電極側壁絶縁膜の前記第
２の導電性膜側の側壁は順テーパーの形状を持つ。その
ため、前記第２の導電性膜を複数の領域に分離する工程
において、ポリシリコン残りを抑制し、素子不良を低減
することができる。したがって、半導体装置の歩留りを
向上することが可能となる。

【００６３】また、第２の発明の半導体装置によれば、
前記第１の発明の半導体装置と同じ作用効果を奏する。
さらに、前記複数の電界効果トランジスタの前記少なく
とも１つのウェル領域には、前記ウェル領域に設けられ
た端子を介して前記電圧発生回路が接続されている。こ
の電圧発生回路は、前記複数の電界効果トランジスタの
少なくとも１つがアクティブ状態かスタンドバイ状態か
に応じて前記ウェル領域の電位を変化させる。そのた
め、前記複数の電界効果トランジスタの前記少なくとも
１つがスタンドバイ状態にあるときには、トランジスタ
のオフ電流を減らして半導体装置を低消費電力化するこ
とができる。また、前記複数の電界効果トランジスタの
前記少なくとも１つがアクティブ状態にある時に、トラ
ンジスタの閾値が下がるように前記ウェル領域にバイア
スを加えれば、半導体装置を高速に動作させることがで
きる。したがって、半導体装置を低消費電力化し、また
は高速化することが可能となる。

【００６４】また、第３の発明の半導体装置によれば、
前記第１の発明の半導体装置と同じ作用効果を奏する。
さらに、前記複数の電界トランジスタの少なくとも１つ
は、前記第２導電型の浅いウェル領域と前記ゲート電極
とが電気的に接続された動的閾値トランジスタである。
動的閾値トランジスタは、前記ゲート電極にオン電位が
与えられたときのみに前記第２導電型の浅いウェル領域
のポテンシャルを低下させ、トランジスタの実効的な閾
値を低下させる。したがって、トランジスタのオフ電流
を増加させることなくドライブ電流を増加させることが
できるので、電源電圧を下げることができる。したがっ
て、半導体装置の消費電力を大幅に下げることが可能と
なる。

【００６５】一実施の形態の半導体装置では、前記複数
の電界トランジスタのゲート電極をなす第１の導電性膜
は、同一の膜を複数の領域に分離して形成されている。
それゆえ、前記複数のゲート電極間のマージンは、前記
同一の膜、すなわち第１の導電性膜を複数の領域に分離
する工程におけるエッチング加工幅でよい。したがっ
て、ゲート電極間のマージンを小さくして半導体装置を
高集積化することが可能となる。

【図面の簡単な説明】

【図１】 本発明の実施の形態１の半導体装置の平面図
である。

【図２】 図１における切断面線Ａ−Ａ’から見た断面
図である。

【図３】 図１における切断面線Ｂ−Ｂ’から見た断面
図である。

【図４】 本発明の実施の形態１の半導体装置の製造手
順を説明する平面図である。

【図５】 図４における切断面線Ａ−Ａ’から見た断面
図である。

【図６】 図４における切断面線Ｂ−Ｂ’から見た断面
図である。

【図７】 本発明の実施の形態１の半導体装置の製造手
順を説明する平面図である。

【図８】 図７における切断面線Ａ−Ａ’から見た断面
図である。

【図９】 図７における切断面線Ｂ−Ｂ’から見た断面
図である。

【図１０】 本発明の実施の形態１の半導体装置の製造
手順を説明する平面図である。

【図１１】 図１０における切断面線Ａ−Ａ’から見た
断面図である。

【図１２】 図１０における切断面線Ｂ−Ｂ’から見た
断面図である。

【図１３】 シリコン窒化膜のサイドウォール等を形成
する手順を説明する図である。

【図１４】 本発明の実施の形態２の半導体装置の断面
図である。

【図１５】 本発明の実施の形態３の半導体装置の平面
図である。

【図１６】 図１５における切断面線Ｃ−Ｃ’から見た
断面図である。

【図１７】 本発明の実施の形態４の半導体装置のゲー
ト電極部及びサイドウォール部の形状を説明する図であ
る。

【図１８】 従来技術の半導体装置の平面図である。

【図１９】 図２０における切断面線Ａ−Ａ’から見た
断面図である。

【図２０】 従来技術の問題点を説明する図である。

【符号の説明】

１１ 半導体基板 １２ Ｐ型のウェル領域 １３ Ｎ型のウェル領域 １７ ゲート電極 １８ シリコン窒化膜からなるサイドウォール ２０ ポリシリコンからなるサイドウォール ２１ Ｎ型の深いウェル領域 ２２ Ｐ型の浅いウェル領域 ２３ 不純物の濃い領域 ２４ シリサイド化された領域 ３４ ゲート電極をなすポリシリコン膜 ５１ Ｐ型ウェル領域に電位を与えるための端子 ５２ Ｎ型ウェル領域に電位を与えるための端子

フロントページの続き Ｆターム(参考） 5F048 AA01 AA07 AA09 AC03 BA01 BA16 BB05 BB08 BB11 BB12 BC01 BC16 BE02 BE03 BE09 BF06 BG14 DA27 DA28 DB04 DB06 5F140 AA00 AB03 AC10 AC36 BD01 BD05 BD07 BD11 BD12 BE07 BE09 BE10 BF04 BF05 BF11 BF18 BG09 BG14 BG15 BG37 BG53 BH06 BH28 BJ01 BJ04 BK13 BK18 BK21 CB04

Claims (4)

【特許請求の範囲】
1. 【請求項１】 半導体基板と、 前記半導体基板上に設けられた複数の電界効果トランジ
   スタとを備えた半導体装置であって、 前記複数の電界効果トランジスタのそれぞれは、 前記半導体基板上にゲート絶縁膜を介して形成された、
   第１の導電性膜からなるゲート電極と、 前記ゲート電極の側壁に形成されたゲート電極側壁絶縁
   膜と、 前記ゲート電極の側壁に前記側壁絶縁膜を介して形成さ
   れた、ソース領域またはドレイン領域をなす第２の導電
   性膜とを含み、 前記複数の電界トランジスタのソース領域またはドレイ
   ン領域をなす第２の導電性膜は、同一の膜を複数の領域
   に分離して形成されており、 ２個の前記ゲート電極間の距離Ｄと、前記ゲート電極側
   壁絶縁膜の高さＨとの比Ｄ／Ｈが２以下である、前記２
   個のゲート電極間に存するゲート電極側壁絶縁膜の底部
   での幅Ｗ１は、 前記比Ｄ／Ｈが３以上である、前記２個のゲート電極間
   に存するゲート電極側壁絶縁膜の底部での幅Ｗ２よりも
   大きいことを特徴とする半導体装置。
2. 【請求項２】 半導体基板と、 前記半導体基板上に形成されたウェル領域と、 前記ウェル領域上に設けられた複数の電界効果トランジ
   スタとを備えた半導体装置であって、 前記複数の電界効果トランジスタのそれぞれは、 前記半導体基板上にゲート絶縁膜を介して形成された、
   第１の導電性膜からなるゲート電極と、 前記ゲート電極の側壁に形成されたゲート電極側壁絶縁
   膜と、 前記ゲート電極の側壁に前記側壁絶縁膜を介して形成さ
   れた、ソース領域またはドレイン領域をなす第２の導電
   性膜とを含み、 前記複数の電界トランジスタのソース領域またはドレイ
   ン領域をなす第２の導電性膜は、同一の膜を複数の領域
   に分離して形成されており、 ２個の前記ゲート電極間の距離Ｄと、前記ゲート電極側
   壁絶縁膜の高さＨとの比Ｄ／Ｈが２以下である、前記２
   個のゲート電極間に存するゲート電極側壁絶縁膜の底部
   での幅Ｗ１は、 前記比Ｄ／Ｈが３以上である、前記２個のゲート電極間
   に存するゲート電極側壁絶縁膜の底部での幅Ｗ２よりも
   大きく、 前記複数の電界効果トランジスタの少なくとも１つは、
   前記ウェル領域に電位を与えるための、前記ウェル領域
   に設けられた端子をさらに含み、 前記半導体装置は、前記端子に接続された電圧発生回路
   をさらに備え、 前記電圧発生回路は、前記複数の電界効果トランジスタ
   の前記少なくとも１つがアクティブ状態かスタンドバイ
   状態かに応じて前記ウェル領域の電位を変化させること
   を特徴とする半導体装置。
3. 【請求項３】 半導体基板と、 前記半導体基板上に形成された第１導電型の深いウェル
   領域と、 前記第１導電型の深いウェル領域上に形成された第２導
   電型の浅いウェル領域と、 前記第２導電型の浅いウェル領域上に設けられた複数の
   電界効果トランジスタとを備えた半導体装置であって、 前記複数の電界効果トランジスタのそれぞれは、 素子分離領域と、 前記第２導電型の浅いウェル領域上ににゲート絶縁膜を
   介して形成された、第１の導電性膜からなるゲート電極
   と、 前記ゲート電極の側壁に形成されたゲート電極側壁絶縁
   膜と、 前記ゲート電極の側壁に前記側壁絶縁膜を介して形成さ
   れた、ソース領域またはドレイン領域をなす第２の導電
   性膜とを含み、 前記複数の電界トランジスタのソース領域またはドレイ
   ン領域をなす第２の導電性膜は、同一の膜を複数の領域
   に分離して形成されており、 ２個の前記ゲート電極間の距離Ｄと、前記ゲート電極側
   壁絶縁膜の高さＨとの比Ｄ／Ｈが２以下である、前記２
   個のゲート電極間に存するゲート電極側壁絶縁膜の底部
   での幅Ｗ１は、 前記比Ｄ／Ｈが３以上である、前記２個のゲート電極間
   に存するゲート電極側壁絶縁膜の底部での幅Ｗ２よりも
   大きく、 前記複数の電界トランジスタの少なくとも１つは、前記
   第２導電型の浅いウェル領域と前記ゲート電極とが電気
   的に接続された動的閾値トランジスタであり、 前記動的閾値トランジスタの前記浅いウェル領域は、前
   記素子分離領域および前記深いウェル領域によって前記
   複数の電界効果トランジスタのうちの他の電界効果トラ
   ンジスタの浅いウェル領域と電気的に分離されているこ
   とを特徴とする半導体装置。
4. 【請求項４】 請求項１乃至３のいずれかに記載の半導
   体装置において、 前記複数の電界トランジスタのゲート電極をなす第１の
   導電性膜は、同一の膜を複数の領域に分離して形成され
   ていることを特徴とする半導体装置。