JP2000082815A - 半導体装置および半導体装置を製造する方法 - Google Patents

Abstract

(57)【要約】 【課題】 ソース・ドレイン領域の占有面積が小さい半
導体装置およびそれを製造する方法を提供する。 【解決手段】 本発明の半導体装置は、素子分離領域と
活性領域を有する半導体装置であって、活性領域とゲー
ト酸化膜が接する第１の面より上に、ソース領域および
ドレイン領域の一部が存在し、該ソース領域および／ま
たは該ドレイン領域と、該ソース領域および／または該
ドレイン領域に電気的に接続される電極とが接する第２
の面が、該第１の面に対して傾いている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置に関し、
特に、ソース・ドレイン領域の占有面積を縮小し、ソー
ス・ドレイン領域の寄生容量および寄生抵抗を減少させ
る効果のある半導体装置および半導体装置を製造する方
法に関する。

【０００２】

【従来の技術】一般に、絶縁ゲート型電界効果トランジ
スタでは、微細化するにしたがって、加工ばらつき等に
よるゲート長の変動に起因したしきい値電圧のばらつ
き、サブスレッショルド特性の劣化によるオフリーク電
流の増加、パンチスルー等の短チャネル効果によるトラ
ンジスタ特性の劣化が問題となってきている。このよう
な問題を解決する方法の一つとして、トランジスタのチ
ャネル領域に隣接するソース・ドレイン領域の接合深さ
を浅くする方法がある。上記浅接合化を実現するため、
ゲート電極の両側に、ゲート電極側壁絶縁膜を介して、
チャネル領域よりも上方に積み上げられたソース・ドレ
イン領域（積み上げ拡散層）を形成する構造がある。

【０００３】図２２Ａ、図２２Ｂ、および図２２Ｃは、
従来の積み上げ拡散層を形成する工程を示す図である。

【０００４】図２２Ａに示すように、シリコン酸化膜で
形成された素子分離領域１００２とシリコン基板からな
る活性領域１００３に大別された半導体ウェハ１００１
上に、ゲート絶縁膜１００４を介して、上部および、側
壁部が絶縁膜１００６で覆われたゲート電極１００５が
形成される。

【０００５】次に、図２２Ｂに示すように、ソース・ド
レイン領域に半導体よりなる積み上がった拡散層領域を
設けるために、Ｓｅｌｅｃｔｉｖｅ ｅｐｉｔａｘｉａ
ｌｇｒｏｕｔｈ方法により、シリコン表面が露出してい
る領域（ソース・ドレイン領域）にのみシリコン膜１０
０７を成長させる。Ｓｅｌｅｃｔｉｖｅ ｅｐｉｔａｘ
ｉａｌ ｇｒｏｕｔｈ方法は、特開昭６１−１９６５７
７号公報に開示されている。

【０００６】図２２Ｃに示すように、層間絶縁膜１００
８が生成され、上部配線１０１０が、コンタクト配線１
００９を介してソース・ドレイン領域１００７に接続さ
れる。

【０００７】チャネル領域近傍のソース・ドレイン領域
を、チャネル領域よりも上方にシリコン膜（エピタキシ
ャルシリコン、多結晶シリコン等）が形成された後、ソ
ース・ドレイン領域となる不純物イオンが注入される。
チャネル領域よりも積み上がったシリコン膜中に不純物
を注入することにより、トランジスタのチャネル領域に
対して、ソース・ドレインの不純物拡散層領域の接合深
さを浅く形成することが可能となる。これにより、効果
的に短チャネル効果を防止することが可能となる。

【０００８】

【発明が解決しようとする課題】ゲート電極長手方向に
対して垂直方向（ゲート長方向）におけるゲート電極１
００５から素子分離領域１００２までのソース・ドレイ
ン領域１００７にコンタクト孔が形成されるが、ソース
・ドレイン領域１００７の長さは、以下のように決定さ
れる。

【０００９】図１５は、ゲート電極と活性領域とコンタ
クト孔の関係を示す図である。ｐは、ゲート電極とコン
タクトとの間の位置合わせマージンを表し、ｏはコンタ
クト孔の幅を表し、ｑはコンタクトとソース・ドレイン
領域との間の位置合わせマージンを表している。図２２
Ｃの半導体装置では、ソース・ドレイン領域１００７の
長さを、ｐ+ｏ+ｑより小さくすることができない。

【００１０】このため、特開昭６１−１９６５７７号公
報に示される半導体装置では、ソース・ドレイン領域の
占有面積を縮小することが容易ではない。

【００１１】本発明は、上記問題を鑑み、ソース・ドレ
イン領域の占有面積が小さい半導体装置およびそれを製
造する方法を提供することを目的とする。

【００１２】

【課題を解決するための手段】本発明の半導体装置は、
素子分離領域と活性領域を有する半導体装置であって、
活性領域とゲート酸化膜が接する第１の面より上に、ソ
ース領域およびドレイン領域の一部が存在し、前記ソー
ス領域および／または前記ドレイン領域と、前記ソース
領域および／または前記ドレイン領域に電気的に接続さ
れる電極とが接する第２の面が、前記第１の面に対して
傾き、そのことにより上記目的が達成される。

【００１３】本発明の半導体装置は、前記第２の面が凹
凸を有していてもよい。

【００１４】本発明の半導体装置は、前記ソース領域お
よび／または前記ドレイン領域のある部分が、前記素子
分離領域の一部を覆っていてもよい。

【００１５】本発明の半導体装置は、前記第１の面に対
する垂直方向における、前記ソース領域および／または
前記ドレイン領域の前記第１の面からの高さが、前記ゲ
ート電極に近いほど高くてもよい。

【００１６】本発明の半導体装置は、前記第２の面が曲
線形状であってもよい。

【００１７】本発明の半導体装置は、前記ソース領域お
よび／または前記ドレイン領域の表面と、配線を接続す
るコンタクト孔の一部が、前記ソース領域および／また
は前記ドレイン領域の表面に位置してもよい。

【００１８】本発明の半導体装置は、前記ゲート電極長
手方向に対する垂直方向であって、前記コンタクト孔の
中心を通る垂直断面に関し、前記垂直断面における前記
ゲート電極から離れた方に位置する前記コンタクト孔の
端から前記ゲート電極までの距離が、前記ゲート電極の
端から、活性領域と素子分離領域の境界までの距離より
も長くてもよい。

【００１９】本発明の半導体装置は、前記ゲート電極長
手方向に対する垂直方向であって、前記コンタクト孔の
中心を通る垂直断面に関し、前記垂直断面における前記
コンタクト孔の開口部の幅は、前記ゲート電極の端か
ら、前記活性領域と前記素子分離領域の境界までの距離
よりも長くてもよい。

【００２０】本発明の半導体装置は、前記ゲート電極長
手方向に対する垂直方向に関して、前記ゲート電極の端
から、前記活性領域と前記素子分離領域の境界までの距
離は前記ゲート電極の幅（前記半導体装置のゲート長）
よりも短くてもよい。

【００２１】本発明の半導体装置は、前記ソース領域お
よび／または前記ドレイン領域を構成する積み上げ層中
の不純物の拡散係数が、前記半導体基板中の不純物の拡
散係数よりも大きくてもよい。

【００２２】本発明の半導体装置は、前記積み上げ層中
の不純物の拡散係数が、前記半導体基板中の不純物の拡
散係数の２倍から１００倍であってもよい。

【００２３】本発明の半導体装置は、前記積み上げ層が
多結晶シリコンであってもよい。

【００２４】本発明の半導体装置は、前記多結晶シリコ
ンが、柱状結晶であってもよい。

【００２５】本発明の半導体装置は、前記多結晶シリコ
ンのグレインサイズは、５０ｎｍ以下であってもよい。

【００２６】本発明の半導体装置は、ゲート電極、前記
ソース領域、および前記ドレイン領域の表面は、２層膜
によって覆われ、前記２層膜の一方が高融点金属シリサ
イド膜が存在する多結晶シリコン膜であってもよい。

【００２７】本発明の半導体装置は、前記第１の面か
ら、前記ソース領域および／または前記ドレイン領域と
前記活性化領域の接合面までの距離が、ゲート電極側壁
絶縁膜の幅に対して０．８倍〜２倍であってもよい。

【００２８】本発明の半導体装置を製造する方法は、素
子分離領域と活性領域を備えた半導体装置を製造する方
法であって、シリコンエッチングに対して耐性のある材
料でシリコン基板上に素子分離領域を形成する工程と、
ゲート絶縁膜、ゲート電極、ゲート側壁絶縁膜を順次形
成する工程と、活性領域に対して１つのゲート電極が存
在する場合、ゲート電極長手方向に対して、垂直方向
（ゲート長方向）における前記ゲート電極から前記素子
分離領域までの幅の値よりも厚い膜厚の多結晶シリコン
膜を被着する工程と、前記ゲート電極上部の前記多結晶
シリコン膜がなくなるまで異方性エッチングを行う工程
とを包含し、そのことにより上記目的が達成される。

【００２９】本発明の半導体装置を製造する方法は、ド
ナーまたはアクセプタとなる不純物を導入することによ
り、ソース領域およびドレイン領域を形成するイオン注
入工程をさらに有してもよい。

【００３０】本発明の半導体装置を製造する方法は、前
記ゲート電極がドナーまたはアクセプタとなる不純物が
導入されることにより形成され、前記ソース領域、前記
ドレイン領域および前記ゲート電極に、前記ドナーまた
は前記アクセプタとなる不純物の導入は、イオン注入に
より同時に行われてもよい。

【００３１】本発明の他の半導体装置を製造する方法
は、シリコンエッチングに対して耐性のある材料でシリ
コン基板上に素子分離領域を形成する工程と、ゲート絶
縁膜、ゲート電極、ゲート側壁絶縁膜を順次形成する工
程と、多結晶シリコン膜を被着する工程と、ゲート電極
上部の前記多結晶シリコン膜がなくなるまで異方性エッ
チングを行う工程と、前記ゲート電極側壁に、ゲート側
壁絶縁膜を介して形成された多結晶シリコン膜の一部を
除去する工程とを包含し、そのことにより上記目的が達
成される。

【００３２】（１） 本構造により、ソース・ドレイン
領域の寄生抵抗が減少する作用がある。また、本構造に
おいては、ゲート電極に近いソース・ドレイン領域程、
半導体基板表面の活性領域よりも上方にソース・ドレイ
ン領域の表面が存在し、この結果、イオン注入法によ
り、ソース・ドレイン領域への不純物ドーピングを行っ
た際、ゲート電極近傍程トランジスタのチャネル領域に
対する接合深さが浅くなり、微細化する際の短チャネル
効果を効果的に抑制できる作用がある。

【００３３】また、ソース・ドレイン領域の占有面積に
対し、表面積を大きくすることが可能となるため、ソー
ス・ドレイン領域上に上部配線とのコンタクトを形成す
る際接触面積を大きくし、占有面積に対して、コンタク
ト抵抗を下げる作用がある。

【００３４】また、サリサイド化（Self aligned Silic
ide）を考慮した場合、占有面積に対してシリサイド化
される表面積が増えるため、低抵抗化が可能となり、ま
た、シリサイド化反応時の問題点である細線効果（微細
配線のシリサイド化において、反応が阻害され、シリサ
イド化出来なくなる。）を緩和する効果がある。

【００３５】また、本構造により、ゲートによって生ず
る垂直な段差がなくなる。そのため、半導体装置の製造
時のゲート電極の垂直段差によって生じる様々な問題が
解決する。たとえば、自己整合コンタクト（Self Alain
Contact）等のエッチングの際に生じる垂直段差部その
下地ストッパ層との選択比の低下の問題がなくなり、容
易になる。また、ゲートの上の層間絶縁膜の平坦化が容
易になる。また、ソース・ドレイン領域を形成後には、
活性領域が露出しないため、エッチングや、イオン注入
時にダメージが入らないというメリットがある。

【００３６】（２） また、上記ソース・ドレイン領域
表面は、上記ゲート電極長手方向に対して、垂直に切断
したときの垂直断面において、曲線形状であることを特
徴とする。このため、ソース・ドレイン領域の占有面積
に対し、直線的である場合より効果的に表面積を大きく
することが可能となる。

【００３７】（３） また、上記ソース・ドレイン領域
表面と、上部配線を接続するためのコンタクト孔におい
て、前記ソース・ドレイン領域表面に、少なくとも前記
コンタクト孔の一部が存在することを特徴とする。つま
り、コンタクト孔の開口径が、ゲート電極長手方向に対
して、垂直に切断したときの断面におけるゲートの端か
ら、素子分離領域までの活性領域の幅よりも大きくても
よいため、コンタクト開口径を大きくすることが可能と
なり、コンタクト孔の形成が容易となる。

【００３８】従来のコンタクト孔は、ソース・ドレイン
領域表面上にコンタクト孔を設ける必要があった。この
ため、前記ソース・ドレイン領域の幅よりも開口径の小
さいコンタクトを設ける必要があり、コンタクト孔を開
口するための、加工が困難であった。さらに、このデバ
イス構造ではゲート電極長手方向の寸法が垂直方向の寸
法に対して長いコンタクトをもうけることで、十分なコ
ンタクト面積を確保できる。

【００３９】（４） また、本発明の一実施形態は、上
記ソース・ドレイン領域表面と、上部配線を接続するた
めのコンタクト孔において、ゲート電極長手方向に対す
る垂直方向であって、前記コンタクト孔の中心を通る垂
直断面に関し、前記垂直断面における前記ゲート電極か
ら離れた方に位置する前記コンタクト孔の端から前記ゲ
ート電極までの間隔は、前記ゲート電極の端から、活性
領域と素子分離領域の境界までの間隔よりも、大きいこ
とを特徴とする。

【００４０】このため、ソース、ドレイン面積を大きく
することなく、コンタクト孔を大きく設けることが可能
となり、コンタクト孔形成の容易性と、ソース、ドレイ
ン接合面積に依存する接合容量の低減を両立させること
が可能となる。

【００４１】（５） また、本発明の一実施形態は、上
記ソース・ドレイン領域表面と、上部配線を接続するた
めのコンタクト孔において、ゲート電極長手方向に対す
る垂直方向であって、前記コンタクト孔の中心を通る垂
直断面に関し、前記垂直断面におけるコンタクト孔の開
口部の幅は、前記ゲート電極の端から、活性領域と素子
分離領域の境界までの間隔よりも、大きいことを特徴と
する。

【００４２】このため、ソース、ドレイン面積を小さく
しながらも、コンタクト孔と、ソース、ドレインとの接
触面積を、できるだけ大きくすることが可能となり、コ
ンタクト抵抗を低減できる。

【００４３】（６） また、本発明の一実施形態は、上
記ゲート電極長手方向に対する垂直方向に関して、上記
ゲート電極の端から、活性領域と素子分離領域の境界ま
での間隔が、上記ゲート電極の幅（ＭＩＳ型半導体装置
のゲート長）よりも、小さいことを特徴とする。

【００４４】このため、素子の占有面積が非常に小さく
なるとともに、ソース、ドレイン部の寄生接合容量も非
常に小さくなる。

【００４５】（７） また、本発明は、上記半導体基板
上に積み上げられたソース・ドレイン領域を構成する積
み上げ層中の不純物の拡散係数が、上記半導体基板中の
不純物の拡散係数よりも大きい材料によって、半導体基
板上に積み上げられていることを特徴とする。

【００４６】このため、上記不純物を拡散させ、活性化
させる熱処理を行ったさいに、上記積み上げ層と、半導
体基板との界面までは、拡散が非常に早く、半導体基板
中の拡散が遅いので、チャネル領域より下の領域に位置
するソース・ドレイン領域の深さが、積み上げ領域の高
さのばらつきに作用されにくくなり、浅い接合を制御よ
く形成できる。

【００４７】（８） また、本発明の一実施形態は、上
記積み上げ層を形成する材料において、前記材料中の不
純物の拡散係数は、上記半導体基板中の不純物の拡散係
数に対して、２倍から１００倍であることを特徴とす
る。

【００４８】このため、上記チャネル領域より下の領域
に位置するソース・ドレイン領域の深さが、積み上げ領
域の高さのばらつきに作用されにくくなり、浅い接合を
制御よく形成できる。

【００４９】（９） また、本発明の具体的な一実施形
態は、多結晶シリコンが、上記半導体基板上に積み上げ
られたソース・ドレイン領域を構成する積み上げ層の材
料であることを特徴とする。

【００５０】このため、多結晶シリコン膜は、半導体装
置の製造においてよく使用されている膜であるため新た
な装置の導入や条件だしを行う必要が少ない。また、選
択エピタキシャル成長装置のような莫大な水素を用いる
必要もなく、製造するための装置の占有面積も、非常に
大きな占有面積を占める選択エピタキシャル成長装置
（水素除外設備の占有面積が非常に大きい）と比較し、
非常に小さな占有面積ですむ。

【００５１】（１０） また、本発明の具体的な一実施
形態は、上記多結晶シリコンは、柱状結晶であることを
特徴とする。

【００５２】このため、上記多結晶シリコン膜中の不純
物の拡散が非常に早く、多結晶シリコン膜中にドーピン
グされた不純物をシリコン基板中に拡散させる上で、制
御性がよく、ソース・ドレイン領域の深さが、上記多結
晶シリコンの高さのばらつきに作用されにくくなり、浅
い接合を制御よく形成できる。

【００５３】（１１） また、本発明の具体的な一実施
形態は、上記多結晶シリコンのグレインサイズは、５０
ｎｍ以下であることを特徴とする。

【００５４】このようなグレインサイズの小さな多結晶
シリコンを用いることで、半導体基板中の拡散係数に対
して、大きな拡散係数を得ることができる。また、エッ
チバックの際の多結晶シリコンのサイドウォールの幅の
多結晶シリコンのグレインに起因するばらつきを抑制す
ることができる。

【００５５】（１２） また、本発明の一実施形態は、
上記ゲート電極、ソース・ドレイン領域は、表面に高融
点金属シリサイド膜が存在する多結晶シリコン膜との２
層膜によって構成されていることを特徴とする。

【００５６】このため、上述したように、たとえソース
・ドレイン領域と上部配線とのコンタクト接触面積が小
さくても、非常に低抵抗な、コンタクトが実現できる。
さらに、チャネル領域近傍までシリサイド膜が接近して
いる構造となるため、上述したようにソース、ドレイン
接合面積が小さくても、寄生抵抗を、小さく抑えること
が可能となり、素子の電流駆動能力を大きくすることが
できる。また、コンタクト孔のエッチングの際に、シリ
サイド層をエッチングストップ層とすることも可能とな
る。

【００５７】（１３） また、本発明の半導体装置を製
造する方法が、素子分離領域と活性領域に大別された半
導体基板上に形成されたＭＩＳ型半導体素子において、
一つの活性領域に対して１本のゲート電極が存在する場
合、ゲート電極長手方向に対して、垂直方向（ゲート長
方向）におけるゲート電極から素子分離領域までの幅を
Ａと規定された素子であって、シリコンエッチングに対
して耐性のある材料でシリコン基板上に素子分離領域を
形成する工程と、ゲート絶縁膜、ゲート電極、ゲート側
壁絶縁膜を順次形成する工程と、前記幅Ａの値よりも厚
い膜厚の多結晶シリコン膜を被着する工程と、ゲート電
極上部の前記多結晶シリコン膜が無くなるまで異方性エ
ッチングを行う工程により、形成される形状を有するこ
とを特徴とする。

【００５８】具体的には、本発明の半導体装置を製造す
る方法では、ゲート電極から素子分離領域までの距離
（ソース・ドレイン領域の幅）よりも、膜厚の厚い多結
晶シリコン膜を堆積し、異方性エッチングバックを行
う。異方性エッチングバックを行う際に、ゲート電極上
の多結晶シリコン膜が無くなる様なエッチング量を設定
することにより、本発明のような積み上げソース・ドレ
イン領域を簡単に形成することができる。このとき、ゲ
ート電極から素子分離領域までの距離（ソース・ドレイ
ン領域の幅）よりも、膜厚の厚い多結晶シリコン膜を堆
積しているため、シリコン基板が露出することはなく、
シリコン基板は、異方性エッチングバックによって、ダ
メージを受ける事は無い。異方性エッチングによって形
成されるゲート電極側壁の積み上げ層の端は、必ずシリ
コンエッチングに対して耐性のある材料で形成された素
子分離領域上に延在する構造が形成される。ただし、上
記エッチバックしただけでは、ソース領域と、ドレイン
領域が短絡したままなので、エッチバック後に、上記ゲ
ート電極側壁に形成された多結晶シリコン膜よりなる積
み上げ層をソース領域と、ドレイン領域に分離する工程
を行う必要がある。

【００５９】（１４） また、上記本発明の半導体装置
を製造する方法は、シリコンエッチングに対して耐性の
ある材料でシリコン基板上に素子分離領域を形成する工
程と、ゲート絶縁膜、ゲート電極、ゲート側壁絶縁膜を
順次形成する工程と、多結晶シリコン膜を被着する工程
と、ゲート電極上部の前記多結晶シリコン膜が無くなる
まで異方性エッチングを行う工程と、前記ゲート電極側
壁に、ゲート側壁絶縁膜を介して形成された多結晶シリ
コン膜の一部を除去する工程を備えることを特徴とす
る。このため、ゲート電極に対して自己整合的に側壁に
積み上げられたソース・ドレイン領域を形成することが
可能となる。

【００６０】（１５） また、本発明の他の半導体装置
を製造する方法は、ソース領域、ドレイン領域、ゲート
電極へのドナー、もしくはアクセプタとなる不純物の導
入を、イオン注入工程により同時に行うことを特徴とす
る。このため、イオン注入工程を少なくした表面チャネ
ル型素子を形成することが可能となる。上述した様に、
上記半導体基板上に積み上げられたソース・ドレイン領
域を構成する積み上げ層中の不純物の拡散係数が、上記
半導体基板中の不純物の拡散係数よりも大きい材料によ
って、半導体基板上に積み上げられていることを特徴と
しているため、ゲート電極への不純物ドーピングと、ソ
ース・ドレイン領域への不純物ドーピングを同時に行っ
ても、ゲート空乏化や、不純物の突き抜け、また、チャ
ネル領域に対してソース・ドレイン領域が届かない（不
純物の拡散が進行しない）オフセット構造とならない素
子を制御よく形成することが可能となっている。

【００６１】（１６） また、素子分離領域と活性領域
に大別された半導体基板上に形成されたＭＩＳ型半導体
素子において、ゲート電極両側のゲート電極側壁絶縁膜
に隣接し、かつ、活性領域表面よりも上方までソース、
および、ドレイン領域が存在し、活性領域表面からソー
ス・ドレイン領域と半導体基板との接合までの距離はゲ
ート電極側壁絶縁膜の幅に対して０．８倍〜２倍である
ことを特徴とする。

【００６２】

【発明の実施の形態】（実施形態１）以下に、本発明の
実施形態１における半導体装置を、図１〜図３を用いて
説明する。

【００６３】図１は、実施形態１における半導体装置１
０を、ゲート電極１０４の長手方向に対して、垂直に切
断した垂直断面を示す図である。

【００６４】半導体装置１０は、素子分離領域１０１と
活性領域１０２とに大別された半導体基板１００におい
て、活性領域１０２上に形成されたＭＩＳ型半導体素子
である。半導体装置１０は、素子分離領域１０１、活性
領域１０２、ゲート酸化膜１０３、ゲート電極１０４、
ゲート電極側壁絶縁膜１０５、およびソース・ドレイン
領域１０６を備えている。

【００６５】ソース・ドレイン領域１０６はゲート電極
側壁絶縁膜１０５に隣接し、そのほとんどがゲート絶縁
膜１０３と活性領域１０２の界面である活性領域表面Ａ
−Ａ’よりも上方にも位置する。

【００６６】具体的には、ソース・ドレイン領域１０６
の形状は、ゲート電極１０６の長手方向に対して、垂直
に切断したときの垂直断面における、半導体基板の活性
領域表面Ａ−Ａ’からソース・ドレイン領域１０６の表
面までの距離ｈが、素子分離領域１０１からゲート電極
１０４に向かうにしたがって増加する形状である。ま
た、ゲート電極１０４の長手方向に対する垂直方向に関
して、ゲート電極１０４の側面とソース・ドレイン領域
１０６の端（Ｂ−Ｂ’）の間に、活性領域１０２と素子
分離領域１０１との境界（Ｃ−Ｃ’）が存在する。

【００６７】言い換えると、活性化領域１０２と電気的
に絶縁された、ゲート電極１０４、およびソース・ドレ
イン領域１０６の３つの領域が、素子分離領域１０１と
活性化領域１０２との間に段差が生じないように、素子
分離領域１０１および活性化領域１０２を覆う。

【００６８】このため、半導体装置を製造する際に問題
となる、ゲートの垂直段差による、歩留まりの低下が抑
制される。たとえば、半導体装置１０では、層間絶縁膜
の平坦化が容易に行われる。また、素子分離領域１０１
と活性領域１０２との段差がソース・ドレイン領域１０
６によって覆われるため、段差部による光の反射がなく
なり、リソグラフィーが容易となる。

【００６９】活性領域表面Ａ−Ａ’からソース・ドレイ
ン領域１０６の表面(露出面)までの高さは、ゲート電極
１０４に近いものほど高い。このため、イオン注入法に
より、ソース・ドレイン領域１０６に不純物ドーピング
を行うと、活性領域表面Ａ−Ａ’からソース・ドレイン
領域１０６の深さｈ’は、ゲート電極１０４に近いもの
ほど浅い。その結果、微細化した際の短チャネル効果を
効果的に抑制することができる。なお、正確には深さ
ｈ’は、活性領域表面Ａ−Ａ’から、半導体基板１００
（一般的な通常ＣＭＯＳの場合、ソース・ドレイン領域
１０６と逆導電型のウェル領域）とソース・ドレイン領
域１０６の接合までの深さを意味する。

【００７０】図２は、実施形態１における半導体装置１
０を、ゲート電極１０４の長手方向に対して、垂直に切
断した垂直断面における、電流の流れを示した図であ
る。

【００７１】図２に示すように、ソース・ドレイン領域
１０６の表面と上部配線を接続するためのコンタクト孔
１０７の一部は、ソース・ドレイン領域１０６の表面に
位置する。なお、図２では、コンタクト孔１０７の外形
しか示されていないが、コンタクト孔１０７は、上部配
線の一部などで満たされているものとする。

【００７２】半導体装置１０では、ソース・ドレイン領
域１０６の表面積は、活性領域表面Ａ−Ａ’におけるソ
ース・ドレイン領域１０６の占有面積よりも大きい。こ
のため、半導体装置１０は、従来の半導体装置に比べ
て、ソース・ドレイン領域１０６と上部配線とのコンタ
クト抵抗を下げることができる。言い換えると、コンタ
クト孔１０７の径が同じであったとしても、半導体装置
１０では、ソース・ドレイン領域１０６と上部配線との
コンタクト抵抗を下げることができる。

【００７３】なお、半導体装置１０のコンタクト抵抗
が、従来の半導体装置のものに比べて同じであるなら
ば、半導体装置１０の占有面積、特にソース・ドレイン
領域１０６の占有面積を従来の半導体装置のものに比べ
て小さくすることが可能である。つまり、ソース・ドレ
イン領域１０６と半導体基板１００との接合面積を、コ
ンタクト抵抗を犠牲にすることなく小さくすることが可
能となり、半導体装置１０では、接合容量を効果的に低
減することが可能となる。

【００７４】従って、半導体装置１０では、コンタクト
抵抗を犠牲にすることなく、占有面積の縮小化、寄生容
量（接合容量）の低減、および寄生抵抗の低減が可能と
なり、非常に大きな相互コンダクタンスを得ることがで
きる。

【００７５】以下に、半導体装置１０の電流の流れを説
明する。なお、コンタクト孔１０７には、上部配線と素
子のソース・ドレイン領域１０６を接続するために、金
属が埋め込まれているものとする。

【００７６】本発明では電流の流れ道に占める抵抗の高
い領域Ｄの割合が非常に少なく、従来の半導体装置に比
べて、ソース・ドレイン領域１０６の寄生抵抗が減少す
る。さらに、チャネル領域１１０近傍のソース・ドレイ
ン領域１０６からコンタクトに近づく程、電流が流れる
経路が広がり、このことからも、寄生抵抗が非常に小さ
くなる。これらのことから、半導体装置１０の電流駆動
能力が増加し、相互コンダクタンスが向上する。

【００７７】図３は、半導体装置１０の寄生抵抗を模式
的に示す図であり、図４は、従来の半導体装置１０の寄
生抵抗を模式的に示す図である。ここで、Ｒｃｏｎｔは
コンタクト抵抗を示し、Ｒｓｄはソース・ドレイン抵抗
を示し、Ｒｅｊは張り出し接合の広がり抵抗を示してい
る。

【００７８】半導体装置１０は、従来の半導体装置と比
べて、コンタクトがソース・ドレイン領域１０６と接触
する面の位置からチャネルの位置までの距離が非常に近
い。このため、半導体装置１０のソース・ドレイン抵抗
は、従来の半導体装置のソース・ドレイン抵抗に比べて
低くなる。

【００７９】（実施形態２）以下に、本発明の実施形態
２における半導体装置を、図５を用いて説明する。

【００８０】図５は、第２の実施形態における半導体装
置２０をゲート電極２０４の長手方向に対して垂直に切
断した垂直断面を示す図である。

【００８１】半導体装置２０は、素子分離領域２０１、
活性領域２０２、ゲート酸化膜２０３、ゲート電極２０
４、ゲート電極側壁絶縁膜２０５、ソース・ドレイン領
域２０６、およびコンタクト孔２０７を備えている。ゲ
ート電極２０４の長手方向に対して、垂直に切断した垂
直断面において、ソース・ドレイン領域２０６の表面は
曲線形状である。このため、半導体装置１０および２０
のソース・ドレイン領域の占有面が同じであったとして
も、半導体装置２０は、半導体装置１０に比べて、表面
積を大きくできる。このため、半導体装置２０は、半導
体装置１０より、コンタクトが接触する面積を増大させ
ることが可能となる。

【００８２】なお、半導体装置２０の製造方法について
は、実施形態３および実施形態４にて後述する。

【００８３】また、実施形態３および実施形態４にて後
述するように、多結晶シリコンがエッチングバックさ
れ、チャネル領域よりも上方に積み上がったソース・ド
レイン領域２０６が形成されると、多結晶シリコン膜の
グレインにより、図６に示すように、凹凸を有するソー
ス・ドレイン領域２０６’が形成される。このような、
凹凸を有するソース・ドレイン領域２０６’では、さら
に、ソース・ドレイン領域２０６’の表面積が大きくな
る。

【００８４】（実施形態３）以下に、実施形態３におけ
る半導体装置を製造する方法を、図７および図８Ａ〜図
８Ｇを用いて説明する。

【００８５】図７は、ある工程における、実施形態３に
よって製造される半導体装置を示す図である。図７の半
導体装置は、半導体基板３０１、素子分離領域３０２、
ゲート酸化膜３０３、ゲート電極３０４、ゲート電極側
壁絶縁膜３０５、シリコン酸化膜３０６、およびソース
・ドレイン領域となる多結晶シリコン膜３０８を備えて
いる。なお、本実施形態では、自己整合的にシリサイド
膜をゲート電極、ソース領域、およびドレイン領域に形
成するサリサイド工程を採用したプロセスで、本発明を
実施している。

【００８６】図７の半導体装置の最小加工寸法をＦとす
る。ゲート電極長は最小加工寸法で加工される。ゲート
電極３０４から素子分離領域３０２までの距離ａは、ａ
＞ｂ＋ｃが成り立つように、デザインされる。本実施形
態では、ゲート電極側壁絶縁膜３０５の厚みをｂとし、
素子分離領域３０２に対してゲート電極３０４をアライ
メントするときの位置合わせマージンをｃとする。一般
的には、マージンｃは、ｃ＝Ｆ／３により求められる。

【００８７】ａ−（ｂ＋ｃ）にトランジスタのゲート幅
を掛けた値が半導体基板面におけるソース・ドレイン領
域の占有面積に相当する。基本的に、ａ−（ｂ＋ｃ）の
幅は、積み上げ領域からドナーもしくはアクセプタとな
る不純物が拡散できる程度あれば、接合容量を小さくす
る観点からは、寄生抵抗の著しい増大を招かない範囲で
小さいほどよい。

【００８８】具体的に、図７の半導体装置は、Ｆ＝０．
２４μｍルールによって設計され、ａ、ｂ、およびｃの
値は、ａ＝０．１６μｍ、ｂ＝０．０５μｍ、ｃ＝±
０．０８μｍとする。

【００８９】図８Ａ〜図８Ｇは、半導体装置を製造する
工程を示している。

【００９０】周知の方法によって、半導体基板３０１、
もしくは、半導体基板３０１に設けられたウェル領域に
素子分離領域３０２、ゲート酸化膜３０３、ゲート電極
３０４、ゲート電極側壁絶縁膜３０５が形成される(図
８Ａ)。ここで、多結晶シリコン膜であるゲート電極３
０４の上には、シリコン酸化膜３０６が形成されてい
る。また、ゲート電極側壁絶縁膜３０５はシリコン酸化
膜およびシリコン窒化膜で形成される。なお、ゲート電
極側壁絶縁膜３０５は、１層であってもよい。

【００９１】図８Ｂに示すように、多結晶シリコン膜３
０７が化学的気相成長法（ＣＶＤ法）により堆積され
る。なお、多結晶シリコン膜３０７を堆積する場合、半
導体基板３０１の活性領域表面と、堆積した多結晶シリ
コン膜３０７の界面に自然酸化膜を極力排除する方法で
多結晶シリコン膜３０７を被着することが重要となる。
なぜなら、多結晶シリコン膜にドナーまたはアクセプタ
となる不純物が導入され、その後、多結晶シリコン膜の
不純物が熱拡散により半導体基板にそれらの不純物が拡
散するが、半導体基板３０１の活性領域表面と多結晶シ
リコン膜３０７との界面に酸化膜が形成されていると、
酸化膜が拡散バリアとなり、均一な不純物拡散が阻害さ
れ（つまり、ソース、ドレイン接合深さが不均一にな
る）、トランジスタ特性がばらつく。

【００９２】活性領域表面と多結晶シリコン膜３０７と
の界面の自然酸化膜を極力排除するために、以下に示す
方法により、図８Ａの半導体装置に多結晶シリコン膜３
０７が堆積させられてもよい。

【００９３】本実施形態では、予備排気室と露点が常に
−１００℃に保たれた窒素パージ室と、堆積炉を備えた
低圧ＣＶＤ（ＬＰＣＶＤ）装置により、半導体基板の活
性領域表面と、堆積すべき多結晶シリコン膜の界面に自
然酸化膜を成長させることなく多結晶シリコン膜を堆積
させることが可能である。

【００９４】具体的には、多結晶シリコン膜が堆積され
る直前に、図８Ａの半導体基板がフッ酸系の溶液で洗浄
され、自然酸化膜が一旦除去された後、その半導体基板
が予備真空排気室に搬送される。ここでは、搬送時の大
気雰囲気を一旦真空排気した後、その半導体基板が窒素
雰囲気に置換し、露点が常に−１００℃に保たれた窒素
パージ室に搬送される。

【００９５】窒素パージ室の役割は、ウェハ表面に吸着
された水分子を窒素パージにより、完全に除去すること
にある。真空中では、ウェハ表面に吸着された水分子は
除去することが不可能であるが、窒素パージによって完
全に除去できることが我々の実験から明らかになった。

【００９６】なお、通常のＬＰＣＶＤ装置では、このよ
うな除去できていない水分子をウェハ表面に吸着させた
まま堆積炉へと搬送される。通常の多結晶シリコン膜の
堆積は、５５０℃から７００℃程度の温度で行うが、こ
のため、高温堆積炉にウェハを搬送する際に吸着水分子
の酸素成分がシリコンウェハと反応し、多結晶シリコン
膜が堆積する前に、シリコンウェハ表面に自然酸化膜が
形成される。これにより、半導体基板の活性領域表面
と、堆積した多結晶シリコン膜の界面に自然酸化膜が形
成される。しかし、本実施形態のＬＰＣＶＤ装置では、
上述したように露点が常に−１００℃に保たれた窒素パ
ージ室にて完全に吸着水分子を除去した後、半導体基板
が堆積炉へ搬送するため、自然酸化膜を形成することな
く多結晶シリコン膜を堆積することが可能である。

【００９７】次に、多結晶シリコン膜３０７に対して、
次の工程で異方性エッチングバックが行われる。図８Ｃ
に示すように、多結晶シリコン膜３０８がゲート電極側
壁絶縁膜３０５のサイドにサイドウォール状に残る。

【００９８】異方性エッチングバックが行われる、サイ
ドウォールの端が、素子分離領域３０２に重なるように
加工する必要がある。

【００９９】図９に示すように、たとえば、距離ａが、
サイドウォールの幅ｄより長い場合、異方性エッチング
バックによって、シリコン基板３０１が掘られる。この
ことにより、シリコン基板３０１がダメージを受け、接
合リーク電流が増大し、かつ、接合が深くなるため、短
チャネル効果が悪化する。

【０１００】サイドウォールの幅ｄは、ゲート電極の段
差（ゲート多結晶シリコン膜３０４上のシリコン酸化膜
３０６まで含んだ高さ）と、多結晶シリコン膜３０７の
堆積膜厚で決まる。つまり、サイドウォールの幅ｄは、
条件ｄ＞ａ＋ｃを満たす必要がある。本実施形態では、
ａが０．１６μｍであり、ゲート電極３０４と素子分離
領域３０２の位置合わせずれｃが±０．０８μｍである
とし、サイドウォールの幅ｄが０．３μｍであるとして
いる。さらに、ゲート電極３０４の段差を３００ｎｍ〜
４００ｎｍとし、多結晶シリコン膜３０７の堆積膜厚を
４００ｎｍ〜５００ｎｍとしている。

【０１０１】上述した数値は、Ｆ＝０．２４μｍルール
における一例であり、他の数値であっても、本発明を実
施することは可能である。ただし、条件ａ＞ｂ＋ｃ、お
よび条件ｄ＞ａ＋ｃを満たすように各値が決定されなけ
ればならない。

【０１０２】さらに、ソース・ドレイン領域と、ゲート
の側壁容量を小さくするためには、ｄ＞ａ＋ｃが可能と
なる範囲でゲート電極の段差を小さくする必要がある。

【０１０３】上述したように、多結晶シリコン膜３０７
がエッチングバックされる。エッチングバックは、ヘリ
コン型ＲＩＥ装置によって、塩素と酸素の混合ガスで
０．３ｐａの圧力のもとで行われる。その際、終点検出
装置（ＥＰＤ）を用い多結晶シリコン膜３０７が１０％
〜３０％オーバーエッチされるようにする。

【０１０４】エッチングバックを行っただけでは、図１
０に示すように、ゲート電極３０４の周囲にゲート電極
側壁絶縁膜３０５を介して、多結晶シリコン膜３０８が
残る。多結晶シリコン膜３０８を積み上がったソース・
ドレイン領域として利用するためには、図１１に示すよ
うに、ソース・ドレイン領域を分離する必要がある。

【０１０５】本実施形態では、分離する領域以外をレジ
ストマスクで覆い、ドライエッチングが行われ、ソース
・ドレイン領域が分離される。

【０１０６】なお、ゲート電極側壁が基板面に対して垂
直でない際にも、ソース・ドレイン領域の分離を確実に
するため、若干サイドエッチングが入るように、エッチ
ングが行われる。ゲート部の上部がその下部より大きい
場合、ゲート部がマスクとなり、ゲート電極の周りに位
置し、本来除去されるはずの多結晶シリコン膜３０８が
十分に除去されない場合があるからである。サイドエッ
チングが入るエッチングは、ヘリコン型ＲＩＥ装置によ
って、臭化水素と酸素の混合ガスを０．４ｐａの圧力の
もとで行う。

【０１０７】ゲート電極となる多結晶シリコン膜３０４
上部のシリコン酸化膜３０６がエッチング除去された
後、ソース・ドレイン領域形成のために不純物イオン注
入が行われる。本実施形態では、図８Ｄに示すように、
ゲート電極３０４’と、ソース・ドレイン領域３０８’
のドーピングが同時に行われる。

【０１０８】以下に、本実施形態におけるイオン注入の
条件の一例を説明する。

【０１０９】ゲート多結晶シリコン膜の膜厚ｆを２００
ｎｍから２５０ｎｍとし、積み上げ領域におけるゲート
電極近傍の最大高さｇを２００ｎｍから３００ｎｍとす
る。ｎチャネルトランジスタに関するイオン注入では、
燐イオンが２０ｋｅＶから８０ｋｅｖ程度のエネルギー
で１×１０¹⁵〜１×１０¹⁶／ｃｍ²程度のドーズ量で注
入される。Ｐチャネルトランジスタに関するイオン注入
では、ボロンイオンが１０ｋｅＶから４０ｋｅｖ程度の
エネルギーで１×１０¹⁵〜１×１０¹⁶／ｃｍ²程度のド
ーズ量で注入される。

【０１１０】イオンの注入に関しては、チャネリングに
よるゲート酸化膜突き抜け防止および多結晶シリコン膜
中の拡散制御のために、シリコンイオンが、５×１０¹⁴
〜５×１０¹⁵／ｃｍ²程度、前もって注入され、アモル
ファス化されてもよい。この場合、多結晶シリコンのグ
レインバウンダリがある程度破壊されるので、ＣＭＯＳ
を形成する場合、それぞれの不純物イオン種にあったア
モルファス条件を選ぶことが必要である。

【０１１１】次に、イオン注入後、イオンが注入された
半導体基板が、８００℃から９５０℃程度の温度で、１
０分から１２０分程度の温度で熱処理される。あるい
は、イオンが注入された半導体基板が、９５０℃から１
１００℃程度の温度で、１０秒から６０秒程度の急速加
熱処理が行われ、注入された不純物が活性化されると共
に、注入された不純物がシリコン基板まで拡散される。
熱処理の目安は、ゲート電極に対して、ソース・ドレイ
ン領域がオフセットしない程度まで、不純物を熱拡散さ
せる必要がある。具体的には、ゲート電極側壁絶縁膜の
膜厚分、不純物を横方向に拡散させる必要がある。トラ
ンジスタの性能（短チャネル効果が起こりにくく、か
つ、駆動電流が大きくなる）を向上するためには、接合
を極力浅くし、かつ、ゲート電極に対してオフセットし
ないようにソース・ドレイン領域を形成する必要があ
る。

【０１１２】以下に、不純物の熱拡散について、図１２
〜１４を用いて説明する。

【０１１３】図１２は、不純物が注入されたソース・ド
レイン領域となる多結晶シリコン膜から、不純物が拡散
する方向を示す図である。不純物は、下方向だけでな
く、横方向にも拡散する。つまり、ポイントＡの点から
紙面の左方向にも、不純物が拡散する。

【０１１４】不純物を熱拡散させる場合、図１３に示す
ように、横方向にオフセットが生じない程度、不純物を
拡散させることが好ましい。具体的には、ゲート電極側
壁絶縁膜厚に対して、接合深さが０．８程度から、もっ
とも深い領域つまり、素子分離領域近辺でも２倍程度に
することが望ましい。図１４は、オフセットが生じた場
合の不純物拡散層を示す図である。オフセットが生じる
と、その素子の駆動電流が著しく低下する。

【０１１５】以下に、オフセットを生じさせない、ある
いはオフセットを小さくするための、条件の一例を説明
する。

【０１１６】横方向にオフセットが生じない程度、不純
物を拡散させる場合、下方向の拡散深さが一義的に決ま
るため、トランジスタの性能を向上させるためには、ゲ
ート電極側壁容量の増大が全体の負荷容量の著しい増大
を招かない範囲で、極力ゲート電極側壁絶縁膜を薄く形
成する必要がある。本実施形態では、上述したように
０．０５μｍで形成している。

【０１１７】本実施形態における、具体的な、短チャネ
ル効果と熱処理の関係のデータを、図２３から図２６を
用いて説明する。

【０１１８】図２３は、Ｎチャネルトランジスタに関
し、ソース・ドレイン領域を形成するための不純物とし
て、燐イオンを、５０ＫｅＶの注入エネルギーで、５Ｅ
１５／ｃｍ²注入し、熱処理条件として、各々、８００
℃窒素雰囲気中１２０分、８５０℃窒素雰囲気中３０
分、９００℃室素雰囲気中１０分、８５０℃酸素雰囲気
中３０分を行った例である。

【０１１９】図２４は、Ｎチャネルトランジスタに関
し、ソース・ドレイン領域を形成するための不純物とし
て、燐イオンを、５０ＫｅＶの注入エネルギーで、各
々、５Ｅ１５／ｃｍ²、及び、１Ｅ１６／ｃｍ²注入した
後、急速加熱処理、１０５０℃窒素雰囲気中１０秒を行
った例である。

【０１２０】図２５は、Ｐチャネルトランジスタに関
し、ソース・ドレイン領域を形成するための不純物とし
て、ボロンイオンを、１５ＫｅＶの注入エネルギーで、
５Ｅ１５／ｃｍ²注入し、熱処理条件として、各々、８
００℃窒素雰囲気中１２０分、８５０℃窒素雰囲気中３
０分、９００℃窒素雰囲気中１０分、８５０℃酸素雰囲
気中３０分を行った例である。

【０１２１】図２６は、Ｐチャネルトランジスタに関
し、ソース・ドレイン領域を形成するための不純物とし
て、ボロンイオンを、１５ＫｅＶの注入エネルギーで、
各々、５Ｅ１５／ｃｍ²、及び、１Ｅ１６／ｃｍ²注入し
た後、急速加熱処理、１０５０℃窒素雰囲気中１０秒を
行った例である。

【０１２２】本結果では、ゲート電極側壁絶縁膜が０．
０５μｍ、ゲート長０．２４μｍ近辺のトランジスタに
関して、ｎチャネル型トランジスタにおいて、燐イオン
を、５０ＫｅＶの注入エネルギーで、５Ｅ１５／ｃｍ²
注入した場合、熱処理条件として、８５０℃窒素雰囲気
中もしくは、酸素雰囲気中３０分から、９００℃窒素雰
囲気中１０分で最適となった。図２３において、８００
℃窒素雰囲気中１２０分の熱処理では、不十分であり、
オフセットトランジスタとなってよくないことが、図２
３よりわかる。また、ドーズ量を、５Ｅ１５／ｃｍ²か
ら、１Ｅ１６／ｃｍ²に増加させた場合、高濃度不純物
による、増速拡散の影響により、図２４に示すように、
１０５０℃窒素雰囲気中１０秒で良好な結果が得られ
た。１０５０℃窒素雰囲気中１０秒の条件では、ドーズ
量が５Ｅ１５／ｃｍ²では、拡散が不十分であり、オフ
セットトランジスタとなっていることが判る。

【０１２３】Ｐチャネル型トランジスタにおいて、ボロ
ンイオンを、１５ＫｅＶの注入エネルギーで、５Ｅ１５
／ｃｍ²注入した場合、熱処理条件として、８５０℃窒
素雰囲気中３０分から、９００℃窒素雰囲気中１０分で
最適となった。図２５において、８００℃窒素雰囲気中
１２０分の熱処理および、８５０℃酸素雰囲気中３０分
では、不十分であり、オフセットトランジスタとなって
いることが、図２５よりわかる。また、ドーズ量を、５
Ｅ１５／ｃｍ²から、１Ｅ１６／ｃｍ²に増加させた場合
でも、図２６に示すように、ボロンイオンに関しては、
まだ、拡散が不十分であり、オフセットトランジスタと
なっていることが判る。

【０１２４】上述した結果から、ゲート電極側壁絶縁膜
が０．０５μｍにおいては、ｎチャネル型トランジスタ
および、Ｐチャネル型トランジスタの不純物拡散を一度
の熱処理で行う場合、熱処理条件として、８５０℃窒素
雰囲気中３０分程度から、９００℃窒素雰囲気中１０分
程度で最適となることを見いだした。

【０１２５】本実施形態では、Ｆ＝０．２４μｍルール
において、我々の実現できる範囲でａ＞ｂ＋ｃ、ｄ＞ａ
＋ｃを満たすように各値を設計した結果、上記条件を定
めたものであり、この条件に限るものではない。たとえ
ば、より微細なＦ＝０．１μｍルール等では、当然ａ、
ｂ、ｃ、ｄの値は、変わるものであり、また、同じＦ＝
０．２４μｍルールでも、ａ＞ｂ＋ｃ、ｄ＞ａ＋ｃを満
たせば、ａ、ｂ、ｃ、ｄの値を変えてもよい。この意味
で、ゲート多結晶シリコン膜の膜厚ｆ、ゲート電極近傍
の最大高さｇは、ａ、ｂ、ｃ、およびｄの値に従って、
変わるものであり、本実施形態の値にとらわれるもので
はない。ａ、ｂ、ｃ、ｄ、ｆ、およびｇの値によって、
イオン注入種、注入エネルギー、ドーズ量、熱処理条件
は、それぞれのａ、ｂ、ｃ、ｄ、ｆ、およびｇの値に従
った最適条件がある。イオン注入と熱処理条件で注意が
必要なのは、本実施形態では、ゲート電極へのドーピン
グとソース・ドレイン領域の形成を同時注入にて行って
いるため、ゲート電極のゲート絶縁膜近傍での空乏化、
および不純物のチャネル領域への突き抜けを防止するよ
うな条件（当然ゲート多結晶シリコン膜の膜厚ｆに左右
される）を満たした上で、上述したトランジスタの性能
（短チャネル効果が起こりにくく、かつ、駆動電流が大
きくなる）を向上させる条件を設定することである。こ
のようにそれぞれのパラメータが絡み合っているため、
最適条件を求めることは非常に困難なように思えるが、
積み上げ層の拡散係数をシリコン基板（単結晶シリコ
ン）中の拡散係数に対して大きく設定することにより、
プロセス条件のマージンを非常に大きくすることに本発
明では成功している。つまり、駆動電流を増大し、短チ
ャネル効果を抑制し、かつ素子の占有面積が加工可能な
範囲で最小となるように、まず、ａ、ｂ、ｃ、およびｄ
の値を設定すれば、ｆの値、ｇの値、イオン注入、およ
び熱処理等のプロセス条件は、マージンを持って設定す
ることが可能となる。

【０１２６】以下に、本実施形態が、積み上げ拡散層が
エピタキシャルシリコン膜によって形成される方法より
優位であることを説明する。

【０１２７】上述したように、本実施形態の構造、およ
び従来構造の積み上げ拡散層をエピタキシャルシリコン
膜で形成した構造のような、積み上げ層から不純物を固
層拡散させ、浅いソース、ドレイン接合を形成するよう
な構造では、ゲート電極の高さ、積み上げ領域の高さ、
ゲート電極側壁絶縁膜の厚さ等によって、イオン注入、
熱処理条件等が変わってくる。ここで、積み上げ層を多
結晶シリコン膜で形成した本実施形態では、シリコン単
結晶と比較し、不純物の拡散係数を１０倍〜１００倍程
度に大きくすることが可能となる（拡散係数は、多結晶
シリコン膜のグレインサイズにより、グレインサイズが
小さいほど大きくなる）。つまり、イオン注入、熱処理
条件に対するマージンが大きくとれる。しかし、積み上
げ層をエピタキシャルシリコン膜で形成した従来例で
は、ゲート多結晶シリコン膜と、積み上げ層との拡散係
数が大きく異なり、上記ゲート電極のゲート絶縁膜近傍
での空乏化、および不純物のチャネル領域への突き抜け
を防止するような条件を満たした上で、上記トランジス
タの性能（短チャネル効果が起こりにくく、かつ、駆動
電流が大きくなる）を向上させる条件を設定することは
事実上不可能となる。つまり、ゲー卜多結晶シリコン膜
中の不純物の拡散は、積み上げ層および半導体単結晶基
板中の拡散と比較して非常に拡散しやすいため、トラン
ジスタがオフセットしないような条件で拡散させれば、
ゲート酸化膜に対してボロンが突き抜け、ボロンが突き
抜けないような条件で拡散させれば、オフセットトラン
ジスタとなるためである。

【０１２８】また、ゲート電極への同時ドーピングを行
わないような場合においても、多結晶シリコン膜から熱
拡散により単結晶シリコン（半導体基板）中に不純物を
拡散させ、ソース・ドレイン領域を形成する方法では、
拡散係数の違いから半導体基板の活性領域表面と、堆積
した多結晶シリコン膜の界面までは一瞬で不純物が拡散
し、界面からシリコン基板中への拡散は、拡散係数が小
さいため拡散が遅く、このため、積み上げ層の高さのば
らつき、不純物イオン注入時の注入飛程（Ｒｐ）のばら
つき等を緩和し、ソース、ドレイン接合深さを均一に形
成できる効果がある。活性領域に単結晶エピタキシャル
シリコン膜を成長させた場合、積み上げられた単結晶エ
ピタキシャルシリコン中の不純物の拡散係数と、半導体
基板中の拡散係数がほぼ同一であるため、積み上げ層の
高さのばらつき、不純物イオン注入時のＲｐのばらつき
がそのままソース・ドレインの接合深さのばらつきに反
映され、トランジスタ特性がばらつく結果となる。

【０１２９】なお、ゲート電極への同時ドーピングを行
わないような場合には、たとえば、後述する実施形態４
や、燐拡散により、すべてのゲートに同じ導電型の不純
物をドーピングする等の方法がある。ただし、この場
合、ｐチャネルトランジスタは、埋め込みチャネル型ト
ランジスタとなる。

【０１３０】また、本発明では活性領域に直接イオン注
入しないので活性領域にダメージが入りにくいというメ
リットがある。

【０１３１】図８Ｅに示すように、周知のサリサイド工
程により、ソース、ドレイン、ゲート電極上部に高融点
金属シリサイド膜３０９が選択的に形成される。本実施
形態では、高融点金属膜として、チタンである金属が使
用されるが、高融点金属膜はチタンである金属に限られ
ない。たとえば、他の高融点金属として、コバルト、ニ
ッケル、白金、等が用いられてもよい。本実施形態で
は、ソース電極、ドレイン電極、およびゲート電極の上
部すべてがサリサイド化される。

【０１３２】図８Ｆに示すように、周知の方法で層間絶
縁膜３１０が形成される。

【０１３３】次に、図８Ｇに示すように、コンタクト孔
３１１が層間絶縁膜３１０の所望の位置にあけられ、そ
の後、上部配線３１２が形成される。本実施形態では、
図８Ｇに示すように、コンタクト孔３１１は、一部がソ
ース・ドレイン領域にかかっていればよく、このような
構造により、飛躍的に素子の占有面積を縮小することが
可能である。

【０１３４】本実施形態では、占有面積に比べて表面積
が大きいソース・ドレイン領域を、チャネル領域よりも
上方に積み上げるように形成するため、コンタクト孔３
１１の一部がソース・ドレイン領域に掛かっているだけ
でも接触面積を大きく取ることが可能となり、ソース・
ドレイン領域の接合占有面積を縮小しながら、コンタク
ト抵抗の増加を防ぐことができる。

【０１３５】図１５は、従来の半導体基板を上からみた
図である。図１５のトランジスタ素子のゲート長はＬで
あり（一般的に、ゲート長Ｌは、最小加工寸法Ｆとな
る）、ゲート幅をＷとすると、従来、ゲート電極と素子
分離領域の間マージンは、２．５Ｌ〜３Ｌ程度必要であ
った。そのマージンは、コンタクト開口径の幅ｏと、コ
ンタクトとゲート電極がショートしないためのアライメ
ントマージンｐと、コンタクトが素子分離領域に接しな
いためのアライメントマージンｑを合計した幅である。
図１５の活性領域の占有面積は、（２．５Ｌ×２＋Ｌ〜
３Ｌ×２＋Ｌ）×Ｗ、つまり６ＬＷ〜７ＬＷとなる。

【０１３６】図１６は、本実施形態により製造される半
導体基板を上からみた図である。図１６のゲート電極と
素子分離領域の間のマージンは、上述したように２／３
Ｌ（具体的には、Ｆ＝０．２４μｍに対して、ａ＝０．
１６μｍ）程度でよい。本実施形態の活性領域の占有面
積は（２／３Ｌ×２＋Ｌ）×Ｗ、つまり７／３ＬＷとな
る。本実施形態の活性領域の占有面積は、図１５の活性
領域の占有面積に比べて、素子１つあたり７／１８〜１
／３程度低く、本実施形態では活性領域を縮小すること
ができる。

【０１３７】また、本実施形態では、従来の半導体素子
に比べて、接合寄生容量を、４／１５〜２／９程度に小
さくすることができる。ただし、ＬＳＩ全体としては、
配線ピッチや、コンタクトピッチ等の制約を受けるた
め、本実施形態によって製造された実際のＬＳＩのチッ
プ面積が７／１８〜１／３程度になるものではない。

【０１３８】（実施形態４）以下に、実施形態４におけ
る半導体装置を製造する方法を説明する。

【０１３９】図１７Ａ〜図１７Ｇは、半導体装置を製造
する工程を示している。本実施形態では、ゲート電極が
高融点金属や多結晶シリコン膜などにより形成されてい
る。

【０１４０】図１７Ａに示すように、周知の方法で、半
導体基板４０１あるいは半導体基板に設けられたウェル
領域に、素子分離領域４０２、ゲート酸化膜４０３、ゲ
ート電極４０４、およびゲート電極側壁絶縁膜４０５が
形成される。ここで、ゲート電極４０４は、多結晶シリ
コン膜４０４１およびタングステン膜４０４３が窒化チ
タン膜４０４２を挟む３層構造にて形成される。

【０１４１】窒化チタン膜４０４２は、多結晶シリコン
膜４０４１とタングステンである金属４０４３が後の熱
処理により反応しないようにするために使用される。多
結晶シリコン膜４０４１とタングステンである金属４０
４３が反応すると、タングステンシリサイド膜が形成さ
れ、ゲート電極４０４の抵抗が高くなる。

【０１４２】ゲート電極４０４の多結晶シリコン膜４０
４１には、Ｐチャネルトランジスタにはボロンイオンが
あらかじめドーピングされ、ｎチャネルトランジスタに
は燐イオンがあらかじめドーピングされている。

【０１４３】ゲート電極４０４の上には、シリコン酸化
膜もしくはシリコン窒化膜よりなる絶縁膜４０６が形成
される。ゲート電極４０４のサイドに形成されるゲート
電極側壁絶縁膜４０５は、シリコン酸化膜とシリコン窒
化膜の２層膜からなる。

【０１４４】なお、本実施形態では、Ｆ＝０．１８μｍ
ルールが用いられ、ａ、ｂ、ｃ、およびｄの値を、ａ＝
０．１２μｍ、ｂ＝０．０３μｍ、ｃ＝±０．０６μ
ｍ、ｄ＝０．２５μｍとする。ここで、ａはゲート電極
４０４から素子分離領域４０２までの距離を意味し、ｂ
はゲート電極側壁絶縁膜４０５の厚みを意味し、ｃは素
子分離領域４０２に対してゲート電極４０４をアライメ
ントするときの位置合わせマージンを意味し、ｄはサイ
ドウォールの幅を意味する(図１７Ｃ)。ａ〜ｄが上述し
たような値を取ると、ゲート電極およびその上の絶縁膜
を含めたトータルの段差は２００〜３００ｎｍ程度とな
る。

【０１４５】実施形態３と同様に、多結晶シリコン膜４
０７が化学的気相成長法（ＣＶＤ法）により堆積される
(図１７Ｂ)。本実施形態では、多結晶シリコン膜４０７
が３００〜４００ｎｍ程度堆積されるものとする。

【０１４６】多結晶シリコン膜４０７がエッチングバッ
クされる(図１７Ｃ)。エッチングバックの条件は、実施
形態３と同様である。また、エッチングバックを行った
だけでは、ゲート電極の周囲にゲート電極側壁絶縁膜４
０５を介して、多結晶シリコン膜４０８が形成される。
このため、多結晶シリコン膜４０８を積み上がったソー
ス・ドレイン領域として利用するため、ソース・ドレイ
ン領域を分離する必要がある。本実施形態では、ゲート
電極側壁が基板面に対して垂直でない場合であっても、
ソース領域とドレイン領域との分離を確実にするため、
実施形態３と同様、若干サイドエッチングが入る条件で
エッチングが行われる。

【０１４７】図１７Ｄに示すように、ソース・ドレイン
領域を形成するために、不純物イオン注入が行われる。
本実施形態では、実施形態３とは異なり、ソース・ドレ
イン領域となる領域へのドーピングのみを行うことによ
り、ソース・ドレイン領域が形成される。なお、注入条
件および熱処理条件等は、実施形態３と同じである。

【０１４８】図１７Ｅに示すように、周知のサリサイド
工程によって、ソース・ドレイン領域の上部に高融点金
属シリサイド膜４０９が選択的に形成される。本実施形
態では、高融点金属膜としてチタン金属が使用される。
高融点金属膜の材料はチタン金属に限られず、コバル
ト、ニッケル、または白金等でもよい。

【０１４９】本実施形態では、ゲート電極が金属シリサ
イド膜より低抵抗のタングステン金属で形成されてお
り、ゲート電極上部にはシリコン酸化膜もしくは、シリ
コン窒化膜が存在するため、ソース・ドレイン領域のみ
がシリサイド化される。

【０１５０】図１７Ｆに示すように、周知の方法で層間
絶縁膜４１０が形成される。

【０１５１】図１７Ｇに示すように、コンタクト孔４１
１が層間絶縁膜４１０の所望の位置にあけられ、上部配
線４１２が層間絶縁膜４１０上および／またはコンタク
ト孔４１１の中に形成される。本実施形態では、図１７
Ｇに示すように、コンタクト孔の一部が、ソース・ドレ
イン領域にかかっていればよく、このような構造によ
り、飛躍的に素子の占有面積を縮小することが可能であ
る。

【０１５２】本実施形態では、ゲート電極４０４の上部
に絶縁膜４０６が存在するため、ゲート電極４０４にコ
ンタクト孔がかかっても、ソース・ドレイン領域とゲー
ト電極がコンタクト孔の中の導体を介して短絡するよう
なことはない。本実施形態では、実施形態３に比べて、
コンタクト孔を形成する位置の自由度が増す。

【０１５３】このため、コンタクト孔と、ゲート電極間
にショートを防ぐためのマージン（アライメントマージ
ンを含む）を設ける必要がなくなる。具体的には、層間
絶縁膜４１０の材料と、ゲート電極４０４の上部の絶縁
膜４０６との材料を変えることにより、コンタクト孔を
開口するためにエッチングをする際、層間絶縁膜４１０
の材料とゲート電極の上部の絶縁膜４０６の材料間で選
択比がとれるようなエッチングで層間絶縁膜がエッチン
グされればよい。

【０１５４】たとえば、ゲート電極４０４の上部の絶縁
膜４０６がシリコン窒化膜であり、層間絶縁膜４１０が
ボロンと燐を含むシリケートガラス等である場合、コン
タクトエッチングがフロロカーボン系のガスを用いて行
われることにより、シリコン窒化膜とボロンと燐を含む
シリケートガラス膜のエッチング選択比を１：１０〜１
００以上にすることが可能となる。その条件によりコン
タクトを開口するためのエッチングを行えば、ゲート電
極４０４が露出しないようにすることができる。

【０１５５】上記選択比を持たせたコンタクトエッチン
グは、素子分離領域と層間絶縁膜の関係でも成り立つ。

【０１５６】たとえば、実施形態３および本実施形態で
は、素子分離領域に一部コンタクト孔が接しているが、
もし、層間絶縁膜を構成する絶縁膜材料と、素子分離領
域を構成する絶縁膜材料のコンタクトエッチングに対す
るエッチングレートに差がなければ、コンタクトエッチ
ング時に素子分離領域に穴があくことになる。この問題
を解決するためには、たとえば、少なくとも素子分離領
域を構成する絶縁膜の表面が、窒化シリコン膜など、層
間絶縁膜に対してエッチング選択比を持つような材料で
構成されればよい。

【０１５７】実施形態３および本実施形態における多結
晶シリコン膜よりなる積み上げ層のグレインサイズは、
ソース・ドレイン領域の占有面積と比較し、十分小さい
ことが望ましい。実施形態３および本実施形態にて上述
したように、プロセスマージン（ソース・ドレイン領域
を形成するための、不純物イオン注入条件および熱処理
条件等のマージン）を大きくし、トランジスタ素子特性
をばらつかないようにするためには、シリコン基板に対
する多結晶シリコン膜よりなる積み上げ層の拡散係数
は、ある程度大きい方がよい（好ましくは、シリコン単
結晶中の拡散係数の１０倍以上）。

【０１５８】多結晶シリコン膜中の不純物の拡散を考え
た場合、膜中にグレインバウンダリ（粒界）が多い程、
拡散が促進される。つまり、ソース・ドレイン領域の占
有面積に対して、十分グレインサイズを小さくする必要
がある。Ｆ＝０．２４μｍのような比較的大きなルール
でさえ、上述したゲート−素子分離マージンは、０．１
６μｍ程度であるため、多結晶シリコン膜のグレインサ
イズは、好ましくは、５０ｎｍ以下であることが望まし
い。また、グレインが柱状結晶であれば、さらによい。
グレインが柱状結晶である場合、シリコン基板の下方向
への拡散が非常に早くなるためである。

【０１５９】上述した実施形態３および本実施形態で
は、積み上がったソース・ドレイン領域を形成する材料
として、多結晶シリコン膜が用いられる。その他の材料
として、シリコンゲルマ膜（多結晶）等が用いられても
よい。また、さらに、積み上がったソース・ドレイン領
域を形成する材料として、シリコン、シリコンゲルマ
（SixGey）膜のアモルファス単層膜、アモルファスと多
結晶の２層膜等を用いてもよい。シリコンゲルマが用い
られる場合、シリコンが用いられる場合と比較して、不
純物の活性化率が向上する。

【０１６０】（実施形態５）以下に、本発明における半
導体装置の基板として、ＳＯＩ（Silicon On Insrato
r）基板が用いられる場合の一例について図１８を用い
て説明する。

【０１６１】図１８は、第５の実施形態における半導体
装置を、ゲート電極５０７の長手方向に対して、垂直に
切断した垂直断面を示す図である。

【０１６２】図１８の半導体装置は、ＳＯＩ基板５０
１、ＳＯＩ基板５０１の上に形成された酸化膜５０２、
活性領域５０３、ボディー領域５０４、素子分離領域５
０５、ゲート酸化膜５０６、ゲート電極５０７、ゲート
電極側壁絶縁膜５０８、ソース・ドレイン領域５０９、
高融点金属シリサイド膜５１０、層間絶縁膜５１１、お
よびコンタクト孔５１２を備えている。

【０１６３】ソース・ドレイン領域５０９の表面、つま
り、コンタクト孔５１２があけられ、上部配線（図示さ
れず）に接続される面および／または層間絶縁膜５１１
と接している面は、実施形態１〜４と同じように傾きを
有する。また、図１８の半導体装置では、チャネル領域
よりも積み上がったシリコン（多結晶シリコン膜）がＳ
ＯＩ基板５０１に存在するため、サリサイド工程におい
て、このチャネル領域よりも上方に積み上がったシリコ
ン膜表面が高融点金属と反応してシリサイド膜が形成さ
れる。このため、ＳＯＩ基板５０１中の酸化膜５０２ま
でシリサイド膜が達することはない。

【０１６４】一方、従来のＳＯＩ基板を用いた半導体装
置では、ボディー領域を完全空乏化するために、酸化膜
上のシリコン膜厚を非常に薄くする傾向にある。しかし
ながら、シリコン膜厚の薄膜化に伴い、ソース・ドレイ
ン領域の高抵抗化が問題となる。この問題を解決するた
めには、ソース・ドレイン領域表面をシリサイド化し、
高融点金属シリサイド膜を形成する方法が考えられる。
しかしながら、シリコン膜厚が薄いため、シリサイド化
反応時にシリサイド膜がシリコン膜の下層のシリコン酸
化膜まで到達してしまい、トランジスタ特性が悪化する
恐れがある。

【０１６５】上述したように、本実施形態では、ＳＯＩ
基板５０１中の酸化膜５０２までシリサイド膜が達する
ことはないため、シリサイド化によりトランジスタ特性
が悪化することがない。

【０１６６】（実施形態６）上述した実施形態１〜実施
形態５では、ゲート電極とそれに隣接するゲート電極と
の間隔と、サイドウォールの幅ｄとの関係について、特
に規定していない。以下に、ゲート電極とそれに隣接す
るゲート電極の間隔が、サイドウォールの幅ｄの２倍よ
り短い半導体装置である実施形態６を、図１９Ａ、図１
９Ｂ、図２０および図２１を用いて説明する。

【０１６７】図１９Ａは、ゲート電極とそれに隣接する
ゲート電極の間隔ｔが、上述したサイドウォールｄの２
倍より短い場合（２ｄ＞ｔ）における半導体装置を、ゲ
ート電極の長手方向に対して、垂直に切断した垂直断面
を示す図である。

【０１６８】半導体基板または半導体基板に設けられた
ウェル領域に素子分離領域が形成される。素子分離領域
は、シリコンエッチングに対して耐性のある材料であ
る。次に、ゲート酸化膜、ゲート電極６０６および６０
７、ゲート電極側壁絶縁膜６０８が形成される。ただ
し、ゲート電極６０６とそれに隣接するゲート電極６０
７の間隔が、ゲート電極側壁絶縁膜６０８と後に形成さ
れるソース・ドレイン領域６０９からなるサイドウォー
ルの幅ｄの２倍より短い。また、ゲート酸化膜、ゲート
電極、ゲート側壁絶縁膜という順番で、それぞれの層が
形成される。なお、ゲート電極長手方向に対して、垂直
方向（ゲート長方向）におけるゲート電極から素子分離
領域までの距離をａとする。

【０１６９】次に、距離ａより厚く、多結晶シリコン膜
が化学的気相成長法（ＣＶＤ法）により堆積される。ゲ
ート電極の上部の多結晶シリコン膜が無くなるまで異方
性エッチングが行われる。その多結晶シリコン膜がゲー
ト電極側壁絶縁膜６０８のサイドにサイドウォール状に
残る。ただし、ゲート電極６０６とそれに隣接するゲー
ト電極６０７との間には、図１９Ａに示すように、ソー
ス・ドレイン領域とソース・ドレイン領域が重なった領
域が形成される。

【０１７０】図１９Ｂは、図１９Ａの構造のトランジス
タの等価回路を示す図であり、トランジスタを直列に接
続する場合である。２ｄ＞ｔの条件のもと（つまり、占
有面積を縮小したい場合）で、個々のトランジスタを独
立させたい場合（つまり、隣接するトランジスタのソー
ス・ドレイン領域を分離させたい場合）、例えば、図２
０および図２１に示すような方法がある。例えば、図２
０に示すように、エッチングなどで、ソース・ドレイン
領域が分離される。なお、ソース・ドレイン領域６１０
を分離するためのエッチングを、図１０に示すようなゲ
ート電極側壁絶縁膜の周囲に残る多結晶シリコン膜を除
去するエッチングと共に行えば、エッチングする回数
が、実施形態３に比べて増えることはない。また、ソー
ス・ドレイン領域を分離するために、図２１に示すよう
に、ダミーのゲート電極が設けられてもよい。

【０１７１】後の工程は、実施形態３の工程と同じであ
るため、説明を省略する。

【０１７２】なお、上述した実施形態１〜４および６で
は、半導体装置の基板がバルクシリコン基板であること
を前提にしているが、半導体装置の基板がバルクシリコ
ン基板に限られる必要はない。半導体装置の基板とし
て、たとえば、ＳｉＣ基板や、サファイア基板等の基板
材料を用いても、本発明を実施することは可能である。

【０１７３】また、本発明の実施形態では、ソース・ド
レイン領域表面は、上記ゲート電極長手方向に対して、
垂直に切断したときの垂直断面において、曲線形状であ
るため、ソース・ドレイン領域の占有面積に対し、直線
的である場合より効果的に表面積を大きくすることが可
能となる効果がある。

【０１７４】本発明の実施形態を用いると多結晶シリコ
ンをエッチングバックし、チャネル領域よりも上方に積
み上がったソース・ドレイン領域を形成すると、多結晶
シリコン膜のグレインにより凹凸ができ、更に表面積を
大きくすることが可能となる効果がある。

【０１７５】また、本発明を用いれば、トランジスタの
チャネル領域に対して、ソース、ドレイン不純物拡散層
領域の接合深さを浅く形成することが容易に可能とな
る。この作用により、効果的に短チャネル効果を防止す
ることが可能となる効果がある。

【０１７６】また、エピタキシャル成長技術を用いなく
とも、浅接合化を実現することができ、短チャネル効果
の抑制ができる。さらに、エピタキシャル成長技術に比
べて拡散の制御が容易となり、素子のばらつきが少なく
なる効果がある。また、ソース・ドレイン領域を形成後
には、活性領域が露出しないため、エッチングや、イオ
ン注入時にダメージが入らないという効果がある。

【０１７７】また、本発明の一実施形態によれば、不純
物を拡散させ、活性化させる熱処理を行ったさいに、積
み上げ層と、半導体基板との界面までは、拡散が非常に
早く、半導体基板中の拡散が遅いので、チャネル領域よ
り下の領域に位置するソース・ドレイン領域の深さが、
積み上げ領域の高さのばらつきに作用されにくくなり、
浅い接合を制御よく形成できる効果がある。

【０１７８】また、本発明の一実施形態によれば、多結
晶シリコンのグレインサイズは、５０ｎｍ以下であるた
めにエッチバックの際の多結晶シリコンのサイドウォー
ルの幅の多結晶シリコンのグレインに起因するばらつき
を抑制することができる効果があると共に、拡散の制御
が容易となり、素子のばらつきが少なくなる効果があ
る。

【０１７９】また、本構造では、半導体装置の製造時に
問題となる、ゲートの垂直段差による、歩留まりの低下
が抑制される効果がある。たとえば、層間絶縁膜の平坦
化が容易に行える。また、ゲートの垂直段差がある場
合、自己整合コンタクト（ＳＡＣ）工程でのコンタクト
エッチングの際に、エッチストッパー層において、ゲー
ト垂直段差部でのエッチングレートの増加がおこり、コ
ンタクト不良につながるという問題があるが、本構造で
は発生しないという効果がある。

【０１８０】本発明の一実施形態によれば、ゲート電極
上の多結晶シリコン膜が無くなる様なエッチング量を設
定することにより、本発明のような積み上げソース・ド
レイン領域を簡単に形成することができる。このとき、
ゲート電極から素子分離領域までの距離（ソース・ドレ
イン領域の幅）よりも、膜厚の厚い多結晶シリコン膜を
堆積しているため、シリコン基板が露出することはな
く、シリコン基板は、異方性エッチングバックによっ
て、ダメージを受ける事は無い。異方性エッチングによ
って形成されるゲート電極側壁の積み上げ層の端は、必
ずシリコンエッチングに対して耐性のある材料で形成さ
れた素子分離領域上に延在する構造が形成される。

【０１８１】また、本発明の一実施形態によれば、ソー
ス領域、ドレイン領域、ゲート電極へのドナー、もしく
はアクセプタとなる不純物の導入は、イオン注入工程に
より同時に行うことを特徴とする。このため、イオン注
入工程を少なくした表面チャネル型素子を形成すること
が可能となる。上述した様に、上記半導体基板上に積み
上げられたソース・ドレイン領域を構成する積み上げ層
中の不純物の拡散係数が、上記半導体基板中の不純物の
拡散係数よりも大きい材料によって、半導体基板上に積
み上げられていることを特徴としているため、ゲート電
極への不純物ドーピングと、ソース・ドレイン領域への
不純物ドーピングを同時に行っても、ゲート空乏化や、
不純物の突き抜け、また、チャネル領域に対してソース
・ドレイン領域が届かない（不純物の拡散が進行しな
い）オフセット構造とならない素子を制御よく形成する
ことが可能となっている。

【０１８２】

【発明の効果】本発明の半導体装置および本発明の半導
体装置を製造する方法によって製造された半導体装置
は、活性領域とゲート酸化膜が接する第１の面より上
に、ソース領域およびドレイン領域の一部が存在し、前
記ソース領域および／または前記ドレイン領域と、前記
ソース領域および／または前記ドレイン領域に電気的に
接続される電極とが接する第２の面が、前記第１の面に
対して傾いている。このため、ソース・ドレイン領域の
占有面積を縮小し、ソース・ドレイン領域部の寄生容
量、寄生低抗を減少させることができる。

【０１８３】本発明では、活性領域上のソース・ドレイ
ン領域の占有面積に対し、表面積を大きくすることが可
能である。このため、ソース・ドレイン領域と上部配線
とのコンタクトにおける接触面積が大きくなり、接触抵
抗がさがる。

【０１８４】また、チャネル領域からコンタクト孔まで
の距離が、著しく近く、電流が流れる高抵抗の不純物拡
散層領域の距離が非常に短く、寄生抵抗が非常に小さく
なる。

【０１８５】例えば、コンタクトの大きさを変化させる
ことなく、素子の占有面積、特にソース・ドレイン領域
の占有面積を縮小できるため、ソース・ドレイン領域と
半導体基板（一般的なＣＭＯＳの場合、ソース・ドレイ
ン領域と逆導電型のウェル領域）との接合面積を、コン
タクト抵抗を犠牲にすることなく小さくすることが可能
となり、接合容量を効果的に低減する効果がある。この
ため、コンタクト抵抗を犠牲にすることなく、占有面積
の縮小化、寄生容量（接合容量）の低減、および寄生抵
抗の低減が可能となり、非常に大きな相互コンダクタン
スを得ることができるとともに、充電にようする容量が
小さくなり、本発明を用いて設計した回路のスピードが
向上する効果がある。

【０１８６】本発明では、上述したように電流の流れ道
に占める抵抗の高い領域の割合が非常に少なく、通常の
半導体装置と比較し、ソース・ドレイン領域の寄生抵抗
が減少する。さらに、チャネル領域近傍のソース・ドレ
イン領域から、コンタクトに近づく程電流の流れる経路
が広がり、非常に寄生抵抗が小さくなる。これらの効果
により、素子の電流駆動能力が増加し、相互コンダクタ
ンスが向上する。

【図面の簡単な説明】

【図１】第１の実施形態における半導体装置１０を、ゲ
ート電極１０４の長手方向に対して、垂直に切断した垂
直断面を示す図である。

【図２】第１の実施形態における半導体装置１０を、ゲ
ート電極１０４の長手方向に対して、垂直に切断した垂
直断面における、電流の流れを示した図である。

【図３】半導体装置１０の寄生抵抗を模式的に示す図で
ある。

【図４】従来の半導体装置１０の寄生抵抗を模式的に示
す図である。

【図５】第２の実施形態における半導体装置２０を、ゲ
ート電極２０４の長手方向に対して、垂直に切断した垂
直断面を示す図である。

【図６】第２の実施形態における半導体装置３０を、ゲ
ート電極２０４の長手方向に対して、垂直に切断した垂
直断面を示す図である。

【図７】ある工程における、実施の形態３によって製造
される半導体装置を示す図である。

【図８Ａ】半導体装置２０を製造する工程を示す図であ
る。

【図８Ｂ】半導体装置２０を製造する工程を示す図であ
る。

【図８Ｃ】半導体装置２０を製造する工程を示す図であ
る。

【図８Ｄ】半導体装置２０を製造する工程を示す図であ
る。

【図８Ｅ】半導体装置２０を製造する工程を示す図であ
る。

【図８Ｆ】半導体装置２０を製造する工程を示す図であ
る。

【図８Ｇ】半導体装置２０を製造する工程を示す図であ
る。

【図９】ある半導体装置を、ゲート電極の長手方向に対
して、垂直に切断した垂直断面を示す図である。

【図１０】ゲート電極３０４の周囲にゲート電極側壁絶
縁膜３０５を介して、多結晶シリコン膜３０８が残って
いることを示す図である。

【図１１】分離されたソース・ドレイン領域を示す図で
ある。

【図１２】不純物が注入されたソース・ドレイン領域と
なる多結晶シリコン膜から、不純物が拡散する方向を示
す図である。

【図１３】好ましい熱拡散が行われた場合の不純物拡散
層を示す図である。

【図１４】オフセットが生じた場合の不純物拡散層を示
す図である。

【図１５】ゲート電極と活性領域とコンタクト孔の関係
を示す図である。

【図１６】ある実施形態により製造される半導体基板を
上からみた図である。

【図１７Ａ】半導体装置を製造する工程を示す図であ
る。

【図１７Ｂ】半導体装置を製造する工程を示す図であ
る。

【図１７Ｃ】半導体装置を製造する工程を示す図であ
る。

【図１７Ｄ】半導体装置を製造する工程を示す図であ
る。

【図１７Ｅ】半導体装置を製造する工程を示す図であ
る。

【図１７Ｆ】半導体装置を製造する工程を示す図であ
る。

【図１７Ｇ】半導体装置を製造する工程を示す図であ
る。

【図１８】第５の実施形態における半導体装置を、ゲー
ト電極５０７の長手方向に対して、垂直に切断した垂直
断面を示す図である。

【図１９Ａ】ゲート電極とそれに隣接するゲート電極の
間隔が、サイドウォールｄの２倍より短い場合における
半導体装置を、ゲート電極の長手方向に対して、垂直に
切断した垂直断面を示す図である。

【図１９Ｂ】第６の実施形態の等価回路を示す図であ
る。

【図２０】第６の実施形態における半導体装置を、ゲー
ト電極５０７の長手方向に対して、垂直に切断した垂直
断面を示す図である。

【図２１】ダミーのゲート電極が設けられていることを
示す図である。

【図２２Ａ】半導体装置を製造する工程を示す図であ
る。

【図２２Ｂ】半導体装置を製造する工程を示す図であ
る。

【図２２Ｃ】半導体装置を製造する工程を示す図であ
る。

【図２３】Ｎチャネルトランジスタに関し、ソース・ド
レイン領域を形成するための不純物として、燐イオン
を、５０ＫｅＶの注入エネルギーで、５Ｅ１５／ｃｍ²
注入し、熱処理条件として、各々、８００℃窒素雰囲気
中１２０分、８５０℃窒素雰囲気中３０分、９００℃室
素雰囲気中１０分、８５０℃酸素雰囲気中３０分を行っ
た例を示す図である。

【図２４】Ｎチャネルトランジスタに関し、ソース・ド
レイン領域を形成するための不純物として、燐イオン
を、５０ＫｅＶの注入エネルギーで、各々、５Ｅ１５／
ｃｍ ²、及び、１Ｅ１６／ｃｍ²注入した後、急速加熱処
理、１０５０℃窒素雰囲気中１０秒を行った例を示す図
である。

【図２５】Ｐチャネルトランジスタに関し、ソース・ド
レイン領域を形成するための不純物として、ボロンイオ
ンを、１５ＫｅＶの注入エネルギーで、５Ｅ１５／ｃｍ
²注入し、熱処理条件として、各々、８００℃窒素雰囲
気中１２０分、８５０℃窒素雰囲気中３０分、９００℃
窒素雰囲気中１０分、８５０℃酸素雰囲気中３０分を行
った例を示す図である。

【図２６】Ｐチャネルトランジスタに関し、ソース・ド
レイン領域を形成するための不純物として、ボロンイオ
ンを、１５ＫｅＶの注入エネルギーで、各々、５Ｅ１５
／ｃｍ²、及び、１Ｅ１６／ｃｍ²注入した後、急速加熱
処理、１０５０℃窒素雰囲気中１０秒を行った例を示す
図である。

【符号の説明】

２０１ 素子分離領域 ２０２ 活性領域 ２０３ ゲート酸化膜 ２０４ ゲート電極 ２０５ ゲート電極側壁絶縁膜 ２０６ ソース・ドレイン領域 ２０７ コンタクト孔

───────────────────────────────────────────────────── フロントページの続き (72)発明者 中野 雅行 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (72)発明者 足立 浩一郎 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内

Claims (19)

【特許請求の範囲】
1. 【請求項１】 素子分離領域と活性領域を有する半導体
   装置であって、 活性領域とゲート酸化膜が接する第１の面より上に、ソ
   ース領域およびドレイン領域の一部が存在し、 該ソース領域および／または該ドレイン領域と、該ソー
   ス領域および／または該ドレイン領域に電気的に接続さ
   れる電極とが接する第２の面が、該第１の面に対して傾
   いている半導体装置。
2. 【請求項２】 前記第２の面が凹凸を有している請求項
   １に記載の半導体装置。
3. 【請求項３】 前記ソース領域および／または前記ドレ
   イン領域のある部分が、前記素子分離領域の一部を覆っ
   ている請求項１に記載の半導体装置。
4. 【請求項４】 前記第１の面に対する垂直方向におけ
   る、前記ソース領域および／または前記ドレイン領域の
   該第１の面からの高さが、前記ゲート電極に近いほど高
   い、請求項１〜３のうちの１つに記載の半導体装置。
5. 【請求項５】 前記第２の面が曲線形状である請求項１
   に記載の半導体装置。
6. 【請求項６】 前記ソース領域および／または前記ドレ
   イン領域の表面と、配線を接続するためのコンタクト孔
   の一部が、該ソース領域および／または該ドレイン領域
   の表面に位置する請求項１に記載の半導体装置。
7. 【請求項７】 前記ゲート電極長手方向に対する垂直方
   向であって、該コンタクト孔の中心を通る垂直断面に関
   し、該垂直断面における該ゲート電極から離れた方に位
   置する該コンタクト孔の端から該ゲート電極までの距離
   が、該ゲート電極の端から、活性領域と素子分離領域の
   境界までの距離よりも長い、請求項６に記載の半導体装
   置。
8. 【請求項８】 前記ゲート電極長手方向に対する垂直方
   向であって、該コンタクト孔の中心を通る垂直断面に関
   し、該垂直断面における該コンタクト孔の開口部の幅
   は、該ゲート電極の端から、前記活性領域と前記素子分
   離領域の境界までの距離よりも長い、請求項１に記載の
   半導体装置。
9. 【請求項９】 前記ゲート電極長手方向に対する垂直方
   向に関して、前記ゲート電極の端から前記活性領域と前
   記素子分離領域の境界までの距離は、該ゲート電極の幅
   （前記半導体装置のゲート長）よりも短い、請求項６に
   記載の半導体装置。
10. 【請求項１０】 前記ソース領域および／または前記ド
    レイン領域を構成する積み上げ層中の不純物の拡散係数
    が、前記半導体基板中の不純物の拡散係数よりも大き
    い、請求項１〜９のうちの１つに記載の半導体装置。
11. 【請求項１１】 前記積み上げ層中の不純物の拡散係数
    が、前記半導体基板中の不純物の拡散係数の２倍から１
    ００倍である請求項１０に記載の半導体装置。
12. 【請求項１２】 前記積み上げ層が多結晶シリコンであ
    る請求項１０または１１に記載の半導体装置。
13. 【請求項１３】 前記多結晶シリコンが、柱状結晶であ
    る請求項１２に記載の半導体装置。
14. 【請求項１４】 前記多結晶シリコンのグレインサイズ
    は、５０ｎｍ以下である請求項１２に記載の半導体装
    置。
15. 【請求項１５】 ゲート電極、前記ソース領域、および
    前記ドレイン領域の表面は、２層膜によって覆われ、該
    ２層膜の一方が高融点金属シリサイド膜が存在する多結
    晶シリコン膜である請求項１に記載の半導体装置。
16. 【請求項１６】 前記第１の面から、前記ソース領域お
    よび／または前記ドレイン領域と前記活性化領域の接合
    面までの距離が、ゲート電極側壁絶縁膜の幅に対して
    ０．８倍〜２倍である請求項１に記載の半導体装置。
17. 【請求項１７】 素子分離領域と活性領域を備えた半導
    体装置を製造する方法であって、 シリコンエッチングに対して耐性のある材料でシリコン
    基板上に素子分離領域を形成する工程と、 ゲート絶縁膜、ゲート電極、ゲート側壁絶縁膜を順次形
    成する工程と、 活性領域に対して１つのゲート電極が存在する場合、ゲ
    ート電極長手方向に対して、垂直方向（ゲート長方向）
    における該ゲート電極から該素子分離領域までの幅の値
    よりも厚い膜厚の多結晶シリコン膜を被着する工程と、 該ゲート電極上部の該多結晶シリコン膜がなくなるまで
    異方性エッチングを行う工程と、 を包含する半導体装置を製造する方法。
18. 【請求項１８】 前記半導体装置を製造する方法は、ド
    ナーまたはアクセプタとなる不純物を導入することによ
    り、ソース領域およびドレイン領域を形成するイオン注
    入工程をさらに有し、 前記ゲート電極がドナーまたはアクセプタとなる不純物
    が導入されることにより形成され、 該ソース領域、該ドレイン領域および該ゲート電極に、
    該ドナーまたは該アクセプタとなる不純物の導入は、イ
    オン注入により同時に行われる請求項１７に記載の半導
    体装置を製造する方法。
19. 【請求項１９】 シリコンエッチングに対して耐性のあ
    る材料でシリコン基板上に素子分離領域を形成する工程
    と、 ゲート絶縁膜、ゲート電極、ゲート側壁絶縁膜を順次形
    成する工程と、 多結晶シリコン膜を被着する工程と、 ゲート電極上部の該多結晶シリコン膜がなくなるまで異
    方性エッチングを行う工程と、 該ゲート電極側壁に、ゲート側壁絶縁膜を介して形成さ
    れた多結晶シリコン膜の一部を除去する工程と、 を包含する半導体装置を製造する方法。