KR19980034234A - 반도체소자 제조방법 - Google Patents

Abstract

본 발명은 반도체소자 제조방법에 관한 것으로 양질의 금속실리사이드를 형성하고 이온주입에 따른 기판의 손상을 최소화하여 소자의 신뢰성을 향상시키는데 적당한 반도체소자 제조방법을 제공하기 위한 것이다.

이를 위한 본 발명의 반도체소자 제조방법은 국부적으로 소자격리막이 형성된 제 1 도전형 반도체기판의 활성영역상에 다결정실리콘을 적층한 후 패터닝하여 게이트전극을 형성하는 스텝과, 상기 게이트전극의 양측기판에 제 2 도전형의 저농도 LDD 이온 주입을 실시하는 스텝과, 상기 게이트전극의 양측면에 측벽을 형성한 후 기판전면에 금속박막을 형성하는 스텝과, 열처리공정을 통해 상기 금속박막과 기판과의 계면에 금속실리사이드층을 형성하고 미 반응된 금속박막을 제거하는 스텝과, 상기 기판전면에 제 2 도전형의 고농도 불순물이온주입을 실시한 후 활성화시켜 상기 게이트전극 양측의 기판에 소오스/드레인영역을 형성하는 스텝을 포함하여 이루어진다.

Description

반도체소자 제조방법

본 발명은 반도체소자 제조방법에 관한 것으로 특히, 고집적화 추세에 따라 소형화되어 가는 반도체소자에서 게이트의 선저항을 감소시켜 소자의 동작속도를 향상시키는데 적당하도록 한 반도체소자 제조방법에 관한 것이다.

일반적으로 반도체소자의 집적도가 증가하면서 단위소자(모스팻 트랜지스터)의 사이즈가 줄어들게 되었으며 그로 인해 게이트전극의 폭이 감소하게 되었다.

즉, 256M DRAM의 경우 0.35㎛의 게이트선폭을 그리고 1G DRAM에서는 0.2㎛이하의 선폭을 요구하고 있다.

따라서 트랜지스터 사이즈의 감소에 따른 여러 가지 소자특성의 저하가 예상되고 실제로 반도체소자의 집적화에 커다란 장애요인으로 대두되고 있다.

대표적인 소작특성의 저하로서는 게이트선폭의 감소에 따른 숏 채널(Short channel)효과 그리고 게이트라인의 저항증가와 소오스/드레인 콘택저항의 증가를 들 수 있다.

이러한 소자특성의 저하로 인하여 트랜지스터의 전류구동량의 감소 및 트랜지스터의 동작속도가 저하된다.

이러한 문제점들을 해결하기 위한 방법의 하나로서 금속의 실리사이드를 게이트라인과 소오스/드레인콘택에 적용하는 기술이 연구되었고 트랜지스터의 신뢰성에 영향을 주는 숏 채널효과와 숏 채널효과로 인한 핫 캐리어(Hot carrier)현상을 해결하고자 소오스/드레인의 얕은접합(Shallow junction)형성기술이 연구되었다.

실리사이드 형성 및 적용은 트랜지스터의 게이트라인의 저항과 콘택저항을 크게 개선하는 기술로서 처음에는 게이트전극위에 CVD(Chemical Vapor Deposition)실리사이드를 적층하는 방법과 소오스/드레인영역에 별도로 실리사이드를 형성하는 방법으로 공정이 진행되었다.

그러나 이러한 공정은 복잡할 뿐만 아니라 그에 따른 공정비용이 많이 소요되었다.

따라서 살리사이드(Salicide : Self-aligned Silicide)방식이 개발되었다.

이러한 살리사이드방식은 실리콘과 반응하여 열역학적으로 금속실리사이드를 형성할 수 있는 금속을 택하여 실리콘이 노출된 부분과 절연체가 있는 부분에 금속을 적층하고 열처리하여 선택적으로 실리콘과 접촉한 금속이 실리콘과 반응하여 실리사이드를 형성시키고 절연체위에 적층된 금속은 미 반응된 금속상태로 남게 하여 미 반응된 금속만을 선택적으로 제거함으로써 실리사이드가 원하는 영역에만 형성되게 하는 기술이다.

이하 종래의 반도체소자 제조방법을 첨부된 도면을 참조하여 설명하면 다음과 같다.

도1a 내지 1g는 종래 반도체소자 제조방법을 나타낸 공정단면도이다.

도1a에 도시한 바와 같이 반도체기판(11)상에 활성영역과 필드영역을 정의한 후 상기 필드영역에 소자격리를 위한 필드산화막(12)을 형성한다.

그리고 상기 활성영역에 열산화막을 성장시켜 게이트절연막(13)을 형성한다.

상기 반도체기판(11)전면에 다결정실리콘층을 형성한 후 사진식각공정으로 상기 다결정실리콘을 선택적으로 제거하여 게이트전극(14)을 형성한다.

이어 도1b에 도시한 바와 같이 상기 게이트전극(14)을 마스크로 이용하여 저농도의 LDD이온주입을 실시한다.

그리고 도1c에 도시한 바와 같이 상기 게이트전극(14)을 포함한 전면에 CVD 산화막을 증착한 후 에치백(Etch back)하여 게이트전극(14)의 양측면에 게이트측벽(15)을 형성한다.

이후 도1d에 도시한 바와 같이 상기 게이트측벽(15)을 마스크로 이용하여 그 양측에 고농도의 소오스/드레인용 불순물이온을 주입한 후 활성화시켜 소오스/드레인 불순물영역(16, 17)을 형성한다.

이어 도1e에 도시한 바와 같이 상기 게이트전극(14)을 포함한 반도체기판(11)전면에 스퍼터링방식으로 금속박막(18)을 형성한다.

이때 상기 금속으로서는 티타늄(Ti)이며 불활성기체 분위기에서 700~800℃온도로 열처리하면 도1f에 도시한 바와 같이 반도체기판(11)과 상기 금속(18)과의 접촉되는 계면에서 금속실리사이드(19)가 형성된다.

즉, 도1f에 도시한 바와 같이 게이트전극(14)의 표면 그리고 소오스 및 드레인불순물영역(17, 18)의 기판(11)상에만 금속실리사이드(19)가 형성된다.

이와 같은 금속실리사이드(19)의 형성은 다음과 같이 이루어진다.

금속(Ti)을 증착한 후 열처리하면 티타늄(Ti)원자 1개가 반도체기판(11)의 실리콘원자 2개와 반응하여 티타늄실리사이드(TiSi₂)의 화합물이 만들어진다.

즉, 타타늄금속이 노출된 반도체기판(11)의 표면의 하측방향으로 실리콘을 소모하면서 티타늄실리사이드가 만들어진다.

이어 도1g에 도시한 바와 같이 상기 반도체기판(11)을 암모니아 수용액에 담그면 실리사이드가 형성되지 않은 금속은 제거된다.

이어 TiSi₂안정화 열처리를 진행함으로써 실리사이드 형성을 통한 트랜지스터의 살리사이드(Salicide)공정을 완료한다.

이와 같은 종래의 살리사이드 형성기술이 트랜지스터제조에 적용되면서 CVD방식에 의한 실리사이드 형성기술을 대치할 수 있게 되었다.

금속의 실리사이드화 반응은 금속과 실리콘의 계면의 청정도(Cleanness)와, 금속과 실리콘의 원자 이외의 불순물이 실리사이드의 특성 및 반응속도를 제거하게 된다.

그러나 이와 같은 종래의 반도체소자 제조방법은 다음과 같은 문제점이 있었다.

첫째, 반도체 모스팻 트랜지스터에 적용하는 실리사이드 형성공정은 완전히 포화된 도핑(Doping)농도를 갖는 게이트전극용 다결정실리콘과 고농도로 불순물이 주입된 간결정의 반도체기판의 소오스/드레인영역에 적용하게 되는데 이는 고농도의 실리콘층, 특히 다결정실리콘은 대기상태에서 자연산화막이 쉽게 성장하기 때문에 양질의 금속실리사이드를 형성하기 어렵다.

둘째, 실리사이드 형성이 소오스/드레인영역에서 기판의 실리콘을 소모하면서 진행되므로 실리사이드막의 저항을 낮추기 위하여 두꺼운 실리사이드층을 형성하여야 한다.

하지만 실리사이드층을 두껍게 형성하려면 기판이 심하게 손상되기 때문에 트랜지스터의 숏 채널에 영향을 주는 소오스/드레인의 깊이를 낮출 수 없게 된다.

따라서 소자의 특성저하를 유도한다.

본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로서 양질의 실리사이드층을 형성하고 숏 채널효과를 방지하여 소자의 신뢰성을 향상시키는데 적당한 반도체소자 제조방법을 제공하는데 그 목적이 있다.

도1a 내지 1g는 종래 반도체소자 제조방법을 나타낸 공정단면도

도2a 내지 2g는 본 발명의 제 1 실시예에 따른 반도체소자의 제조방법을 나타낸 공정단면도

도3a 내지 3h는 본 발명의 제 2 실시예에 따른 반도체소자의 제조방법을 나타낸 공정단면도

도4a 내지 4d는 본 발명의 제 3 실시예에 따른 반도체소자의 제조방법을 나타낸 공정단면도

* 도면의 주요부분에 대한 부호의 설명 *

21 : 반도체기판22 : 소자격리막

23 : 게이트절연막24 : 게이트전극

25 : 측벽26 : 금속박막

27 : 금속실리사이드층28 : 소오스 불순물영역

29 : 드레인 불순물영역

상기의 목적을 달성하기 위한 본 발명의 반도체소자 제조방법은 국부적으로 소자격리막이 형성된 제 1 도전형 반도체기판의 활성영역상에 다결정실리콘을 적층한 후 패터닝하여 게이트전극을 형성하는 스텝과, 상기 게이트전극의 양측기판에 제 2 도전형의 저농도 LDD이온주입을 실시하는 스텝과, 상기 게이트전극의 양측면에 측벽을 형성한 후 기판전면에 금속박막을 형성하는 스텝과, 열처리공정을 통해 상기 금속박막과 기판과의 계면에 금속실리사이드층을 형성하고 미 반응된 금속박막을 제거하는 스텝과, 상기 기판전면에 제 2 도전형의 고농도 불순물이온주입을 실시한 후 활성화시켜 상기 게이트전극 양측의 기판에 소오스/드레인영역을 형성하는 스텝을 포함하여 이루어진다.

이하 본 발명의 반도체소자 제조방법을 첨부된 도면을 참조하여 설명하면 다음과 같다.

도2a 내지 2g는 본 발명의 제 1 실시예에 따른 반도체소자 제조방법을 나타낸 공정단면도이다.

도2a 에 도시한 바와 같이 필드영역과 활성영역으로 정의된 반도체기판(21)의 필드영역에 소자격리를 위한 소자격리막(22)을 형성한다.

그리고 상기 활성영역의 반도체기판(21)상에 열산화막을 100Å의 두께로 성장시켜 게이트절연막(23)을 형성한다.

이어, 상기 기판(21)전면에 게이트전극 형성을 위해 불순물이 도핑된 제 1 다결정실리콘층상에 불순물이 도핑되지 않은 제 2 다결정실리콘층을 적층형성한다.

그리고 사진식각공정을 통해 상기 제 2, 제 1 다결정실리콘층을 선택적으로 제거하여 적층의 게이트전극(24)을 형성한다.

여기서 상기 다결정실리콘층 대신에 비정질실리콘층을 사용가능하며 상기 제 1 다결정실리콘층의 두께는 1000~2000Å으로 하고 제 2 다결정실리콘층의 두께는 500~1500Å로 한다.

이어서, 도2b에 도시한 바와 같이 상기 게이트전극(24)을 마스크로 이용하여 게이트전극(24)의 양측의 기판(21)에 저농도의 LDD이온주입을 실시한다.

이때 상기 주입되는 이온은 상기 기판(21)과 반대도전형의 불순물로서 인(P)을 주입한다.

이온주입에너지는 30KeV이고 불순물양은 2.3×10¹³/cm²이다.

그리고 도2c에 도시한 바와 같이 상기 게이트전극(24)을 포함한 기판(21)전면에 제 1 절연막을 증착한 후 에치백하여 상기 게이트전극(24)의 양측면에 게이트측벽(25)을 형성한다.

이때 상기 제 1 절연막은 1500Å의 두께로 형성한다.

이어, 도2d에 도시한 바와 같이 상기 측벽(25)이 형성된 게이트전극(24)을 포함한 반도체기판(21)전면에 금속박막(26)을 500Å의 두께로 형성한다.

그리고 도2e에 도시한 바와 같이 상기 금속박막(26)을 형성된 반도체기판(21)을 불활성기체 분위기에서 700~800℃온도로 열처리하여 노출된 게이트전극(24)의 표면과 상기 게이트전극(24)양측의 기판(21)과의 계면에 금속실리사이드층(27)을 형성한다.

이어서, 도2f에 도시한 바와 같이 상기 실리사이드화 되지 않고 미반응된 금속만을 암모니아 수용액에 담그어 제거한다.

그리고 미반응된 금속이 제거된 반도체기판(21)상에 상기 기판(21)과 반대도전형의 고농도 불순물이온주입을 실시한 후 활성화시켜 도2g에 도시한 바와 같이 상기 게이트전극(24)의 양측 기판(21)에 소오스/드레인 불순물영역(28, 29)을 형성한다.

여기서 상기 주입되는 불순물은 아세닉(As)이며 주입에너지는 20~40KeV이고 주입되는 불순물양은 3.0~7.0×10¹⁵/cm²이다.

한편 도3a 내지 3h는 본 발명의 제 2 실시예에 따른 반도체소자의 제조방법을 나타낸 공정단면도이다.

도3a에 도시한 바와 같이 필드영역과 활성영역으로 정의된 반도체기판(31)의 필드영역에 소자격리를 위한 소자격리막(32)을 형성한다.

그리고 상기 활성영역의 반도체기판(31)상에 열산화막을 100Å의 두께로 성장시켜 게이트절연막(33)을 형성한다.

이어, 상기 기판(31)전면에 게이트전극 형성을 위해 불순물이 도핑된 제 1 다결정실리콘층상에 불순물이 도핑되지 않은 제 2 다결정실리콘층을 적층형성한다.

그리고 사진식각공정을 통해 상기 적층된 제 2, 제 1 다결정실리콘층을 선택적으로 제거하여 게이트전극(34)을 형성한다.

여기서 상기 다결정실리콘층 대신에 비정질실리콘층을 사용가능하며 상기 제 1 다결정실리콘층의 두께는 1000~2000Å으로 하고 제 2 다결정실리콘층의 두께는 500~1500Å로 한다.

이어서, 도3b에 도시한 바와 같이 상기 게이트전극(34)을 마스크로 이용하여 게이트전극(34)의 양측의 기판(31)에 저농도의 LDD이온주입을 실시한다.

이때 상기 주입되는 이온은 상기 기판(31)과 반대도전형의 불순물로서 인(P)을 주입한다.

그리고 도3c에 도시한 바와 같이 상기 게이트전극(34)을 포함한 기판(31)전면에 제 1 절연막(35)과 제 2 절연막(36)을 적층형성한다.

이때 상기 제 1 절연막(35)은 실리콘질화막이고 제 2 절연막(36)은 실리콘산화막이다.

그리고 상기 제 1 절연막(35)의 두께는 500Å이고 제 2 절연막(36)의 두께는 1000Å이다.

이어서, 상기 도3d에 도시한 바와 같이 상기 반응성 이온에칭(RIE)방식을 이용한 CH₃F/CF₄으로 상기 제 1 절연막(35)과 제 2 절연막(36)을 에치백하여 제 1 측벽(35a)과 제 2 측벽(36a)을 형성한다.

이어, 도3e에 도시한 바와 같이 상기 제 1, 제 2 측벽(35a, 36a)이 형성된 반도체기판(31)전면에 금속박막(37)을 형성한다.

이때 상기 금속박막(37)은 티타늄(Ti)으로서 그 두께는 500Å이다.

이어 도3f에 도시한 바와 같이 불활성기체 분위기에서 700~800℃온도로 열처리하여 노출된 게이트전극(34)의 표면과, 상기 게이트전극(34)양측의 기판(31)과의 계면에 금속실리사이드층(38)을 형성한다.

그리고 도3g에 도시한 바와 같이 상기 금속실리사이드층(38)이 형성된 반도체기판(31)을 암모니아 수용액에 담그어 실리사이드화 되지 않은 미반응된 금속만을 제거한다.

이어, 도3h에 도시한 바와 같이 상기 제 2 측벽(36a)만을 HF용액으로 제거한 후 미반응된 금속이 제거된 반도체기판(31)에 고농도의 불순물이온을 주입한다.

여기서 상기 주입되는 불순물은 아세닉(As)이며 주입에너지는 20~60KeV이고 주입되는 불순물양은 3.0~7.0×10¹⁵/cm²이다.

그리고 상기 주입된 불순물을 활성화시켜 상기 게이트전극(34)양측의 반도체기판(31)에 LDD구조를 갖는 소오스/드레인 불순물영역(39, 40)을 형성한다.

이어서, 도4a 내지 4d는 본 발명의 제 3 실시예에 따른 반도체소자 제조방법을 나타낸 공정단면도이다.

본 발명의 제 3 실시예는 금속실리사이드층을 형성한 후 LDD이온주입을 실시하는 것으로서 먼저, 도4a에 도시한 바와 같이 적층된 다결정실리콘층으로 이루어진 게이트전극(42)이 형성된 반도체기판(41)전면에 제 1 절연막(43)과 제 2 절연막(44)을 형성한다.

여기서 상기 제 1 절연막(43)은 실리콘질화막이고 제 2 절연막은 실리콘산화막이다.

이어 도4b에 도시한 바와 같이 상기 제 1, 제 2 절연막(43)을 선택적으로 제거하여 상기 게이트전극(42)의 양측면에 제 1, 제 2 게이트측벽(43a, 44a)을 형성한다.

그리고 도4c에 도시한 바와 같이 상기 게이트전극(42)을 포함한 전면에 금속박막(45)을 형성한다.

이어 열처리공정으로 금속박막(45)과 상기 게이트전극(42) 및 반도체기판(41)과의 계면에 금속실리사이드층(45a)을 형성한다.

그리고 도4d에 도시한 바와 같이 상기 금속실리사이드층(45a)이 형성된 반도체기판(41)을 암모니아 수용액에 담그어 실리사이드화 되지 않은 미반응된 금속(45)만을 제거한다.

이어, 제 2 측벽(44a)만을 HF용액으로 제거한 후 미반응된 금속이 제거된 반도체기판(41)에 저농도의 LDD이온주입을 실시한 후 이어서 고농도의 불순물 이온주입을 실시한다.

여기서 LDD이온주입시 주입되는 불순물양은 2.3×10¹³/cm²이고 주입에너지는 40KeV이다. 고농도의 불순물 이온주입시 주입되는 불순물은 아세닉(As)이며 주입에너지는 20~60KeV이고 주입되는 불순물양은 3.0~7.0×10¹⁵/cm²이다.

그리고 상기 주입된 불순물을 활성화시켜 상기 게이트전극(42)양측의 반도체기판(41)에 LDD구조를 갖는 소오스/드레인 불순물영역(46, 47)을 형성한다.

이상 상술한 바와 같이 본 발명의 반도체소자 제조방법은 다음과 같은 효과가 있다.

첫째, 실리사이드 형성을 위한 금속과 실리콘의 계면에 생기는 자연산화막의 성장을 최소화하여 양질의 금속실리사이드층을 형성한다.

둘째, 실리사이드층에 불순물을 주입하고 실리사이드층으로부터 불순물을 확산시켜 소오스/드레인 불순물영역을 형성하므로 얇은 접합형성이 용이하고 이온주입시 발생되는 기판의 손상을 감소시켜 소자의 전기적특성을 향상시킨다.

Claims (18)

1. 국부적으로 소자격리막이 형성된 제 1 도전형 반도체기판의 활성영역상에 다결정실리콘을 적층한 후 패터닝하여 게이트전극을 형성하는 스텝과,

   상기 게이트전극의 양측기판에 제 2 도전형의 저농도 LDD 이온 주입을 실시하는 스텝과,

   상기 게이트전극의 양측면에 측벽을 형성한 후 기판전면에 금속박막을 형성하는 스텝과,

   열처리공정을 통해 상기 금속박막과 기판과의 계면에 금속실리사이드층을 형성하고 미 반응된 금속박막을 제거하는 스텝과,

   상기 기판전면에 제 2 도전형의 고농도 불순물이온주입을 실시한 후 활성화시켜 상기 게이트전극 양측의 기판에 소오스/드레인영역을 형성하는 스텝을 포함하여 이루어짐을 특징으로 하는 반도체소자 제조방법.
2. 제1항에 있어서,

   상기 다결정실리콘층은 도핑된 다결정실리콘층상에 도핑되지 않은 다결정실리콘층이 적층되어 이루어짐을 특징으로 하는 반도체소자 제조방법.
3. 제1항에 있어서,

   상기 다결정실리콘층 대신에 비정질실리콘층을 사용함을 특징으로 하는 반도체소자 제조방법.
4. 제1항에 있어서,

   측벽은 상기 게이트전극을 포함한 전면에 실리콘산화막을 증착한 후 반응성 이온에칭법으로 에칭하여 형성함을 특징으로 하는 반도체소자 제조방법.
5. 제2항에 있어서,

   상기 도핑된 다결정실리콘층의 두께는 1000~2000Å이고 도핑되지 않은 다결정실리콘층의 두께는 500~1500Å임을 특징으로 하는 반도체소자 제조방법.
6. 제1항에 있어서,

   상기 저농도의 LDD 불순물 이온주입시 이온주입에너지는 30KeV이고 불순물양은 2.3×10¹³/cm²임을 특징으로 하는 반도체소자 제조방법.
7. 제1항에 있어서,

   상기 금속박막의 두께는 500Å임을 특징으로 하는 반도체소자 제조방법.
8. 제1항에 있어서,

   고농도의 불순물이온주입시 주입에너지는 20~40KeV이고 주입되는 불순물양은 3.0~7.0×10¹⁵/cm²임을 특징으로 하는 반도체소자 제조방법.
9. 제4항에 있어서,

   상기 실리콘산화막은 CH₃F/CF₄로 에칭함을 특징으로 하는 반도체소자 제조방법.
10. 국부적으로 소자격리막이 형성된 제 1 도전형 반도체기판의 활성영역상에 다결정실리콘을 적층한 후 패터닝하여 게이트전극을 형성하는 스텝과,

    상기 게이트전극의 양측기판에 제 2 도전형의 저농도 LDD이온주입을 실시하는 스텝과,

    상기 게이트전극을 포함한 기판전면에 제 1, 제 2 절연막을 적층하는 스텝과,

    상기 적층된 제 1, 제 2 절연막을 선택적으로 제거하여 게이트전극의 양측면에 제 1, 제 2 측벽을 형성하는 스텝과,

    상기 측벽을 포함한 기판전면에 금속박막을 형성하는 스텝과,

    열처리공정을 통해 상기 금속박막과 기판과의 계면에 금속실리사이드층을 형성하고 미 반응된 금속박막과 상기 제 2 측벽을 제거하는 스텝과,

    상기 기판전면에 제 2 도전형의 고농도 불순물이온주입을 실시한 후 활성화시켜 상기 게이트전극 양측의 기판에 소오스/드레인영역을 형성하는 스텝을 포함하여 이루어짐을 특징으로 하는 반도체소자 제조방법.
11. 제10항에 있어서,

    상기 절연층은 실리콘질화막상에 실리콘산화막이 적층되어 이루어짐을 특징으로 하는 반도체소자 제조방법.
12. 제11항에 있어서,

    상기 실리콘질화막의 두께는 500Å이고 실리콘산화막의 두께는 1000Å임을 특징으로 하는 반도체소자 제조방법.
13. 제10항에 있어서,

    상기 고농도의 불순물이온 주입시 주입에너지는 20~60KeV이고 주입되는 불순물양은 3.0~7.0×10¹⁵/cm²임을 특징으로 하는 반도체소자 제조방법.
14. 제10항에 있어서,

    상기 다결정실리콘층은 도핑된 다결정실리콘층상에 도핑되지 않은 다결정실리콘층이 형성됨을 특징으로 하는 반도체소자 제조방법.
15. 게이트전극이 형성된 반도체기판상에 제 1 절연막을 증착한 후 선택적으로 제거하여 게이트전극의 양측면에 측벽을 형성하는 스텝과,

    상기 게이트전극을 포함한 반도체기판 전면에 금속박막을 형성한 후 열처리 공정으로 상기 게이트전극 및 기판과의 계면에 금속실리사이드층을 형성하는 스텝과,

    미반응된 금속을 제거한 후 기판전면에 저농도의 LDD이온주입과, 고농도의 불순물이온을 차례로 주입하여 소오스/드레인 불순물영역을 형성하는 스텝을 포함하여 이루어짐을 특징으로 하는 반도체소자 제조방법.
16. 제15항에 있어서,

    상기 제 1 절연막은 실리콘질화막임을 특징으로 하는 반도체소자 제조방법.
17. 제15항에 있어서,

    저농도의 LDD이온주입시 주입되는 불순물양은 2.3×10¹³/cm²이고 주입에너지는 40KeV임을 특징으로 하는 반도체소자 제조방법.
18. 제15항에 있어서,

    상기 고농도의 불순물 이온주입시 불순물양은 3.0~7.0×10¹⁵/cm²이고 주입에너지는 20~60KeV임을 특징으로 하는 반도체소자 제조방법.