JP2008103385A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】導電体プラグと金属シリサイド層との接触面積を容易に確保することができる半導体装置の製造方法を提供する。
【解決手段】半導体基板１１上にゲート電極１２が形成される。ゲート電極１２の側面には、サイドウォール絶縁膜１４が形成される。ゲート電極１２およびサイドウォール絶縁膜１４をマスクとして、半導体基板１１に不純物領域１５が形成される。不純物領域１５の表面に、金属シリサイド層１６が形成される。金属シリサイド層１６が形成されると、サイドウォール絶縁膜１４底面のエッジをゲート電極１２側に後退させるエッチングが行われる。当該エッチングが行われた半導体基板１１上に、ライナー膜１７、および層間絶縁膜１８が形成された後、層間絶縁膜１８およびライナー膜１７にコンタクトホール１９が形成される。コンタクトホール１９に導電体を充填することで、導電体プラグ２０が形成される。
【選択図】図２

Description

本発明は、半導体装置の製造方法に関し、特に、不純物領域と上層配線とを金属シリサイド層を介して電気的に接続するコンタクト構造を備えた半導体装置の製造方法に関する。

近年の半導体集積回路装置（以下、半導体装置という。）の高集積化に伴い、隣接して形成されるゲート電極の間隔が小さくなっている。また、ゲート電極間隔の縮小に伴い、ゲート電極間の半導体基板表面に形成された不純物領域と上層配線とを電気的に接続するコンタクト構造の口径も小さくなっている。コンタクト構造の口径が小さくなると、半導体基板の不純物領域とコンタクトプラグとの接触面積は必然的に小さくなる。このような接触面積の減少は、コンタクト抵抗を増大させ、半導体装置を構成する半導体素子の高速動作を阻害する。このため、コンタクト抵抗の増大を抑制することが必須になっている。

図９は、このようなコンタクト構造を備える半導体装置の一例を示す断面図である。図９（ａ）では、半導体基板１１１上に、ゲート電極１１２が形成されている。ゲート電極１１２の両側には、サイドウォール絶縁膜１１４が形成されている。半導体基板１１１の表面部には、ゲート電極１１２およびサイドウォール絶縁膜１１４をマスクとしたイオン注入により不純物領域１１５が形成されている。不純物領域１１５の表面部には、金属シリサイド層１１６が形成されている。そして、ゲート電極１１２の間に層間絶縁膜１１８およびライナー膜１１７を貫通するコンタクトホール１１９が形成され、コンタクトホール１１９の内部が導電体プラグ１２０により充填されている。なお、ライナー膜１１７は、層間絶縁膜１１８にコンタクトホール１１９を形成する際のエッチング停止膜として機能する。

この種の半導体装置では、ゲート電極１１２がサイドウォール絶縁膜１１４を備えているため、ゲート電極１１２間に形成される導電体プラグ１２０が金属シリサイド層１１６と接触できる領域は、サイドウォール絶縁膜１１４の間に露出している領域に制限される。このため、導電体プラグ１２０と金属シリサイド層１１６との接触面積を大きく増大させることは容易ではない。加えて、このような状況下では、図９（ｂ）に示すように、コンタクトホール１１９の形成位置にアライメントずれが発生した場合、導電体プラグ１２０と金属シリサイド層１１６との接触面積は減少してしまう。このような接触面積の減少は、ゲート電極間にコンタクト構造を形成する場合に特に顕著に生じるが、ゲート電極の近傍にコンタクト構造を形成する場合には、単独のゲート電極であっても生じうる。

このような問題点を回避するため、狭いゲート電極間であっても導電体プラグと金属シリサイド層との接触面積を確保することを目的とした技術が提案されている。例えば、後掲の特許文献１には、ライナー膜を、半導体基板と略並行な面のみに堆積させる技術が開示されている。当該技術によれば、サイドウォール絶縁膜の側面にライナー膜が存在しない。すなわち、サイドウォール絶縁膜の側面にライナー膜が形成される場合に比べて、ライナー膜の膜厚分だけ、導電体プラグと金属シリサイド層との接触面積を大きくすることができることになる。
特開２０００−３２３４３０号公報

しかしながら、特許文献１に開示された技術では、ライナー膜を成膜する際に、半導体基板に対して垂直な方向にのみに膜形成が進行する異方性の高い成膜法を使用する必要がある。このため、ライナー膜形成に使用できる成膜装置がコリメーションスパッタ装置や遠距離スパッタ装置に限定されるという問題がある。また、このような成膜装置であっても、水平方向の成膜量をゼロにできる成膜条件のプロセスマージンは非常に狭い。したがって、成膜の再現性を維持するための成膜装置管理が非常に困難であるという問題があった。

本発明は、上記従来の問題点を鑑みて提案されたものであって、ゲート電極間隔が狭い場合でも、導電体プラグと金属シリサイド層との接触面積を容易に確保することができる半導体装置の製造方法を提供することを目的としている。

上記目的を達成するため、本発明は以下の技術的手段を採用している。まず、本発明は、半導体層上に形成された層間絶縁膜と、当該層間絶縁膜を貫通し、半導体層表面部の不純物領域に金属シリサイド層を介して電気的に接続される導電体プラグとを備えた半導体装置の製造方法を前提としている。そして、本発明に係る半導体装置の製造方法では、まず、半導体層上にゲート絶縁膜を介してゲート電極が形成される。当該ゲート電極の側面には、サイドウォール絶縁膜が形成される。次いで、ゲート電極およびサイドウォール絶縁膜をマスクとして、上記半導体層に不純物領域が形成される。当該不純物領域表面には、金属シリサイド層が形成される。金属シリサイド層が形成されると、上記サイドウォール絶縁膜底面のエッジを上記ゲート電極側に後退させるエッチングが行われる。当該エッチングが行われた半導体層上に、以降の工程で層間絶縁膜に貫通孔を形成する際のエッチングストッパとして機能するライナー膜が形成される。ライナー膜上には、層間絶縁膜が形成された後、層間絶縁膜およびライナー膜に貫通孔が形成される。そして、当該貫通孔に導電体を充填することで、導電体プラグが形成される。

上記構成において、サイドウォール絶縁膜底面のエッジの後退量は、上記金属シリサイド層形成工程において、サイドウォール絶縁膜下に進入して形成された金属シリサイド層の進入量に一致していることが好ましい。また、半導体層上に、Ｐ型不純物領域と、Ｎ型不純物領域とが形成される場合には、サイドウォール絶縁膜のエッジを後退させるエッチングは、金属シリサイド層が形成された不純物領域の導電型ごとに、導電型に応じた異なる後退量で行うことができる。

本発明によれば、導電体プラグと金属シリサイド層とが、接触できる領域を従来に比べて大きくすることができ、コンタクトホールを形成するためのリソグラフィ工程におけるアライメントマージンを拡大させることができる。このため、アライメントずれが発生した場合であっても、導電体プラグと金属シリサイド層との間に十分な接触面積を確保することができる。したがって、導電体プラグと金属シリサイド層との接触面積の減少を抑制することができ、コンタクト抵抗の増大を防止することができる。また、導電体プラグ底面がゲート電極間よりも大きな幅を有している場合には、金属シリサイド層と導電体プラグとの接触面積を増大させることができ、コンタクト抵抗を低減することができる。この結果、微細な半導体装置を製造歩留まり良く形成することも可能となる。

以下、本発明の実施形態を図面に基づいて詳細に説明する。以下では、本発明を、素子分離により区分された半導体基板上の領域に、２つのトランジスタが形成された半導体装置に適用した事例により、具体化している。各実施形態では、金属シリサイド層を介して不純物領域に電気的に接続されるコンタクトプラグが、各トランジスタのゲート電極の間に配置された共通のドレイン領域に接続されている。各トランジスタのソース領域にも同様のコンタクトが形成されるが、以下では、ソース領域に接続されるコンタクトの図示および説明を省略している。なお、以下の各図において、従来と同一の部位には同一の符号を付している。また、各図は概略図であり、縦横の寸法比率が厳密に反映された図ではない。

（第１の実施形態）
図１は、本発明の第１の実施形態における半導体装置の形成過程を示す工程断面図である。

まず、シリコン等からなる半導体基板１１に、ＳＴＩ法等により素子分離（図示せず）が形成される。次いで、半導体基板１１の表面に、シリコン酸化膜やシリコン酸窒化膜等からなるゲート絶縁膜１３がＲＴＰ（Rapid Thermal Process）等により数ｎｍ程度の膜厚で形成される。次に、半導体基板１１の上に、ＣＶＤ（Chemical Vapor Deposition）法等によりポリシリコン膜が１５０ｎｍ程度の膜厚で堆積される。当該ゲート絶縁膜１３およびポリシリコン膜に対して公知のリソグラフィ技術、エッチング技術を適用することにより、２つのゲート電極１２が形成される。ここでは、ゲート電極間隔Ｘは、２００ｎｍ程度になっている。なお、ゲート電極材料は、ポリシリコンに限定されるものではなく、シリコン化合物、タングステン、チタン、アルミニウム等の他の材料を採用することが可能である。

次いで、ゲート電極１２をマスクとして、半導体基板１１にヒ素等のＮ型不純物が、例えば２ｋｅＶ程度の注入エネルギー、５×１０¹⁴ｃｍ^-2程度のドーズ量でイオン注入される。これにより、図１（ａ）に示すようにエクステンション領域となる深さ１０ｎｍ程度の浅い低濃度不純物領域１が形成される。

続いて、半導体基板１１上に、６０ｎｍ程度の膜厚のシリコン酸化膜等からなる絶縁膜が堆積される。なお、絶縁膜は、シリコン窒化膜であってもよい。当該絶縁膜に対して異方性エッチングを行うことにより、図１（ｂ）に示すようにゲート電極１２の両側にサイドウォール絶縁膜１４が形成される。本実施形態では、サイドウォール絶縁膜１４底面の幅Ｙが６０ｎｍ程度となる。

次に、ゲート電極１２およびサイドウォール絶縁膜１４をマスクとして、ヒ素等のＮ型不純物が、例えば２０ｋｅＶの注入エネルギー、５×１０¹⁵ｃｍ^-2程度のドーズ量でイオン注入される。これにより、図１（ｂ）に示すように、ソース領域およびドレイン領域として機能する、深さ６０ｎｍ程度の深い高濃度不純物領域１５が形成される。

この後、周知のサリサイドプロセスによって、図１（ｃ）に示すように、高濃度不純物領域１５の表面とゲート電極１２との上面に、ニッケルシリサイド等の金属シリサイド層１６が２５ｎｍ程度の膜厚で形成される。このとき、高濃度不純物領域１５に形成される金属シリサイド層１６は、シリサイド化反応が横方向にも進行するため、サイドウォール絶縁膜１４の下に進入する状態で形成される。本実施形態の場合、サイドウォール絶縁膜１４底面のエッジから１５ｎｍ程度の位置まで金属シリサイド層１６が進入して形成される。

さて、本実施形態では、金属シリサイド層１６が形成された後、サイドウォール絶縁膜１４に対してエッチングを行い、サイドウォール絶縁膜１４底面のエッジをゲート電極１２側に後退させる。当該エッチングは、例えば、上述のサイドウォール絶縁膜１４を形成する際の異方性ドライエッチングと同一の条件で行うことができる。当該エッチングにより、図２（ａ）に示すように、サイドウォール絶縁膜１４に被覆されていた金属シリサイド層１６が露出する。なお、エッチング量は、エッチング時間を調整することにより、エッチング後のサイドウォール絶縁膜１４底面の幅Ｚが４０ｎｍ程度になる状態に設定している。

次に、半導体基板１１上に、後述のコンタクトホール形成工程において、エッチング停止膜として機能するライナー膜１７が形成される。ここでは、ライナー膜１７として、膜厚が３０ｎｍ程度のシリコン窒化膜をＣＶＤ法により堆積している。なお、ライナー１７はエッチングストッパとして機能可能であれば良く、炭化シリコン膜等の他の材料膜で構成することもできる。

ライナー膜１７上には、ＢＰＳＧ（Boro-Phospho Silicate Glass）膜等のシリコン酸化膜からなる層間絶縁膜１８がＣＶＤ法等により５００ｎｍ程度の膜厚で形成される。なお、層間絶縁膜１８の上面は、ＣＭＰ法やエッチバック法等により平坦化されている。また、層間絶縁膜１８上にフォトレジストが塗布された後、フォトリソグラフィが行われ、コンタクトホール形成位置に開口を有するレジストパターン（図示せず）が形成される。本実施形態では、レジストパターンの開口径を１００ｎｍとしている。

続いて、上記レジストパターンをマスクとした異方性エッチングにより、図２（ｂ）に示すように、層間絶縁膜１８にコンタクトホール１９（貫通孔）が形成される。当該エッチングは、ライナー膜１７に対して層間絶縁膜１８を選択的にエッチング可能な条件で実施される。したがって、当該エッチングは、コンタクトホール１９の底部１９ａにライナー膜１７が露出した状態で停止する。なお、当該エッチングは、例えば、２周波平行平板型ＲＩＥ（Reactive Ion Etching）装置にＣ₅Ｆ₈ガス、酸素ガス、およびアルゴンガスを導入することで行うことができる。

続いて、図２（ｃ）に示すように、コンタクトホール底部１９ａに露出したライナー膜１７が異方性エッチングにより除去される。なお、当該エッチングは、例えば、２周波平行平板型ＲＩＥ装置に、ＣＨＦ₃ガス、酸素ガス、およびアルゴンガスを導入することで行うことができる。

上記レジストパターンを除去した後、周知の技術により、コンタクトホール１９の内部に、窒化チタン膜とタングステン膜との積層膜等からなる導電体が充填された後、層間絶縁膜１８上の不要な導電体がＣＭＰ法により除去される。これにより、図３（ａ）に示すように、コンタクトプラグ２０が形成される。そして、当該コンタクトプラグ２０上には、図３（ｂ）に示すように上層配線２１等が形成される。なお、上層配線２１が形成された半導体基板１１上には、必要に応じて他の配線層等の上部構造が形成され、半導体装置の形成が完了する。

図４は、コンタクトホール１９を形成するリソグラフィ工程において、アライメントずれが発生した場合の、アライメントずれ量とコンタクト抵抗との関係を示す図である。図４（ａ）は、本実施形態の場合を示しており、図４（ｂ）は、金属シリサイド層１６形成後に、サイドウォール絶縁膜１４のエッチングを行わずにライナー膜１７を形成した場合を示している。図４において、横軸がアライメントずれ量に対応し、縦軸がコンタクト抵抗に対応する。また、コンタクトホール底面１９ａの径は８０ｎｍである。アライメントずれ量は、コンタクトホール１９の中心と、両ゲート電極１２間の中間線との間の距離である。したがって、コンタクトホール１９の中心が、ゲート電極１２間の中間線上に位置する場合が、アライメントずれ量ゼロである。

図４（ａ）に示すように、本実施形態では、５０ｎｍ以上のアライメントずれが発生すると、コンタクト抵抗が急激に上昇し、コンタクト不良が発生していることが理解できる。これに対し、金属シリサイド層１６形成後にサイドウォール絶縁膜１４のエッチングを実施しない場合は、３０ｎｍ以上のアライメントずれが発生するとコンタクト抵抗が急激に上昇し、コンタクト不良が発生している。すなわち、本実施形態によれば、アライメントずれに対するマージンを２０ｎｍ増大させることができる。

上述のように、本実施形態によれば、ゲート電極間、およびゲート電極近傍における、金属シリサイド層の露出面積を増大させることができる。このため、コンタクトホールを形成する際のアライメントマージンを増大させることができ、アライメントずれが発生した場合であっても、金属シリサイド層と導電体プラグとの接触面積を確保することができる。また、導電体プラグ底面がゲート電極間よりも大きな幅を有している場合には、金属シリサイド層と導電体プラグとの接触面積を増大させることができ、コンタクト抵抗を低減することができる。したがって、微細な半導体装置を製造歩留まり良く形成することが可能となる。

（第２の実施形態）
第１の実施形態では、サイドウォール絶縁膜のエッジを後退させることにより、サイドウォール絶縁膜下に形成されている金属シリサイド層を露出させる際に、金属シリサイド層が形成されていない半導体基板の表面も同時に露出させた。この場合、コンタクトホールを形成するリソグラフィ工程におけるアライメントずれにより、導電体プラグの底面が金属シリサイド層が形成されていない半導体基板の表面に直接接触する状態で形成される可能性がある。当該状態において、上述の低濃度不純物領域が導電体プラグの近傍に位置していると、低濃度不純物領域の底部のＰＮ接合を介して流れる接合リークが増大する可能性がある。また、当該状況下では、露出した半導体基板の表面は、サイドウォール絶縁膜のエッチングやコンタクトホールを形成するエッチングの際に使用されるプラズマに直接曝されることになるため、ダメージや削れが発生する可能性もある。半導体基板に過大はダメージが付与されると、半導体素子の電気特性は劣化し、半導体基板に削れが発生すると、接合リーク電流の更なる増大を招くことになる。そこで、第２の実施形態では、本発明のより好ましい実施形態について説明する。

図５は、本発明の第２の実施形態における半導体装置の形成過程を示す工程断面図である。本実施形態では、まず、図１（ａ）〜図１（ｃ）に示した工程と同一の工程が実施される。すなわち、半導体基板１１上に、ゲート絶縁膜１３を介してゲート電極１２が形成され、ゲート電極１２の両側に位置する半導体基板１１に低濃度不純物領域１が形成される（図１（ａ）参照）。ゲート電極１２の両側にはサイドウォール絶縁膜１４が形成され、ゲート電極１２およびサイドウォール絶縁膜１４をマスクとして、半導体基板１１に高濃度不純物領域１５が形成される（図１（ｂ）参照）。ゲート電極１２上面および高濃度不純物領域１５上面には、サリサイドプロセスにより、金属シリサイド層１６が形成される（図１（ｃ）参照）。

さて、本実施形態においても、第１の実施形態と同様に、サイドウォール絶縁膜１４底面のエッジを後退させるエッチングが実施される。特に、本実施形態では、当該エッチングのエッチング量を、サイドウォール絶縁膜１４底面のエッジを、金属シリサイド膜１６の端まで後退させる量に設定する。図５の例では、金属シリサイド層１６が、サイドウォール絶縁膜１４の下方に１５ｎｍ程度進入しているため、サイドウォール絶縁膜１４底面のエッジが、１５ｎｍゲート電極１２側に後退する条件で、サイドウォール絶縁膜１４のエッチングを行う。この結果、図５（ａ）に示すように、ゲート電極１２の間には、サイドウォール絶縁膜１４に被覆されていた金属シリサイド層１６のみが露出する。すなわち、本実施形態では、第１の実施形態と異なり、金属シリサイド層１が形成されていない半導体基板１１の表面は、サイドウォール絶縁膜１４に被覆されたままである。このため、半導体基板１１にダメージは付与されない。

次いで、シリコン窒化膜等からなるライナー層１７がＣＶＤ法により３０ｎｍ程度の膜厚で形成される。当該ライナー膜１７上には、第１の実施形態と同様に、ＢＰＳＧ膜等のシリコン酸化膜からなる膜厚が５００ｎｍ程度の層間絶縁膜１８がＣＶＤ法等により形成され、ＣＭＰ法やエッチバック法等によりその表面が平坦化される。層間絶縁膜１８上には、リソグラフィ技術により、コンタクトホール形成位置に開口を有するレジストパターン（図示せず）が形成される。

続いて、上記レジストパターンをマスクとした異方性エッチングにより、図５（ｂ）に示すように、層間絶縁膜１８を貫通するコンタクトホール１９が形成される。当該エッチングは、ライナー膜１７に対して層間絶縁膜１８を選択的にエッチング可能な条件で実施される。したがって、コンタクトホール１９の底部１９ａにライナー膜１７が露出した状態で当該エッチングは停止する。この後、図５（ｃ）に示すように、コンタクトホール底部１９ａに露出したライナー膜１７が異方性エッチングにより除去される。なお、これらのエッチングは、例えば、上記第１の実施形態において例示した条件で実施することができる。

上述のように、本実施形態では、ゲート電極１２の近傍では、金属シリサイド層１６が形成されていない領域は、サイドウォール絶縁膜１４に被覆されている。このため、コンタクトホール１９を形成するためのリソグラフィ工程においてアライメントずれが発生した場合であっても、コンタクトホール底部１９ａに、金属シリサイド層１６が形成されていない領域は露出しない。このため、コンタクトホール１９底部のライナー膜１７をエッチング除去する際に半導体基板１１がエッチングされることがない。

なお、図示を省略しているが、コンタクトホール１９の内部には、この後、第１の実施形態と同様に窒化チタン膜およびタングステン膜の積層膜等からなる導電体が充填された後、層間絶縁膜１８上の不要な導電体がＣＭＰ法により除去されコンタクトプラグが形成される。さらに、当該導電体上に上層配線が形成されるとともに、上層配線が形成された半導体基板１上に、必要に応じて他の配線層等の上部構造が形成され、半導体装置の形成が完了する。

以上説明したように、本実施形態によれば、金属シリサイド層形成後のサイドウォール絶縁膜をエッチングする際に、サイドウォール絶縁膜の下に形成された金属シリサイド層のみを露出させている。このため、サイドウォール絶縁膜のエッチングやコンタクトホールを形成するエッチングの際に、金属シリサイド層が形成されていない半導体基板にダメージや削れが発生しない。したがって、本実施形態によれば、第１の実施形態において説明した効果に加えて、半導体素子の電気特性の低下が抑制されるという効果を得ることができる。

（第３の実施形態）
ところで、半導体装置が形成される半導体基板上には、Ｎチャネル型の半導体素子とＰチャネル型の半導体素子が混載されることが多い。このような半導体装置では、金属シリサイド層は、Ｎ型不純物領域、Ｐ型不純物領域にそれぞれ形成される。そこで、本実施形態では、Ｎチャネル型の半導体素子とＰチャネル半導体素子とを備える半導体装置の形成に好適な事例について説明する。

図６〜図８は、本発明の第３の実施形態における半導体装置の形成過程を示す断面図である。なお、図６（ａ）、図７（ａ）、図８（ａ）は、Ｎチャネル型の半導体素子の形成過程を示しており、図６（ｂ）、図７（ｂ）、図８（ｂ）は、同一基板上に形成されたＰチャンネル型の半導体素子の形成過程を示している。また、図示を省略しているが、Ｎチャネル型半導体素子は半導体基板１１表面部のＰ型半導体領域（例えば、Ｐウェル）内に形成され、Ｐチャネル型半導体素子は半導体基板１１表面部のＮ型半導体領域（例えば、Ｎウェル）内に形成される。

本実施形態では、まず、図１（ａ）および図１（ｂ）に示した工程と同一の工程が実施される。すなわち、半導体基板１１上に、ゲート絶縁膜１３を介してゲート電極１２が形成され、ゲート電極１２の両側に位置する半導体基板１１に低濃度不純物領域が形成される（図１（ａ）参照）。このとき、Ｎチャネル型の半導体素子に対しては、ヒ素等のＮ型不純物を導入することによりＮ型低濃度不純物領域１ｎが形成される。また、Ｐチャネル型の半導体素子に対しては、ボロン等のＰ型不純物を導入することにより、Ｐ型低濃度不純物領域１ｐが形成される。

次いで、ゲート電極１２の両側にはサイドウォール絶縁膜１４が形成され、ゲート電極１２およびサイドウォール絶縁膜１４をマスクとして、半導体基板１１に高濃度不純物領域が形成される（図１（ｂ）参照）。このとき、Ｎチャネル型の半導体素子に対しては、ヒ素等のＮ型不純物を導入することによりＮ型高濃度不純物領域１５ｎが形成される。また、Ｐチャネル型の半導体素子に対しては、ボロン等のＰ型不純物を導入することにより、Ｐ型高濃度不純物領域１５ｐが形成される。なお、低濃度不純物領域１ｎ、１ｐ、および高濃度不純物領域１５ｎ、１５ｐを形成する場合、一方の導電型の不純物領域を形成する際には、他方の導電型の不純物領域を備える半導体素子の形成領域はレジスト膜等により被覆されている。

この後、サリサイドプロセスによって、図６（ａ）および図６（ｂ）に示すように、高濃度不純物領域１５ｎ、１５ｐの表面とゲート電極１２との上面に、ニッケルシリサイド等の金属シリサイド層が２５ｎｍ程度の膜厚で形成される。このとき、金属シリサイド層は、シリサイド化反応が横方向にも進行するため、サイドウォール絶縁膜１４の下方に進入した状態で形成される。この場合、金属シリサイド層が形成される高濃度不純物領域１５ｎ、１５ｐの導電型がＮ型であるかＰ型であるかによって横方向への金属シリサイド層の形成量に差異が生じる。図６では、Ｎ型高濃度不純物領域１５ｎにおける金属シリサイド層１６ｎの進入量をＡ、Ｐ型高濃度不純物領域１５ｐにおける金属シリサイド層１６ｐの進入量をＢとしている。

このような金属シリサイド層の進入量の差異は、注入イオン種の差異に起因して発生すると推測される。上述のように、Ｎ型不純物としてヒ素、Ｐ型不純物としてボロンを半導体基板１１に注入した場合、ヒ素の注入領域とボロンの注入領域とでは、注入イオンの質量が異なるため、基板結晶構造の破壊の程度が異なる。ボロンは質量が小さいため、基板結晶構造の破壊の程度が小さい。このため、ボロンをイオン注入することにより形成されたＰ型高濃度不純物領域１５ｐでは、金属シリサイド層は、半導体基板１１の結晶構造（例えば、結晶面（１１１）面）に沿って、深さ方向に成長しやすい。これに対し、ヒ素は質量が大きいため、基板結晶構造の破壊の程度が大きい。このため、ヒ素をイオン注入することにより形成されたＮ型高濃度不純物領域１５ｎでは、金属シリサイド層は、半導体基板の結晶構造に関係なく等方的に成長しやすい。

本実施形態の場合、金属シリサイド層１６ｎの進入量Ａ＝１５ｎｍとなり、金属シリサイド層１６ｐの進入量Ｂ＝５ｎｍである。なお、ゲート電極１２の表面に形成される金属シリサイド層は、上述の各実施形態の金属シリサイド層１６と同一であるので、金属シリサイド１６と記述している。

次に、サイドウォール絶縁膜１４底面のエッジをゲート電極１２側に後退させるエッチングが行われる。本実施形態では、当該エッチングは、サイドウォール絶縁膜１４の下に形成された金属シリサイド層１６ｎ、１６ｐのみを露出させるため、金属シリサイド層が形成された不純物領域の導電型ごとに行われる。例えば、まず、図６（ｂ）に示すＰチャネル型半導体素子を被覆する図示しないレジストマスクが形成される。当該状態で、図６（ａ）に示すＮチャネル型半導体素子のサイドウォール絶縁膜１４に対して底部のエッジを進入量Ａだけゲート電極１２側に後退させる全面エッチングを行う。これにより、図７（ａ）に示すように、サイドウォール絶縁膜１４底部のエッジが後退し、金属シリサイド層１６ｎのみが露出される。次いで、Ｐチャネル型半導体素子を被覆していたレジストマスクが除去された後、図６（ａ）に示すＮチャネル型半導体素子を被覆する図示しないレジストマスクが形成される。当該状態で、図６（ｂ）に示すＰチャネル型半導体素子のサイドウォール絶縁膜１４に対して底部のエッジを進入量Ｂだけゲート電極１２側に後退させる全面エッチングを行う。これにより、図７（ｂ）に示すように、サイドウォール絶縁膜１４底部のエッジが後退し、金属シリサイド層１６ｐのみが露出される。この後、Ｎチャネル型半導体素子を被覆していたレジストマスクが除去される。なお、Ｎチャネル型半導体素子のサイドウォール絶縁膜およびＮチャネル型半導体素子のサイドウォール絶縁膜をエッチングする順序は特に限定されない。

続いて、シリコン窒化膜等からなるライナー層１７がＣＶＤ法により３０ｎｍ程度の膜厚で形成される。当該ライナー膜１７上には、第１の実施形態と同様に、ＢＰＳＧ膜等のシリコン酸化膜からなる膜厚が５００ｎｍ程度の層間絶縁膜１８がＣＶＤ法等により形成され、ＣＭＰ法やエッチバック法等によりその表面が平坦化される。層間絶縁膜１８上には、リソグラフィ技術により、コンタクトホール形成位置に開口を有するレジストパターンが形成される。その後、上記レジストパターンをマスクとした異方性エッチングにより、層間絶縁膜１８を貫通するコンタクトホール１９が形成される。当該エッチングは、ライナー膜１７に対して層間絶縁膜１８を選択的にエッチング可能な条件で実施され、コンタクトホール１９の底部１９ａにライナー膜１７が露出した状態で当該エッチングが停止される。この後、図８（ａ）および図８（ｂ）に示すように、コンタクトホール底部１９ａに露出したライナー膜１７が異方性エッチングにより除去される。なお、これらのエッチングは、例えば、上記第１の実施形態において例示した条件で実施することができる。

本実施形態によれば、図８に示すように、ゲート電極１２の近傍では、Ｎチャネル型半導体素子およびＰチャネル型半導体素子のいずれにおいても金属シリサイド層が形成されていない領域が、サイドウォール絶縁膜１４に被覆されている。このため、コンタクトホール１９を形成するためのリソグラフィ工程において、アライメントずれが発生した場合であっても、コンタクトホール底部１９ａに、金属シリサイド層が形成されていない半導体基板１１の表面は露出しない。したがって、コンタクトホール１９底部のライナー膜１７をエッチング除去する際に半導体基板１１がエッチングされることが防止される。

なお、図示を省略しているが、コンタクトホール１９の内部には、この後、第１の実施形態と同様に窒化チタン膜およびタングステン膜の積層膜等からなる導電体が充填された後、層間絶縁膜１８上の不要な導電体がＣＭＰ法により除去されコンタクトプラグが形成される。さらに、当該導電体上に上層配線が形成されるとともに、上層配線が形成された半導体基板１上に、必要に応じて他の配線層等の上部構造が形成され、半導体装置の形成が完了する。

以上説明したように、本実施形態によれば、Ｎチャネル型半導体素子とＰチャネル型半導体素子とのいずれにおいても、金属シリサイド層形成後のサイドウォール絶縁膜をエッチングする際に、金属シリサイド層のみが露出されている。このため、サイドウォール絶縁膜のエッチングやコンタクトホールを形成するエッチングの際に、金属シリサイド層が形成されていない半導体基板にダメージや削れが発生しない。したがって、本実施形態によれば、Ｎチャネル型半導体素子とＰチャネル型半導体素子とが混載された半導体装置を形成する際に、第１の実施形態において説明した効果に加えて、半導体素子の電気特性の低下が抑制されるという効果を得ることができる。

なお、本発明は、以上で説明した各実施形態に限定されるものではなく、本発明の効果を奏する範囲において、種々の変形および応用が可能である。例えば、上記各実施形態では、特に好適な事例として、ゲート電極間にコンタクト構造を形成する事例について説明したが、ゲート電極の近傍にコンタクト構造を形成する場合でも、同様の効果が得られることは勿論である。また、各実施形態で説明した、半導体装置を構成する各部の材質も、任意に選択可能である。さらに、各実施形態で説明した、成膜およびエッチング等の各プロセスは、他の等価なプロセスに置換することが可能である。

本発明は、導電体プラグと金属シリサイド層との接触面積を確保することができるという効果を有し、半導体装置の製造方法として有用である。

本発明の第１の実施形態に係る半導体装置の形成過程を示す工程断面図 本発明の第１の実施形態に係る半導体装置の形成過程を示す工程断面図 本発明の第１の実施形態に係る半導体装置の形成過程を示す工程断面図 コンタクト抵抗のアライメントずれ量依存性を示す図 本発明の第２の実施形態に係る半導体装置の形成過程を示す工程断面図 本発明の第３の実施形態に係る半導体装置の形成過程を示す断面図 本発明の第３の実施形態に係る半導体装置の形成過程を示す断面図 本発明の第３の実施形態に係る半導体装置の形成過程を示す断面図 従来の半導体装置の構造を示す断面図

符号の説明

１１ 半導体基板（半導体層）
１２ ゲート電極
１３ ゲート絶縁膜
１４ サイドウォール絶縁膜
１５、１５ｎ、１５ｐ 高濃度不純物領域（不純物領域）
１６、１６ｎ、１６ｐ 金属シリサイド層
１７ ライナー膜
１８ 層間絶縁膜
１９ コンタクトホール（貫通孔）
２０ 導電体プラグ

Claims (3)

1. 半導体層上に形成された層間絶縁膜と、前記層間絶縁膜を貫通し、前記半導体層表面部の不純物領域に金属シリサイド層を介して電気的に接続される導電体プラグとを備えた半導体装置の製造方法において、
   半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、
   前記ゲート電極の側面にサイドウォール絶縁膜を形成する工程と、
   前記ゲート電極および前記サイドウォール絶縁膜をマスクとして、前記半導体層に不純物領域を形成する工程と、
   前記不純物領域表面に金属シリサイド層を形成する工程と、
   前記サイドウォール絶縁膜をエッチングし、当該サイドウォール絶縁膜底面のエッジを前記ゲート電極側に後退させる工程と、
   前記サイドウォール絶縁膜のエッチングが行われた前記半導体層上に、層間絶縁膜に貫通孔を形成する際のエッチング停止膜として機能するライナー膜を形成する工程と、
   前記ライナー膜上に層間絶縁膜を形成する工程と、
   前記層間絶縁膜および前記ライナー膜に貫通孔を形成する工程と、
   前記貫通孔内に導電体プラグを形成する工程と、
   を有することを特徴とする半導体装置の製造方法。
2. 前記サイドウォール絶縁膜底面のエッジの後退量が、前記金属シリサイド層形成工程において、前記サイドウォール絶縁膜下に進入して形成された金属シリサイド層の進入量である請求項１記載の半導体装置の製造方法。
3. 前記サイドウォール絶縁膜のエッジを後退させるエッチングが、前記金属シリサイド層が形成された不純物領域の導電型ごとに、前記導電型に応じた異なる後退量で行われる請求項１または２記載の半導体装置の製造方法。

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