KR100533394B1 - 트랜지스터 제조 방법 - Google Patents

트랜지스터 제조 방법 Download PDF

Info

Publication number
KR100533394B1
KR100533394B1 KR10-2004-0001286A KR20040001286A KR100533394B1 KR 100533394 B1 KR100533394 B1 KR 100533394B1 KR 20040001286 A KR20040001286 A KR 20040001286A KR 100533394 B1 KR100533394 B1 KR 100533394B1
Authority
KR
South Korea
Prior art keywords
gate
oxide film
region
cell
depositing
Prior art date
Application number
KR10-2004-0001286A
Other languages
English (en)
Other versions
KR20050073099A (ko
Inventor
김희상
Original Assignee
매그나칩 반도체 유한회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 매그나칩 반도체 유한회사 filed Critical 매그나칩 반도체 유한회사
Priority to KR10-2004-0001286A priority Critical patent/KR100533394B1/ko
Publication of KR20050073099A publication Critical patent/KR20050073099A/ko
Application granted granted Critical
Publication of KR100533394B1 publication Critical patent/KR100533394B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02458—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02469—Group 12/16 materials
    • H01L21/02472—Oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76825—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by exposing the layer to particle radiation, e.g. ion implantation, irradiation with UV light or electrons etc.
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate

Abstract

본 발명은 필드 산화막에 의해 셀 및 페리 영역이 분리된 실리콘 기판에 제 1 게이트 산화막 및 제 2 게이트 전극 물질을 증착한 후 식각 공정으로 제 1 게이트를 형성하는 단계와; 상기 게이트가 매립되도록 산화막을 증착하는 단계와; 상기 페리 영역과 필드 산화막 상의 제 1 게이트가 블로킹 되도록 포토레지스트 패턴을 형성하는 단계와; 상기 셀 영역의 제 1 게이트 상부가 노출되도록 에치백 한 후 상기 포토레지스트 패턴을 제거하는 단계와; 상기 산화막을 블로킹 막으로 셀 영역의 제 1 게이트를 제거하는 단계와; 상기 제 1 게이트가 제거된 부분을 소정 깊이 리세스시킨 후 채널 이온 주입을 실시하는 단계와; 상기 리세스된 영역에 제 2 게이트 산화막과 제 2 게이트 물질을 증착하고 에치백 하는 단계와; 상기 산화막을 제거하는 단계를 포함하여 구성된다.
상기와 같이 구성되는 본 발명의 MOS 트랜지스터 제조 방법은, 셀 영역의 게이트를 제거하고 채널 영역을 소정 깊이 리세스 시켜 채널 이온 주입을 하고 셀 게이트를 재형성함으로써, 게이트와 채널을 완벽하게 오버랩 시켜 소자의 라프레시 특성을 향상시킬 수 있다.

Description

트랜지스터 제조 방법{Method for manufacturing Transistor}
본 발명은 트랜지스터 제조 방법에 관한 것으로, 보다 상세하게는 실리콘 기판을 소정 깊이 리세스 시켜 게이트와 채널을 형성하는 RCAT(Recess-Channel-Array Transistor)에 있어서 게이트와 채널의 오버랩 특성을 향상시키기 위한 트랜지스터 제조 방법에 관한 것이다.
최근, 소자의 집적도 증가에 따라 실리콘 기판을 일부 리세스 시켜 리세스된 영역에 게이트를 형성하고 게이트의 양측 실리콘 기판에 채널을 형성하는 ECAT(Recess-Channel-Array Transistor} 기술이 적용되어 리프레시 타임을 향상시킬 수 있게되었다. 그런데, 이러한 RCAT 구조를 이용할 경우 게이트와 채널이 오버랩되는 문제점이 발생하게 된다.
이러한 종래 기술에 의한 RCAT 구조 트랜지스터 제조 방법의 문제점을 하기 도면을 참조하여 설명하도록 한다.
도1a 내지 도1c는 종래 기술에 의한 트랜지스터 제조 방법을 나타낸 개략적인 공정 순서도이다.
우선, 도1a에 도시된 바와 같이 실리콘 기판(100)에 통상의 소자 분리 공정으로 필드 산화막(102)을 형성하여 셀 영역과 페리 영역은 구분한다. 그리고 나서, 소정의 포토레지스트 패턴(PR)을 형성하여 셀 영역의 실리콘 기판의 채널 예정 영역에 소정 깊이의 트렌치(104)를 형성한다.
이어서, 도1b에 도시된 바와 같이 게이트 산화막(106)을 형성하고, 그 상부에 게이트 폴리실리콘(106), 텅스텐 실리사이드(108) 및 하드 마스크용 질화막(110)을 차례로 형성한다. 그런 다음, 게이트 패턴을 위한 포토레지스트 패턴(PR)을 형성한다.
이후, 상기 하드 마스크용 질화막(110)을 식각한 후에 하드 마스크용 질화막을 마스크로 이용하여 게이트 식각 공정을 진행하는 RCAT(Recess-Channel-Array Transistor) 기술을 실시한다.
이와 같은 종래 기술에 의한 트랜지스터 제조 방법에 따르면, 게이트 식각 공정시에 사진 식각 상의 문제로 인하여 상기 채널 부분과 게이트간의 오버랩되지 않고 오정렬 되어 패턴의 정확도가 떨어지는 문제점이 발생하게 된다.
상기와 같은 문제점을 해결하기 위한 본 발명은 셀 영역의 게이트를 제거하고 실리콘 기판의 채널 영역을 리세스시킨 다음, 채널 이온 주입을 실시하고 리세스된 영역에 게이트 물질을 증착한 후 에치백으로 셀 게이트를 재형성함으로써, 게이트와 채널의 오버랩되도록 하는 트랜지스터 제조 방법을 제공하기 위한 것이다.
상기와 같은 목적을 실현하기 위한 본 발명은 필드 산화막에 의해 셀 및 페리 영역이 분리된 실리콘 기판에 제 1 게이트 산화막 및 제 2 게이트 전극 물질을 증착한 후 식각 공정으로 제 1 게이트를 형성하는 단계와; 상기 게이트가 매립되도록 산화막을 증착하는 단계와; 상기 페리 영역과 필드 산화막 상의 제 1 게이트가 블로킹 되도록 포토레지스트 패턴을 형성하는 단계와; 상기 셀 영역의 제 1 게이트 상부가 노출되도록 에치백 한 후 상기 포토레지스트 패턴을 제거하는 단계와; 상기 산화막을 블로킹 막으로 셀 영역의 제 1 게이트를 제거하는 단계와; 상기 제 1 게이트가 제거된 부분을 소정 깊이 리세스시킨 후 채널 이온 주입을 실시하는 단계와; 상기 리세스된 영역에 제 2 게이트 산화막과 제 2 게이트 물질을 증착하고 에치백 하는 단계와; 상기 산화막을 제거하는 단계를 포함하는 것을 특징으로 하는 트랜지스터 제조 방법에 관한 것이다.
상기 본 발명에 의한 트랜지스터 제조 방법에서는, 상기 산화막 증착 이전에 질화막을 증착함으로써, 상기 산화막 제거 시에 필드 산화막을 보호할 수 있다.
또한, 상기 제 1 산화막과 제 2 산화막을 그 두께를 달리 함으로써 추가의 공정 없이 듀얼 게이트 산화막 구조를 형성할 수 있다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다.
도2a 내지 도2i는 본 발명에 의한 트랜지스터 제조 방법을 나타낸 순차적인 공정 단면도이다.
우선, 도2a에 도시된 바와 같이 실리콘 기판(200)에 통상의 공정으로 필드 산화막(202)을 형성하여 페리 영역과 셀 영역을 분리한 후에 실리콘 기판(200) 상에 게이트 산화막(204)을 형성한다. 그리고, 그 상부에 게이트 폴리실리콘(206), 텅스텐 실리사이드(208)를 형성한 후에 하드 마스크용 질화막(210)을 이용한 식각 공정을 진행하여 게이트를 패터닝 한다.
이어서, 도2b에 도시된 바와 같이 하부의 필드 산화막(202) 보호막으로 질화막(212)을 증착한 후 결과물 전면에 산화막(214)을 증착하여 게이트 사이를 매립한다.
그런 다음, 도2c에 도시된 바와 같이 포토레지스트(216)를 증착한 후 페리 영역과 필드 산화막(202) 상부의 게이트가 블로킹 되도록 사진 공정을 진행한 후에 도2d에 도시된 바와 같이 셀 영역의 게이트 하드 마스크(210)가 노출되도록 에치백 공정을 진행한 후에 셀 영역의 게이트 사이 산화막을 식각 마스크로 이용하여 셀 영역의 게이트를 제거한다.
이어서, 도2e에 도시된 바와 같이 상기 산화막(214)을 식각 마스크로 이용하여 채널 형성 예정 영역의 실리콘 기판을 소정 깊이로 식각하여 트렌치(218)을 형성하고 상기 포토레지스트 패턴(216)을 제거한다.
그리고 나서, 도2f에 도시된 바와 같이 상기 트렌치(218)에 채널 이온 주입 공정을 진행하고, 트렌치에 셀 게이트 산화막(220) 및 셀 게이트 폴리실리콘(222)을 형성한 후에 에치백 공정을 진행한다. 이때, 상기 트렌치 내부에 형성된 게이트 산화막의 두께가 페리 영역의 게이트 산화막과 다른 두께로 형성이 가능하여 자연스럽게 듀얼 게이트 산화막을 형성할 수 있게 된다.
그런 다음, 도2g에 도시된 바와 같이 셀 게이트 텅스텐 실리사이드(224) 및 셀 게이트 하드 마스크용 질화막(226)을 증착하고 에치백 공정을 진행하고, 도2h에 도시된 바와 같이 상기 산화막(214)을 습식 식각 공정을 제거한다. 이때, 상기 습식 식각 공정시 상기 필드 산화막(202)은 질화막(210)에 의해 보호되어 있어 식각되지 않는다.
이후, 도2i에 도시된 바와 같이 질화막(210)을 제거하면 게이트와 채널 간에 오버랩 발생하지 않는 RACT 구조를 형성할 수 있다.
상기한 바와 같이 본 발명은 셀 영역의 채널 예정 영역의 게이트를 제거하고 실리콘 기판을 리세스한 후에 채널 이온 주입을 실시하고 셀 게이트를 재형성함으로써, 채널과 게이트가 완벽하게 오버랩 되도록 할 수 있어 정렬의 정확도가 향상되는 이점이 있다.
또한, 리세스된 셀 영역의 실리콘 기판에 셀 게이트 산화막을 재형성함으로써 페리 영역의 게이트 산화막과 두께를 달리할 수 있어 듀얼 게이트 산화막 구조를 형성할 수 있는 이점이 있다.
도1a 내지 도1c는 종래 기술에 의한 트랜지스터 제조 방법을 나타낸 개략적인 공정 순서도이다.
도2a 내지 도2i는 본 발명에 의한 트랜지스터 제조 방법을 나타낸 순차적인 공정 단면도이다.
- 도면의 주요부분에 대한 부호의 설명 -
200 : 실리콘 기판 202 : 필드 산화막
204 : 제 1 게이트 산화막 206 : 폴리실리콘
208 : 텅스텐 실리사이드 210 : 하드 마스크
212 : 질화막 214 : 산화막
218 : 트렌치 220 : 셀 게이트 산화막
222 : 셀 게이트 폴리실리콘

Claims (3)

  1. 필드 산화막에 의해 셀 및 페리 영역이 분리된 실리콘 기판에 제 1 게이트 산화막 및 제 2 게이트 전극 물질을 증착한 후 식각 공정으로 제 1 게이트를 형성하는 단계와;
    상기 게이트가 매립되도록 산화막을 증착하는 단계와;
    상기 페리 영역과 필드 산화막 상의 제 1 게이트가 블로킹 되도록 포토레지스트 패턴을 형성하는 단계와;
    상기 셀 영역의 제 1 게이트 상부가 노출되도록 에치백 한 후 상기 포토레지스트 패턴을 제거하는 단계와;
    상기 산화막을 블로킹 막으로 셀 영역의 제 1 게이트를 제거하는 단계와;
    상기 제 1 게이트가 제거된 부분을 소정 깊이 리세스시킨 후 채널 이온 주입을 실시하는 단계와;
    상기 리세스된 영역에 제 2 게이트 산화막과 제 2 게이트 물질을 증착하고 에치백 하는 단계와;
    상기 산화막을 제거하는 단계를
    포함하는 것을 특징으로 하는 트랜지스터 제조 방법.
  2. 제 1항에 있어서, 상기 산화막 제거 시에 필드 산화막을 보호하도록 하기 위해 상기 산화막 증착 이전에 질화막을 증착하는 것을 특징으로 하는 트랜지스터 제조 방법.
  3. 제 1항에 있어서, 상기 제 1 산화막과 제 2 산화막을 그 두께를 달리 하는 것을 특징으로 하는 트랜지스터 제조 방법.
KR10-2004-0001286A 2004-01-08 2004-01-08 트랜지스터 제조 방법 KR100533394B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-2004-0001286A KR100533394B1 (ko) 2004-01-08 2004-01-08 트랜지스터 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2004-0001286A KR100533394B1 (ko) 2004-01-08 2004-01-08 트랜지스터 제조 방법

Publications (2)

Publication Number Publication Date
KR20050073099A KR20050073099A (ko) 2005-07-13
KR100533394B1 true KR100533394B1 (ko) 2005-12-06

Family

ID=37262267

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2004-0001286A KR100533394B1 (ko) 2004-01-08 2004-01-08 트랜지스터 제조 방법

Country Status (1)

Country Link
KR (1) KR100533394B1 (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100704475B1 (ko) * 2005-12-28 2007-04-09 주식회사 하이닉스반도체 듀얼 폴리 리세스 게이트를 갖는 반도체 소자의 제조방법
KR100801315B1 (ko) * 2006-09-29 2008-02-05 주식회사 하이닉스반도체 돌기형트랜지스터가 구비된 반도체소자의 제조 방법
US7745876B2 (en) 2007-02-21 2010-06-29 Samsung Electronics Co., Ltd. Semiconductor integrated circuit devices including gate patterns having step difference therebetween and a connection line disposed between the gate patterns and methods of fabricating the same
KR100881729B1 (ko) * 2007-06-27 2009-02-06 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법

Also Published As

Publication number Publication date
KR20050073099A (ko) 2005-07-13

Similar Documents

Publication Publication Date Title
JP5163959B2 (ja) 電界効果トランジスタを形成する方法、およびトランジスタゲートアレイとゲートアレイ周辺回路を含む集積回路を形成する方法
KR20050026319A (ko) 리세스 채널을 가지는 트랜지스터 제조 방법
KR100694973B1 (ko) 플래쉬 메모리 소자의 제조방법
US20050255641A1 (en) Semiconductor device and method of manufacturing the same
KR100469913B1 (ko) 반도체소자의 제조방법
KR100533394B1 (ko) 트랜지스터 제조 방법
KR100608369B1 (ko) 주변영역에의 모스펫 소자 제조방법
US7189622B2 (en) Method for fabricating semiconductor device
KR100429873B1 (ko) 모스 트랜지스터 및 그 형성방법
KR100596807B1 (ko) 반도체 소자의 리세스 게이트 형성방법
KR100485893B1 (ko) 반도체 소자의 제조방법
JP3588449B2 (ja) 半導体記憶装置およびその製造方法
US20050048750A1 (en) Method for fabricating a semiconductor device having salicide
KR100486120B1 (ko) Ｍｏｓ 트랜지스터의 형성 방법
KR100596802B1 (ko) 반도체 소자의 제조방법
EP1770772B1 (en) Process for manufacturing a non-volatile memory device
KR100405936B1 (ko) 선택적 에피택셜 성장을 이용한 반도체 장치의 랜딩플러그 제조방법
KR101052865B1 (ko) 반도체 소자의 제조방법
KR100564432B1 (ko) 트랜지스터 제조 방법
KR100307536B1 (ko) 디램의 셀트랜지스터 제조방법
KR100266028B1 (ko) 반도체장치 및 그 제조방법
KR100732755B1 (ko) 반도체 소자의 리세스게이트 형성 방법
KR20070007468A (ko) 반도체 장치의 제조 방법.
KR100261867B1 (ko) 모스 트랜지스터의 게이트 전극 및 그 형성 방법
KR100356480B1 (ko) 플래시 메모리 셀 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
N231 Notification of change of applicant
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121022

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20131017

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20141020

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee