KR100881729B1 - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 제조 기술에 관한 것으로 특히, 반도체 소자 제조 공정 중, 용이한 자기정렬콘택 공정을 제공하는 반도체 소자 및 그 제조 방법에 관한 것이다. 이를 위해 본 발명은, 셀영역과 주변회로영역을 포함하는 기판을 제공하는 단계, 상기 셀 영역의 기판을 식각하여 리세스패턴을 형성하는 단계, 상기 리세스패턴의 표면에 제1게이트절연막을 형성하는 단계, 상기 리세스패턴에 제1게이트전도막을 매립하는 단계, 상기 주변회로영역의 기판상에 제2게이트절연막을 형성하는 단계, 상기 제2게이트절연막 상에 제2게이트전도막을 형성하는 단계, 상기 셀영역과 주변회로영역에 게이트금속막을 형성하는 단계 및 상기 게이트금속막, 상기 제1 및 제2게이트전도막을 식각하여 상기 셀영역과 주변회로영역 각각에 복수의 제1게이트패턴 및 제2게이트패턴을 형성하는 단계를 포함하는 반도체 소자 제조 방법을 제공한다.
리세스 게이트, 셀 영역, 주변회로 영역, 게이트 전도막, 폴리실리콘막

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DVICE AND METHOD FOR MANUFACTURING OF THE SAME}
도 1은 종래기술에 따라 제조된 반도체 소자의 게이트를 나타낸 단면도.
도 2는 본 발명의 실시예에 따른 반도체 소자의 조밀지역 및 소밀지역에 형성된 게이트를 나타낸 구조 단면도.
도 3a 내지 도 3l은 반도체 소자의 조밀지역 및 소밀지역에 게이트를 형성하기 위한 공정 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
51 : 기판 52 : 소자분리막
53 : 리세스 패턴 54, 60 : 게이트 절연막
55, 61A, 61B : 게이트 전도막
56, 62 : 확산방지막 57, 63 : 게이트 금속막
58, 64 : 게이트 하드마스크층
59, 65 : 게이트 스페이서
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자 제조 공정 중, 리세스 채널 게이트(recessed channel gate: 이하 '리세스 게이트'라 표기)를 갖는 반도체 소자 및 그 제조 방법에 관한 것이다.
대표적인 반도체 소자인 DRAM(Dynamic Radom Acess Memory) 소자에서 셀영역에는 단채널 효과(short channel effect)를 해결하기 위해 리세스 게이트를 형성하고 있다. 그리고, 주변회로영역에서는 플레나(planar) 형태로 게이트를 제조하고 있으며, 집적도가 증가함에 따라 듀얼게이트(dual gate) 제조 방법이 일반화되었다.
도 1은 종래기술에 따라 제조된 반도체 소자의 게이트를 나타낸 단면도이다.
도 1을 참조하면, 반도체 소자의 조밀지역, 예컨대 셀 영역(CELL)에는 리세스게이트(RG)가 형성되고, 소밀지역, 예컨대 주변회로영역(PERI)에는 NMOS 게이트(NG) 및 PMOS 게이트(PG)가 형성된다.
이 게이트들(RG, NG, PG)은 기판(11) 표면으로부터 동일한 높이를 갖는데, 이는 셀영역(CELL)과 주변회로영역(PERI)에 게이트전도막(13), 확산방지막(14), 게이트 금속막(15) 및 게이트하드마스크층(17)을 순차적으로 형성한 후에 패터닝하여 각각의 게이트들(RG, NG, PG)을 형성하였기 때문이다.
한편, 최근 반도체 소자의 집적도가 증가함에 따라서 게이트금속막(15)/게이 트전도막(13)의 적층 게이트패턴은 게이트패턴의 선폭 감소에 따른 높은 시트저항(sheet resistance)으로 인하여 RC 지연으로 작용할 수 있다. 이와 같은 문제를 해결하기 위해서는 게이트금속막(15)의 두께를 증가시켜야 한다.
하지만, 게이트금속막(15)의 두께를 증가시킬 경우, 게이트패턴(13~17)간의 높은 종횡비로 인해 랜딩플러그와 게이트전도층(13~15)의 브릿지(bridge)현상이 유발될 수 있다.
따라서, 게이트금속막(15)의 두께를 증가시키면서, 랜딩플러그를 효과적으로 형성할 수 있는 기술의 필요성이 제기되고 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 게이트 금속막의 형성 높이를 조절하여 비저항을 낮추는 반도체 소자 및 그 제조 방법을 제공하는 것을 제1 목적으로 한다.
또한, 조밀지역에서 게이트간 종횡비가 낮춰서 용이한 자기정렬콘택 공정을 제공하는 반도체 소자 및 그 제조 방법을 제공하는 것을 제2 목적으로 한다.
상기의 목적을 달성하기 위한 본 발명의 일측면에 따르면, 셀 영역과 주변회로 영역을 포함한 기판, 상기 셀 영역의 기판에 형성된 리세스 패턴, 상기 리세스 패턴에 매립된 제1게이트 및 상기 주변회로 영역의 상기 기판상의 제2게이트를 포 함하는 반도체 소자를 제공한다.
또한, 본 발명의 다른측면에 따르면, 셀영역과 주변회로영역을 포함하는 기판을 제공하는 단계, 상기 셀 영역의 기판을 식각하여 리세스패턴을 형성하는 단계, 상기 리세스패턴의 표면에 제1게이트절연막을 형성하는 단계, 상기 리세스패턴에 제1게이트전도막을 매립하는 단계, 상기 주변회로영역의 기판상에 제2게이트절연막을 형성하는 단계, 상기 제2게이트절연막 상에 제2게이트전도막을 형성하는 단계, 상기 셀영역과 주변회로영역에 게이트금속막을 형성하는 단계 및 상기 게이트금속막, 상기 제1 및 제2게이트전도막을 식각하여 상기 셀영역과 주변회로영역 각각에 복수의 제1게이트패턴 및 제2게이트패턴을 형성하는 단계를 포함하는 반도체 소자 제조 방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 실시예에 따른 반도체 소자의 조밀지역 및 소밀지역에 형성된 게이트를 나타낸 단면도이다. 여기서, 조밀지역은 복수의 게이트가 조밀하게 모여 있는 지역으로서, 실시예에서는 셀영역을 예로 든다. 그리고, 소밀지역은 복수의 게이트가 소밀하게 모여있는 지역으로서, 실시예에서는 주변회로영역을 예로 든다.
도 2를 참조하면, 셀영역(CELL)에는 리세스 채널을 갖는 리세스게이트(RG)가 형성되고, 주변회로영역(PERI)에는 플레나 채널을 갖는 NMOS 게이트(NG) 및 PMOS 게이트(PG)가 형성된다.
리세스게이트(RG)는 게이트절연막(54), 게이트전도막(55), 게이트금속막(57) 및 게이트하드마스크층(58)의 적층구조로 형성된다. 그리고, 리세스게이트(RG)는 기판(51)의 리세스패턴(53)에 일부가 매립된다.
자세하게는 게이트절연막(54)과 게이트전도막(55)이 리세스패턴(53)에 매립되고, 나머지 게이트금속막(57) 및 게이트하드마스크층(58)은 기판(51) 표면상으로 돌출된다. 또는, 게이트금속막(57)까지 리세스패턴(53)에 매립될 수 있거나, 게이트하드마스크층(58)까지 매립될 수 있다.
게이트금속막(57)은 게이트전도막(55)만으로는 게이트 저항이 높기 때문에 게이트 저항을 낮추기 위해 형성된다. 그리고, 게이트하드마스크층(58)은 리세스게이트(RG) 상부에 위치하여 후속 식각공정에서 리세스 게이트(RG)의 파손을 방지한다. 또한, 게이트패턴(55, 57~59)의 측벽을 보호하기 위한 게이트스페이서(59)가 형성되고, 게이트전도막(55)과 게이트금속막(57) 사이에는 확산방지막(56)을 개재시킬 수 있다.
리세스게이트(RG)의 게이트전도막(55) 내에는 보이드(void)가 형성될 수 있는데, 이 보이드가 게이트절연막(54)과 접하게 되어 채널이 짧아지는 결함이 발생될 수 있다. 이를 해결하기 위해 게이트전도막(55)에는 고농도의 불순물을 도핑한다. 바람직하게는 게이트절연막(54)과 인접하는 게이트전도막(55)에 고농도의 불순물을 도핑한다.
게이트절연막(54)은 GOI(Gate Oxide Integrity) 특성이 우수한 순수(pure) SiO2이 형성된다. GOI 특성이란, 게이트 산화막의 품질정도를 말하며, 전압을 증가하면서 누설전류가 파괴전류가 될 때의 전압(BV, 파괴전압)으로 나타낸다.
계속해서, 주변회로영역(PERI)의 NMOS게이트(NG)와 PMOS게이트(PG)는 기판(51)상에 게이트절연막(60), 게이트전도막(61A, 61B), 게이트금속막(63) 및 게이트하드마스크층(64)의 적층구조에, 이들의 측벽을 보호하기 위한 게이트스페이서(65)를 포함한다. 또한, 게이트전도막(61)과 게이트금속막(63) 사이에는 확산방지막(62)을 개재시킬 수 있다. NMOS게이트(NG)의 게이트전도막(61A)에는 N형불순물이 도핑되고, PMOS게이트(PG)의 게이트전도막(61B)에는 P형불순물이 도핑된다.
각 게이트(RG, NG, PG)의 게이트전도막(55, 61A, 61B)의 예를 들면, 폴리실리콘막일 수 있고, 게이트금속막(57, 63)을 예로 들면, 전이금속 또는 희토류금속 중 어느하나 또는 이들의 적층막으로 형성될 수 있다.
이러한 구조를 갖는 리세스게이트(RG)와 NMOS게이트(NG, NMOS게이트와 동일 높이를 갖는 PMOS게이트의 설명은 생략한다)의 높이를 비교하면, 리세스게이트(RG)의 높이(H1)가 NMOS게이트(NG)의 높이(H2)보다 낮은 것을 볼 수 있다.
리세스게이트(RG)의 형성 높이(H1)가 낮은 것은 리세스게이트(RG)의 게이트전도막(55)과 NMOS게이트(NG)의 게이트전도막(61A)의 높이가 기판(51) 표면을 기준으로 다르기 때문이다. 즉, 리세스게이트(RG)의 게이트전도막(55)이 리세스패턴(53)에 매립되어, 리세스패턴(53)에 노출되는 영역이 적어도 NMOS게이트(NG)의 게이트전도막(61A)의 높이보다 낮기 때문이다.
이렇게, 셀영역(CELL)의 리세스게이트(RG)의 형성 높이를 줄이면, 이후 공정으로 형성되는 랜딩플러그용 콘택홀을 용이하게 형성할 수 있다. 이는 복수의 리세스게이트(RG) 사이의 종횡비가 낮아졌기 때문이다. 또한, 복수의 리세스게이트(RG)간의 낮아진 종횡비로 인해 게이트금속막(57, 63)의 두께를 효율적으로 증가시킬 수 있다.
실시예를 정리해 보면, 조밀도가 높은 셀영역에서 리세스게이트(RG) 사이의 종횡비를 감소시켜, 용이하게 랜딩플러그를 형성한다. 그리고, 게이트전도막(55)의 돌출 높이를 감소시킨 만큼, 게이트금속막(57)의 높이를 증가시킬 수 있어서, 게이트저항을 감소시킬 수 있다. 단, 게이트금속막(57)의 증가 두께는 리세스게이트(RG)간의 종횡비를 고려해야 한다.
또한, 실시예에서는 리세스게이트(RG)에 대해 언급하였으나, 벌브형 리세스게이트 또는 다각형 리세스 게이트도 위와 같은 구조로 동일한 장점을 얻을 수 있다.
계속해서, 도 2에서 나타낸 본 발명의 실시예에 따른 게이트는 하기와 같은 방법으로 형성한다.
도 3a 내지 도 3l은 반도체 소자의 조밀지역 및 소밀지역에 게이트를 형성하기 위한 공정 단면도이다. 여기서, 조밀지역은 복수의 게이트가 조밀하게 모여 있는 지역으로서, 실시예에서는 셀영역을 예로 든다. 그리고, 소밀지역은 복수의 게이트가 소밀하게 모여있는 지역으로서, 실시예에서는 주변회로영역을 예로 든다.
도 3a에 도시된 바와 같이, 셀영역(CELL)과 주변회로영역(PELI)이 구분된 반 도체 기판(101)에 소자분리막(102)을 형성한 후, 리세스패턴(104)을 형성한다.
소자분리막(102)은 작은 면적을 갖고, 절연특성이 우수한 STI(shallow trench isolation) 방식으로 형성한다. 그리고, 리세스패턴(104)은 라인(line) 형태를 갖으며, 패드층패턴(103)으로 형성한다.
패드층패턴(103)은 3개층의 적층구조를 갖는 절연막일 수 있다. 예컨대, 제1절연막으로 산화공정으로 형성되고 두께가 5~100Å인 산화막(SiO2), 제2절연막으로 두께가 50~300Å인 실리콘질화막(Si3N4), 제3절연막으로 두께가 100~2000Å인 실리콘산화막(SiO2) 또는 실리콘산화질화막(SiON)으로 형성할 수 있다.
이어서, 패드층패턴(103)을 식각장벽으로 기판(101)을 식각하여 리세스패턴(104)을 형성한다. 기판(101)의 식각은 불소(F)계 가스, 예컨대 CF4, CHF3, NF3 또는 CCl4 가스로 이루어진 그룹 중에서 선택된 적어도 어느 하나로 진행할 수 있다. 또는 습식식각공정으로도 진행할 수 있다.
이렇게 형성된 리세스패턴(104)의 깊이(depth)는 100~3000Å이고, 모양은 다각형, 예컨대 원형, U자형, 사각형 또는 벌브형일 수 있다. 또한, 리세스 패턴(104)의 바닥면은 핀(fin)형태의 돌기가 더 형성될 수 있다.
이어서, 산화 공정을 진행하여 리세스패턴(104) 표면에 제1게이트절연막(105)을 형성한다. 제1게이트절연막(105)은 두께가 30~200Å인 순수산화막(SiO2)으로 형성한다.
이어서, 리세스패턴(104)이 채워지도록 제1게이트전도막(106)을 형성한다.
제1게이트전도막(106)은 N형불순물, 예컨대 인(P) 또는 비소(As)가 도핑된 폴리실리콘막을 사용할 수 있고, 또는 도핑되지 않은 폴리실리콘막을 형성한 후에 이온주입을 통해 인 또는 비소를 도핑할 수 있다.
그리고, 리세스패턴(104)의 종횡비가 높아서 제1게이트전도막(106) 내에 심(seam)이 형성될 수 있는데, 이 심이 이동하는 것을 방지하기 위해 제1게이트전도막(106), 바람직하게는 제1게이트절연막(105)과 인접한 제1게이트전도막(106)에 고농도의 불순물을 도핑한다. 이를 위해 제1게이트전도막(106)은 수회에 걸쳐 증착될 수 있으며, 불순물의 농도는 4E20/cm2~5E20/cm2일 수 있다. 그리고, 폴리실리콘막의 두께는 50~2000Å인 것이 바람직하다.
도 3b에 도시된 바와 같이, 평탄화 공정을 진행하여 리세스패턴(104)에 제1게이트전도막(106A)을 매립한다. 이때, 패드층패턴(103A)의 일부도 리세스된다.
이 평탄화 공정은 두 단계로 나누어 진행할 수 있다.
먼저, 1차 평탄화는 패드층패턴(103) 상부에 형성된 제1게이트전도막(106)이 제거되도록 진행한다. 그리고, 2차 평탄화는 패드층패턴(103) 내의 제2절연막을 연마정지막으로 평탄화한다. 평탄화의 예로는 화학적기계적연마(chemical mechanical polishing) 및 에치백(etch back) 방식이 있다.
도 3c에 도시된 바와 같이, 평탄화가 진행된 결과물의 셀영역(CELL) 상에 제1셀게이트보호막(107)을 형성한다.
제1셀게이트보호막(107)은 주변회로영역(PERI)에 게이트전도막 형성시, 셀영역(CELL)을 보호하고자 형성된 보호막으로 산화막, 질화막을 단층 또는 적층으로 사용한다. 여기서, 산화막의 두께는 10~200Å이고, 질화막의 두께는 10~500Å이며, 질화막을 대신하여 폴리실리콘막으로 형성할 수 있다.
도 3d에 도시된 바와 같이, 주변회로영역(PERI)의 기판(101) 상에 제2게이트절연막(108)을 형성한다.
제2게이트절연막(108)은 기판(101)을 산화시켜 형성된 산화막(SiO2) 또는 산화막(SiO2)을 질화(nitridation)시켜 형성된 실리콘산화질화막(SiON)일 수 있다. 실리콘산화질화막을 사용할 경우 게이트전도막에 도핑된 P형불순물이 기판(101)에 침투하는 것을 방지할 수 있다.
제2게이트절연막(108)은 2중(dual) 또는 3중(triple)과 같이 다중으로 형성시킬 수 있으며, 산화막(SiO2)이 아닌 하프늄산화막(HfO2), 지르코늄산화막(ZrO2), 라듐산화막(La2O3), 하프늄실리콘산화막(HfSiO), 지르코늄실리콘산화막(ZrSiO), 라듐산화질화막(LaON), 하프늄실리콘산화질화막(HfSiON), 지르코늄실리콘산화질화막(ZrSiON) 및 라듐실리콘산화질화막(LaSiON)으로 이루어진 그룹 중에서 선택된 적어도 어느 하나로 형성할 수 있다. 예를 들면, 하프늄산화막과 지르코늄산화막의 적층구조일 수 있다.
이어서, 제2게이트절연막(108)을 포함한 기판(101) 상에 제2게이트전도막(109)을 형성한다.
제2게이트전도막(109)은 폴리실리콘막으로 형성하는데, 인(P) 또는 비소(As)가 도핑된 폴리실리콘막을 사용할 수 있고, 도핑되지 않은 폴리실리콘막을 형성한 후에 이온주입 공정을 진행하여 인 또는 비소를 도핑할 수 있다. 그리고, 폴리실리콘막의 두께는 100~2000Å인 것이 바람직하다.
도 3e에 도시된 바와 같이, 제2게이트전도막(109)을 일부 식각하여 주변회로영역(PERI)에만 잔류시킨다. 이후, 제1셀게이트보호막(107)을 제거한다.
도 3f에 도시된 바와 같이, 주변회로영역(PERI)의 PMOS영역(PMOS)만을 노출시키는 이온주입마스크(110)를 형성하고, 이를 이용하여 PMOS영역(PMOS)의 제2게이트전도막(109A)에 P형불수물 예컨대 붕소(B)를 이온주입한다.
이온주입마스크(110)는 포토레지스트층을 사용하고, 붕소(B)의 도즈(dose)는 3E15~3E16/cm2인 것이 바람직하다. 또는 붕소(B)에 플루오린(fluorine) 또는 수소(hydrogen)를 포함시킨 붕소 화합물을 사용할 수 있다.
이온주입 공정이 끝나면 이온주입마스크(110)를 제거한다.
이어서, 불순물을 활성화(activation)시키기 위한 어닐(anneal)공정을 진행한다.
어닐공정은 700~1100℃의 공정온도 및 5초~60분의 공정시간 동안 진행하는 것이 바람직하다.
도 3g에 도시된 바와 같이, 어닐공정이 완료된 결과물 상에 확산방지막(111), 게이트금속막(112) 및 게이트하드마스크막(113)을 순차적으로 형성한다.
그리고, 확산방지막(111) 형성 전에 전처리 세정공정을 진행할 수 있다.
전처리 세정공정은 습식 또는 건식으로 진행할 수 있는데, 예를 들면, 습식은 희석된(diluted) HF 또는 희석된 BOE(bufferd oxide etchant, HF와 NH4F가 100:1 또는 300:1로 혼합된 용액) 용액을 사용하고, 건식은 인시츄 플라즈마 세정(in-situ plasma cleaning)공정으로 진행할 수 있다.
확산방지막(111)은 티타늄(Ti), 텅스텐(W), 실리콘(Si) 및 질소(N)로 이루어진 그룹 중에서 선택된 적어도 어느 하나로 포함하는 박막으로, 예를 들면, 질소를 함유하는 텅스텐막일 수 있다.
게이트금속막(112)은 텅스텐막(W), 몰리브덴막(Mo), 코발트막(Co), 구리막(Cu), 백금막(Pt) 및 루테늄막(Ru)으로 이루어진 그룹 중에서 선택된 적어도 어느 하나로 형성할 수 있는데, 예를 들면, 텅스텐막/코발트막의 적층구조일 수 있다.
게이트하드마스크막(113)은 질화막(Si3N4), 산화막(SiO2), 실리콘산화질화막(SiON), SiCN, SiC 및 SiOC으로 이루어진 그룹 중에서 선택된 적어도 어느 하나일 수 있는데, 예를들면, 질화막과 산화막의 적층구조일 수 있다. 그리고, 두께는 200~3000Å일 수 있다.
도 3h에 도시된 바와 같이, 게이트 패터닝 마스크를 사용하여 셀영역(CELL)과 PMOS영역(PMOS), NMOS영역(NMOS)에 1차 게이트패턴을 형성한다.
1차 게이트패턴은 확산방지막(111A)까지만 식각되고, 그 하부의 제2게이트전 도막(112A) 및 패드층패턴(103A)의 일부만 식각된다. 자세하게는, 셀영역(CELL)의 패드층패턴(103B)은 10~100Å정도 식각되고, 주변회로영역(PERI)의 제2게이트전도막(119)은 10~200Å정도 식각된다.
도 3i에 도시된 바와 같이, 1차 게이트패턴이 형성된 결과물 상에 캡핑(capping)막(114)을 형성한다.
캡핑막(114)은 서로 연결된 제2게이트전도막(119)의 분리공정에서 셀영역(CELL)을 보호하고, 확산방지막(111A)이 산화되는 것을 방지한다.
캡핑막(114)으로는 질화막을 사용할 수 있고, 그 두께는 20~200Å인 것이 바람직하다.
이어서, 캡핑막(114)이 형성된 결과물의 셀 영역(CELL) 상에 제2셀게이트보호막(115)을 형성한다.
제2셀게이트보호막(115)은 산화막(SiO2), SOG(Spin On Glass)막, BPSG(Boron Phosphorus Silicate Glass)막 또는 비정질 카본막(amorphous carbon)으로 이루어진 그룹 중에서 선택된 적어도 어느하나로 형성할 수 있는데, 예를 들면, BPSG막과 SOG막의 적층구조일 수 있다. 그리고, 두께는 100~5000Å인 것이 바람직하다.
도 3j에 도시된 바와 같이, 에치백 공정을 진행하여 게이트 전도막(109A, 109B)과 게이트 절연막(111)을 식각한다.
이 식각 공정으로 인해 NMOS 게이트(NG)와 PMOS 게이트(PG)의 게이트 전도막(109A, 109B)이 서로 분리된다. 또한, 캡핑막(114)은 게이트 패턴들(NG, PG)의 측벽에 스페이서(spacer) 형태를 갖게 된다.
이어서, 식각된 게이트 전도막(109C, 109D)의 측벽에 측벽보호막(116)을 형성하기 위해 산화 공정을 진행한다.
산화 공정을 예로 들면, O2 또는 O2+H2 또는 H2O + H2 분위기에서 700~1100℃로 열처리하여 게이트 전도막(109C, 109D)의 측벽면에 측벽보호막(116)을 형성시키는 열적 산화 방식과 400~700℃의 온도에서 O2 또는 O2+H2 또는 H2O+H2 가스를 이용하여 플라즈마(plasma) 처리를 통해 게이트 전도막(109C, 109D)의 측벽면에 측벽보호막(116)을 형성시키는 플라즈마 산화 방식이 있다.
만약 플라즈마 산화 방식으로 측벽보호막(116)을 형성할 경우에는 위의 캡핑막(114)의 형성 공정은 생략(skip)할 수 있다.
이어서, 자기정렬로 NMOS 게이트(NG)에 N형 LDD 도핑 및 PMOS 게이트(PG)에 P형 LDD 도핑을 수행한다.
LDD 도핑이란 불순물 도핑이 낮게 되는 영역을 이용하여 반도체 소자의 동작 전압을 향상시킬 목적으로 사용하는 공법으로, P형 LDD 도핑 후에 N형 LDD 도핑을 진행하여도 된다.
도 3k에 도시된 바와 같이, NMOS 게이트(NG) 및 PMOS 게이트(PG)의 양측벽에 게이트 스페이서(117)를 형성한다.
게이트 스페이서(117)는 절연막, 예컨대, 질화막 및 산화막 중 어느하나 또는 이들의 적층막을 NMOS 및 PMOS 게이트(NG, PG) 전면에 형성한 후, 비등방성 식 각 공정을 진행하여 형성한다.
이어서, 층간절연막(118)을 형성하고, 이를 평탄화 한다.
다음으로, 도 3l에 도시된 바와 같이, 셀 영역(CELL)에 랜딩플러그(119)를 형성한다.
리세스 게이트(RG)의 제1게이트전도막(106A)이 종래(도 1 참조)와 달리 기판(101) 표면으로부터 돌출되는 범위가 미세하기 때문에 전체적인 리세스 게이트(RG)의 형성 높이는 낮다. 셀 영역(CELL)에 형성된 리세스 게이트(RG)의 경우, 본 발명의 일실시예가 종래보다 단차 - 기판을 기준으로한 리세스 게이트의 높이 - 가 낮기 때문에 랜딩플러그(119)가 형성될 영역의 종횡비가 낮다. 그래서, 자기정렬콘택(SAC) 방식으로 랜딩플러그(124)를 형성하더라도 자기정렬콘택 불량 없이 안정적으로 형성할 수 있는 것이다.
본 발명의 실시예를 정리해 보면, 셀 영역(CELL)과 주변회로 영역(PERI)의 게이트를 독립적으로 형성하여 셀 영역(CELL)의 형성 높이를 감소시킨다. 이를 통해 얻을 수 있는 장점으로는,
첫째, 셀 영역(CELL)에 형성된 리세스 게이트(RG)의 형성 높이를 감소시켰기 때문에, 리세스 게이트(RG) 간 종횡비가 감소된다. 이로써 안정적으로 매립되는 랜딩플러그(119)를 형성할 수 있다.
둘째, 셀 영역(CELL)에서 감소된 제1게이트전도막(106A)의 형성 높이만큼 게이트 금속막의 형성 높이를 증가시킬 수 있어서, 게이트 저항을 감소시킬 수 있다.
셋째, 리세스 게이트(RG)의 게이트 산화막을 GOI(Gate Oxide Integrity) 특 성이 우수한 퓨어(pure) SiO2으로 형성할 수 있다.
GOI 특성이란, 게이트 산화막의 품질정도를 말하며, 전압을 증가하면서 누설전류가 파괴전류가 될 때의 전압(BV, 파괴전압)으로 나타낸다.
넷째, 리세스 게이트(RG)의 제1게이트전도막(106A) 내에 형성된 심이 이동하는 것을 억제하기 위해, 제1게이트전도막(106A)을 불순물이 고농도로 도핑된 제1게이트전도막(106A)으로 형성할 수 있다. 이는 주변회로 영역(PERI)의 제2게이트전도막과 별개로 제1게이트전도막(106A)을 형성하기 때문에 고농도로 불순물을 도핑할 수 있는 것이다.
다섯째, 주변회로 영역(PERI)에 형성되는 제2게이트전도막을 셀 영역(CELL)과 독립적으로 형성할 수 있기 때문에, 제2게이트전도막의 두께 변화등에 의해 주변회로 영역(PERI)의 듀얼 게이트 형성 공정이 용이하다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
이상에서 살펴본 바와 같이, 본 발명은 셀 영역의 게이트의 높이가 감소되고 이에 따라 게이트들간의 종횡비가 작아져서 자기정렬콘택(SAC) 공정에 유리하고, 셀 영역의 게이트 전도막 패터닝 공정이 생략가능하여 게이트 전도막 찌꺼기에 의한 게이트 패턴 불량 문제를 해결한다.
또한, 셀 영역의 게이트 전도막이 리세스 패턴에 매립되므로 인해 게이트 금속막의 형성 높이를 증가시킬 수 있어서 게이트 저항을 감소시킬 수 있다.
따라서, 용이한 자기정렬콘택 공정으로 인해 반도체 소자의 집적도를 향상시킬 뿐만 아니라 콘택 저항을 감소시킬 수 있고, 이에 따라 고속 동작이 가능한 반도체 소자를 획득할 수 있다.

Claims (13)

  1. 셀 영역 및 주변회로 영역을 포함하는 기판;
    상기 셀 영역의 기판에 형성된 리세스 패턴;
    상기 리세스 패턴 상에 형성되고 제1 게이트 전도막 및 제1 게이트 금속막의 적층 구조를 포함하는 제1 게이트 패턴; 및
    상기 주변회로 영역의 상기 기판상에 형성되고 제2 게이트 전도막 및 제2 게이트 금속막의 적층 구조를 포함하는 제2 게이트 패턴
    를 포함하고,
    상기 제1 게이트 전도막은 상기 리세스 패턴 내부에 매립되어, 상기 제1 게이트 전도막의 표면은 상기 기판의 표면과 동일한 높이를 갖거나 또는 상기 기판의 표면으로부터 소정 정도 하향된 높이를 갖는
    반도체 소자.
  2. 제1항에 있어서,
    상기 기판 표면으로부터 돌출된 상기 제1 게이트 패턴의 높이는, 상기 기판 표면으로부터 돌출된 상기 제2 게이트 패턴의 높이보다 낮은
    반도체 소자.
  3. 제1항에 있어서,
    상기 제1 게이트 금속막과 상기 제2 게이트 금속막은 동일한 두께를 갖는
    반도체 소자.
  4. 제1항에 있어서,
    상기 제1 게이트 전도막 및 상기 제2 게이트 전도막은 폴리실리콘막으로 이루어지는
    반도체 소자.
  5. 제1항에 있어서,
    상기 제1 게이트 전도막에 도핑된 불순물의 농도는 상기 제2 게이트 전도막에 도핑된 불순물의 농도보다 큰 값을 갖는
    반도체 소자.
  6. 제1항 또는 제5항에 있어서,
    상기 제1 게이트 전도막은,
    4E20/cm2~5E20/cm2 농도의 불순물이 도핑된 폴리실리콘막인
    반도체 소자.
  7. 셀 영역 및 주변회로 영역을 포함하는 기판을 제공하는 단계:
    상기 셀 영역의 기판을 식각하여 리세스 패턴을 형성하는 단계;
    상기 리세스 패턴의 표면에 제1 게이트 절연막을 형성하는 단계;
    상기 리세스 패턴 내부에 매립되어 자신의 표면이 상기 기판의 표면과 동일한 높이를 갖거나 또는 상기 기판의 표면으로부터 소정 정도 하향된 높이를 갖는 제1 게이트 전도막을 형성하는 단계;
    상기 주변회로 영역의 기판상에 제2 게이트 절연막 및 제2 게이트 전도막을 형성하는 단계;
    결과물의 전체 구조 상에 게이트 금속막을 형성하는 단계; 및
    게이트 마스크를 이용하여 상기 셀 영역의 상기 게이트 금속막을 식각하여 상기 제1 게이트 전도막 및 상기 게이트 금속막이 적층된 제1 게이트 패턴을 형성하는 단계; 및
    게이트 마스크를 이용하여 상기 주변회로 영역의 상기 게이트 금속막 및 상기 제2 게이트 전도막을 식각하여 상기 제2 게이트 전도막 및 상기 게이트 금속막이 적층된 제2 게이트 패턴을 형성하는 단계
    를 포함하는 반도체 소자 제조 방법.
  8. 제7항에 있어서,
    상기 셀 영역의 상기 게이트 금속막의 식각 과정과, 상기 주변회로 영역의 상기 게이트 금속막의 식각 과정은 동시에 수행되고,
    상기 주변회로 영역의 상기 제2 게이트 전도막의 식각 과정은 상기 게이트 금속막의 식각 과정 후에 수행되는
    반도체 소자 제조 방법.
  9. 제7항에 있어서,
    상기 제1 게이트 패턴 형성 단계 및 상기 제2 게이트 패턴 형성 단계 후에, 결과물의 전체 구조 상에 절연막을 형성하고 상기 셀 영역의 상기 절연막을 선택적으로 식각하여 상기 제1 게이트 패턴 사이에 랜딩플러그를 형성하는 단계
    를 더 포함하는 반도체 소자 제조 방법.
  10. 제7항에 있어서,
    상기 제1 게이트 전도막 및 상기 제2 게이트 전도막은 폴리실리콘막으로 이루어지는
    반도체 소자 제조 방법.
  11. 제7항에 있어서,
    상기 제1 게이트 전도막에 도핑된 불순물의 농도는 상기 제2 게이트 전도막에 도핑된 불순물의 농도보다 큰 값을 갖는
    반도체 소자 제조 방법.
  12. 제7항 또는 제11항에 있어서,
    상기 제1 게이트 전도막은,
    4E20/cm2~5E20/cm2 농도의 불순물이 도핑된 폴리실리콘막인
    반도체 소자 제조 방법.
  13. 제7항에 있어서,
    상기 제1 게이트 전도막 형성 단계는,
    상기 리세스 패턴을 포함하는 결과물의 전체 구조 상에 전도막을 형성하는 단계; 및
    평탄화 공정을 수행하여 상기 전도막을 상기 리세스 패턴 내부에 매립시키는 단계를 포함하는
    반도체 소자 제조 방법.
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