KR20110106233A - 어레이 소자의 스페이서 보호 및 전기 배선 - Google Patents

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Abstract

기판 상에, 측벽에 스페이서가 형성된 게이트 구조체를 형성하고, 기판에 소스 영역과 드레인 영역을 형성하고, 게이트 구조체의 상면, 스페이서의 외측벽면, 및 소스 영역과 드레인 영역 중 적어도 하나의 상면 상에 금속-반도체층을 형성하고, 금속-반도체층 상부에 층간 절연막을 형성하고, 층간 절연막 내부에 금속-반도체층의 적어도 일부를 노출시키는 비아를 형성하고, 비아 내부에 금속-반도체층과 접속되는 배선을 형성하는 것을 포함한다.

Description

어레이 소자의 스페이서 보호 및 전기 배선{SPACER PROTECTION AND ELECTRICAL CONNECTION FOR ARRAY DEVICE}
본 발명은 메모리, 반도체 소자 및 상기 메모리, 반도체 소자의 배선 구조에 관한 것이다. 더욱 상세하게는 메모리 및 반도체 소자의 스케일링(scaling)에 관한 것이다.
지난 수십년 동안, MOSFET의 지속적인 미세화는 반도체 산업을 이끌어 가는 주요 이슈가 되었다. 이러한 이슈를 보다 효과적으로 해결하기 위해 다양한 방법들이 제시되고 있으나, 반도체 산업의 발전 속도는 무어의 법칙(Moore′s Law)대로 진행되어 가고 있다.
본 발명이 해결하고자 하는 기술적 과제는 배선 형성 시 수행되는 에칭공정으로부터 게이트 전극에 인접하여 형성된 스페이서를 보호할 수 있는 반도체 소자의 제조방법을 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 배선 형성 시 수행되는 에칭공정으로부터 게이트 전극에 인접하여 형성된 스페이서를 보호할 수 있는 반도체 소자를 제공하는 것이다.
본 발명의 몇몇 실시예에 따를 경우, 금속 반도체 합금이 반도체 소자의 배선 형성 시 수행되는 에칭공정으로부터 게이트 전극에 인접하여 형성된 스페이서를 보호할 수 있다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 반도체 소자의 제조방법의 일 태양(aspect)은, 기판 상에, 측벽에 스페이서가 형성된 게이트 구조체를 형성하고, 기판에 소스 영역과 드레인 영역을 형성하고, 게이트 구조체의 상면, 스페이서의 외측벽면, 및 소스 영역과 드레인 영역 중 적어도 하나의 상면 상에 금속-반도체층을 형성하고, 금속-반도체층 상부에 층간 절연막을 형성하고, 층간 절연막 내부에 금속-반도체층의 적어도 일부를 노출시키는 비아를 형성하고, 비아 내부에 금속-반도체층과 접속되는 배선을 형성하는 것을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 반도체 소자의 제조방법의 다른 태양은, 기판 상에 게이트 구조체를 형성하되, 게이트 구조체는 게이트 전극과 게이트 전극의 측벽에 형성된 스페이서를 포함하는 상기 게이트 구조체를 형성하고, 기판 내부에 소스 영역 및 드레인 영역을 형성하고, 게이트 구조체의 게이트 전극 상면, 스페이서의 상면, 및 소스 영역 및 드레인 영역의 상면 상에 금속 함유층을 형성하고, 금속 함유층의 제1 영역 상에 유전층을 형성하되, 게이트 구조체의 상면으로부터 소스 영역 및 드레인 영역 중 어느 하나까지 연장된 금속 함유층의 제2 영역이 노출되도록, 유전층을 형성하고, 금속 함유층의 제2 영역 및 유전층 상에 반도체 함유층을 형성하고, 반도체 함유층과 금속 함유층의 제2 영역을 제1 처리하여, 게이트 구조체의 상면, 스페이서의 외측벽면, 및 소스 영역과 드레인 영역 중 적어도 하나의 상면 상에 금속-반도체층을 형성하고, 층간 절연막을 형성하되, 층간 절연막은 비아와 비아 내부에 형성된 배선을 포함하고, 배선은 금속-반도체층의 적어도 일부와 접속되는 층간 절연막을 형성하는 것을 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 반도체 소자의 일 태양은, 기판의 제1 영역 상에 형성된 게이트 구조체로서, 게이트 구조체는 게이트 전극과 게이트 전극 측벽에 형성된 스페이서를 포함하는 게이트 구조체, 기판 내에 형성되되, 기판의 제1 영역에 수평으로 인접한 제2 영역에 형성된 소스 및 드레인 영역, 게이트 구조체의 상면, 스페이서의 외측벽면, 및 소스 영역과 드레인 영역 중 적어도 하나의 상면 상에 형성된 금속-반도체층, 및 금속-반도체층과 전기적으로 접속된 배선을 포함하는 층간 절연막을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1 내지 도 7은 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 중간단계 도면들이다.
도 8 는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자의 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
본 발명은 반도체 소자 및 그 형성방법에 관한 것이다. 본 명세서에서 반도체 소자는 진성 반도체에 불순물이 도핑되어 전기적인 특성을 가진 물질로 구성될 수 있다. 이러한 도핑은 진성 반도체에 도펀트(dopant)를 주입하여 열평형 상태에서 캐리어로 이용되는 전자 또는 정공의 농도를 변화시킴으로써 이루어질 수 있다. 높은 농도를 갖는 캐리어가 무엇인지에 따라 반도체 소자의 도전형이 결정될 수 있다. 이러한 반도체 소자의 예로는 MOSFET, CMOS와 같은 전계 효과 트랜지스터(FET), 바이폴라 트랜지스터, 그리고 플래쉬, DRAM, eDRAM과 같은 메모리 소자를 들 수 있으나, 이에 제한되는 것은 아니다.
본 명세서에서 전계 효과 트랜지스터는 출력 전류(예를 들어 소스-드레인 전류)가 게이트 전압에 의해 조절되는 트랜지스터를 의미할 수 있다. 이러한 전계 효과 트랜지스터는 3개의 터미널(예를 들어, 게이트, 소스, 드레인)을 가질 수 있다.
본 명세서에서 메모리 소자는 구조체의 전기적 상태가 변하고 또 그 상태를 유지함에 따라, 비트 정보를 저장할 수 있는 구조체를 의미할 수 있다.
본 발명의 실시예에서, 단일 배선은 반도체 소자의 게이트 구조체의 게이트 전극과 소스 또는 드레인 영역 중 어느 하나에 전기적 연결을 제공할 수 있다. 여기서, 게이트 구조체는 일반적으로 적어도 하나의 게이트 전극과 상기 게이트 전극과 인접하게 형성된 적어도 하나의 스페이서를 포함할 수 있다.
또한 본 발명의 실시예에서, 금속 반도체 합금은 게이트 구조체의 상면, 스페이서의 외측벽 및 소스 영역과 드레인 영역 중 적어도 하나의 상면에 형성될 수 있으며, 배선을 위한 컨택 패드로 이용될 수 있다. 그리고, 금속 반도체 합금은 비아 형성 시 에치 스토퍼(etch stopper)로 이용될 수도 있는데, 이를 통해 비아 형성 시 수행되는 에칭공정으로부터 스페이서가 손상되는 것을 막을 수 있다. 나아가 금속 반도체 합금은 이처럼 스페이서를 손상시키지 않음으로써, 배선 형성 시, 소스 또는 드레인 영역이 채널 영역과 전기적으로 연결되는 것을 막을 수 있다.
본 명세서에서, 금속 반도체 합금(metal semiconductor alloy)은 주기율표 상 적어도 하나의 반도체 물질과 적어도 하나의 금속 물질이 혼합된 고체 상태의 물질을 의미할 수 있다.
본 명세서에서, 실리사이드(silicide)는 실리콘에 금속 원소가 첨가된 것을 의미할 수 있다. 그리고, 전도성이 있다고 이야기하는 것은 실온에서 10-8(Ω-m)-1 보다 높은 전도도를 갖는 것을 의미할 수 있다. 마지막으로, 전기적으로 연결된다고 이야기하는 것은 제1 구조체 또는 물질이 제2 구조체 또는 물질에 전류를 흘려 보낼 수 있는 상태를 의미할 수 있다.
이하, 도 1 내지 도 8을 참조하여, 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자 및 그 제조방법에 대해 설명한다.
도 1 내지 도 7은 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 중간단계 도면들이고, 도 8 는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자의 단면도이다.
도 1 내지 도 8은 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자(예를 들어, 메모리 소자)(100)의 제조방법을 도시하고 있다. 구체적으로, 도 1 내지 도 8은 배선(70)을 형성하기 위해 층간 절연막(60)에 제1 및 제2 비아(65a, 65b)를 에칭하는 동안 금속-반도체층(50)이 게이트 구조체(20)의 게이트 전극(3)에 인접하여 형성된 스페이서(14)를 보호하는 반도체 소자(100)의 제조방법을 도시하고 있다.
여기서, 반도체 소자(100)는 예를 들어, SRAM(Static Random Acess Memory)일 수 있다. SRAM은 DRAM(Dynamic Random Acess Memory)과 달리 주기적인 리프레쉬(refresh)가 필요하지 않지만, 전원이 공급되지 않으면 저장된 데이터가 지워지는 휘발성 메모리의 일종이다. SRAM 셀의 각 비트(예를 들어, 0 또는 1)는 두 인버터(two corss-coipled inverters)를 구성하는 네개의 트랜지스터(예를 들어, FET)에 저장될 수 있다. 그리고, SRAM 셀은 리드/라이트 동작 동안 사용되는 두개의 트랜지스터를 더 포함할 수 있다. 즉, 일반적인 SRAM은 데이터 저장을 위해 6개의 트랜지스터를 사용할 수 있다.
한편, SRAM 셀은 8개 또는 10개의 트랜지스터로 구성될 수도 있다. 이러한 SRAM 셀은 하나 이상의 리드 및/또는 라이트 포트를 구현하는데 사용되며, 비디오 메모리 및 멀티 포트 SRAM으로 구성된 레지스터 파일에 사용될 수 있다. 설명의 명료성을 위해, 본 명세서에서는 하나의 트랜지스터에 대해서만 설명하나, 본 명세서에서 설명되는 모든 사항은 앞서 설명한 6개, 8개 또는 10개의 트랜지스터로 구성된 SRAM 셀에 대해 모두 적용될 수 있다. 나아가 SRAM이 아니라 하더라도 트랜지스터(예를 들어, FET)로 구성된 모든 반도체 소자에 대해 적용 가능하다.
도 1을 참조하면, 기판(5) 상에 게이트 구조체(20)를 형성한다. 여기서 게이트 구조체(20)는 게이트 구조체(20)의 게이트 전극(3)의 적어도 한 측벽 상에 형성된 스페이서(14)를 포함할 수 있다. 이러한 게이트 구조체(20)는 기판(5) 상에 증착, 사진(lithography) 및 에칭(etch) 공정을 수행함으로써 형성될 수 있다.
여기서 게이트 구조체(20)는 출력 전류(예를 들어, 채널의 캐리어 흐름)를 제어할 수 있는 구조체를 의미할 수 있다. 즉, 예를 들어 이러한 구조체가 메모리 소자라면 출력 전류는 전기장 또는 자기장에 의해 제어될 수 있다. 이러한 게이트 구조체(20)는 게이트 절연막(2)과 그 상부에 형성된 적어도 하나의 게이트 전극(3)을 포함할 수 있다.
기판(5)은 예를 들어, Si을 포함하는 물질, GaAs, InAs와 같은 반도체 물질 또는 Si/Ge와 같이 다층으로 형성된 반도체 물질로 구성될 수 있으나, 이에 제한되는 것은 아니다. 또한, Si을 포함하는 물질은 예를 들어, Si, 벌크(bulk) Si, 단결정 Si, 다결정 Si, SiGe, 비정질 Si, SOI(Silicon On Insulator substrates), SGOI(SiGe On Insulator), 어닐드 폴리 Si(annealed poly Si), 폴리 Si 라인 구조(poly Si line structure)일 수 있으나, 이에 제한되는 것은 아니다.
기판(5) 내에는 소자 분리 영역(미도시)이 형성될 수 있다. 소자 분리 영역(미도시)은 예를 들어, 산화물(oxide), 질화물(nitride), 산질화물(oxynitride) 또는 이들의 조합 중 어느 하나로 구성될 수 있다.
기판(5) 상에 형성된 게이트 절연막(2)은 0.8nm보다 큰 두께를 갖는 산화물일 수 있다. 구체적으로 게이트 절연막(2)의 두께는 1.0 nm 내지 1.2 nm일 수 있다. 이러한 게이트 절연막(2)은 질화물, 산질화물 또는 이들의 조합 중 어느 하나로 구성될 수도 있다.
게이트 절연막(2)은 다양한 증착 공정을 사용하여 형성할 수 있다. 이러한 증착 공정으로는 CVD, ALCVD, pCVD(pulsed CVD), paCVD(plasma assisted CVD), 스퍼터링, 화학용액 증착등이 있을 수 있다. 또한, 게이트 절연막(2)은 산화물, 산질화물, 질화물 및/또는 플라즈마 또는 라디칼 처리(treatment)를 포함하는 열공정(thermal growing process)에 의해 형성될 수도 있다. 그리고, 게이트 절연막(2)은 이러한 증착 방법과 열공정의 조합에 의해서도 형성될 수도 있다. 이러한 산화물의 예로써, SiO2, Al2O3, ZrO2, HfO2, Ta2O3, TiO2, 페로브스카이트(perovskite) 타입의 산화물 및 이들의 조합을 들 수 있으나, 본 발명이 이에 제한되는 것은 아니다. 이러한 게이트 절연막(2)은 비정질, 다결정질 또는 에피택셜(epitaxial) 형태로 형성될 수 있다.
게이트 전극(3)은 폴리 실리콘과 같은 반도체 물질, 금속, 금속 반도체 합금 또는 상기 물질들의 조합 및 상기 물질들의 다층 구조로 이루어질 수 있다. 게이트 전극(3)은 CVD, PVD, 스퍼터링, 도금 또는 이들의 조합과 같은 다양한 증착 공정을 통해 게이트 절연막(2) 상에 형성될 수 있다.
게이트 구조체(20)는 게이트 절연막(2)과 게이트 전극(3)을 증착하고, 이를 사진공정 및 에칭공정을 포함하는 패터닝 공정을 수행함으로써 형성될 수 있다. 구체적으로, 포토레지스트를 이용하여 패턴될 영역을 정의하고, 패턴될 영역을 노광 및 현상하여 패턴될 영역을 노출시키고, 노출된 영역을 에칭하여 패터닝을 수행할 수 있다. 본 발명의 몇몇 실시예에서 이러한 게이트 구조체(20)는 RGP(Replacement Gate Processing)에 의해 형성될 수도 있다.
비록, 도 1에서는 하나의 게이트 구조체(20)가 형성된 것만을 도시하고 있으나, 본 발명이 이에 제한되는 것은 아니다. 즉, 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자(도 8의 100)는 일정한 피치 간격으로 형성된 다수의 게이트 구조체(20)를 포함할 수도 있다. 이 때, 피치는 제1 게이트 구조체(20)의 게이트 전극(3)의 상면 중앙으로부터 제2 게이트 구조체(20)의 게이트 전극(3)의 상면 중앙까지의 거리로 측정될 수 있다.
이러한 피치의 실제 치수(dimension)는 테크놀로지 노드(technology node)에 좌우될 수 있다. 하나의 예로, 피치는 500nm 보다 작을 수도 있고, 다른 예로 피치는 20nm에서 450nm의 구간 사이에서 형성될 수도 있다. 또한, 피치는 40nm에서 300nm 구간 사이에서 형성될 수도 있으며, 80nm에서 150nm 구간 사이에서 형성될 수도 있다.
게이트 구조체(20)는 적어도 하나의 스페이서(14)를 포함할 수 있다. 스페이서(14)는 게이트 전극(3)의 측벽(S1) 및 게이트 절연막(2)의 측벽에 직접 접촉되도록 증착공정과 에칭공정을 통해 형성될 수 있다. 본 발명의 다른 실시예에서는 산화표면층(미도시)이 게이트 전극(3)의 측벽, 다시말해 스페이서(14)와 게이트 전극(3) 사이에 더 형성될 수도 있다. 스페이서(14)의 폭(W2)은 스페이서(14) 하부의 폭을 의미할 수 있으며, 예를 들어, 3nm 내지 40nm로 형성될 수 있다. 하지만 본 발명이 이에 제한되는 것은 아니며, 스페이서(14)의 폭(W2)은 5nm 내지 20nm, 또는 7nm 내지 15nm 등으로 형성될 수 있다. 스페이서(14)는 도 1에 도시된 바와 같이 기판(5)으로부터 게이트 전극(3) 상면으로 갈수록 폭(W2)이 점점 작아지는 테이퍼(taper) 형상으로 형성될 수 있다.
스페이서(14)는 예를 들어, 질화물, 실리콘질화물과 같은 절연 물질로 이루어질 수 있다. 또한, 스페이서(14)는 유전율 상수가 4.0보다 작은(예를 들어, 3.9, 또는 1.75 내지 3.5, 또는 2.0 내지 3.2, 또는 2.25 내지 3.0) 저유전율(low-k) 물질로 이루어질 수 있다. 이러한 저유전율 물질로는 예를 들어, OSG(organosilicate glass), FDSD(fluorine doped silicon dioxide), CDSD(carbon doped silicon dioxide), PSD(porous silicon dioxide), PCDSD(porous carbon doped silicon dioxide), spin-on silicon based polymeric dielectric(예를 들어, SILKTM), spin-on silicon based polymeric dielectric(예를 들어, HSQ(hydrogen silsesquioxane), MSQ(methysilsesquioxane) 및 이들의 조합 물질)등이 있을 수 있다.
도 2를 참조하면, 소스 및 드레인 영역(7a, 7b)이 기판(5) 내에 형성된다. 드레인은 반도체 소자(예를 들어, 메모리 소자)의 도핑 영역으로, 채널의 끝부분에 형성되며, 캐리어가 이 드레인을 통해 트랜지스터 밖으로 흘러나가게 된다. 소스 역시 반도체 소자의 도핑 영역으로, 다수 캐리어가 이 소스를 통해 채널로 흘러들어오게 된다. 비록, 도 2는 소스 영역(7a) 및 드레인 영역(7b)에 대해 하나의 도핑 영역(예를 들어, 임플란트 도핑 영역)만을 도시하고 있으나, 본 발명이 이에 제한되는 것은 아니다. 소스 영역(7a) 및 드레인 영역(7b)은 각각 쉘로우(shallow) 소스 영역과 드레인 영역을 더 포함할 수도 있고, 할로(halo) 도핑 영역을 더 포함할 수도 있다.
쉘로우 소스 영역(미도시) 및 쉘로우 드레인 영역(미도시)은 이온 주입(ion implantation)에 의해 형성될 수 있으며, 단계적인 도핑 농도를 구현하기 위해 일반적인 이온 주입과 경사진 이온 주입(angled implant)으로 형성될 수 있다. 예를 들어, NFET를 형성하기 위해서는 주기율표 상 5족 원소를 주기율표 상 4족 원소로 구성된 기판(5)에 주입하게 된다. 이 때, 주입 에너지는 약 1keV 내지 5keV일 수 있다. 만약, BF2로 이루어진 쉘로우 소스 영역(미도시)과 쉘로우 드레인 영역(미도시)을 형성한다면, 주입 에너지는 약 1keV 내지 7keV일 수 있고, B(boron)로 이루어진 쉘로우 소스 영역(미도시)과 쉘로우 드레인 영역(미도시)을 형성한다면, 주입 에너지는 약 1keV 내지 2keV일 수 있다. 그리고, 도펀트(dopant)는 일반적으로 저농도의 도펀트를 사용하게 되고, 도펀트의 농도는 약 4x1014 atoms/cm2 에서 2x1015 atoms/cm2가 된다.
만약, 딥(deep) 소스 영역(미도시) 및 딥 드레인 영역(미도시)을 형성하고자할 경우, 높은 에너지로 이온 주입을 수행하여야 한다. 이러한 이온 주입은 일반적으로 고농도의 도펀트를 사용하게 되고, 이 때, 도펀트의 농도는 1x1015 atoms/cm2 에서 5x1015 atoms/cm2가 된다. 구체적으로 도펀트의 농도는 3x1015 atoms/cm2일 수 있다. 주입 에너지는 기판(5)과 임플란트 종류에 따라 달라지게 된다. 예를 들어, 실리콘 기판(5)에 딥 소스 및 드레인 영역(미도시)을 형성하기 위한 As 임플란트의 경우, 10keV 내지 20keV의 주입 에너지로 수행될 수 있다.
일반적으로 반도체 소자에 딥 소스 및 드레인 영역(미도시)을 형성하기 위해 주기율표 상 3족 또는 5족 원소가 불순물로 많이 사용되나, 불순물의 종류를 선택하는 것은 반도체 소자(예를 들어, 메모리 소자)가 N타입인지 P타입인지에 많이 의존한다. P타입일 경우, 보다 많은 정공을 만들어야 하므로, 불순물로 B, Al, Ga, In등이 사용될 수 있다. 반면, N타입일 경우, 보다 많은 자유전자를 만들어야 하므로, 불순물로 Sb, As, P등이 사용될 수 있다.
앞서 설명한 쉘로우 소스 및 드레인 영역(미도시) 또는 딥 소스 및 드레인 영역(미도시)을 형성한 후, 활성화 열처리(activation annealing)을 수행한다. 이러한 활성화 열처리에 의해, 소스 영역(7a)과 드레인 영역(7b)에 존재하는 도펀트 들이 활성화될 수 있다. 이러한 활성화 열처리로는 RTP(rapid thermal annealing), 퍼니스 어닐링(furnace annealing), 플래쉬 어닐링(flash annealing), 레이저 어닐링(laser annealing) 또는 이들의 조합 등을 예로 들 수 있다. 이러한 열처리는 예를 들어, 850℃에서 수행되거나, 또는 1000℃ 이상에서 수행될 수 있다.
비록, 도 2에 도시되지는 않았으나, 소스 영역(7a)과 드레인 영역(7b)은 기판(5)보다 기판(5) 상부 방향으로 돌출되도록 형성될 수도 잇다. 이러한 돌출된 소스 및 드레인 영역(미도시)은 일반적으로 게이트 구조체(20)에 인접하게 형성된 도핑된 에피택셜층(미도시)을 포함할 수 있다.
게이트 구조체(20)와 스페이서(14)는 기판(5)의 채널영역 상에 형성될 수 있다. 여기서 채널은 반도체 소자의 소스와 드레인 사이의 영역으로, 반도체 소자가 턴 온(turn on)될 때, 도전성을 갖는 영역일 수 있다. 채널영역 상부에 스페이서(14)가 형성됨으로써, 이러한 스페이서(14)는 채널영역이 향후 형성될 배선과 접촉되는 것을 막는다. 따라서, 스페이서(14)는 소스 영역(7a)과 드레인 영역(7b)이 배선과 전기적으로 연결되는 것을 막을 수 있다.
도 3을 참조하면, 게이트 구조체(20)의 게이트 전극(3) 상면, 스페이서(14)의 외측벽(S2) 및, 소스 영역(7a)과 드레인 영역(7b)의 상면에 금속 함유층(metal containing layer)(15)을 형성한다. 이러한 금속 함유층(15)은 도 3에 도시된 바와 같이 증착공정을 통해 컨포멀(conformal)하게 형성될 수 있다. 여기서 컨포멀이란 모든 지점에서 측정한 증착층의 두께가 평균 두께의 30%를 벗어나지 않는 것을 의미할 수 있다.
금속 함유층(15) 은 CVD, PVD, ALD, 스퍼터링 또는 증발법(evaporation) 등을 통해 형성될 수 있으나, 본 발명이 이에 제한되는 것은 아니다. 금속 함유층(15)은 기본 금속(elemental metal), 금속 질화물, 금속 실리콘 질화물 또는 이들의 조합으로 이루어질 수 있다. 이러한 금속 함유층(15)은 주기율표 상의 다양한 원소로 구성될 수 있는데, 예를 들어, Al, Pt, Au, Ag, Cu, Ta, Ti, W, Pt, Co, Ni, Zr, Hf, V, Nb, Ta 또는 이들의 합금으로 구성될 수 있으나, 본 발명이 이에 제한되는 것은 아니다. 또한, 금속 함유층(15)은 TiN 또는 TaN과 같은 금속 질화물로 구성될 수도 있다. 비록, 도 3에는 금속 함유층(15)이 단일층으로 형성된 것만 도시되어 있으나, 금속 함유층(15)은 여러층으로 구성된 다층구조로 형성될 수도 있다. 또한, 금속 함유층(15)의 두께는 다양하게 형성될 수 있다. 금속 함유층(15)의 두께는 예를 들어, 0.5nm 내지 200nm로 형성될 수도 있고, 5nm 내지 80nm로 형성될 수도 있다.
만약, 이러한 금속 함유층(15)이 TiN 층일 경우, 금속 함유층(15)은 Ti를 증발법에 의해 증착함으로써 형성될 수 있다. 구체적으로, TiN 층은 예를 들어, Ti를 1550℃ 내지 1900℃에서 증발시키고, 여기에 질소 빔을 조사하여 이를 증착함으로써 형성될 수 있다. 이 때, 기판의 온도는 예를 들어, 대략 300℃이고, 질소의 흐름율(flow rate)은 예를 들어, 0.5sccm 내지 3sccm일 수 있다. 그 밖에, TiN 층은 앞서 설명한 바와 같이 CVD나 스퍼터링등을 통해서 형성될 수도 있다.
도 4를 참조하면, 금속 함유층(15) 상에 유전층(16)을 형성한다. 유전층(16)은 질화물, 산화물 또는 산질화물로 이루어질 수 있는데, 구체적으로 유전층(16)은 SiO2, Si3N4, SiON, BPSG(boron phosphate silicate glass), Al2O3, HfO2, ZrO2, HfSiO 또는 이들의 조합으로 구성된 다층 구조로 이루어질 수 있다. 이러한 유전층(16)의 두께는 예를 들어, 10nm 내지 500nm, 또는 50nm 내지 450nm일 수 있다.
유전층(16)은 예를 들어, 산화, 산질화, 질화 및/또는 플라즈마, 라디칼 처리를 포함하는 열성장공정(thermal growing process)에 의해 형성할 수 있다. 만약, 유전층(16)이 산화물로 이루어진다면 유전층(16)은 열산화(thermal oxidation)에 의해 형성하고, 유전층(16)이 질화물로 이루어진다면 유전층(16)은 질화(nitridation)로 형성할 수 있다.
이러한 유전층(16)은 CVD로 증착할 수 있다. 만약, 컨포멀한 증착이 필요한 경우, 유전층(16)은 다양한 CVD 공법을 통해 증착시킬 수 있다. 예를 들어, 유전층(16)은 APCVD(Atmopheric Pressure CVD), LPCVD(Low Pressure CVD), PECVD, MOCVD(Metal Organic CVD) 또는 이들의 조합을 통해 증착시킬 수 있다.
도 5를 참조하면, 유전층(16)을 에칭한다. 구체적으로 유전층(16)의 제1 영역은 그대로 두고, 유전층(16)의 제2 영역만 금속 함유층(15)의 제2 영역이 노출되도록 에칭한다. 이러한 에칭 공정은 예를 들어, 먼저, 유전층(16) 상에 포토레지스트를 도포하고, 유전층(16)의 제1 영역 상에만 포토레지스트가 남도록 현상한 후, 에칭 선택비를 이용해 유전층(16)의 제2 영역만을 에칭한다. 여기서 에칭 선택비를 이용해 에칭하는 것은 물질마다 서로 다른 식각율(etch rate)을 갖도록 선택하여 에칭하는 것이며, 이러한 에칭 방법으로는 RIE, 플라즈마 에칭, 이온빔 에칭 등을 사용할 수 있으며, dilute HF 또는 buffered HF와 같은 습식 에칭도 사용될 수 있다. 유전층(16)의 제2 영역이 에칭되면 제1 영역 상에 남아있는 포토레지스트를 스트리핑 또는 애싱(ashing) 등의 공정을 통해 제거한다.
도 6을 참조하면, 반도체 함유층(17)을 노출된 금속 함유층(15) 상에 형성한다. 이러한 반도체 함유층(17)은 도 6에 도시된 바와 같이 노출된 금속 함유층(15) 및 유전층(16) 상에 컨포멀하게 형성될 수 있다. 이 경우, 반도체 함유층(17)과 금속 함유층(15) 및 유전층(16)은 직접 맞닿게 된다.
반도체 함유층(17)은 실리콘 함유층일 수 있다. 이러한 실리콘 실리콘 함유층은 예를 들어, Si, 단결정 Si, 다결정 Si, SiGe, SiC, SiOSiGe(Si-on-Si Ge), 비정질 Si, SOI(Si on Insulator), SGOI 또는 어닐드(annealed) Si일 수 있으나, 이에 제한되는 것은 아니다.
반도체 함유층(17)은 다양한 CVD 공정을 통해 증착할 수 있다. 이러한 공정의 예로는 APCVD, LPCVD, PECVD, MOCVD 또는 이들의 조합 등을 들 수 있다. 또한, 반도체 함유층(17)의 두께는 예를 들어 5nm 내지 100nm 또는 10nm 내지 50nm일 수 있으나, 이에 제한되는 것은 아니다.
도 7을 참조하면, 반도체 함유층(17)과 금속 함유층(15)의 제2 영역을 예를 들어, 열처리(anneling)하여 금속-반도체층(50)을 형성한다. 이러한, 금속-반도체층(50)은 게이트 전극(3)의 상면으로부터 소스 영역(7a) 또는 드레인 영역(7b) 중 어느 하나까지는 연장되고, 다른 하나까지는 연장되지 않는다. 도 7에는 금속-반도체층(50)이 게이트 전극(3)의 상면으로부터 드레인 영역(7b)까지는 연장되나, 소스 영역(7a)까지는 연장되니 않는 것이 도시되어 있다. 그러나 본 발명이 이에 제한되는 것은 아니며, 이와 반대의 경우도 얼마든지 형성 가능하다.
금속-반도체층(50)은 스페이서(14)의 외측벽면(S2) 상에도 형성된다. 도 7에는 금속-반도체층(50)이 스페이서(14)의 외측벽면(S2), 게이트 전극(3)의 상면(S3), 드레인 영역(7b)의 상면(S4)과 맞닿고, 소스 영역(7a)의 상면과는 맞닿지 않도록 형성된 것이 도시되어 있으나, 앞서 설명한 바와 같이 이와 반대되는 경우로도 얼마든지 형성 가능하다. 즉, 금속-반도체층(50)은 스페이서(14)의 외측벽면(S2), 게이트 전극(3)의 상면(S3), 소스 영역(7a)의 상면과 맞닿고, 드레인 영역(7b)의 상면(S4)과는 맞닿지 않도록 형성될 수 있다.
금속-반도체층(50)은 금속 함유층(15)과 반도체 함유층(17)의 열처리를 통해 형성될 수 있는데, 이는 열처리를 통해 금속 함유층(15)의 금속과 반도체 함유층(17)의 반도체 물질이 반응하기 때문이다. 따라서, 만약 반도체 함유층(17)이 실리콘 함유층이라면, 금속-반도체층(50)은 실리사이드(silicide)층이 될 수 있다. 이러한 열처리는 RTP, 레이저 어닐 등을 포함할 수 있고, 열처리 온도는 150℃ 내지 700℃ 또는, 250℃ 내지 600℃일 수 있다.
한편, 도 7을 다시 참조하면, 소스 영역(7a)의 상면에서는 혼합층(51)이 형성될 수 있다. 이러한 혼합층(51)은 기판(5)의 반도체 물질과 금속 함유층(15)의 금속이 반응하여 형성될 수 있다. 즉, 혼합층(51)은 금속-반도체층(50)이 형성되는 것과 다르게 기판(5)과 금속 함유층(15)이 반응하여 형성될 수 있다. 따라서, 비록 도 7에는 소스 영역(7a)의 상면에 혼합층(51)이 형성된 것이 도시되어 있으나, 만약, 금속-반도체층(50)이 소스 영역(7a) 상면에 형성되어 있는 경우라면, 드레인 영역(7b) 상면에 이러한 혼합층(51)이 형성될 수도 있다.
다음 반도체 함유층(17), 유전층(16) 및 금속 함유층(15)을 차례로 제거한다. 구체적으로, 반도체 함유층(17) 중 금속-반도체층(50)으로 형성되지 않은 부분을 유전층(16)과의 식각 선택비를 이용해 제거하고, 유전층(16)을 금속 함유층(15)과의 식각 선택비를 이용해 제거하고, 금속 함유층(15) 중 금속-반도체층(50) 이나 혼합층(51)으로 형성되지 않은 부분을 혼합층(51)과의 식각 선택비를 이용해 제거한다.
다음 도 8을 참조하면, 층간 절연막(60)을 형성하고, 그 안에 비아(65)를 형성한 후, 금속-반도체층(50)과 연결된 배선(70)을 형성한다. 구체적으로, 기판(5) 상에 층간 절연막(60)을 형성하고, 이를 평탄화한다. 이러한 층간 절연막(60)은 SiO2, Si3N4, SiOxNy, SiC, SiCO, SiCOH 및 SiCH로 구성된 그룹 중에서 선택된 적어도 어느 하나의 물질로 이루어질 수 있다. 또한, 층간 절연막(60)은 앞서 설명한 물질들의 Si을 Ge으로 치환한 모든 물질들로 이루어질 수 있으며, CDO(carbon-doped oxides), IO(inorganic oxides), IP)inorganic polymers), HP(hybrid polymers), OP(organic polymers(polyamides or SiLKTM)), CCM(carbon-containing materials), SOG(spin-on glasses) 또는 DLC(Diamond-like carbon) 등으로 이루어질 수 있다.
다음, 층간 절연막(60) 내에 제1 비아(65a)를 금속-반도체층(50)이 노출되도록 형성한다. 그리고, 제2 비아(65b)를 혼합층(51)이 노출되도록 형성한다. 이러한 제1 및 제2 비아(65a, 65b)는 증착, 사진, 에칭 공정을 통해 형성될 수 있다. 구체적으로 층간 절연막(60) 상에 예를 들어, 포토레지스트로 이루어진 포토 마스크를 증착한다. 그리고, 제1 및 제2 비아(65a, 65b)가 형성될 영역 상에 형성된 포토 마스크를 현상한다. 그 후, 식각 선택비를 이용하여 금속-반도체층(50)과 혼합층(51)이 식각 정지층이 되도록 층간 절연막(60)을 에칭한다. 이 때, 층간 절연막(60)과 금속-반도체층(50) 및 혼합층(51)의 식각 선택비는 10:1 내지 200:1, 50:1 내지 150:1 또는 75:1 내지 100:1이 되도록 할 수 있으며, H2, CH2F2, CF4, C4F6, C5F8 또는 Ar을 이용한 RIE, 플라즈마 에칭, 이온 빔 에칭 또는 레이저 에칭등을 이용할 수 있다. 하지만 본 발명은 이에 제한되지 않으며 dilute HF, buffered HF 및/또는 H3PO4등을 이용한 습식 에칭도 층간 절연막(60)을 에칭하는데 사용될 수 있고, 다양한 종점 검출법(end point detection method)도 사용될 수 있다.
한편, 에칭 공정은 등방성 식각 또는 이방성 식각 어느 것이나 가능하다. 이방성 식각의 일 예로 RIE를 들 수 있는데, RIE는 플라즈마 에칭의 한 형태로 RF 전극에 의해 형성된 전기장에 의해 플라즈마 속 입자를 이용하여 타겟을 에칭하는 방법을 사용한다. 그 밖에 이방성 식각으로 이온 빔 에칭, 플라즈마 에칭 또는 레이저 에칭이 이용 가능하며, 등방석 식각으로 화학 습식 식각이 이용 가능하다.
제1 및 제2 비아(65a, 65b) 에칭 후, 도전성 물질을 이용하여 제1 및 제2 비아(65a, 65b)를 채움으로써 배선(70)을 형성한다. 이 때, 배선(70)의 형성은 CVD 또는 도금(plating)을 통해 형성 가능하다. 이러한 배선(70) 물질로는 텅스텐, 구리, 알루미늄, 은, 금 또는 이들의 합금 등을 들 수 있다.
도 8에는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자(100)의 트랜지스터가 도시되어 있다. 반도체 소자(100)는 기판(5)의 제1 영역(P1) 상에 배치된 게이트 구조체(20)를 포함할 수 있다. 이러한 게이트 구조체(20)는 게이트 전극(3) 및 게이트 전극(3)의 측벽(S1)에 형성된 스페이서(14)를 포함할 수 있다. 소스 영역(7a) 및 드레인 영역(7b)은 기판(5)의 제1 영역(P1)에 인접한 제2 영역(2)에 형성될 수 있다. 금속-반도체층(50)은 게이트 전극(3)의 상면, 스페이서(14)의 외측벽면(S2) 및 소스 및 드레인 영역(7a, 7b) 중 어느 하나의 상면 상에 형성될 수 있다. 층간 절연막(60)은 그 안에 금속-반도체층(50)과 전기적으로 연결되는 배선(70)을 포함하고, 기판(5) 상에 형성될 수 있다. 반도체 소자(100)의 채널 영역은 기판(5)의 제1 영역(P1)에 형성될 수 있다. 구체적으로, 채널 영역은 소스 및 드레인 영역(7a, 7b)사이에 형성된 기판(5)의 제1 영역(P1)에 형성될 수 있다. 게이트 절연막(2), 게이트 전극(3), 스페이서(14)는 기판(5)의 채널이 형성된 제1 영역(P1) 상에 형성될 수 있다. 금속-반도체층(50)은 스페이서(14)와 중첩되도록 형성될 수 있다.
따라서, 층간 절연막(60)을 에칭하여 제1 비아(65a) 및 제2 비아(65b)를 형성할 때, 금속-반도체층(50)은 스페이서(14)가 같이 에칭되는 것을 막아줄 수 있다. 만약, 금속-반도체층(50)이 형성되지 않는다면, 스페이서(14)가 제1 비아(65a) 및 제2 비아(65b) 형성시 같이 에칭되고, 그럴 경우 배선(70), 게이트 전극(3), 채널 및, 소스 및 드레인 영역(7a, 7b)간 쇼트(short)가 발생할 수 있다. 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자 및 그 제조 방법의 경우 이러한 쇼트 불량을 사전에 차단함으로써, 보다 신뢰성 있는 반도체 소자의 제조가 가능하다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
2: 게이트 절연막 3: 게이트 전극
5: 기판 7a, 7b: 소스 및 드레인 영역
14: 스페이서 15: 금속 함유층
16: 반도체 함유층 17: 반도체 함유층
20: 게이트 구조체 50: 금속-반도체층
51: 혼합층 60: 층간 절연막
70: 배선

Claims (20)

  1. 기판 상에, 측벽에 스페이서가 형성된 게이트 구조체를 형성하고,
    상기 기판에 소스 영역과 드레인 영역을 형성하고,
    상기 게이트 구조체의 상면, 상기 스페이서의 외측벽면, 및 상기 소스 영역과 드레인 영역 중 적어도 하나의 상면 상에 금속-반도체층을 형성하고,
    상기 금속-반도체층 상부에 층간 절연막을 형성하고,
    상기 층간 절연막 내부에 상기 금속-반도체층을 노출시키는 비아를 형성하고,
    상기 비아 내부에 상기 금속-반도체층과 접속되는 배선을 형성하는 것을 포함하는 반도체 소자의 제조방법.
  2. 제 1항에 있어서,
    상기 금속-반도체층을 형성하는 것은,
    상기 게이트 구조체의 상면, 상기 스페이서의 외측벽면, 및 상기 소스 영역과 드레인 영역의 상면 상에 금속 함유층을 형성하고,
    상기 금속 함유층의 제1 영역 상에 유전층을 형성하되, 상기 게이트 구조체의 상면으로부터 상기 소스 영역 및 드레인 영역 중 어느 하나까지 연장된 상기 금속 함유층의 제2 영역이 노출되도록, 상기 유전층을 형성하고,
    상기 금속 함유층의 상기 제2 영역 및 상기 유전층 상에 반도체 함유층을 형성하고,
    상기 반도체 함유층과 상기 금속 함유층의 상기 제2 영역을 열처리하여 상기 금속-반도체층을 형성하는 것을 포함하는 반도체 소자의 제조방법.
  3. 제 1항에 있어서,
    상기 층간 절연막을 형성하는 것은,
    상기 층간 절연막을 상기 게이트 구조체, 상기 기판 내에 형성된 상기 소스 및 드레인 영역 상에 증착하고,
    상기 증착된 상기 층간 절연막을 평탄화하는 것을 포함하는 반도체 소자의 제조방법.
  4. 제 1항에 있어서,
    상기 층간 절연막 내부에 상기 비아를 형성하는 것은,
    상기 층간 절연막 상부에 마스크를 형성하고,
    상기 층각 절연막과 상기 금속-반도체층의 식각 선택비를 이용하여 상기 비아를 형성하는 것을 포함하는 반도체 소자의 제조방법.
  5. 제 1항에 있어서,
    상기 비아 내부에 상기 금속-반도체층과 접속되는 상기 배선을 형성하는 것은 상기 비아 내부에 상기 금속-반도체층과 접속되도록 금속층을 증착하여 상기 배선을 형성하는 것을 포함하는 반도체 소자의 제조방법.
  6. 기판 상에 게이트 구조체를 형성하되, 상기 게이트 구조체는 게이트 전극과 상기 게이트 전극의 측벽에 형성된 스페이서를 포함하는 상기 게이트 구조체를 형성하고,
    상기 기판 내부에 소스 영역 및 드레인 영역을 형성하고,
    상기 게이트 구조체의 상기 게이트 전극 상면, 상기 스페이서의 상면, 및 상기 소스 영역 및 드레인 영역의 상면 상에 금속 함유층을 형성하고,
    상기 금속 함유층의 제1 영역 상에 유전층을 형성하되, 상기 게이트 구조체의 상면으로부터 상기 소스 영역 및 드레인 영역 중 어느 하나까지 연장된 상기 금속 함유층의 제2 영역이 노출되도록, 상기 유전층을 형성하고,
    상기 금속 함유층의 상기 제2 영역 및 상기 유전층 상에 반도체 함유층을 형성하고,
    상기 반도체 함유층과 상기 금속 함유층의 상기 제2 영역을 제1 처리하여, 상기 게이트 구조체의 상면, 상기 스페이서의 외측벽면, 및 상기 소스 영역과 드레인 영역 중 적어도 하나의 상면 상에 금속-반도체층을 형성하고,
    층간 절연막을 형성하되, 상기 층간 절연막은 비아와 상기 비아 내부에 형성된 배선을 포함하고, 상기 배선은 상기 금속-반도체층의 적어도 일부와 접속되는 상기 층간 절연막을 형성하는 것을 포함하는 반도체 소자의 제조방법.
  7. 제 6항에 있어서,
    상기 게이트 구조체를 형성하는 것은,
    상기 기판 상에 절연막을 형성하고,
    상기 절연막 상에 도전층을 형성하고,
    상기 도전층 상에 마스크를 형성하고,
    상기 마스크를 이용해 상기 도전층 및 절연막을 식각하여 상기 게이트 전극 및 게이트 절연막을 형성하고,
    상기 게이트 전극의 측벽에 상기 스페이서를 형성하는 것을 포함하는 반도체 소자의 제조방법.
  8. 제 7항에 있어서,
    상기 스페이서를 형성하는 것은,
    상기 게이트 전극 및 게이트 절연막 상에 스페이서 절연층을 형성하고,
    상기 스페이서 절연층을 이방성 식각하여 상기 스페이서를 형성하되, 상기 게이트 전극의 측벽 및 상기 게이트 절연막의 측벽에 상기 스페이서 절연층이 남도록 상기 스페이서를 형성하는 것을 포함하는 반도체 소자의 제조방법.
  9. 제 8항에 있어서,
    상기 기판 내부에 상기 소스 영역 및 드레인 영역을 형성하는 것은,
    상기 기판 영역 중 상기 게이트 구조체의 하부와 인접한 영역에 N형 또는 P형 도펀트를 이온 임플란트하여 상기 소스 영역 및 드레인 영역을 형성하는 것을 포함하는 반도체 소자의 제조방법.
  10. 제 6항에 있어서,
    상기 금속 함유층을 형성하는 것은 CVD를 통해 상기 금속 함유층을 형성하는 것을 포함하는 반도체 소자의 제조방법.
  11. 제 6항에 있어서,
    상기 금속 함유층은 W, WN, Ta, TaN, Ti, TiN, Al, Pt, Au, Ag, Cu 또는 이들의 조합으로 이루어지는 반도체 소자의 제조방법.
  12. 제 6항에 있어서,
    상기 유전층을 형성하는 것은 성장공정 또는 CVD를 포함하는 증착공정과 식각공정을 통해 상기 유전층을 형성하는 것을 포함하는 반도체 소자의 제조방법.
  13. 제 12항에 있어서,
    상기 식각공정은,
    상기 유전층의 상에 포토레지스트를 도포하고,
    상기 유전층의 제2 영역이 노출되도록 상기 포토레지스트를 현상하고,
    상기 노출된 상기 유전층의 제2 영역을 상기 유전층과 상기 금속 함유층의 식각 선택비를 이용해 이방성 식각하는 것을 포함하는 반도체 소자의 제조방법.
  14. 제 12항에 있어서,
    상기 열성장공정은 열산화공정을 포함하는 반도체 소자의 제조방법.
  15. 제 6항에 있어서,
    상기 반도체 함유층을 형성하는 것은 CVD를 통해 상기 반도체 함유층을 형성하는 것을 포함하는 반도체 소자의 제조방법.
  16. 제 6항에 있어서,
    상기 제1 처리는 열처리(annealing)를 포함하는 반도체 소자의 제조방법.
  17. 제 6항에 있어서,
    상기 층간 절연막을 형성하는 것은,
    상기 기판 상에 상기 층간 절연막을 증착하고,
    상기 증착된 층간 절연막을 평탄화 하고,
    상기 비아를 형성하기 위한 마스크를 상기 층간 절연막 상부에 형성하고,
    상기 마스크를 이용해 상기 층간 절연막을 식각하여 상기 비아를 형성하되, 상기 금속-반도체층의 적어도 일부가 노출되도록 상기 층간 절연막을 식각하여 상기 비아를 형성하고,
    상기 비아에 도전성 물질을 증착하여 상기 배선을 형성하는 것을 포함하는 반도체 소자의 제조방법.
  18. 기판의 제1 영역 상에 형성된 게이트 구조체로서, 상기 게이트 구조체는 게이트 전극과 상기 게이트 전극 측벽에 형성된 스페이서를 포함하는 게이트 구조체;
    상기 기판 내에 형성되되, 상기 기판의 상기 제1 영역에 수평으로 인접한 제2 영역에 형성된 소스 및 드레인 영역;
    상기 게이트 구조체의 상면, 상기 스페이서의 외측벽면, 및 상기 소스 영역과 드레인 영역 중 적어도 하나의 상면 상에 형성된 금속-반도체층; 및
    상기 금속-반도체층과 전기적으로 접속된 배선을 포함하는 층간 절연막을 포함하는 반도체 소자.
  19. 제 18항에 있어서,
    상기 반도체 소자는 SRAM을 포함하고,
    상기 SRAM의 채널영역은 상기 게이트 구조체 하부에 형성되되, 상기 채널영역은 상기 스페이서의 외측벽면 사이에서 형성되는 반도체 소자.
  20. 제 18항에 있어서,
    상기 금속-반도체층은 상기 게이트 구조체의 상면, 상기 스페이서의 외측벽면, 및 상기 소스 영역과 드레인 영역 중 적어도 하나의 상면과 직접 접촉하는 반도체 소자.
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