KR100429873B1 - 모스 트랜지스터 및 그 형성방법 - Google Patents

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Abstract

본 발명은 게이트 폴리 산화막의 두께가 반도체 기판위에 선택적으로 성장된 모스 트랜지스터 및 그 형성방법에 관한것이다. 본 발명에 따르면, 먼저 반도체 기판상에 게이트 산화막 패턴 및 게이트 도전막 패턴을 형성한다. 반도체 기판 및 게이트 도전막 패턴 위에서 게이트 도전막 패턴을 완전히 덮으면서 게이트 도전막 패턴 주위의 반도체 기판의 제1 영역도 덮는 마스크막 패턴을 형성한다. 마스크막 패턴을 이온 주입 마스크로 한 이온 주입 공정을 수행하여 마스크막 패턴에 의해 노출되는 반도체 기판의 제2 영역을 비정질화시킨다. 마스크막 패턴을 제거한다. 마스크막 패턴이 제거된 반도체 기판 전면에 게이트 폴리 산화막을 증착하되, 제1 영역에서의 게이트 폴리 산화막보다 제2 영역에서의 게이트 폴리 산화막의 두께가 더 두껍도록 한다. 게이트 폴리 산화막 위에 게이트 스페이서막을 증착한후 이방성 식각하여 게이트 스페이서를 형성한다. 그리고 반도체 기판에 소스 및 드레인 영영을 형성한다. 본 발명에 따르면, 반도체 기판 표면에 피팅이 생기는 반도체 기판 손상을 막을 수 있으며, 피팅의 발생에 따른 접합 누설의 증가도 줄일 수 있다. 또한, 얕은 접합을 형성할수 있고 트랜지스터의 성능을 향상시킬 수 있다.

Description

모스 트랜지스터 및 그 형성방법{MOS transistor and forming method thereof}
본 발명은 모스 트랜지스터 구조 및 그 형성방법에 관한 것으로, 자세하게는 게이트 폴리 산화막의 두께가 반도체 기판위에 선택적으로 성장된 모스 트랜지스터 및 그 형성방법에 관한 것이다.
반도체 소자가 고집적화되고 대용량화됨에 따라 모스 트랜지스터의 크기가 계속 축소된다. 모스 트랜지스터의 크기 축소에 따라 게이트 산화막, 게이트 폴리 산화막등의 두께가 얇아지고 소오스 및 드레인 영역인 접합깊이(junction depth) 또한 얕아지고 있다.
도 1 내지 도 4는 종래기술에 따른 모스 트랜지스터 제조방법을 설명하기 위하여 도시한 단면도이다.
도 1을 참조하면, 쉘로우 트렌치 소자분리 영역(shallow trench isolation: STI, 20)이 있는 반도체 기판(10)상에 게이트 산화막 패턴(30) 및 게이트 도전막 패턴(35)을 형성시킨다.
이어서, 도 2와 같이 반도체 기판(10) 전면에 게이트 폴리 산화막(40)을 증착시키고, 반도체 기판(10)에는 소오스 및 드레인 영역(45)을 형성시킨다. 상기 게이트 폴리 산화막(40)은 모스 트랜지스터의 크기가 축소됨에 따라 계속하여 얇은 두께로 증착된다. 그러나 상기 게이트 폴리 산화막(40)의 두께가 너무 얇게되면 게이트 폴리 산화막 본래의 기능을 상실하게 되어 반도체 기판이 손상되고, 피팅(pitting) 및 접합 누설(junction leakage)가 증가되게 된다.
계속하여, 도 3과 같이 상기 게이트 폴리 산화막(40)위에 MTO막(Middle Temperature Oxide, 50) 및 스페이서용막(60)을 차례로 증착시킨다. 상기 MTO막(50)은 게이트 스페이서 형성시 식각 마진을 주기 위하여 형성시킨 막이다. 상기 MTO막(50)이 두꺼울수록 식각마진은 좋아지지만, 상기 MTO막(50)이 두꺼워지면 트랜지스터의 크기가 크지므로 두께를 두껍게 하는데 한계가 있다. 이어서, 상기 스페이서용막(60), 상기 MTO막(50) 및 상기 게이트 폴리 산화막(40)을 이방성 식각하여 스페이서를 형성시킨다.
상기 공정에 의하여 형성된 모스 트랜지스터는 도 4와 같이 반도체 기판(10) 표면에 피팅(pitting, 70)이 생긴다. 트랜지스터의 크기가 축소됨에 따라 게이트 폴리 산화막(40) 및 MTO막(50)이 얇은 두께로 형성되고, 얇은 두께의 게이트 폴리 산화막(40) 및 MTO막(50)은 본래의 기능을 수행할수가 없게 된다. 특히, 반도체 기판과 직접적으로 접하고 있는 게이트 폴리 산화막(40)이 얇은 두께로 형성되었기 때문에, 게이트 스페이서를 형성시키는 이방성 식각공정에서 스페이서용막(60)과의 선택비가 부족하여 반도체 기판이 손상을 받는다. 따라서 반도체 기판(10)에는 피팅(70)이 생기며 피팅이 발생할 경우 접합누설의 증가로 이어져 소자의 불량원인이 된다. 그러므로, 스페이서 형성을 위한 식각공정시에는 상기 게이트 폴리 산화막(40)의 두께가 두껍게 형성되어져야할 필요성이 있다.
본 발명이 이루고자 하는 기술적 과제는, 스페이서 식각시 반도체 기판의 손상을 방지하고, 접합 누설을 막을수 있는 트랜지스터 형성방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 상기 방법에 의해 형성된 트랜지스터를 제공하는데 있다.
도 1 내지 도 4는 종래기술에 따른 모스 트랜지스터 형성방법을 설명하기 위하여 도시한 단면도이다.
도 5 내지 도 12는 본 발명의 바람직한 일 실시예에 따른 모스 트랜지스터 형성방법을 설명하기 위하여 도시한 단면도들이다.
도 12는 상기 바람직한 일 실시예에 따라 형성된 모스 트랜지스터의 구조이다.
도 13 내지 도 15는 본 발명의 바람직한 다른 실시예에 따른 모스 트랜지스터 형성방법을 설명하기 위하여 도시한 단면도들이다.
<도면의 주요부분의 부호에 대한 설명>
100: 반도체 기판, 110: STI(Shallow Trench Isolation),
210: 게이트 산화막 패턴(gate oxide pattern),
220: 게이트 도전막 패턴, 240: 게이트 폴리 산화막,
250: MTO(Middle Temperature Oxide)막, 260: 게이트 스페이서막,
300: 소오스 및 드레인 영역.
상기의 기술적 과제를 해결하기 위한 본 발명의 일 태양에 따른 트랜지스터 형성방법은, 먼저 반도체 기판상에 게이트 산화막 패턴 및 게이트 도전막 패턴을 형성한다. 이어서, 상기 반도체 기판 및 상기 게이트 도전막 패턴위에 상기 게이트 도전막 패턴을 완전히 덮는 마스크막 패턴을 형성하고, 상기 마스크막 패턴을 이용하여 상기 반도체 기판을 비정질화시킨다. 계속하여, 상기 마스크막 패턴이 제거된 상기 반도체 기판에 전면에 게이트 폴리 산화막을 증착한다. 이어서, 상기 게이트 폴리 산화막 위에 게이트 스페이서막을 증착한후 이방성 식각하여 게이트 스페이서를 형성한다. 그리고, 상기 반도체 기판에 소스 및 드레인 영영을 형성한다.
상기 게이트 도전막 패턴 측벽과 상기 마스크막 패턴 측벽의 간격은 60Å 내지 140Å의 범위로 형성되는 것이 바람직하다.
또한, 상기 제3단계는 상기 마스크막 패턴을 이온 주입 마스크로 하여 하부의 반도체 기판에 Si 또는 Ge을 이온주입하여 수행하는 것이 바람직하다.
상기 게이트 폴리 산화막은 선택적으로 서로 다른 제1두께 및 제2두께로 성장되는 것이 바람직하고, 상기 제2두께를 갖는 게이트 폴리 산화막은 비정질화된 상기 반도체 기판 위에 한정되는 것이 바람직하다.
또한, 상기 게이트 폴리 산화막의 제1두께는 10Å 내지 50Å의 범위로 형성되는 것이 바람직하고, 상기 게이트 폴리 산화막의 제2두께는 제1두께의 2배 내지6배로 형성되는 것이 바람직하다.
상기 제4단계 진행후 상기 게이트 폴리 산화막위에 MTO막을 형성하는 단계를 더 포함하는 것이 바람직하다.
상기의 기술적 과제를 해결하기 위한 본 발명의 다른 일 태양에 따른 트랜지스터 형성방법은, 먼저 반도체 기판상에 게이트 산화막 패턴 및 게이트 도전막 패턴을 형성한다. 이어서, 상기 게이트 도전막 패턴 위에 상기 게이트 도전막 패턴의 상면보다 큰 넓이로 마스크막 패턴을 형성하고, 상기 마스크막 패턴을 이용하여 상기 반도체 기판을 비정질화시킨다. 계속하여, 상기 마스크막 패턴이 제거된 상기 반도체 기판에 전면에 게이트 폴리 산화막을 증착한다. 이어서, 상기 게이트 폴리 산화막 위에 게이트 스페이서막을 증착한후 이방성 식각하여 게이트 스페이서를 형성한다. 그리고, 상기 반도체 기판에 소스 및 드레인 영영을 형성한다.
상기 제2단계는, 상기 게이트 도전막 패턴 위에 ARC막 패턴을 형성하는 단계 및 상기 ARC막 패턴의 상면보다 작은 넓이가 되도록 상기 게이트 산화막 패턴 및 상기 게이트 도전막 패턴을 스큐(skew) 식각하여 패터닝하는 단계를 포함하는 것이 바람직하다.
또한, 상기 제3단계는 상기 마스크막 패턴을 이온주입 마스크로 하여 하부의 반도체 기판에 Si 또는 Ge을 이온주입하여 수행하는 것이 바람직하다.
상기 게이트 폴리 산화막은 선택적으로 서로 다른 제1두께 및 제2두께를 갖도록 성장되는 것이 바람직하다.
또한, 상기 제4단계 진행후 상기 게이트 폴리 산화막 위에 MTO막을 형성하는단계를 더 포함하는 것이 바람직하다.
상기의 다른 기술적 과제를 해결하기 위한 본 발명에 따른 모스 트랜지스터는 반도체 기판상에 형성된 게이트 산화막 패턴, 게이트 도전막 패턴, 상기 게이트 도전막 패턴 측벽에 형성된 게이트 스페이서막, 상기 반도체 기판과 상기 게이트 스페이서막의 하면 사이에서 선택적으로 제1두께 및 제2두께를 갖는게이트 폴리 산화막 및 상기 반도체 기판에 형성된 소오스 및 드레인 영역을 구비한다.
상기 게이트 폴리 산화막의 제2두께는 상기 게이트 스페이서막 외벽 방향에 형성된 두께인것이 바람직하고, 상기 게이트 폴리 산화막의 제2두께는 제1두께보다 더 큰 것이 바람직하다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써 본 발명을 상세히 설명하기로 한다. 그러나 본 실시예가 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서의 요소의 형상등은 보다 명확한 설명을 강조하기 위하여 과장되게 표현된 부분이 있을 수 있으며, 도면상에서 동일 부호로 표시된 요소는 동일 요소를 의미한다.
도 5 내지 도 12는 본 발명의 일 실시예에 따른 모스 트랜지스터 형성방법을 설명하기 위하여 도시한 단면도들이고, 도 12는 상기 일 실시예에 따라 형성된 모스 트랜지스터의 구조이다. 먼저, 도 5 내지 도 12를 참조하여 모스 트랜지스터의 형성방법을 설명하고, 이어서 도 12를 참조하여 모스 트랜지스터의 구조를 설명하기로 한다.
도 5는 게이트 산화막 패턴 및 게이트 도전막 패턴을 형성시키는 단계를 설명하기 위하여 도시한 단면도로서, 쉘로우 트렌치 소자분리 영역(shallow trench isolation: STI, 110)이 있는 반도체 기판(100)상에 게이트 산화막 패턴(210) 및 게이트 도전막 패턴(220)을 형성시킨다.
이어서 도 6 및 도 7과 같이 반도체 기판(100) 및 게이트 도전막 패턴(220)위에 마스크막 패턴(235)을 형성한다. 도 6은 상기 게이트 산화막 패턴(210) 및 게이트 도전막 패턴(220)을 완전히 덮도록 반도체 기판(100) 전면에 포토레지스트(230)를 증착하는 단계를 도시한 것이다. 상기 포토레지스트(230)는 반도체 기판의 일부분에 Si 또는 Ge을 이온주입하기 위한 마스크막 패턴(235) 형성에 필요하다. 이어서, 상기 포토레지스트(230)을 패터닝하여 도 7에 도시된 바와 같은 마스크막 패턴(235)을 형성한다. 상기 마스크막 패턴(220)은 상기 게이트 도전막 패턴(220)의 상면보다 더 큰 넓이로 상기 게이트 도전막 패턴(220)을 완전히 덮는다. 바람직한 일 실시예에 따르면, 상기 마스크막 패턴(235)으로 포토레지스트가 사용된다. 상기 게이트 도전막 패턴(220) 측벽과 상기 마스크막 패턴(235) 측벽의 간격(M)은 60Å 내지 140Å의 범위로 형성되는 것이 바람직하다.
이어서, 상기 마스크막 패턴(235)을 이용하여 상기 반도체 기판(100) 일부분을 비정질화 시킨다. 도 8은 상기 마스크막 패턴(235)을 이온 주입 마스크로 하여 반도체 기판(100)을 비정질화시키는 공정을 도시한 것으로서, 반도체 기판(100)일부에만 Si 또는 Ge을 이온주입함으로써, 반도체 기판 일부(237)를 비정질화 시킨다. 즉, 마스크막 패턴(235) 아래의 반도체 기판(100)에는 Si 또는 Ge이 이온주입되지 않고, 상부에 마스크막 패턴(235)이 없는 반도체 기판에는 Si 또는 Ge이 이온주입된다.
상기 반도체 기판(100) 비정질화 공정이 끝난후에는, 상기 마스크막 패턴(235)을 제거한다. 그리고, 상기 마스크막 패턴(235)이 제거된 후에는 도 9와 같이 상기 반도체 기판(100) 전면에 게이트 폴리 산화막(240)을 성장시킨다. 상기 게이트 폴리 산화막(240)은 상기 반도체 기판(100)상에 선택적으로 서로 다른 제1두께(T1) 및 제2두께(T2)로 성장되는 것이 바람직하다. 상기 제1두께(T1)는 비정질화되지 않은 반도체 기판(100) 위에 성장된 게이트 폴리 산화막의 두께 및 게이트 도전막 패턴(220)의 상부에 성장된 게이트 폴리 산화막의 두께이다. 상기 제2두께(T2)는 비정질화된 반도체 기판 위에 성장된 게이트 폴리 산화막의 두께이다. 상기 게이트 폴리 산화막의 제1두께(T1)는 10Å 내지 50Å의 범위로 형성되는 것이 바람직하다. 또한, 상기 게이트 폴리 산화막의 제2두께(T2)는 제1두께(T1) 보다 2배 내지 6배 더 두껍게 형성되는 것이 바람직하다.
이어서, 도 10과 같이 상기 게이트 폴리 산화막(240)위에 MTO(Middle Temperature Oxide,250)막을 증착할 수 있다. 상기 MTO막(250)은 게이트 스페이서 형성시 식각 마진을 주기 위하여 형성시킨 막이다. 상기 MTO막(250)이 두꺼울수록 식각마진은 좋아지지만, 상기 MTO막(250)이 두꺼워지면 트랜지스터의 크기가 크지므로 두께를 두껍게 하는데 한계가 있다.
계속하여, 도 11과 같이 상기 MTO막(250)위에 게이트 스페이서막(260)을 증착한다. 상기 게이트 스페이서막(250)으로는 질화막 또는 산화막인 것이 바람직하다. 이어서, 상기 게이트 스페이서막(260), 상기 MTO막(250) 및 상기 게이트 폴리 산화막(240)을 이방성 식각하여 게이트 스페이서를 형성시킨다. 이때 상기 이방성 식각에 의한 반도체 기판의 손상은 발생되지 않는다. 즉, 상기 이방성 식각시 반도체 기판위에 있는 게이트 폴리 산화막(240)의 제2두께(T2)가 충분히 두텁기 때문에 반도체 기판(100) 표면에 피팅이 생기지 않아서 반도체 기판(100)이 보호된다. 비정질화된 반도체 기판위에 형성된 게이트 폴리 산화막(240)은 비정질화되지 않은 반도체 기판(100) 위에 형성된 게이트 폴리 산화막의 두께가 30Å 이하일 경우 그 효과가 크게 나타난다.
이어서, 도 12와 같이 상기 반도체 기판(100)에 소오스 및 드레인 영역(300)을 형성시킨다.
도 12는 상기 일 실시예에 따라 형성된 모스 트랜지스터의 구조를 도시한 단면도이다.
도 12를 참조하면, 상기 모스 트랜지스터는 게이트 산화막 패턴(210), 게이트 도전막 패턴(220), 상기 게이트 도전막 패턴(220) 측벽에 형성된 게이트 스페이서막(260), 상기 반도체 기판(100)과 상기 게이트 스페이서막(260)의 하면 사이에서 선택적으로 서로 다른 제1두께(T1) 및 제2두께(T2)인 게이트 폴리 산화막(240), 상기 게이트 폴리 산화막(240)과 상기 게이트 스페이서막(260) 사이에 있는 MTO막 및 상기 반도체 기판(100)에 형성된 소오스 및 드레인 영역(300)을 구비한다.
상기 게이트 폴리 산화막의 제2두께(T2)는 상기 게이트 스페이서막(260) 외벽 방향에 형성된 두께이다. 상기 게이트 스페이서막(260)과 반도체 기판(100)사이에 형성된 게이트 폴리 산화막(240)의 제2두께(T2)가 두터울수록 게이트 스페이서 형성을 위한 식각공정에서 반도체 기판(100)의 손상을 방지할 수가 있다. 상기 게이트 폴리 산화막(240)의 제1두께(T1)는 10Å 내지 50Å의 범위인 것이 바람직하고, 상기 게이트 폴리 산화막(240)의 제2두께(T2)는 제1두께(T1)보다 더 큰 것이 바람직하다. 또한, 상기 게이트 폴리 산화막의 제2두께(T2)는 제1두께(T1)보다 2배 내지 6배인 것이 바람직하다.
상기 게이트 스페이서막(260)은 질화막 또는 산화막인 것이 바람직하다.
도 13 내지 도 15는 본 발명에 따른 다른 실시예에 따른 모스 트랜지스터 형성방법을 설명하기 위하여 도시한 단면도들이다. 본 발명에 따른 다른 실시예는 상술한 일 실시예와 비교하여 볼때 반도체 기판의 일부를 비정질화 시키는 공정에 이용되는 마스크막 패턴을 형성시키는 방법이 다를뿐, 상기 마스크막 패턴 형성공정 이외의 다른 공정은 일실시예의 공정과 동일하다. 또한, 각부의 구조, 치수, 재질등도 상기 일실시예와 동일하므로 상술한 일실시예를 참조한다.
도 13은 게이트 산화막 패턴(1210), 게이트 도전막 패턴(1220) 및 ARC(Anti-Reflection Coating,1230)막을 형성시키는 단계를 설명하기 위하여 도시한 단면도로서, 쉘로우 트렌치 소자분리 영역(shallow trench isolation: STI, 1110)이 있는 반도체 기판(1100)상에 게이트 산화막 패턴(1210), 게이트 도전막 패턴(1220) 및 ARC(1230)막을 형성시킨다.
이어서 도 14와 같이 게이트 산화막 패턴(1210) 및 게이트 도전막 패턴(1220)을 스큐(skew)식각하여 마스크막 패턴(1235)을 형성한다. 상기 마스크막 패턴(1235)이 상기 게이트 도전막 패턴(1220)의 상면을 완전히 덮도록 상기 게이트 산화막 패턴(1210) 및 게이트 도전막 패턴(1220)의 측벽을 식각시킨다. 상기 게이트 도전막 패턴(1220) 측벽과 상기 마스크막 패턴(1235) 측벽의 간격은 60Å 내지 140Å의 범위로 형성되는 것이 바람직하다.
이어서, 상기 마스크막 패턴(1235)을 이용하여 상기 반도체 기판(1100) 일부분을 비정질화 시킨다. 도 15는 상기 마스크막 패턴(1235)을 이온 주입 마스크로 하여 반도체 기판(1100)을 비정질화시키는 공정을 도시한 것으로서, 반도체 기판(1100)일부에만 Si 또는 Ge을 이온주입함으로써, 반도체 기판 일부(1237)를 비정질화 시킨다. 상기 반도체 기판(1100) 비정질화 공정이 끝난후에는, 상기 마스크막 패턴(1235)을 제거한다.
이어서, 상술한 본발명의 일 실시예에 따른 모스 트랜지스터 형성방법에 따라 공정을 진행한다. 즉, 도 15에서와 같이 반도체 기판(1100) 일부분을 비정질화시킨 후에는, 도 9에 도시한 게이트 폴리 산화막(240)을 증착하는 단계에서부터 도 12에 도시한 소오스 및 드레인 영역(300)을 형성시키는 단계까지 공정을 진행한다.
상술한 바와 같이 본 발명은, 게이트 스페이서 식각공정시 반도체 기판이 노출되는 부위를 비정질화시킴으로써 비정질화된 반도체 기판 상부의 게이트 폴리 산화막을 두텁게 할수 있다. 따라서, 게이트 스페이서 형성시 반도체 기판 표면에 피팅이 생기는 반도체 기판 손상을 막을 수 있으며, 피팅의 발생에 따른 접합 누설의 증가도 줄일 수 있다. 또한, 비정질화 되지 않은 반도체 기판위의 게이트 폴리 산화막의 두께를 얇게 할수 있고, 낮은 에너지의 이온주입을 하여 얕은 접합(shallow junction)을 형성할수 있으므로, 트랜지스터의 성능을 향상시킬 수 있다.

Claims (25)

  1. 반도체 기판상에 게이트 산화막 패턴 및 게이트 도전막 패턴을 형성하는 제1단계;
    상기 반도체 기판 및 상기 게이트 도전막 패턴 위에서 상기 게이트 도전막 패턴을 완전히 덮으면서 상기 게이트 도전막 패턴 주위의 상기 반도체 기판의 제1 영역도 덮는 마스크막 패턴을 형성하는 제2단계;
    상기 마스크막 패턴을 이온 주입 마스크로 한 이온 주입 공정을 수행하여 상기 마스크막 패턴에 의해 노출되는 상기 반도체 기판의 제2 영역을 비정질화시키는 제3단계;
    상기 마스크막 패턴을 제거하는 제4단계;
    상기 마스크막 패턴이 제거된 상기 반도체 기판 전면에 게이트 폴리 산화막을 증착하되, 상기 제1 영역에서의 게이트 폴리 산화막보다 상기 제2 영역에서의 게이트 폴리 산화막의 두께가 더 두껍도록 하는 제5단계;
    상기 게이트 폴리 산화막 위에 게이트 스페이서막을 증착한후 이방성 식각하여 게이트 스페이서를 형성하는 제6단계; 및
    상기 반도체 기판에 소스 및 드레인 영영을 형성하는 제7단계를 포함하는 것을 특징으로 하는 모스 트랜지스터 형성방법.
  2. 제1항에 있어서,
    상기 게이트 도전막 패턴 측벽과 상기 마스크막 패턴 측벽의 간격은 60Å 내지 140Å의 범위로 형성되는 것을 특징으로 하는 모스 트랜지스터 형성방법.
  3. 제1항에 있어서,
    상기 마스크막 패턴은 포토레지스트 패턴인 것을 특징으로 하는 모스 트랜지스터 형성방법.
  4. 제1항에 있어서,
    상기 제3단계는 상기 마스크막 패턴을 이온주입 마스크로 하여 하부의 반도체 기판에 Si 또는 Ge을 이온주입하여 수행하는 것을 특징으로 하는 모스 트랜지스터 형성방법.
  5. 삭제
  6. 삭제
  7. 제1항에 있어서,
    상기 게이트 폴리 산화막의 제1두께는 10Å 내지 50Å의 범위로 형성되는 것을 특징으로 하는 모스 트랜지스터 형성방법.
  8. 제1항에 있어서,
    상기 게이트 폴리 산화막의 제2두께는 제1두께의 2배 내지 6배로 형성되는 것을 특징으로 하는 모스 트랜지스터 형성방법.
  9. 제1항에 있어서,
    상기 제5단계 진행후 상기 게이트 폴리 산화막 위에 MTO막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 모스 트랜지스터 형성방법.
  10. 제1항에 있어서,
    상기 게이트 스페이막은 질화막 또는 산화막인 것을 특징으로 하는 모스 트랜지스터 형성방법.
  11. 반도체 기판상에 게이트 산화막 패턴 및 게이트 도전막 패턴을 형성하는 제1단계;
    상기 게이트 도전막 패턴의 상부면 위에서 상기 게이트 도전막 패턴의 상부면을 완전히 덮으면서 상기 게이트 도전막 패턴 주위로 일정 면적만큼 돌출되어, 상기 게이트 도전막 패턴 주위의 상기 반도체 기판의 제1 영역과 중첩되는 마스크막 패턴을 형성하는 제2단계;
    상기 마스크막 패턴을 이온 주입 마스크로 한 이온 주입 공정을 수행하여 상기 마스크막 패턴과 중첩되지 않는 상기 반도체 기판의 제2 영역을 비정질화시키는 제3단계;
    상기 마스크막 패턴을 제거하는 제4단계;
    상기 마스크막 패턴이 제거된 상기 반도체 기판 전면에 게이트 폴리 산화막을 증착하되, 상기 제1 영역에서의 게이트 폴리 산화막보다 상기 제2 영역에서의 게이트 폴리 산화막의 두께가 더 두껍도록 하는 제5단계; 및
    상기 반도체 기판에 소스 및 드레인 영영을 형성하는 제6단계를 포함하는 것을 특징으로 하는 모스 트랜지스터 형성방법.
  12. 제11항에 있어서,
    상기 게이트 도전막 패턴 측벽과 상기 마스크막 패턴 측벽의 간격은 60Å 내지 140Å의 범위로 형성되는 것을 특징으로 하는 모스 트랜지스터 형성방법.
  13. 제11항에 있어서, 상기 제2단계는,
    상기 게이트 도전막 패턴 위에 ARC막 패턴을 형성하는 단계; 및
    상기 ARC막 패턴의 상면보다 작은 넓이가 되도록 상기 게이트 산화막 패턴 및 상기 게이트 도전막 패턴을 스큐(skew) 식각하여 패터닝하는 단계를 포함하는 것을 특징으로 하는 모스 트랜지스터 형성방법.
  14. 제11항에 있어서,
    상기 제3단계는 상기 마스크막 패턴을 이온주입 마스크로 하여 하부의 반도체 기판에 Si 또는 Ge을 이온주입하여 수행하는 것을 특징으로 하는 모스 트랜지스터 형성방법.
  15. 삭제
  16. 삭제
  17. 제11항에 있어서,
    상기 게이트 폴리 산화막의 제1두께는 10Å 내지 50Å의 범위로 형성되는 것을 특징으로 하는 모스 트랜지스터 형성방법.
  18. 제11항에 있어서,
    상기 게이트 폴리 산화막의 제2두께는 제1두께의 2배 내지 6배로 형성되는 것을 특징으로 하는 모스 트랜지스터 형성방법.
  19. 제1항에 있어서,
    상기 제5단계 진행후 상기 게이트 폴리 산화막 위에 MTO막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 모스 트랜지스터 형성방법
  20. 반도체 기판상에 형성된 게이트 산화막 패턴 및 게이트 도전막 패턴;
    상기 게이트 도전막 패턴 측벽에 형성된 게이트 스페이서막;
    상기 반도체 기판과 상기 게이트 스페이서막의 하면 사이에서 선택적으로 서로 다른 제1두께 및 제2두께를 갖는 게이트 폴리 산화막; 및
    상기 반도체 기판에 형성된 소오스 및 드레인 영역을 구비하는 것을 특징으로 하는 모스 트랜지스터.
  21. 제20항에 있어서,
    상기 게이트 폴리 산화막의 제2두께는 상기 게이트 스페이서막 외벽 방향에 형성된 두께인 것을 특징으로 하는 모스 트랜지스터.
  22. 제20항에 있어서,
    상기 게이트 폴리 산화막의 제1두께는 10Å 내지 50Å의 범위인 것을 특징으로 하는 모스 트랜지스터.
  23. 제20항에 있어서,
    상기 게이트 폴리 산화막의 제2두께는 제1두께보다 더 큰 것을 특징으로 하는 모스 트랜지스터.
  24. 제23항에 있어서,
    상기 게이트 폴리 산화막의 제2두께는 제1두께의 2배 내지 6배 더 큰 것을 특징으로 하는 모스 트랜지스터.
  25. 제20항에 있어서,
    상기 게이트 폴리 산화막 및 게이트 스페이서막 사이에 형성된 MTO막을 더 구비하는 것을 특징으로 하는 모스 트랜지스터.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6686595B2 (en) * 2002-06-26 2004-02-03 Semequip Inc. Electron impact ion source
US7960709B2 (en) * 2002-06-26 2011-06-14 Semequip, Inc. Ion implantation device and a method of semiconductor manufacturing by the implantation of boron hydride cluster ions
US7112479B2 (en) * 2004-08-27 2006-09-26 Micron Technology, Inc. Methods of forming gatelines and transistor devices
JP4410222B2 (ja) * 2006-06-21 2010-02-03 株式会社東芝 半導体装置及びその製造方法
CN102810480B (zh) * 2011-06-02 2016-01-06 中芯国际集成电路制造(北京)有限公司 半导体器件的制造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03272146A (ja) * 1990-03-22 1991-12-03 Mitsubishi Electric Corp 半導体装置の製造方法
KR960043050A (ko) * 1995-05-09 1996-12-21 김주용 반도체 소자의 트랜지스터 제조방법
US5702986A (en) * 1995-12-05 1997-12-30 Micron Technology, Inc. Low-stress method of fabricating field-effect transistors having silicon nitride spacers on gate electrode edges
KR20010038445A (ko) * 1999-10-25 2001-05-15 황인길 엘디디형 상보형 모스 트랜지스터 제조 방법
KR20010058392A (ko) * 1999-12-27 2001-07-05 윤종용 트랜지스터 제조방법

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5395781A (en) * 1994-02-16 1995-03-07 Micron Technology, Inc. Method of making a semiconductor device using photoresist flow
US5811342A (en) * 1998-01-26 1998-09-22 Texas Instruments - Acer Incorporated Method for forming a semiconductor device with a graded lightly-doped drain structure
US6093594A (en) * 1998-04-29 2000-07-25 Advanced Micro Devices, Inc. CMOS optimization method utilizing sacrificial sidewall spacer
US6361874B1 (en) * 2000-06-20 2002-03-26 Advanced Micro Devices, Inc. Dual amorphization process optimized to reduce gate line over-melt

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03272146A (ja) * 1990-03-22 1991-12-03 Mitsubishi Electric Corp 半導体装置の製造方法
KR960043050A (ko) * 1995-05-09 1996-12-21 김주용 반도체 소자의 트랜지스터 제조방법
US5702986A (en) * 1995-12-05 1997-12-30 Micron Technology, Inc. Low-stress method of fabricating field-effect transistors having silicon nitride spacers on gate electrode edges
KR20010038445A (ko) * 1999-10-25 2001-05-15 황인길 엘디디형 상보형 모스 트랜지스터 제조 방법
KR20010058392A (ko) * 1999-12-27 2001-07-05 윤종용 트랜지스터 제조방법

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