CN1270361C - Mos晶体管及其制造方法 - Google Patents

Mos晶体管及其制造方法 Download PDF

Info

Publication number
CN1270361C
CN1270361C CNB021067716A CN02106771A CN1270361C CN 1270361 C CN1270361 C CN 1270361C CN B021067716 A CNB021067716 A CN B021067716A CN 02106771 A CN02106771 A CN 02106771A CN 1270361 C CN1270361 C CN 1270361C
Authority
CN
China
Prior art keywords
grid
coating
semiconductor substrate
thickness
oxide skin
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
CNB021067716A
Other languages
English (en)
Other versions
CN1399319A (zh
Inventor
李东勋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN1399319A publication Critical patent/CN1399319A/zh
Application granted granted Critical
Publication of CN1270361C publication Critical patent/CN1270361C/zh
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

一种MOS晶体管及其制造方法，该晶体管包括在半导体衬底的整个表面上被形成为具有不同厚度的栅极多晶氧化物层。在半导体衬底上形成栅极氧化物层构图和栅极导电层构图。掩蔽层构图形成在半导体衬底和栅极导电层构图上，使得栅极导电层构图被掩蔽层构图完全覆盖。利用掩蔽层构图将半导体衬底制成非晶的。除去掩蔽层构图，然后在半导体衬底的整个表面上沉积栅极多晶氧化物层。栅极间隙壁层沉积在栅极多晶氧化物层上，且通过各向异性蚀刻栅极间隙壁层和栅极多晶氧化物层而形成栅极间隙壁。在半导体衬底上形成源极/漏极区。因而，可以防止对半导体衬底的损伤，可以较薄地形成结区并提高MOS晶体管的性能。

Description

MOS晶体管及其制造方法
                       技术领域
本发明涉及一种MOS(金属-氧化物-半导体)晶体管及制造这种晶体管的方法，更具体地，涉及一种在半导体衬底上将栅极多晶氧化物层形成至一预定厚度的MOS晶体管及形成该MOS晶体管的方法。
                      背景技术
随着半导体器件集成密度和储存容量的增加，MOS晶体管的尺寸不断减小。因而，栅极氧化物层和栅极多晶氧化物层的厚度，以及诸如源极/漏极区的结区的深度减小。
图1至4是说明制造MOS晶体管的传统方法的横截面视图。参照图1，栅极氧化物层构图30和栅极导电层构图35顺序形成在形成有浅槽隔离(STI)20的半导体衬底10上。
然后，如图2所示，栅极多晶氧化物层40形成在半导体衬底10的整个表面上，且源极/漏极区45形成在半导体衬底10上。随着MOS晶体管尺寸的减小，栅极多晶氧化物层40的厚度不断减小。然而，如果栅极多晶氧化物层40的厚度过小，则栅极多晶氧化物层的特性将下降，半导体衬底10可能损坏，衬底的蚀坑可能发生，且结的漏电流可能增加。
如图3所示，中温氧化物(MTO)层50和间隙壁层60顺序沉积在栅极多晶氧化物层40上。引入MTO层50以获得形成栅极间隙壁中所需要的蚀刻边。随MTO层50的厚度增加，确保了更大的蚀刻边。然而，因为MOS晶体管的尺寸随MTO层50的厚度增加而增加，所以存在对MTO层50可以有多厚的限制。然后，各向异性蚀刻间隙壁层60、MTO层50和栅极多晶氧化物层40，由此形成栅极间隙壁。
然而，如图4所示，在通过这种方法形成的MOS晶体管内，蚀坑70出现在半导体衬底10的表面上。这是因为栅极多晶氧化物层40和MTO层50因MOS晶体管尺寸的减小而形成得过薄，于是，栅极多晶氧化物层40和MTO层50不能很好地执行其功能。具体地，因为直接接触半导体衬底10的栅极多晶氧化物层40薄薄地形成，所以难以在形成栅极间隙壁的各向异性蚀刻过程中保持栅极多晶氧化物层40相对于间隙壁层60的充分的蚀刻选择比，于是，半导体衬底10易于被各向异性蚀刻破坏。结果，蚀坑70在半导体衬底10的表面上出现，使得可能导致结的漏电流的增加以及整个器件可能残次。
                      发明内容
为了解决上述问题，本发明的第一目的是提供一种制造MOS晶体管的方法，该方法能防止由形成间隙壁的蚀刻导致的对半导体衬底的破坏和结的漏电流。
本发明的第二个目的是提供一种通过这种方法制造的MOS晶体管。
根据本发明的第一方面，提供一种制造MOS晶体管的方法。在半导体衬底上形成栅极氧化物层构图和栅极导电层构图。在半导体衬底和栅极导电层构图上形成掩蔽层构图，使得栅极导电层构图完全被掩蔽层构图覆盖。利用掩蔽层构图，通过将离子注入到半导体衬底的预定部分中而将半导体衬底形成非晶态。除去掩蔽层构图，在半导体衬底的整个表面上沉积栅极多晶氧化物层，栅极多晶氧化物层生长为具有包括第一厚度和第二厚度的不同厚度，并且仅在半导体衬底的已被制成非晶的部分上将栅极多晶氧化物层形成至第二厚度，所述第二厚度大于所述第一厚度。栅极间隙壁层沉积在栅极多晶氧化物层上，而栅极间隙壁通过各向异性蚀刻栅极间隙壁层和栅极多晶氧化物层形成。源极/漏极区形成在半导体衬底上。
优选地，栅极导电层构图的侧壁和与该栅极导电层构图的侧壁相邻的掩蔽层构图的侧壁间隔60-140。
优选地，将半导体衬底制成非晶态的步骤通过将掩蔽层构图用作离子注入掩膜而将Si或Ge离子注入部分半导体衬底中进行。
优选地，栅极多晶氧化物层的第一厚度为10-50。优选地，栅极多晶氧化物层的第二厚度比栅极多晶氧化物层的第一厚度大6倍。
优选地，在将栅极多晶氧化物层沉积到半导体衬底的整个表面上后，还在栅极多晶氧化物层上形成中温氧化物(MTO)层。
根据本发明的另一方面，提供制造MOS晶体管的另一方法。在半导体衬底上形成栅极氧化物层构图和栅极导电层构图。在栅极导电层构图上，将掩蔽层构图形成为具有大于栅极导电层构图的尺寸。利用掩蔽层构图，通过将离子注入到半导体衬底的预定部分中而将半导体衬底形成为非晶的。除去掩蔽层构图，并在半导体衬底的整个表面上沉积栅极多晶氧化物层，栅极多晶氧化物层生长为具有包括第一厚度和第二厚度的不同厚度，并且仅在半导体衬底的已被制成非晶的部分上将栅极多晶氧化物层形成至第二厚度，所述第二厚度大于所述第一厚度。栅极间隙壁层沉积在栅极多晶氧化物层上，栅极间隙壁通过各向异性蚀刻栅极间隙壁层和栅极多晶氧化物层形成。在半导体衬底上形成源极/漏极区。
优选地，形成掩蔽层构图的步骤包括在栅极导电层构图上形成防反射涂层(ARC)以作为掩蔽层，以及通过非对称(skew-etching)蚀刻构图栅极氧化物层构图和栅极导电层构图以形成掩蔽层构图，使得栅极氧化物层构图和栅极导电层构图具有比掩蔽层构图的顶面小的尺寸。
优选地，使半导体衬底非晶化的步骤通过将掩蔽层构图用作离子注入掩膜将Si或Ge离子注入部分半导体衬底内而进行。
优选地，在去除掩蔽层构图和沉积栅极多晶氧化物层之后，进一步在栅极多晶氧化物层上形成中温氧化物(MTO)层。
根据本发明另一方面，制备一种MOS晶体管。该晶体管包括：形成在半导体衬底上的栅极氧化物层构图和栅极导电层构图；在栅极导电层构图的侧壁上形成的栅极多晶氧化物层，其中栅极多晶氧化物层在半导体衬底的未被制成非晶的部分上形成至第一厚度并且在半导体衬底的非晶部分上形成至第二厚度，所述第二厚度大于所述第一厚度；在栅极多晶氧化物层上形成的栅极间隙壁层；在半导体衬底上形成的源极/漏极区。
根据本发明，可以在半导体衬底上厚厚地形成栅极多晶氧化物层，该半导体衬底通过在蚀刻栅极间隙壁的工艺过程中使半导体衬底的暴露部分非晶化而非晶化。因而，可以防止对半导体衬底的损伤，如半导体衬底的蚀坑，并减少蚀坑出现所导致的结漏电的增加。此外，可以通过注入低能离子而薄薄地形成结区，因而可以提高MOS晶体管的性能。
                       附图说明
本发明的前述及其它目的、特征和优点将因本发明的参照附图对优选实施例的更具体描述而清楚，附图中相同附图标记表示所有不同视图中的相同部件。附图不必按比例而是重点在于说明本发明的原理，其中：
图1至4是说明制造MOS晶体管的传统方法的横截面视图；
图5至12是说明根据本发明第一实施例的制造MOS晶体管方法的横截面视图；
图12是说明通过根据本发明第一实施例的制造MOS晶体管方法制造的MOS晶体管结构的横截面视图；以及
图13至15是说明根据本发明第二实施例的制造MOS晶体管方法的横截面视图。
                      具体实施方式
附图中，为了清晰起见，层和区的厚度被夸大。
图5至12是说明根据本发明第一实施例的制造MOS晶体管方法的横截面视图，具体地，图12是说明通过根据本发明第一实施例的制造MOS晶体管方法制造的MOS晶体管结构的横截面视图。制造MOS晶体管的方法将首先参照图5至12说明，然后将参照图12描述MOS晶体管的结构。
图5是说明形成栅极氧化物层构图和栅极导电层构图步骤的横截面视图。参照图5，栅极氧化物层构图210和栅极导电层构图220形成在半导体衬底100上，在该半导体衬底内形成有浅槽隔离(STI)110。
然后，如图6和7所示，在半导体衬底100的预定部分和栅极导电层构图220上形成掩蔽层构图235。图6是说明在半导体衬底100的整个表面上沉积光致抗蚀剂层230，使得栅极氧化物层构图210和栅极导电层构图220被光致抗蚀剂层230完全覆盖的步骤。光致抗蚀剂层230被用来形成掩蔽层构图235。接着，构图光致抗蚀剂层230，籍此形成掩蔽层构图235，如图7所示。掩蔽层构图235被形成得具有一大于栅极导电层构图的尺寸，使得掩蔽层构图235完全覆盖栅极导电层构图220。优选地，掩蔽层构图235可以是光致抗蚀剂层构图。优选地，栅极导电层构图220与掩蔽层构图235的侧壁之间的距离M为60-140(见图8)。
图8是说明将掩蔽层构图235用作离子注入掩膜使半导体衬底100非晶化步骤的横截面视图。参照图8，通过将Si或Ge离子注入到半导体衬底100的预定部分237内，半导体衬底100的预定部分237被制成非晶的。即，除半导体衬底100的位于掩蔽层构图235下的部分外，Si或Ge离子被注入到半导体衬底100的整个表面内。
接着，除去掩蔽层构图235，然后，如图9所示，在半导体衬底100的整个表面上生长栅极多晶氧化物层240。形成栅极多晶氧化物层240，使得栅极多晶氧化物层240在半导体衬底100的不同部分不同。即，栅极多晶氧化物层240在半导体衬底100的未被制成非晶态的部分和栅极导电层构图220上，形成第一厚度T1，而在半导体衬底的已经被形成为非晶的其它部分上，形成第二厚度T2。优选地，第一厚度T1为10-50。优选地，第二厚度T2比第一厚度T1大6倍。
接着，如图10所示，在栅极多晶氧化物层240上沉积中温氧化物(MTO)层250。引入MTO层250以获得栅极间隙壁的形成中所需的蚀刻边。随着MTO层250的厚度增加，获得更大的蚀刻边。然而，如果MTO层250过厚，则晶体管的尺寸增加，因而在增加MTO层250的厚度上存在限制。
接着，如图11所示，在MTO层250上沉积栅极间隙壁层260。栅极间隙壁层260优选地由氮化物层或氧化物层制成。然后，各向异性蚀刻栅极间隙壁层260、MTO层250和栅极多晶氧化物层240，从而形成栅极间隙壁。在各向异性蚀刻过程中，不发生对半导体衬底的损伤。即，因为在半导体衬底100上形成至第二厚度T2的栅极多晶氧化物层240足够厚，所以半导体衬底100被保护而不受各向异性蚀刻，使得可以防止蚀坑在半导体衬底上出现。如果在半导体衬底100的未被制成非晶态的部分上形成的栅极多晶氧化物层240不大于30厚，则可能更有效地保护半导体衬底100，并完全防止蚀坑出现。
接着，如图12所示，在半导体衬底100上形成源极/漏极区300。
图12是说明通过根据本发明第一实施例的制造MOS晶体管方法制造的MOS晶体管结构的横截面视图。参照图12，MOS晶体管包括栅极氧化物层构图210、栅极导电层构图220、形成在栅极导电层构图220侧壁上的栅极间隙壁层260、被形成为在半导体衬底100的不同部分上具有不同厚度(即，第一厚度T1和第二厚度T2)的栅极多晶氧化物层240、间插在栅极多晶氧化物层240和栅极间隙壁层260之间的MTO层250，以及在半导体衬底100上形成的源极/漏极区。
第二厚度T2表示栅极间隙壁层260侧壁上的栅极多晶氧化物层的厚度。随着栅极间隙壁层260和半导体衬底100之间形成的栅极多晶氧化物层240的第二厚度T2增加，更加易于防止由形成栅极间隙壁的蚀刻导致的对半导体衬底100的损伤。栅极多晶氧化物层240的第二厚度T2优选地大于栅极多晶氧化物层240的第一厚度T1。栅极多晶氧化物层240的第二厚度T2优选地比栅极多晶氧化物层240的第一厚度T1大6倍。栅极间隙壁层260优选地由氮化物层或氧化物层形成。
图13至15是说明根据本发明第二实施例的形成MOS晶体管方法的横截面视图。除形成掩蔽层构图的步骤外，本实施例与前面的实施例相同，该掩蔽层构图用于使半导体衬底的预定部分非晶化。
图13是说明形成栅极氧化物层构图1210、栅极导电层构图1220和防反射涂(ARC)层1230的步骤的横截面视图。参照图13，栅极氧化物层构图1210、栅极导电层构图1220和ARC层1230形成在半导体衬底1100上，在该衬底内形成有浅槽隔离(STI)1110。
接着，如图14所示，栅极氧化物层构图1210和栅极导电层构图1220被非均匀刻蚀，从而形成掩蔽层构图1235。栅极氧化物层构图1210和栅极导电层构图1220的侧壁被蚀刻，使得掩蔽层构图1235完全覆盖栅极导电层构图1220的顶面。优选地，栅极导电层构图1220的侧壁与掩蔽层构图1235的侧壁隔开60-140。
图15是说明将掩蔽层构图1235用作离子注入掩膜来使半导体衬底1100预定部分非晶化的步骤的横截面视图。参照图15，半导体衬底1100的预定部分通过将Si或Ge离子注入到半导体衬底1100的预定部分内而被制成非晶的。接着，除去掩蔽层构图1235。
接着，除去掩蔽层构图1235之后的工艺与本发明第一实施例的相同。也即，图9所示的沉积栅极多晶氧化物层240的步骤至图12所示的形成源极/漏极区300的步骤可直接应用于本发明的第二实施例。
虽然本发明已经参照其优选实施例得以具体显示和说明，但是，对本领域技术人员而言明显的是，在不脱离所附权利要求确定的本发明的实质和范围的情况下，可以作出形式和细节上的各种改变。

Claims (20)

1.一种制造MOS晶体管的方法，包括：
(a)在半导体衬底上形成栅极氧化物层构图和栅极导电层构图；
(b)在半导体衬底和栅极导电层构图上形成掩蔽层构图，使得栅极导电层构图完全被掩蔽层构图覆盖；
(c)利用掩蔽层构图，通过将离子注入到半导体衬底的预定部分中而将半导体衬底制成非晶的；
(d)除去掩蔽层构图并在半导体衬底的整个表面上沉积栅极多晶氧化物层，其中栅极多晶氧化物层生长为具有包括第一厚度和第二厚度的不同厚度，并且仅在半导体衬底的已被制成非晶的部分上将栅极多晶氧化物层形成至第二厚度，所述第二厚度大于所述第一厚度；
(e)在栅极多晶氧化物层上沉积栅极间隙壁层，并通过各向异性蚀刻栅极间隙壁层和栅极多晶氧化物层而形成栅极间隙壁；以及
(f)在半导体衬底上形成源极/漏极区。
2.如权利要求1所述的方法，其特征在于，栅极导电层构图的侧壁和与该栅极导电层构图的侧壁相邻的掩蔽层构图的侧壁间隔60-140。
3.如权利要求1所述的方法，其特征在于，掩蔽层构图是光致抗蚀剂构图。
4.如权利要求1所述的方法，其特征在于，通过将掩蔽层构图用作离子注入掩膜来将Si和Ge离子中的至少一种注入到部分半导体衬底内而进行步骤(c)。
5.如权利要求1所述的方法，其特征在于，栅极多晶氧化物层的第一厚度为10-50。
6.如权利要求1所述的方法，其特征在于，栅极多晶氧化物层的第二厚度比栅极多晶氧化物层的第一厚度大6倍。
7.如权利要求1所述的方法，其特征在于，还包括在步骤(d)之后在栅极多晶氧化物层上形成中温氧化物层。
8.如权利要求1所述的方法，其特征在于，栅极间隙壁层由氮化物层或氧化物层形成。
9.一种制造MOS晶体管的方法，包括：
(a)在半导体衬底上形成栅极氧化物层构图和栅极导电层构图；
(b)在栅极导电层构图上形成掩蔽层构图，以具有大于栅极导电层构图的尺寸；
(c)利用掩蔽层构图，通过将离子注入到半导体衬底的预定部分中而将半导体衬底制成非晶的；
(d)除去掩蔽层构图并在半导体衬底的整个表面上沉积栅极多晶氧化物层，其中栅极多晶氧化物层生长为具有包括第一厚度和第二厚度的不同厚度，并且仅在半导体衬底的已被制成非晶的部分上将栅极多晶氧化物层形成至第二厚度，所述第二厚度大于所述第一厚度；
(e)在栅极多晶氧化物层上沉积栅极间隙壁层，并通过各向异性蚀刻栅极间隙壁层和栅极多晶氧化物层而形成栅极间隙壁；以及
(f)在半导体衬底上形成源极/漏极区。
10.如权利要求9所述的方法，其特征在于，栅极导电层构图的侧壁和与该栅极导电层构图的侧壁相邻的掩蔽层构图的侧壁间隔60-140。
11.如权利要求9所述的方法，其特征在于，步骤(b)包括：
在栅极导电层构图上形成防反射涂层以作为掩蔽层；以及
通过非均匀蚀刻来构图栅极氧化物层构图和栅极导电层构图以形成掩蔽层构图，使得栅极氧化物层构图和栅极导电层构图具有比掩蔽层构图的顶面小的尺寸。
12.如权利要求9所述的方法，其特征在于，通过将掩蔽层构图用作离子注入掩膜来将Si和Ge离子中的至少一种注入到部分半导体衬底内而进行步骤(c)。
13.如权利要求9所述的方法，其特征在于，栅极多晶氧化物层的第一厚度为10-50。
14.如权利要求9所述的方法，其特征在于，栅极多晶氧化物层的第二厚度比栅极多晶氧化物层的第一厚度大2至6倍。
15.如权利要求9所述的方法，其特征在于，还包括在步骤(d)之后在栅极多晶氧化物层上形成中温氧化物层。
16.一种MOS晶体管，包括：
在半导体衬底上形成的栅极氧化物层构图和栅极导电层构图；
在栅极导电层构图的侧壁上形成的栅极多晶氧化物层，其中栅极多晶氧化物层在半导体衬底的未被制成非晶的部分上形成至第一厚度并且在半导体衬底的非晶部分上形成至第二厚度，所述第二厚度大于所述第一厚度；
在栅极多晶氧化物层上形成的栅极间隙壁层；以及
形成在半导体衬底上的源极/漏极区。
17.如权利要求16所述的MOS晶体管，其特征在于，栅极多晶氧化物层在栅极导电层构图的侧壁上形成至第一厚度。
18.如权利要求16所述的MOS晶体管，其特征在于，栅极多晶氧化物层的第一厚度为10-50。
19.如权利要求16所述的MOS晶体管，其特征在于，栅极多晶氧化物层的第二厚度比栅极多晶氧化物层的第一厚度大2至6倍。
20.如权利要求16所述的MOS晶体管，其特征在于，还包括形成在栅极多晶氧化物层和栅极间隙壁层之间的中温氧化物层。
CNB021067716A 2001-07-19 2002-03-07 Mos晶体管及其制造方法 Expired - Lifetime CN1270361C (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
KR43506/2001 2001-07-19
KR43506/01 2001-07-19
KR10-2001-0043506A KR100429873B1 (ko) 2001-07-19 2001-07-19 모스 트랜지스터 및 그 형성방법

Publications (2)

Publication Number Publication Date
CN1399319A CN1399319A (zh) 2003-02-26
CN1270361C true CN1270361C (zh) 2006-08-16

Family

ID=19712306

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB021067716A Expired - Lifetime CN1270361C (zh) 2001-07-19 2002-03-07 Mos晶体管及其制造方法

Country Status (5)

Country Link
US (1) US6670250B2 (zh)
JP (1) JP4102606B2 (zh)
KR (1) KR100429873B1 (zh)
CN (1) CN1270361C (zh)
DE (1) DE10213082B4 (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100703121B1 (ko) * 2002-06-26 2007-04-05 세미이큅, 인코포레이티드 이온 주입 방법
US6686595B2 (en) 2002-06-26 2004-02-03 Semequip Inc. Electron impact ion source
US7112479B2 (en) * 2004-08-27 2006-09-26 Micron Technology, Inc. Methods of forming gatelines and transistor devices
JP4410222B2 (ja) * 2006-06-21 2010-02-03 株式会社東芝 半導体装置及びその製造方法
CN102810480B (zh) * 2011-06-02 2016-01-06 中芯国际集成电路制造(北京)有限公司 半导体器件的制造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03272146A (ja) * 1990-03-22 1991-12-03 Mitsubishi Electric Corp 半導体装置の製造方法
US5395781A (en) * 1994-02-16 1995-03-07 Micron Technology, Inc. Method of making a semiconductor device using photoresist flow
KR0146525B1 (ko) * 1995-05-09 1998-11-02 김주용 반도체 소자의 트랜지스터 제조방법
US5702986A (en) * 1995-12-05 1997-12-30 Micron Technology, Inc. Low-stress method of fabricating field-effect transistors having silicon nitride spacers on gate electrode edges
US5811342A (en) * 1998-01-26 1998-09-22 Texas Instruments - Acer Incorporated Method for forming a semiconductor device with a graded lightly-doped drain structure
US6093594A (en) * 1998-04-29 2000-07-25 Advanced Micro Devices, Inc. CMOS optimization method utilizing sacrificial sidewall spacer
KR100310173B1 (ko) * 1999-10-25 2001-11-02 황인길 엘디디형 상보형 모스 트랜지스터 제조 방법
KR20010058392A (ko) * 1999-12-27 2001-07-05 윤종용 트랜지스터 제조방법
US6361874B1 (en) * 2000-06-20 2002-03-26 Advanced Micro Devices, Inc. Dual amorphization process optimized to reduce gate line over-melt

Also Published As

Publication number Publication date
KR20030008666A (ko) 2003-01-29
DE10213082A1 (de) 2003-02-13
JP2003046078A (ja) 2003-02-14
CN1399319A (zh) 2003-02-26
US6670250B2 (en) 2003-12-30
KR100429873B1 (ko) 2004-05-04
US20030015739A1 (en) 2003-01-23
DE10213082B4 (de) 2006-08-03
JP4102606B2 (ja) 2008-06-18

Similar Documents

Publication Publication Date Title
US7566621B2 (en) Method for forming semiconductor device having fin structure
CN1348210A (zh) 用选择性外延淀积制造应变硅cmos结构的方法
KR100954116B1 (ko) 반도체 소자의 리세스패턴 형성방법
US20020197786A1 (en) Applying epitaxial silicon in disposable spacer flow
CN1855428A (zh) 用于制造半导体装置的晶体管的方法
CN1521831A (zh) 于衬底上制造集成电路的方法
CN1725470A (zh) 制造快闪存储器元件的方法
CN1992227A (zh) 具有双栅结构的半导体器件的制造方法
CN1862820A (zh) 快闪存储器及其制造方法
CN1270361C (zh) Mos晶体管及其制造方法
CN103715142A (zh) 形成不同高度的多个鳍部的方法
KR100824633B1 (ko) 플래시 메모리 소자 및 그 제조 방법
CN1183586C (zh) Cmos技术中抑制窄宽度效应的方法
US20080079083A1 (en) Semiconductor device and a method of manufacture therefor
US20070155079A1 (en) Gate structure of semiconductor device and method of manufacturing the same
US6787416B2 (en) Non volatile embedded memory with poly protection layer
CN1855430A (zh) 在cmos高压工艺中保护低压区场氧化硅层的方法
CN1107975C (zh) 半导体器件的隔离区的制造方法
KR100806039B1 (ko) 플래시 메모리 소자 및 이의 제조 방법
US20090108359A1 (en) A semiconductor device and method of manufacture therefor
KR100561970B1 (ko) 반도체 소자의 제조방법
CN1186821C (zh) 双垂直通道薄膜晶体管及其制造方法
CN1286161C (zh) 浅沟渠隔离区的制造方法
CN1855427A (zh) 形成半导体器件的源/漏区的方法
CN1279610C (zh) 掩模式只读存储器低热预算制作工艺

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CX01 Expiry of patent term

Granted publication date: 20060816

CX01 Expiry of patent term