CN1725470A - 制造快闪存储器元件的方法 - Google Patents
制造快闪存储器元件的方法 Download PDFInfo
- Publication number
- CN1725470A CN1725470A CN200510078642.4A CN200510078642A CN1725470A CN 1725470 A CN1725470 A CN 1725470A CN 200510078642 A CN200510078642 A CN 200510078642A CN 1725470 A CN1725470 A CN 1725470A
- Authority
- CN
- China
- Prior art keywords
- film
- high voltage
- grid
- polysilicon film
- voltage domain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims abstract description 53
- 238000004519 manufacturing process Methods 0.000 title abstract description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 53
- 229920005591 polysilicon Polymers 0.000 claims description 53
- 230000003647 oxidation Effects 0.000 claims description 47
- 238000007254 oxidation reaction Methods 0.000 claims description 47
- 238000005516 engineering process Methods 0.000 claims description 36
- 230000001413 cellular effect Effects 0.000 claims description 28
- 239000000758 substrate Substances 0.000 claims description 26
- 150000004767 nitrides Chemical class 0.000 claims description 24
- 239000000203 mixture Substances 0.000 claims description 21
- 239000004065 semiconductor Substances 0.000 claims description 20
- 239000012528 membrane Substances 0.000 claims description 16
- 238000005530 etching Methods 0.000 claims description 14
- 230000008021 deposition Effects 0.000 claims description 12
- 239000012212 insulator Substances 0.000 claims description 12
- 238000004140 cleaning Methods 0.000 claims description 10
- 238000002955 isolation Methods 0.000 abstract description 9
- 230000007547 defect Effects 0.000 abstract description 5
- 230000015556 catabolic process Effects 0.000 abstract description 2
- 238000006731 degradation reaction Methods 0.000 abstract description 2
- 230000002093 peripheral effect Effects 0.000 abstract description 2
- 230000007423 decrease Effects 0.000 abstract 1
- 230000000694 effects Effects 0.000 abstract 1
- 229920002120 photoresistant polymer Polymers 0.000 description 12
- 230000015572 biosynthetic process Effects 0.000 description 7
- 238000000151 deposition Methods 0.000 description 7
- 239000000243 solution Substances 0.000 description 6
- 238000000137 annealing Methods 0.000 description 5
- 238000005468 ion implantation Methods 0.000 description 5
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 238000009279 wet oxidation reaction Methods 0.000 description 4
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000010790 dilution Methods 0.000 description 1
- 239000012895 dilution Substances 0.000 description 1
- 230000035876 healing Effects 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000010884 ion-beam technique Methods 0.000 description 1
- 238000003801 milling Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 230000000750 progressive effect Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000008719 thickening Effects 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
- H10B41/49—Simultaneous manufacture of periphery and memory cells comprising different types of peripheral transistor
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
- Element Separation (AREA)
Abstract
一种制造快闪存储器元件的方法，通过在存储器单元区中实施浅沟隔离(STI)工艺，使它通过形成场隔离膜而降低图案的深宽比从而减少由于高密度等离子体(HDP)的间隙填充缺陷，并避免隧道氧化物膜处的微笑现象从而改进快闪存储器元件的编程速度。该方法还通过形成场隔离膜在周围电路区执行自对准浅沟隔离(SA－STI)工艺，使它避免高和低电压栅极氧化物膜的特性退化。
Description
技术领域
本发明涉及制造快闪存储器元件(flash memory device)的方法，更特定地，本发明涉及这样一种制造快闪存储器元件的方法，当采用自对准浅沟隔离(SA-STI)工艺时，其避免隧道氧化物膜处从单元区产生的微笑现象(smilingeffect)及场隔离膜(field isolation film)处的间隙填充缺陷(gap-filling defect)。
背景技术
通常，场隔离膜利用浅沟隔离(STI)工艺或自对准浅沟隔离(SA-STI)工艺形成。
在STI工艺中，氧化物膜与氮化物膜顺次形成在半导体衬底上，并且蚀刻工艺接着执行以在该衬底的场隔离区(field isolation region)中形成沟(trench)。在SA-ATI工艺中，氧化物膜、多晶硅膜与氮化物膜顺次形成在半导体衬底上，并且蚀刻工艺接着执行以形成沟。
在使用STI工艺制造快闪存储器元件中，氮化物膜形成在周围区中的栅极氧化物膜上，因此，存在去除氮化物膜期间有蚀刻损坏发生在栅极氧化物膜处的问题。
此外，在使用SA-STI工艺制造快闪存储器元件中，多晶硅膜形成在氧化物膜与氮化物膜间以保护栅极氧化物膜免于蚀刻损坏。然而，由于多晶膜缘故，沟的深宽比(aspect ratio)增加且具有窄图案宽度的单元区中的沟的深宽比增加。因此，存在绝缘材料的填充特性(filling characteristic)开始恶化且空隙(void)形成在场隔离膜中的问题。而且，存在微笑现象的问题，因为隧道氧化物膜的两端在后续热工艺中由于SA-STI工艺在形成该隧道氧化物膜后执行而变厚。
发明内容
本发明旨在解决上述问题，提供了一种制造快闪存储器元件的方法，其可防止源自单元区的在隧道氧化物膜处的微笑现象以及自对准浅沟隔离(SA-STI)工艺期间在场隔离膜处的间隙填充缺陷。
本发明的一方面是提供一种制造快闪存储器元件的方法，其包括提供半导体衬底，其中衬垫氧化物膜形成在单元区中、低电压栅极氧化物膜形成在低电压域中、高电压栅极氧化物膜形成在高电压域中。该方法还可包括：形成第一多晶硅膜在低与高电压域中；沉积衬垫氮化物膜在包括第一多晶硅膜的整个结构上；在单元区中，通过部分地构图衬垫氮化物膜、衬垫氧化物膜与半导体衬底形成第一沟。而且，该方法还可包括：在低与高电压域中，通过部分地构图衬垫氮化物膜、衬垫氧化物膜与半导体衬底形成第二与第三沟；形成场隔离膜从而填充第一至第三沟；去除衬垫氮化物膜；在形成有场隔离膜的整个结构上形成隧道绝缘膜；以及通过在隧道绝缘膜上沉积与构图第二多晶硅膜形成浮置栅极。
附图说明
附图被包括进来以提供对本发明的进一步了解，且并入并构成本说明书的一部分。附图示出本发明的示例性实施例，且并同说明一起用于解释本发明的原理。附图中：
图1至8为截面图，示出用于制造依据本发明的一实施例的快闪存储器元件的方法的处理步骤。
具体实施方式
下面将参考附图更详细描述本发明的实施例。然而，本发明能够以不同形式实施且不应解读为局限于此处提出的实施例。更确切地，这些实施例的提供是使得此公开更为详细与完全，且向本领域的技术人员充分传达本发明的范围。为清晰起见，图中层的厚度与区域被放大。而且，贯穿说明书，在图中相同附图标记表示相同组件。应当理解，当层被提到在另一层或衬底“上”时，它可直接在其它层或衬底上，或者还可存在插入层。
图1至8为截面图，示出用于制造依据本发明的一实施例的快闪存储器元件的方法的处理步骤。此后，为方便描述，单元区(cell region)表示为“Cell”，高电压域(high voltage field)表示为‘HV’，且低电压域(low voltage filed)表示为‘LV’。
参考图1，提供已经提供预洁净工艺处理的半导体衬底10。该预洁净工艺在以DHF(稀释的HF；例如，以50∶1的比例与H2O混合的HF溶液)清洁该衬底后，通过使用SC-1(以预定比例混合NH4OH/H2O2/H2O溶液的溶液)执行，或以BOE(缓冲氧化物蚀刻剂(buffer oxide etchant)；例如，NH4OH和HF溶液与H2O以100∶1或300∶1的比例混合的溶液)清洁该衬底后使用SC-1执行。
然后，屏蔽氧化物膜(screen oxide film)(未显示)形成在半导体衬底10上这里屏蔽氧化物膜设置来防止由于后续的离子注入工艺引起半导体衬底10的界面处的损坏。
接着，对半导体衬底10进行离子注入工艺来形成阱(未显示)。如果半导体衬底10为P-型衬底，该阱可形成为三重N-阱(TN-阱)和P-阱。TN-阱通过使用磷(P)的离子注入工艺形成，而P-阱通过使用硼(B)的离子注入工艺形成。
然后，进一步执行离子注入工艺来调整阈值电压并在半导体衬底10形成沟道。
然后，氧化物膜11沉积在半导体衬底10上。在此，氧化物膜11形成为高电压域HV中比单元区Cell中和低电压域LV中厚。例如，形成氧化物膜11的程序如下。首先，进行湿氧化工艺从而在包括单元区Cell、低电压域LV、和高电压域HV的整个结构上形成薄氧化物膜，且其后进一步执行湿氧化工艺从而通过使用开放高电压域HV的掩模在高电压域HV中形成厚氧化物膜11。该氧化物膜11可在约750至800℃的温度范围实施湿氧化工艺之后，在约900至910℃的温度范围内使用N2通过退火工艺形成。
为便在描述，氧化物膜的在单元区Cell中形成的部分称为衬垫氧化物膜(pad oxide film)11a，氧化物膜11的在低电压域LV中形成的部分称为低电压栅极氧化物膜11b，且氧化物膜的在高电压域HV中形成的部分称为高电压栅极氧化物膜11c。
在形成氧化物膜11a、11b与11c后，多晶硅膜12(此后，称为‘第一多晶硅膜’)沉积在包括衬垫氧化物膜11a、低电压栅极氧化物膜11b与高电压栅极氧化物膜11c的整个结构之上。此期间，第一多晶硅膜12优选地在低压下(约0.1至0.3托)且在约530至680℃的温度范围中以约300至500的厚度沉积。另外，第一多晶硅膜12可由具有低抗氧化性(oxidizing resistance)的未掺杂非结晶硅膜或具有低掺杂浓度的掺杂非结晶硅膜形成。在此，未掺杂非结晶硅膜可在约0.1至0.3托的低压并且在约480至550℃的温度范围内通过使用SiH4气体的低压化学气相沉积(LPCVD)来沉积。低浓度的掺杂的非结晶硅膜可在约0.1至0.3托的低压且在约480至550℃的温度范围内通过使用Si2H6与PH3气体的LPCVD来沉积。
参考图2，在在第一多晶硅膜12上沉积光致抗蚀剂膜后，使用光掩模执行曝光与显影工艺从而形成光致抗蚀剂图案(未显示)。
接着，使用光致抗蚀剂图案作为蚀刻掩模，进行蚀刻工艺从而构图沉积在单元区Cell中的第一多晶硅膜12。这期间，沉积在低电压域LV中的第一多晶硅膜12通过构图工艺部分地去除。结果，单元区Cell的衬垫氧化物膜11a露出。在实施例中，优选地利用第一多晶硅膜12与衬垫氧化物膜11c间的较高蚀刻比(etch ratio)来进行蚀刻工艺从而最小化衬垫氧化物膜11c的损失。例如，蚀刻工艺可通过使用这样的设备进行：该设备使用具有变换耦合等离子体(TCP)或磁增强反应离子束蚀刻(MERIE)等离子体的源，利用Cl2/O2、HBr/O2与He/HBr/O2类的气体，其中Cl2/O2＝5∶1、HBr/O2＝150∶1至200∶1、且He/HBr/O2＝75∶140∶1或70∶150∶1，压力约10至30mT，偏置功率(biasing power)约60至200W，顶(top)与源(source)功率约300至500W。
然后，光致抗蚀剂图案通过剥离工艺去除。
参考图3，衬垫氮化物膜13沉积在包括经由前面工艺构图的第一多晶硅膜12的整个结构上。在此，衬垫氮化物膜13可利用LPCVD以至少约500的厚度沉积。
参考图4，在沉积光致抗蚀剂膜于衬垫氮化物膜13上之后，使用光掩模进行曝光与显影工艺从而形成光致抗蚀剂图案(未显示)，其用作为在单元区Cell中形成沟的蚀刻掩模。
接着，进行使用光致抗蚀剂图案作为蚀刻掩模的蚀刻工艺，部分地蚀刻掉单元区Cell中的衬垫氮化物膜(参照图3的13)、衬垫氧化物膜11a与半导体衬底10，从而在单元区Cell中形成沟(未显示)，
然后，光致抗蚀剂图案通过剥除工艺去除。
然后，在形成有沟的整个结构上沉积光致抗蚀剂膜，使用光掩模进行曝光与显影工艺从而形成光致抗蚀剂图案(未显示)。光致抗蚀剂图案形成为部分地开放低电压域LV与高电压域HV，用作为在低与高电压域LV与HV中限定沟的蚀刻掩模。
接着，进行使用该光致抗蚀剂图案作为蚀刻掩模的蚀刻工艺，在部分地蚀刻掉低与高电压域LV与HV中的衬垫氮化物膜(参照图3的13)、低电压栅极氧化物膜11b、高电压栅极氧化物膜11c与半导体衬底10，从而在低与高电压域LV与HV中形成沟(未显示)。
利用壁氧化(wall oxidation)工艺，壁氧化物膜(未显示)沉积在形成于单元区Cell、低电压域LV与高电压域HV中的沟内。壁氧化工艺可以在干氧化类中进行，从而愈合(cure)在形成沟的前述工艺中受到损伤的沟的侧壁。在此，干氧化工艺可在设定沉积目标为约50至150的厚度且在约700至1000℃的温度范围内的条件下执行。
然后，场隔离绝缘膜(field isolating insulation film)14沉积在其中形成有衬垫氧化物膜(linear oxide film)的整个结构上，对单元区Cell、低电压域LV与高电压域HV的沟进行间隙填充。此期间，场隔离绝缘膜14由HDP氧化物膜形成。此处，HDP氧化物膜优选地以约4000至10000的厚度沉积。在沉积HDP氧化物膜的场隔离绝缘膜14后，实施退火工艺以愈合该结构。
接着，对整个结构的整个表面进行平坦化工艺。该平坦化工艺可利用CMP进行，得到晶片上具均匀性的有效FOX高度(EFH)。
然后，进行使用磷酸(H3PO4)的蚀刻工艺从而去除衬垫氮化物膜13。结果，在单元区Cell、低电压域LV与高电压HV中完成每个场隔离膜14。
参考图5，隧道绝缘膜15沉积在其中形成有场隔离膜14的整个结构上。在约50至850℃的温度完成湿氧化工艺后，通过约20至30分钟的使用N2气体的退火工艺，可由氧化物膜形成具有约60至90的厚度的隧道绝缘膜15。否则，可以在形成具有约60至90的厚度的纯氧化物膜后，通过约10至30分钟的在约50至850℃的温度使用10sccm的N2气体的退火工艺，由氮化物氧化物膜形成具有约70至100的厚度的隧道绝缘膜15。此外，随后可在约900至950℃的温度利用N2气体进行约5至30分钟的后退火工艺。
在形成隧道绝缘膜15前，对整个结构的全部表面进行预洁净工艺。进行该预洁净工艺以完全除去留在整个结构的全部表面上的全部氧化物膜(包含衬垫氧化物膜)。在此，该预洁净工艺可经由二步骤执行：第一步骤使用DHF；第二步骤使用SC-1(NH4OH/H2O2/H2O)。
参考图6，另外的多晶硅膜16(此后，称为‘第二多晶硅膜’)沉积在形成有隧道绝缘膜15的整个结构上。此处，第二多晶硅膜16可按照与第一多晶硅膜12相同的方式形成。
参考图7，通过光刻工艺形成用于浮置栅极的蚀刻掩模后，进行使用该蚀刻掩模的蚀刻工艺来构图第二多晶硅膜(参考图6中的附图标记16)。结果，浮置栅极16a形成在单元区Cell中。此工艺中，在实施例中，蚀刻工艺优选地在多晶硅膜与氧化物膜间的较高蚀刻比的条件下执行。因此，场隔离膜14作来在单元区Cell中停止蚀刻，同时置于第一与第二多晶硅膜12与16间的氧化物膜用来在周围电路区中停止蚀刻。
然后，电介质膜17在整个结构的表面上沿着阶梯覆盖(step coverage)形成，电介质膜17由氧化物/氮化物/氧化物(ONO)膜形成。例如，作为电介质膜17的最下层的氧化物膜可在约800至850℃的温度范围以约40至60的厚度由DCS-HTO形成。在温度约600至700℃，作为电介质膜17的中间层的氮化物膜可在约800至850℃的温度以约40至80的厚度形成。最后，作为电介质膜17的最上层的氧化物膜可在约800至850℃的温度以约40至60的厚度由DCS-HTO形成。
另外的多晶硅膜18(此后，称为‘第三多晶硅膜’)沉积在形成有电介质膜17的整个结构上。此处，第三多晶硅膜18可按照与第二多晶硅膜(参照图6的附图标记16)相同的方式以约300至600的厚度形成。然而，用于第三多晶硅膜的厚度与工艺条件可依据快闪存储器元件的特性修改。
然后，第三多晶硅膜18可利用CMP工艺平坦化。
参考图8，在利用光刻工艺形成用于控制栅极的蚀刻掩模后，执行使用该蚀刻掩模的蚀刻工艺从而构图第三多晶硅膜(参照图7的附图标记18)。结果，控制栅极18a形成在单元区Cell中，覆盖浮置栅极16a。
然后，执行蚀刻工艺从而去除设置在未被控制栅极18a所覆盖的低与高电压域LV与HV中的电介质膜17。此期间，通过使用热磷酸与包括HF的溶液的湿蚀刻工艺顺次执行蚀刻工艺。
然后，另外的多晶硅膜19(此后，称为‘第四多晶硅膜’)沉积在形成有控制栅极18a的整个结构上。此处，第四多晶硅膜19可按照与第三多晶硅膜(参见图7的附图标记18)相同的方式形成。然而，第四多晶硅膜的厚度与工艺条件可依据快闪存储器元件的特性修改。
同时，在形成第四多晶硅膜19之前，可对整个结构的整个表面进行预洁净工艺。进行该预洁净工艺以完全除去低与高电压域LV与HV的第一多晶硅膜(参照图1的附图标记12)上留下的全部氧化物膜。在此，该预洁净工艺可经由二步骤执行：第一步骤使用DHF；第二步骤使用SC-1(NH4OH/H2O2/H2O)。
后续处理步骤按照与一般工艺与方法相同的方式执行，所以进步的描述将不予提供。
如前所述，制造依据本发明的快闪存储器元件的方法，通过用于单元区的STI工艺来形成场隔离膜，使得它通过形成场隔离膜来降低图案的深宽比从而减少由高密度等离子体(HDP)引起的间隙填充缺陷，并且防止隧道氧化物膜处的微笑现象从而改进快闪存储器元件的编程速度。依据本发明的方法还在周围电路区执行自对准浅沟隔离(SA-STI)工艺以形成场隔离膜，使它避免高与低电压栅极氧化物膜的特性退化。
虽然本发明已参照示出在附图中的本发明的上述实施例进行了描述，但它并不局限于此。对本领域技术人员而言，显然可以进行各种替换、修改和变型而不脱离本发明的范围与精神。
Claims (11)
1.一种制造快闪存储器元件方法，该方法包括：
提供半导体衬底，其上衬垫氧化物膜形成在单元区中、低电压栅极氧化物膜形成在低电压域中、高电压栅极氧化物膜形成高电压域中；
在所述低与高电压域中形成第一多晶硅膜；
在包括所述第一多晶硅膜的整个结构上沉积衬垫氮化物膜；
在所述单元区中，通过部分地构图所述衬垫氮化物膜、所述衬垫氧化物膜和所述半导体衬底而形成第一沟；
分别在所述低和高电压域中，通过部分地构图所述衬垫氮化物膜、所述衬垫氧化物膜和所述半导体衬底而形成第二与第三沟；
形成场隔离膜从而填充所述第一至第三沟；
去除所述衬垫氮化物膜；
在形成有所述场隔离膜的所述整个结构上形成隧道绝缘膜；以及
通过在所述隧道绝缘膜上沉积并构图第二多晶硅膜形成浮置栅极。
2.如权利要求1的方法，其中所述第一多晶硅膜以约300至500的厚度范围形成。
3.如权利要求1的方法，还包括：在形成所述隧道绝缘膜之前，利用预洁净工艺去除留在所述单元区中的所述衬垫氧化物膜。
4.如权利要求1的方法，其中在构图所述第二多晶硅膜时沉积在所述低和高电压域中的电介质膜作为蚀刻停止层。
5.如权利要求1的方法，其中形成所述第一多晶硅膜还包括：在包括所述衬垫氧化物膜、所述低电压栅极氧化物膜和高电压栅极氧化物膜的整个结构上沉积所述第一多晶硅膜；及
在所述低与高电压域中保留所述第一多晶硅膜的一部分，但从所述单元区去除所述第一多晶硅膜的其它部分。
6.如权利要求1的方法，还包括：
在包括所述浮置栅极的整个结构上形成电介质膜；及
通过在所述电介质膜上沉积与构图第三多晶硅膜，形成控制栅极从而覆盖所述浮置栅极。
7.一种快闪存储器元件，包括：
半导体衬底，其上衬垫氧化物膜形成在单元区中、低电压栅极氧化物膜形成在低电压域中、高电压栅极氧化物膜形成高电压域中；
所述低与高电压域中的第一多晶硅膜；
第一沟，通过部分地构图所述衬垫氮化物膜、所述衬垫氧化物膜和所述半导体衬底形成在所述单元区中；
第二与第三沟，通过部分地构图所述衬垫氮化物膜、所述衬垫氧化物膜和所述半导体衬底分别形成在所述低和高电压域中；
填充所述第一至第三沟的场隔离膜；
在形成有所述场隔离膜的整个结构上的隧道绝缘膜；及
浮置栅极，通过在所述隧道绝缘膜上沉积与构图第二多晶硅膜而形成。
8.如权利要求7的元件，其中所述第一多晶硅膜形成至约300至500的厚度。
9.如权利要求7的元件，其中在构图所述第二多晶硅膜时沉积在所述低与高电压域中的电介质膜作为蚀刻停止层。
10.如权利要求7的元件，其中：
所述第一多晶硅膜沉积在包括所述衬垫氧化物膜、所述低电压栅极氧化物膜和所述高电压栅极氧化物膜的整个结构上；且
所述低与高电压域中的所述第一多晶硅膜的一部分保留，但所述第一多晶硅膜的其它部分从所述单元区去除。
11.如权利要求7的元件，还包括：
在包括所述浮置栅极的整个结构上的电介质膜；及
覆盖所述浮置栅极的控制栅极，通过在所述电介质膜上沉积与构图第三多晶硅膜而形成。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040057617A KR100562153B1 (ko) | 2004-07-23 | 2004-07-23 | 플래시 메모리 소자의 제조방법 |
| KR57617/04 | 2004-07-23 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1725470A true CN1725470A (zh) | 2006-01-25 |
| CN100365802C CN100365802C (zh) | 2008-01-30 |
Family
ID=35657766
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB2005100786424A Expired - Fee Related CN100365802C (zh) | 2004-07-23 | 2005-06-22 | 制造快闪存储器元件的方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US7052960B2 (zh) |
| JP (1) | JP4633554B2 (zh) |
| KR (1) | KR100562153B1 (zh) |
| CN (1) | CN100365802C (zh) |
| DE (1) | DE102005021190B4 (zh) |
| TW (1) | TWI264778B (zh) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104103681A (zh) * | 2014-07-02 | 2014-10-15 | 武汉新芯集成电路制造有限公司 | 浮栅结构及其制造方法 |
| CN109742075A (zh) * | 2017-10-30 | 2019-05-10 | 台湾积体电路制造股份有限公司 | 一种制造半导体器件的方法 |
| CN117790290A (zh) * | 2024-02-23 | 2024-03-29 | 合肥晶合集成电路股份有限公司 | 半导体结构及其制作方法 |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100755411B1 (ko) * | 2006-09-28 | 2007-09-04 | 삼성전자주식회사 | 반도체 장치의 제조 방법 |
| KR100757335B1 (ko) * | 2006-10-18 | 2007-09-11 | 삼성전자주식회사 | 불휘발성 메모리 장치 및 이를 제조하는 방법 |
| KR100891423B1 (ko) * | 2006-12-27 | 2009-04-02 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 제조방법 |
| US7439134B1 (en) * | 2007-04-20 | 2008-10-21 | Freescale Semiconductor, Inc. | Method for process integration of non-volatile memory cell transistors with transistors of another type |
| JP4886801B2 (ja) * | 2009-03-02 | 2012-02-29 | 株式会社東芝 | 半導体装置の製造方法 |
| KR20110117326A (ko) * | 2010-04-21 | 2011-10-27 | 매그나칩 반도체 유한회사 | 반도체 장치 및 그 제조방법 |
| US8652907B2 (en) * | 2011-03-24 | 2014-02-18 | Spansion Llc | Integrating transistors with different poly-silicon heights on the same die |
| KR101563776B1 (ko) | 2013-01-25 | 2015-10-29 | 매그나칩 반도체 유한회사 | 반도체 장치 |
| TWI685061B (zh) | 2016-05-04 | 2020-02-11 | 聯華電子股份有限公司 | 半導體元件及其製作方法 |
| CN107799528B (zh) * | 2016-08-30 | 2020-07-17 | 华邦电子股份有限公司 | 存储元件的制造方法 |
| US10553583B2 (en) * | 2017-08-28 | 2020-02-04 | Taiwan Semiconductor Manufacturing Co., Ltd. | Boundary region for high-k-metal-gate(HKMG) integration technology |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6008112A (en) * | 1998-01-08 | 1999-12-28 | International Business Machines Corporation | Method for planarized self-aligned floating gate to isolation |
| JP2000183053A (ja) * | 1998-12-14 | 2000-06-30 | Sony Corp | 半導体装置の製造方法 |
| US6281050B1 (en) * | 1999-03-15 | 2001-08-28 | Kabushiki Kaisha Toshiba | Manufacturing method of a semiconductor device and a nonvolatile semiconductor storage device |
| US6130168A (en) * | 1999-07-08 | 2000-10-10 | Taiwan Semiconductor Manufacturing Company | Using ONO as hard mask to reduce STI oxide loss on low voltage device in flash or EPROM process |
| JP2002064157A (ja) * | 2000-06-09 | 2002-02-28 | Toshiba Corp | 半導体メモリ集積回路及びその製造方法 |
| JP2003046062A (ja) * | 2001-07-30 | 2003-02-14 | Toshiba Corp | 半導体メモリ装置の製造方法 |
| KR100406177B1 (ko) * | 2001-11-23 | 2003-11-17 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 제조 방법 |
| KR100426483B1 (ko) * | 2001-12-22 | 2004-04-14 | 주식회사 하이닉스반도체 | 플래쉬 메모리 셀의 제조 방법 |
| KR100487137B1 (ko) * | 2002-07-12 | 2005-05-03 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| JP2004095886A (ja) * | 2002-08-30 | 2004-03-25 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| AU2003272109A1 (en) * | 2002-10-22 | 2004-05-13 | Terra Semiconductor, Inc. | Flash eeprom unit cell and memory array architecture including the same |
| KR100612416B1 (ko) * | 2004-05-20 | 2006-08-16 | 삼성전자주식회사 | 다중 게이트 절연막을 가지는 반도체 소자 및 그 제조 방법 |
-
2004
- 2004-07-23 KR KR1020040057617A patent/KR100562153B1/ko not_active IP Right Cessation
-
2005
- 2005-05-03 DE DE102005021190A patent/DE102005021190B4/de not_active Expired - Fee Related
- 2005-05-09 TW TW094114909A patent/TWI264778B/zh not_active IP Right Cessation
- 2005-05-11 US US11/126,333 patent/US7052960B2/en not_active Expired - Fee Related
- 2005-06-22 CN CNB2005100786424A patent/CN100365802C/zh not_active Expired - Fee Related
- 2005-06-27 JP JP2005186726A patent/JP4633554B2/ja not_active Expired - Fee Related
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104103681A (zh) * | 2014-07-02 | 2014-10-15 | 武汉新芯集成电路制造有限公司 | 浮栅结构及其制造方法 |
| CN109742075A (zh) * | 2017-10-30 | 2019-05-10 | 台湾积体电路制造股份有限公司 | 一种制造半导体器件的方法 |
| CN109742075B (zh) * | 2017-10-30 | 2021-12-31 | 台湾积体电路制造股份有限公司 | 一种制造半导体器件的方法 |
| US11276699B2 (en) | 2017-10-30 | 2022-03-15 | Taiwan Semiconductor Manufacturing Co., Ltd. | Surface topography by forming spacer-like components |
| US11665897B2 (en) | 2017-10-30 | 2023-05-30 | Taiwan Semiconductor Manufacturing Co., Ltd. | Improving surface topography by forming spacer-like components |
| CN117790290A (zh) * | 2024-02-23 | 2024-03-29 | 合肥晶合集成电路股份有限公司 | 半导体结构及其制作方法 |
| CN117790290B (zh) * | 2024-02-23 | 2024-06-07 | 合肥晶合集成电路股份有限公司 | 半导体结构及其制作方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE102005021190A1 (de) | 2006-03-16 |
| KR100562153B1 (ko) | 2006-03-17 |
| DE102005021190B4 (de) | 2010-01-28 |
| US20060019446A1 (en) | 2006-01-26 |
| JP4633554B2 (ja) | 2011-02-16 |
| TW200608493A (en) | 2006-03-01 |
| CN100365802C (zh) | 2008-01-30 |
| TWI264778B (en) | 2006-10-21 |
| US7052960B2 (en) | 2006-05-30 |
| JP2006041503A (ja) | 2006-02-09 |
| KR20060007982A (ko) | 2006-01-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN100365802C (zh) | 制造快闪存储器元件的方法 | |
| KR100426483B1 (ko) | 플래쉬 메모리 셀의 제조 방법 | |
| US7018885B2 (en) | Method of manufacturing semiconductor devices | |
| CN1758428A (zh) | 在快闪存储器件内形成壁氧化物层与隔离层的方法 | |
| JP2006196843A (ja) | 半導体装置およびその製造方法 | |
| US7211484B2 (en) | Method of manufacturing flash memory device | |
| KR100426487B1 (ko) | 플래쉬 메모리 소자의 플로팅 게이트 형성 방법 | |
| KR100458767B1 (ko) | 반도체 소자의 소자 분리막 형성 방법 | |
| CN1750235A (zh) | 非易失性存储装置中形成栅电极的方法 | |
| US20050106813A1 (en) | Method of manufacturing flash memory device | |
| US7858491B2 (en) | Method of fabricating semiconductor device | |
| KR100875067B1 (ko) | 플래시 메모리 소자의 제조방법 | |
| KR100590396B1 (ko) | 플래시 메모리 셀의 제조 방법 | |
| KR100496551B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100466188B1 (ko) | 플래시 메모리 셀의 플로팅 게이트 제조방법 | |
| KR100490303B1 (ko) | 반도체 소자의 제조 방법 | |
| KR20070075092A (ko) | 플래시 메모리 소자의 제조방법 | |
| KR100665398B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100856300B1 (ko) | 플래시 메모리 셀의 제조 방법 | |
| KR20030094440A (ko) | 반도체 소자의 소자 분리막 형성 방법 및 이를 이용한플래시 메모리 셀 제조 방법 | |
| KR101145802B1 (ko) | 낸드 플래시 메모리 소자의 메모리 셀 및 그 제조방법 | |
| KR100741275B1 (ko) | 반도체 소자 제조 방법 | |
| KR20050002085A (ko) | 플래시 메모리 소자의 플로팅 게이트 형성방법 | |
| KR20030093706A (ko) | 플래시 메모리 소자의 제조 방법 | |
| KR20050067822A (ko) | 반도체 소자의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C17 | Cessation of patent right | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20080130 Termination date: 20130622 |