KR20030093706A - 플래시 메모리 소자의 제조 방법 - Google Patents

플래시 메모리 소자의 제조 방법 Download PDF

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Abstract

본 발명은 플래시 메모리 소자의 제조방법에 관한 것으로, 자기정렬 소오스 (Self Aligned Source; SAS) 공정후 O2와 Ar 가스를 이용한 플라즈마 처리공정을 실시하여, SAS 공정시에 형성되는 산화 저항성을 가지는 SiC(Silicon Carbide)막을 쉽게 제거하고, 후속 금속접합영역 형성시 소오스 영역 및 드레인 영역 쪽의 산화막을 동일한 두께로 형성하여 원할한 식각공정진행과 안정적인 접합영역을 형성하며, 소오스 영역 및 드레인 영역의 균일한 산화를 통하여 터널 산화막의 측벽 보강이 완만하게 이루어지도록 하여 터널 산화막의 리텐션 특성을 안정화시킬 수 있는 플래시 메모리 소자의 제조방법을 개시한다.

Description

플래시 메모리 소자의 제조방법{Method for manufacturing flash memory device}
본 발명은 플래시 메모리 소자의 제조방법에 관한 것으로, 특히 본 발명은 소오스 영역 및 드레인 영역의 균일한 산화를 통하여 터널 산화막의 측벽 보강이 완만하게 이루어지도록 하여 터널 산화막의 리텐션 특성을 안정화시킬 수 있는 플래시 메모리 소자의 제조방법에 관한 것이다.
일반적으로, 플래시 메모리 소자(Flash memory device)는 컨트롤 게이트용 폴리실리콘막과 텅스텐 실리사이드층(WSix)을 증착한 후 식각공정을 이용한 패터닝공정을 실시하여 원하는 구조의 게이트를 형성한다. 또한, 자기정렬 소오스(Self Aligned Source; SAS)(이하, 'SAS'라 함) 식각공정을 실시하여 공통 소오스 라인(Common source Line)를 형성한다. 그러나, SAS 식각공정시 사용되는 식각용액(Etchant)에 의해 게이트가 손상을 받게 되며, 이에 따라 반도체 기판 상에 비정상적인 층들이 형성되게 된다.
최근에는, SAS 식각공정시 발생하는 게이트의 손상을 방지하기 위하여 게이트 측벽 보강작업의 일환으로 후속 산화공정, 예컨대 소오스 영역 및 드레인 영역 어닐공정(Source/Dranin anneal)을 실시하고 있다. 그러나, 소오스 영역 및 드레인 영역 어닐공정시 SAS 식각공정에 의해 손상을 입은 소오스 영역에서만 산화막의 성장이 억제되는 현상이 나타난다. 이에 따라, 후속 금속 접합영역을 형성하기 위한 후속 공정시 균일한 접합영역의 형성이 어려워지고, 산화막 성장이 저하되며, 터널 산화막 측면의 버즈 비크(Bird's beak) 현상이 최소화되어 리텐션(Retention) 특성이 열악해지는 등의 소자 특성 저하가 발생하고 있다.
따라서, 본 발명은 상기에서 설명한 종래기술의 문제점을 해결하기 위해 안출된 것으로서, 소오스 영역 및 드레인 영역의 균일한 산화를 통하여 터널 산화막의 측벽 보강이 완만하게 이루어지도록 하여 터널 산화막의 리텐션 특성을 안정화시키는데 그 목적이 있다.
또한, 본 발명은 복잡한 공정 및 장비의 추가없이 종래의 장비와 공정을 그대로 이용하여 저비용과 높은 신뢰성을 가지는 플래시 메모리 소자를 형성하는데 다른 목적이 있다.
도 1 내지 도 5는 본 발명의 바람직한 실시예에 따른 플래시 메모리 소자의 제조방법을 설명하기 위하여 도시한 입체도들이다.
〈도면의 주요 부분에 대한 부호의 설명〉
102 : 반도체 기판 104 : 트렌치 절연막
106 : 터널 산화막 108 : 플로팅 게이트
110 : 유전체막 112 : 컨트롤 게이트
114 : 텅스텐 실리사이드층 116 : 하드 마스크
118 : 소오스 영역 120 : 드레인 영역
122 : 산화막
본 발명은 반도체 기판 상에 터널 산화막, 플로팅 게이트 및 유전체막을 형성하는 단계와, 전체 구조 상부에 컨트롤 게이트용 폴리실리콘막, 텅스텐 실리사이드층 및 하드 마스크를 순차적으로 형성하는 단계와, 상기 유전체막을 식각 베리어층으로 이용하여 상기 하드 마스크, 상기 텅스텐 실리사이드층 및 상기 컨트롤 게이트용 폴리실리콘막을 순차적으로 식각하여 컨트롤 게이트를 형성하는 단계와, 상기 하드 마스크를 식각 마스크로 이용한 자기정렬 식각공정을 실시하여 상기 반도체 기판의 일부를 노출시키는 단계와, 상기 반도체 기판에 공통 소오스라인을 형성하기 위하여, 상기 반도체 기판의 소자 분리막중 상기 공통 소오스라인이 형성될 부위의 소자 분리막을 자기정렬 소오스 식각공정을 이용하여 제거하는 단계와, 상기 단계에서 상기 자기정렬 소오스 식각공정시 상기 컨트롤 게이트 및 상기 플로팅게이트의 측벽의 손실 및 손상을 보상하고, 후속 소오스 영역 및 드레인 영역에서의 동일한 산화를 돕기 위하여 전체 구조 상부에 대해 플라즈마 처리공정을 실시하는 단계와, 상기 소오스 영역 및 상기 드레인 영역을 형성하기 위하여, 소오스/드레인 이온 주입공정을 실시하는 단계와, 상기 소오스/드레인 이온 주입공정시 이용된 이온의 활성화를 돕기 위하여, 전체 구조 상부에 대해 산화공정을 실시하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 한편, 도면상에서 동일 부호는 동일한 요소를 지칭하며, 중복되는 요소에 대해서는 설명을 생략하기로 한다.
도 1 내지 도 5는 본 발명의 바람직한 실시예에 따른 플래시 메모리 소자의 제조방법을 설명하기 위해 도시한 입체도들이다.
도 1을 참조하면, 반도체 기판(102)에 대하여 전처리 세정공정을 실시한다. 전처리 세정공정은 DHF(Diluted HF; 예를 들면, 50:1의 비율로 H20로 희석된 HF용액)로 세정한 후 SC-1(NH4OH/H2O2/H2O 용액이 소정 비율로 혼합된 용액)으로 세정하거나, BOE(Buffer Oxide Etchant; 예컨대, 100:1 또는 300:1의 비율로 H2O로 희석된 HF와 NH4F의 혼합용액[HF와 NH4F의 비는 1:4 내지 1:7])로 세정한 후 SC-1로 세정한다.
이어서, 반도체 기판(102) 상에 패드 산화막(미도시) 및 패드 질화막(미도시)을 순차적으로 증착하거나, 패드 질화막만을 증착한 후 전체 구조 상부에 아이솔레이션(ISOlation) 마스크(미도시)를 이용한 아이솔레이션 공정을 실시하여 반도체 기판(102)에 STI(Shallow Trench Isolation) 구조를 가지는 트렌치(미도시)를 형성한다.
이어서, 트렌치 내부면에 대하여, 전처리 세정공정, 월(Wall) 희생(SACrificial) 산화공정 및 월 산화공정중 적어도 어느 하나의 공정을 실시하여 트렌치 내부면에 형성되는 자연 산화막을 제거하고, 트렌치 내부면의 손상을 보상하며, 트렌치 내부면의 모서리 부위를 라운딩(Rounding) 처리한다. 또한, 트렌치 내부면에 DCS(SiH2Cl2)를 기본으로 하는 HTO(High Temperature Oxide)(미도시)를 비교적 얇게 증착한 후 치밀화공정을 실시하여 라이너(Liner) 산화막을 형성할 수도 있다.
이어서, 트렌치 내부에 보이드(Void)가 발생하지 않도록 갭 필링(Gap filling) 공정을 이용하여 트렌치 절연막용 HDP(High Density Plasam) 산화막을 증착한 후, 연마공정, 예컨대 CMP(Chemical Mechanical Polishing) 공정과 전처리 세정공정을 실시하되, 높이를 최대한 유지시킬 수 있도록 고려하여 트렌치 절연막(104)을 형성한다. 이 과정에서, 패드 질화막은 전처리 세정공정을 통해 제거된다.
이어서, 전처리 세정공정을 실시하여 패드 산화막을 제거한 후, 패드 산화막이 제거된 부위에 습식 또는 건식산화방식을 이용하여 스크린 산화막(VT screen oxide)(미도시)을 증착하고, 웰 이온 주입(Well ion implant)공정 및 문턱전압 이온 주입(VT ion implant)공정을 실시하여 반도체 기판(102)의 일정 부위에 미도시된 웰 영역 및 불순물 영역을 형성한다.
이어서, 전체 구조 상부(즉, 셀 영역과 주변회로 영역을 포함) 대하여, DHF(Diluted HF; 예를 들면, 50:1 또는 100:1의 비율로 H20로 희석된 HF용액)와 SC-1(NH4OH/H2O2/H2O 용액이 소정 비율로 혼합된 용액)을 이용한 전처리 세정공정을 실시하여 스크린 산화막을 제거한다.
이어서, 전체 구조 상부에 터널 산화막(106)을 증착한다. 터널 산화막(106)은 750 내지 800℃의 온도범위에서 습식산화방식을 이용한 산화공정을 실시한 후, 반도체 기판(102)의 계면과의 결함밀도를 최소화시키기 위하여 900 내지 910℃의 온도범위에서 N2가스를 이용한 어닐(Anneal)공정을 20 내지 30분동안 실시하여 형성한다.
이어서, 전체 구조 상부에 도프트 폴리실리콘(Doped poly-Silicon)으로 이루어진 플로팅 게이트용 폴리실리콘막(미도시)을 형성한다. 플로팅 게이트용 폴리실리콘막은 그레인 사이즈(Grain size)가 최소화되도록 하기 위하여, 반응가스로는 SiH4또는 Si2H6와 PH3가스를 이용하고, 공정조건으로는 550 내지 620℃의 온도와 0.1 내지 3Torr의 압력을 이용한 LP-CVD(Low Pressure Chemical Vapor Deposition)방식으로 형성하며, 커플링비(Coupling ratio)를 최대화할 수 있도록 고려하여 형성한다.
이어서, 플로팅 게이트 패턴용 마스크(미도시)를 이용한 식각공정을 통해 플로팅 게이트용 폴리실리콘막을 패터닝하여 트렌치 절연막에 의해 전기적으로 분리된 플로팅 게이트(108)를 형성한 후, 전체 구조 상부에 대하여 DHF 또는 BOE를 이용한 전처리 세정공정을 실시하여 플로팅 게이트(108)의 표면에 형성된 자연 산화막을 제거한다.
이어서, 전체 구조 상부에 ONON(SiO2/Si3N4/SiO2/Si3N4) 구조의 유전체막(110)을 형성한다. 유전체막(112)의 산화막(ONON-1)과 산화막(ONON-3)은 부분적인 우수한 내압과 TDDB(Time Dependent Dielectric Breakdown) 특성이 우수한 DCS(SiH2Cl2)와 N2O 가스를 소오스(Source) 가스로 이용한 HTO(Hot Temperature Oxide) 증착공정을 통해 형성한다. 이때, DCS(SiH2Cl2)를 베이스로 하는 HTO의 증착공정은 웨이퍼(즉, 플로팅 게이트 형성단계까지 완료한 상태)를 600 내지 700℃의 온도분위기의 챔버 내로 로딩(Loding)한 후, 0.1 내지 3Torr 이하의 낮은 압력과 810 내지 850℃의 온도범위에서 LP-CVD 방식으로 실시한다.
유전체막(112)의 질화막(ONON-2)은 반응가스로서 NH3와 DCS(SiH2Cl2) 가스를 이용하고, 0.1 내지 3Torr이하의 낮은 압력과, 650 내지 800℃의 온도범위에서 LP-CVD 방식을 통해 형성한다.
한편, 유전체막(112)의 산화막(ONON-1), 질화막(ONON-2) 및 산화막(ONON-3)을 형성한 후, 각 층들의 특성(Quality)을 향상시키고, 각 층들 간의 인터페이스(Interface)를 강화시키기 위하여 습식산화방식으로 750 내지 800℃의 온도범위에서 스팀어닐(Steam anneal)공정을 실시한다. 이때, 스팀어닐공정은 베어 실리콘 웨이퍼(Bare Si w/f) 즉, 모니터링 웨이퍼(Monitoring w/f) 기준으로 최상부가 150 내지 300Å의 두께로 산화되는 조건으로 실시한다.
유전체막(112)의 ONON 구조에서 산화막(ONON-3) 상에 형성된 질화막(ONON-4)은 하부층들을 보호하기 위하여, 반응가스로는 NH3와 DCS(SiH2Cl2) 가스를 이용하고, 공정조건으로는 0.1 내지 3Torr이하의 낮은 압력과 650 내지 800℃의 온도범위를 이용한 LP-CVD 방식을 통해 형성한다.
상기 유전체막(112) 형성과정에서, 산화막(ONON-1), 질화막(ONON-2) 및 산화막(0N0N-3)의 순차적인 증착공정과, 상기 스팀어닐공정과, 질화막(ONON-4) 증착공정은 소자 특성에 부합되는 두께로 증착을 하며, 각 공정간 지연시간 없이(No time delay) 공정을 진행하여 자연 산화막 도는 불순물의 오염을 방지한다.
이어서, 전체 구조 상부에 컨트롤 게이트용 폴리실리콘막(미도시)을 전체 구조 상부에 증착한다. 이러한, 컨트롤 게이트용 폴리실리콘막은 도프트 비정질 실리콘막과 언도프트 비정질 실리콘막의 이층 구조로 형성하되, 도프트 비정질 실리콘막과 언도프트 비정질 실리콘막의 두께비는 1:2 내지 6:1의 비율로 하며, 셀 영역(MC)의 플로팅 게이트(108)의 스페이싱이 충분히 매립되도록 500 내지 1000Å의 두께로 형성한다. 이로써, 텅스텐 실리사이드 증착공정시에 심(Seam) 형성이 억제되어 워드라인 저항(Rs)을 감소시킬 수 있다.
한편, 컨트롤 게이트용 폴리실리콘막의 공정조건은 510 내지 550℃의 온도범위에서 0.1 내지 3Torr의 이하의 낮은 압력조건으로 증착하되, 도프트 비정질 실리콘막은 SiH4또는 Si2H6와 같은 실리콘 소오스 가스와 PH3가스를 이용하여 증착한 후, PH3가스를 차단한 상태에서 연속적으로 언도프트 비정질 실리콘막을 증착하여 형성한다.
이어서, 전체 구조 상부에 텅스텐 실리사이드(미도시)를 형성한다. 텅스텐 실리사이드는 낮은 플루오린(Fluorine; F) 콘텐트(Content)와, 낮은 포스트 어닐드 스트레스(Post annealed stress)와, 좋은 접착 강도를 갖는 MS(SiH4) 또는 DCS(SiH2Cl2)와 WF6의 반응을 이용하여 300 내지 500℃의 온도범위에서 적절한 스텝 커버리지(Step coverage)를 구현하며, 저항(Rs)을 최소화시킬 수 있도록 화학적양론비를 2.0 내지 2.8로 하여 성장시켜 형성한다.
이어서, 전체 구조 상부에 하드 마스크용 PE-nitride(Plasma Enhanced Nitride)막(이하, 'PE-질화막'이라 함)을 증착한 후 유전체막(110)을 식각 베리어층(Etch barrier)으로 하고, 컨트롤 게이트 패턴용 마스크(미도시)를 이용한 식각공정을 실시하여 PE-질화막, 텅스텐 실리사이드 및 컨트롤 게이트용 폴리실리콘막을 순차적으로 패터닝하여 컨트롤 게이트(112), 텅스텐 실리사이드층(114) 및 하드 마스크(116)를 형성한다. 이 과정에서, X-축(X-axis)(즉, 워드라인(Word line) 방향) 단면을 보면, 플로팅 게이트(108) 사이의 요철부위(A)의 컨트롤 게이트용 폴리실리콘막이 제거되는 것을 알 수 있다.
도 2를 참조하면, 하드 마스크(116)를 이용한 자기정렬 식각(Self Aligned Etch; SAE) 공정을 실시하여 소자 분리막으로 동작하는 트랜치 절연막(104) 및 반도체 기판(102)의 일부가 노출되도록 유전체막(110), 플로팅 게이트(108) 및 터널 산화막(106)을 순차적으로 제거한다.
도 3을 참조하면, 공통 소오스 라인을 형성하기 위하여 공통 소오스 라인 형성용 마스크(즉, 공통 소오스 라인이 형성될 부위(B)만 오픈(Open)된 마스크)를 이용한 SAS 공정을 실시하여 해당 트랜치 절연막(104)을 제거한다. SAS 공정은 건식식각방식으로 30 내지 50초 동안 실시하되, 식각가스는 CF4가스 및 Ar 가스로 하고, 압력은 200 내지 400mT로 하며, 고주파 파워(RF power)는 1000 내지 1200W로 유지하여 실시한다. 이때, CF4가스의 유입량은 10 내지 20sccm으로 하고, Ar 가스의 유입량은 200 내지 300sccm으로 한다.
상기 공정(즉, 공통 소오스 라인을 형성하기 위한 SAS 공정)시, 활성영역에서 노출되는 반도체 기판(102)의 일부가 손실(Loss)되거나, 게이트(즉, 플로팅 게이트 및 컨트롤 게이트 포함) 및 터널 산화막(106)의 측벽이 손상되는 경우가 발생할 수 있다. 또한, 공통 소오스 라인을 형성하기 위한 SAS 공정시 사용되는 CF4가스의 카본 소오스(Carbon source)가 노출되는 반도체 기판(102)과 결합하여 상기 반도체 기판(102)의 표면에 산화 저항성을 가지는 SiC(Silicon Carbide)막이 형성될 수 있다.
이런 경우, 반도체 기판(102)의 손실 및 게이트의 손상을 보상하고, 산화 저항성을 가지는 SiC막을 제거하기 위하여, SAS 공정에 사용된 동일한 챔버(즉, 인-시튜(In-situ)) 내에서 손상된 부위에 대해 플라즈마 처리를 40 내지 60초 동안 실시하되, 플라즈마 가스는 O2및 Ar 가스로 하고, 압력은 10 내지 30mT로 하며, 고주파 파워는 300 내지 500W로 유지하여 실시한다. 이때, O2가스와 Ar 가스의 유입량은 100 내지 200sccm으로 한다.
또한, 상기 플라즈마 처리공정을 실시를 통하여, 건식산화방식으로 이루어진 산화공정(도 5참조)에도 불구하고, 소오스 영역(118)(도 4참조)에서의 산화정도가 다른 부위에 비해 미미하여 터널 산화막(106) 측벽의 버즈 비크의 생성이 최소화되는 경향과, 후속 금속 접합영역을 형성하기 위한 식각공정 수행시에 소오스 영역(118)과 드레인 영역(120)(도 4참조) 쪽의 불균일한 산화막 두께로 인하여 반도체 기판(102)의 손실이 심해져 접합영역의 형성이 제대로 구성되지 않게 되는 문제를 해결할 수 있다.
도 4를 참조하면, 반도체 기판(102)에 대하여, 소오스/드레인 이온 주입공정을 실시하여 해당 반도체 기판(102)에 소오스 영역(118)과 드레인 영역(120)을 형성한다. 소오스/드레인 이온 주입공정은 비소(As)(예컨대, As75) 이온을 이용한 주입공정으로 실시하되, 이온 주입에너지는 10 내지 50KeV로 하고, 도즈량은 1E15 내지 5E15/㎠정도로 하여 실시한다.
상기 소오스/드레인 이온 주입공정을 통하여, 반도체 기판(102)에서 서로 결합되어 있는 실리콘(Si) 간의 결합을 끊어 반도체 기판(102)을 비정질화시킨다. 이에 따라 후속 산화공정을 실시할 경우, 정상적인 반도체 기판(102)에서보다 비정질화된 반도체 기판(102)에서 산화정도가 높아 약 3 내지 5배 정도의 높은 두께를 가지는 산화막(122)(도 5참조)을 성장시키는 것이 가능하다. 이러한 산화막(122) 성장은 이온 주입공정시 공정조건에 의해 크게 좌우되는데, 낮은 이온 주입에너지일 수록, 높은 도즈량일 수록 그 정도가 심해지게 된다. 따라서, 여기서는 소오스/드레인 이온 주입공정의 공정조건을, 이온 주입에너지는 10 내지 50KeV로 하고, 도즈량은 1E15 내지 5E15/㎠정도로 하여 실시한다.
도 5를 참조하면, 손상을 입은 게이트 측벽을 보강하고, 주입된 비소(As) 이온들의 활성화(Activation)를 돕기 위하여, 고온의 건식산화방식으로 산화공정을 실시하여 전체 구조에 산화막(122)을 형성한다. 이때, 산화공정은 O2가스를 이용하되, 그 유입량을 10 내지 15slm정도로 하고, 온도를 850 내지 900℃로 하며, 증착타겟으로 30 내지 50Å로 하여 실시한다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상 설명한 바와 같이, 본 발명에서는 SAS 공정후 플라즈마 처리공정을 실시함으로써, SAS 공정시에 형성되는 산화 저항성을 가지는 SiC막을 쉽게 제거할 수 있다.
또한, 본 발명에서는 SAS 공정후 플라즈마 처리공정을 실시함으로써 후속 금속접합영역 형성시 소오스 영역 및 드레인 영역 쪽의 산화막을 동일한 두께로 형성하는 것이 가능하여 균일한 식각이 가능해져 원할한 식각공정진행과 안정적인 접합영역을 형성할 수 있다.
또한, 본 발명에서는 소오스 영역 및 드레인 영역의 균일한 산화를 통하여 터널 산화막의 측벽 보강이 완만하게 이루어지도록 하여 터널 산화막의 리텐션 특성을 안정화시킬 수 있다.
또한, 본 발명에서는 복잡한 공정 및 장비의 추가없이 종래의 장비와 공정을 그대로 이용하여 저비용과 높은 신뢰성을 가지는 플래시 메모리 소자를 형성할 수 있다.

Claims (7)

  1. (a) 반도체 기판 상에 터널 산화막, 플로팅 게이트 및 유전체막을 형성하는 단계;
    (b) 전체 구조 상부에 컨트롤 게이트용 폴리실리콘막, 텅스텐 실리사이드층 및 하드 마스크를 순차적으로 형성하는 단계;
    (c) 상기 유전체막을 식각 베리어층으로 이용하여 상기 하드 마스크, 상기 텅스텐 실리사이드층 및 상기 컨트롤 게이트용 폴리실리콘막을 순차적으로 식각하여 컨트롤 게이트를 형성하는 단계;
    (d) 상기 하드 마스크를 식각 마스크로 이용한 자기정렬 식각공정을 실시하여 상기 반도체 기판의 일부를 노출시키는 단계;
    (e) 상기 반도체 기판에 공통 소오스라인을 형성하기 위하여, 상기 반도체 기판의 소자 분리막중 상기 공통 소오스라인이 형성될 부위의 소자 분리막을 자기정렬 소오스 식각공정을 이용하여 제거하는 단계;
    (f) 상기 (e)단계에서 상기 자기정렬 소오스 식각공정시 상기 컨트롤 게이트 및 상기 플로팅 게이트의 측벽의 손실 및 손상을 보상하고, 후속 소오스 영역 및 드레인 영역에서의 동일한 산화를 돕기 위하여 전체 구조 상부에 대해 플라즈마 처리공정을 실시하는 단계;
    (g) 상기 소오스 영역 및 상기 드레인 영역을 형성하기 위하여, 소오스/드레인 이온 주입공정을 실시하는 단계; 및
    (h) 상기 소오스/드레인 이온 주입공정시 이용된 이온의 활성화를 돕기 위하여, 전체 구조 상부에 대해 산화공정을 실시하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 자기정렬 소오스 식각공정은, 건식식각방식으로 30 내지 50초 동안 실시하되, 식각가스는 CF4가스 및 Ar 가스로 하고, 압력은 200 내지 400mT로 하며, 고주파 파워는 1000 내지 1200W로 유지하여 실시하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
  3. 제 2 항에 있어서,
    상기 CF4가스의 유입량은, 10 내지 20sccm으로 하고, Ar 가스의 유입량은, 200 내지 300sccm으로 하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 플라즈마 처리공정은, 플라즈마 가스로 O2및 Ar 가스를 이용하고, 압력을 10 내지 30mT로 하며, 고주파 파워를 300 내지 500W로 유지하여 실시하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
  5. 제 4 항에 있어서,
    상기 O2가스와 Ar 가스의 유입량은, 100 내지 200sccm으로 하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
  6. 제 1 항에 있어서,
    상기 소오스/드레인 이온 주입공정은, 비소(As) 이온을 이용한 주입공정으로 실시하되, 이온 주입에너지는 10 내지 50KeV로 하고, 도즈량은 1E15 내지 5E15/㎠정도로 하여 실시하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
  7. 제 1 항에 있어서,
    상기 산화공정은, 건식산화방식으로 실시하되, 유입량이 10 내지 15slm정도로 유입되는 O2가스를 이용하고, 850 내지 900℃의 온도범위로 하며, 30 내지 50Å의 증착타겟으로 하여 실시하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
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