KR20040102305A - 자기정렬된 셸로우 트렌치 소자분리 방법 및 이를 이용한불휘발성 메모리 장치의 제조방법 - Google Patents

자기정렬된 셸로우 트렌치 소자분리 방법 및 이를 이용한불휘발성 메모리 장치의 제조방법 Download PDF

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Abstract

소자 분리된 기판상에 형성되는 산화막의 두께가 균일하게 형성되도록 하는 트랜치 소자 분리 방법 및 이를 이용한 불휘발성 메모리 장치의 제조방법이 개시되어 있다. 기판 상에 제1 산화막 패턴, 제1 도전층 패턴 및 질화막 패턴이 적층된 패턴 구조물을 형성한다. 상기 패턴 구조물을 마스크로 하고 노출된 기판을 식각하여 트렌치를 형성한다. 상기 트렌치를 매립하는 제2 산화막을 형성한다. 상기 질화막 패턴이 노출되도록 상기 제2 산화막을 평탄화한다. 상기 노출된 질화막 패턴, 제1 도전층 패턴 및 제1 산화막을 습식 식각한다. 상기 노출된 기판 상에 촉매 효과를 이용한 습식 산화법으로 제3 산화막을 형성한다. 상기 방법에 의하면 균일한 두께의 제3 산화막을 수득할 수 있다.

Description

자기정렬된 셸로우 트렌치 소자분리 방법 및 이를 이용한 불휘발성 메모리 장치의 제조방법{Method for Self-Aligned Shallow Trench Isolation and Method of manufacturing Non-Volatile Memory Device comprising the same}
본 발명은 소자분리 방법 및 이를 이용한 반도체 장치의 제조 방법에 관한 것으로, 보다 상세하게는 게이트와 액티브 영역을 동시에 형성하기 위한 자기정렬된 셸로우 트렌치 소자분리(self-aligned shallow trench isolation; SA-STI) 방법 및 이를 이용한 불휘발성 메모리 장치의 제조방법에 관한 것이다.
고집적 메모리 장치의 제조에 있어서, 셀의 집적도는 메모리 셀의 레이아웃 및 임계 치수의 축소에 따른 상기 레이아웃의 비례축소능력(scalability)에 의해 주로 결정된다. 임계 치수가 서브-마이크론 영역 이하로 축소됨에 따라, 레이아웃의 비례축소능력(scalability)은 제조 공정의 해상도(resolution) 및 설계용 마스크에 의한 얼라인먼트 공차에 의해 제한되어진다. 마스크의 얼라인먼트는 공정시 웨이퍼의 상부에 마스크를 위치시키는 기계적 기술 및 마스크의 상부에 패턴을 일관되게 인쇄하는 기술에 의해 제한된다. 얼라인먼트 공차가 축적되면 어레이의 레이아웃시 미스얼라인먼트 에러가 유발되기 때문에, 칩 설계에서 얼라인먼트 공차를 제어하기 위해서는 얼라인먼트 임계 마스크를 보다 적게 사용하는 것이 바람직하다. 따라서, 소위 "자기정렬(self-aligned)" 공정 단계가 개발되어왔다.
통상적으로, 소자분리 구조는 실리콘 부분 산화법(LOCal Oxidation of Silicon; LOCOS)과 같은 열적 필드 산화 공정을 사용하여 형성된다. 그러나, LOCOS소자분리에 의하면, 실리콘 기판의 선택적 산화시 마스크로 사용되는 질화막 하부에서 산화막의 측면으로 산소가 침투하면서 필드 산화막의 끝부분에 버즈 비크(bird's beak)가 발생하게 된다. 이러한 버즈 비크에 의해 필드 산화막이 버즈 비크의 길이만큼 액티브 영역으로 확장되기 때문에, 액티브 영역의 폭이 감소되어 소자의 전기적 특성이 열화된다.
이에 따라, 초고집적 반도체 장치에서는 셸로우 트렌치 소자분리(STI) 구조가 각광받고 있다. STI 공정에 의하면, 실리콘 기판을 식각하여 트렌치를 형성한 후, 트렌치를 채우도록 산화막을 증착한다. 다음에, 산화막을 에치백(etch back) 또는 화학 기계적 연마(chemical mechanical polishing; CMP) 방법으로 식각하여 트렌치의 내부에 필드 산화막을 형성한다.
상술한 LOCOS 방법이나 STI 방법은 공통적으로 소자분리 영역을 정의하기 위한 마스크 단계와 이 영역에 필드 산화막을 형성하는 단계를 포함한다. 소자분리 구조를 형성한 후에는, 메모리 셀들을 형성하기 위한 마스크 단계들이 수행된다. 따라서, 소자분리 구조의 형성에 수반되는 얼라인먼트 공차와 메모리 셀의 레이아웃에 수반되는 얼라인먼트 공차가 결합하여 소자의 동작에 치명적인 영향을 미치는 미스얼라인먼트를 유발하게 된다.
이러한 얼라인먼트 문제를 해결하기 위한 한 방법으로서, 불휘발성 메모리 장치에 있어서 LOCOS 소자분리 구조를 플로팅 게이트에 자기정렬하여 형성하는 방법이 제시되어 있다. 또한, STI 구조를 플로팅 게이트에 자기정렬하여 형성하는 방법이 미합중국 특허 제6,013,551호(issued to Jong Chen) 등에 개시되어 있다. 이방법들에 의하면, 전하의 저장에 사용되는 플로팅 게이트와 액티브 영역이 하나의 마스크를 사용하여 동시에 정의되므로 액티브 영역과 플로팅 게이트 간에 자기정렬을 제공한다.
도 1a 내지 도 1d는 종래의 자기정렬된 셸로우 트렌치 소자분리를 갖는 플래쉬 메모리 장치의 제조방법을 설명하기 위한 사시도들이다.
도 1a를 참조하면, 실리콘 기판(10) 상에 산화막을 형성한 후, 상기 산화막 상에 제1 폴리실리콘층 및 질화막을 차례로 증착한다.
이어서, 하나의 마스크를 사용하는 사진식각 공정을 통해 질화막, 제1 폴리실리콘층 및 산화막을 식각하여 산화막 패턴(12), 제1 폴리실리콘층 패턴(14) 및 질화막 패턴(16)을 형성한다. 계속해서, 상기 마스크를 사용하여 제1 폴리실리콘층 패턴(14)에 인접한 기판(10)을 식각하여 트렌치(18)를 형성한다. 즉, 하나의 마스크를 이용한 트렌치 공정에 의해 액티브 영역과 플로팅 게이트를 동시에 정의한다.
도 1b를 참조하면, 트렌치 식각 공정 동안에 고에너지의 이온 충격으로 야기된 실리콘 손상(damage)을 큐어링하고 누설 전류의 발생을 억제하기 위하여 트렌치(18)의 노출된 부분을 산화 분위기에서 열처리한다. 그러면, 노출된 실리콘과 산화제와의 산화 반응에 의해, 트렌치(18)의 바닥면과 측벽을 포함하는 내면 상에 트렌치 내벽산화막(20)이 형성된다.
그런데, 이 때 상기 제1 폴리실리콘층 패턴(14)과 산화막 패턴(12) 간의 계면 엣지 및 실리콘 기판(10)과 산화막 패턴(12) 간의 계면 엣지에서는 산화에 의한 부피 팽창이 한정되므로, 이들 계면 엣지에서 부피 팽창으로 인한 스트레스가 집중되어 산화제의 확산이 느려짐으로써 산화가 억제된다. 그 결과, 상기 제1 폴리실리콘층 패턴(14)의 측벽 상부 및 하부는 외부로 굴곡되는 형상을 갖는다.
도 1c를 참조하면, 트렌치(18)를 채우도록 화학 기상 증착(chemical vapor deposition; CVD) 방법으로 산화막을 형성한 후, 질화막 패턴(16)의 상부 표면이 노출될 때까지 CVD-산화막을 화학 기계적 연마(CMP)에 의해 제거한다. 그 결과, 트렌치(18)의 내부에 필드 산화막(22)이 형성된다.
이어서, 상기 질화막 패턴(16)을 제거한 후, 제1 폴리실리콘층 패턴(14) 및 필드 산화막(22)의 상부에 플로팅 게이트로 사용될 제2 폴리실리콘층을 증착하고 이를 패터닝한다. 상기 결과물의 전면에 ONO(산화막/질화막/산화막) 층간유전막(26) 및 컨트롤 게이트(28)를 차례로 형성한다.
도 1d를 참조하면, 사진식각 공정에 의해 컨트롤 게이트(28)를 패터닝한 후, 계속해서 노출된 층간유전막(26), 제2 폴리실리콘층 패턴(24) 및 제1 폴리실리콘층 패턴(14)을 건식 식각한다.
그러나, 상기 방법에 의해 필드 산화막(22)을 형성하는 경우, 상기 제1 폴리실리콘층 패턴(14)의 측벽 프로파일이 굴곡된 형상을 갖고 있으므로 후속 공정에서 상기 제1 폴리실리콘층 패턴(14)을 식각할 시에 필드 산화막(22)과 액티브 영역 간의 표면 경계를 따라 라인 형태의 폴리실리콘 스트링거(14a)가 형성된다. 이 폴리실리콘 스트링거(14a)는 인접한 플로팅 게이트 간에 브리지(bridge)를 형성하여 소자의 전기적 불량(fail)을 유발하게 된다.
따라서, 상기 문제를 해결하기 위해 최근에는 희생 자기정렬된 셸로우 트렌치 소자분리 방법을 사용하고 있다.
상기 희생 자기정렬된 셸로우 트렌치 소자 분리 방법을 도 2를 참조로 설명한다. 상기 도 1a 내지 도 1b를 참조로 설명한 공정들을 진행하고, 상기 CMP공정에서 스토퍼로 사용하는 질화막 패턴(16)을 습식 식각으로 제거한 다음, 상기 제1 폴리실리콘층 패턴(14)을 습식 식각한다. 상기와 같이 습식 식각을 수행하면, 상기 제1 폴리실리콘층 패턴(14)이 잔류하지 않으므로 폴리실리콘 스트링거가 형성되지 않는 장점이 있다. 이어서, 상기 소자 분리된 기판 상에 터널 산화막(30)을 형성한다. 상기 터널 산화막(30)은 기판을 산소 분위기에서 열처리하여 상기 실리콘과 산화제를 반응시켜 형성한다.
그런데, 상기 방법에 의해 터널 산화막을 형성하는 경우에, 상기 필드 산화막(22)과 실리콘 기판(즉, 액티브 영역, 10)의 경계 부위(A)에서 스트레스가 집중되어 산화제의 확산이 느려진다.
도 3은 도 2의 A 부위를 확대 도시한 것이다.
도 3을 참조하면, 상기 필드 산화막(22)과 액티브 영역의 경계 부위에서 상기 터널 산화막(30)의 두께가 상대적으로 얇아진다. 또한, 상기 필드 산화막(22)과 액티브 영역의 경계 부위에서는 상기 터널 산화막(30) 형성시에 소모되는 실리콘이 상대적으로 작기 때문에, 액티브 영역이 국부적으로 뾰족해지는 형상을 갖게된다. 발명자의 다양한 실험 결과, 평탄한 액티브 영역에 약 70Å의 두께로 터널 산화막(30)을 형성되는 경우에, 상기 필드 산화막(22)과 액티브 영역의 경계 부위에서는 약 50Å의 두께로 터널 산화막(30)이 형성되었다.
상기와 같이, 터널 산화막의 두께가 상기 액티브 영역의 경계 부위에서 국부적으로 얇아지는 경우 플레쉬 메모리 장치를 구동할 때 오버 프로그램 현상이 발생하기 쉽다.
따라서, 본 발명의 제1의 목적은 소자의 전기적 불량을 방지할 수 있는 자기정렬된 셸로우 트렌치 소자분리 방법을 제공하는데 있다.
본 발명의 제2의 목적은 셸로우 트렌치에 의한 소자 분리 영역을 갖는 불휘발성 메모리 장치의 제조방법을 제공하는데 있다.
도 1a 내지 도 1d는 종래의 자기정렬된 셸로우 트렌치 소자분리를 갖는 플래쉬 메모리 장치의 제조방법을 설명하기 위한 사시도들이다.
도 2는 종래의 희생 자기정렬된 셸로우 트렌치 소자 분리 방법을 설명하기 위한 단면도이다.
도 3은 도 2의 A 부위의 확대도이다.
도 4a 내지 도 4i는 본 발명에 의한 자기정렬된 셸로우 트렌치 소자분리 공정을 적용한 불휘발성 메모리 장치의 제조방법을 설명하기 위한 단면도들이다.
도 5는 촉매를 이용한 터널 산화막 형성 방법의 일 예를 보여주는 타이밍도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 기판 102 : 패드 산화막 패턴
104 : 제1 도전층 패턴 106 : 질화막 패턴
112 : 갭매립 산화막 124 : 필드 산화막
130 : 터널 산화막 132 : 제2 도전층 패턴
134 : 층간 유전막 136 : 컨트롤 게이트
상기한 제1 목적을 달성하기 위하여 본 발명은, 반도체 기판 상에 제1 산화막 패턴, 제1 도전층 패턴 및 질화막 패턴이 적층된 패턴 구조물을 형성한다. 상기 패턴 구조물을 마스크로 하고 노출된 기판을 식각하여 트렌치를 형성한다. 상기 트렌치를 매립하는 제2 산화막을 형성한다. 상기 질화막 패턴이 노출되도록 상기 제2 산화막을 평탄화한다. 상기 노출된 질화막 패턴, 제1 도전층 패턴 및 제1 산화막을 습식 식각한다. 상기 노출된 기판 상에 촉매 효과를 이용한 습식 산화법으로 제3 산화막을 형성한다.
상기한 제2 목적을 달성하기 위하여 본 발명은, 반도체 기판 상에 패드 산화막 패턴, 제1 도전층 패턴 및 질화막 패턴이 적층된 패턴 구조물을 형성한다. 상기 패턴 구조물을 마스크로 하고 노출된 기판을 식각하여 트렌치를 형성한다. 상기 트렌치를 매립하는 필드 산화막을 형성한다. 상기 질화막 패턴이 노출되도록 상기 필드 산화막을 평탄화한다. 상기 노출된 질화막 패턴, 제1 도전층 패턴 및 패드 산화막 패턴을 습식 식각한다. 상기 노출된 기판 상에 촉매 효과를 이용한 습식 산화법으로 터널 산화막을 형성한다. 상기 터널 산화막 상에 플로팅 게이트, 층간 유전막 및 컨트롤 게이트를 차례로 형성한다.
본 발명에 의하면, 상기 촉매를 이용한 습식 산화법을 사용하여 산화막을 형성함으로서, 필드 산화막과 실리콘 기판의 경계 부위에서 상기 터널 산화막의 두께가 상대적으로 얇아지는 현상을 최소화한다. 따라서, 상기 터널 산화막의 두께가 국부적으로 얇아져서 발생하는 오버 프로그램 현상을 감소시킬 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 4a 내지 도 4i는 본 발명에 의한 자기정렬된 셸로우 트렌치 소자분리 공정을 적용한 불휘발성 메모리 장치의 제조방법을 설명하기 위한 단면도들이다.
도 4a를 참조하면, 실리콘 기판(100) 상에 산화막 또는 옥시나이트라이드막(oxynitride)을 약 50∼100Å의 두께로 얇게 성장시켜 패드 산화막을 형성한다. 이어서, 상기 패드 산화막(101) 상에 폴리실리콘막을 저압 화학 기상 증착(LPCVD) 방법에 의해 약 300∼1000Å의 두께로 형성한다. 상기 폴리실리콘막은 통상의 도핑 방법, 예컨대 POCl3확산, 이온주입, 또는 인-시튜 도핑에 의해 고농도의 N형 불순물로 도핑되어 있다.
여기서, 제1 도전층(103)을 비정질상으로 증착하면서 인-시튜 도핑시킬 경우, 후속 공정의 열다발(thermal budget)에 의해 비정질상에서 결정상으로의 결정입자 변화로 그 하부의 게이트 산화막을 열화시킬 수 있다. 따라서, 제1 도전층(103)을 600℃ 이상의 온도에서 결정상으로 인-시튜 도핑하면서 증착하는 것이 위상 변화가 적어 스트레스 측면에서 안정적이다.
이어서, 상기 제1 도전층(103) 상에 저압 화학 기상 증착 방법으로 질화막(105)을 약 1000∼2000Å의 두께로 증착한다. 상기 질화막(105)은 후속하는 화학 기계적 연마 공정시 연마 정지층으로 제공된다.
도 4b를 참조하면, 상기 질화막(105), 제1 도전층(103) 및 패드 산화막(101)의 소정 부위를 건식 식각하여 패드 산화막 패턴(102), 제1 도전층 패턴(104) 및 질화막 패턴(106)을 형성한다. 계속해서, 상기 노출된 기판(100)의 상부를 약 2000∼5000Å 정도의 깊이로 식각하여 트렌치(109)를 형성한다.
결과적으로, 상기 제1 도전층 패턴(104)들은 트렌치(109)에 의해 분리된다. 상기 트렌치(109)의 형성 공정에 의하면, 액티브 영역과 플로팅 게이트가 형성될 영역이 동시에 정의된다.
도 4c를 참조하면, 트렌치 식각 공정 동안에 고에너지의 이온 충격으로 야기된 실리콘 손상을 제거하고 후속 공정에서 형성되어질 갭매립 산화막으로부터 실리콘 기판(100)으로의 탄소 또는 도펀트들의 이동을 차단하여 누설 전류의 발생을 방지하기 위하여 상기 트렌치(109)의 내면, 즉 바닥면과 측벽 상에 약 20∼300Å의 두께로 증착하여 트렌치 내벽산화막(110)을 형성한다.
도 4d를 참조하면, 트렌치(109)를 채우도록 USG, O3-TEOS USG 또는 고밀도 플라즈마(HDP) 산화막과 같은 갭 매립 특성이 우수한 산화막을 화학 기상 증착 방법에 의해 증착하여 갭매립 산화막(112)을 형성한다. 바람직하게는, SiH4, O2및 Ar 가스를 플라즈마 소오스로 이용하여 고밀도 플라즈마를 발생시킴으로써 고밀도 플라즈마 산화막을 형성한다. 이때, 트렌치(109)의 내부에 균열이나 보이드가 생성되지 않도록 고밀도 플라즈마 산화막의 갭 매립 능력을 향상시켜 트렌치(109)를 매립한다.
이어서, 갭매립 산화막(112) 상에 Si(OC2H5)4를 소오스로 하는 플라즈마 방식에 의해 PE-TEOS로 이루어진 캡핑 산화막(도시하지 않음)을 증착할 수 있다. 또한, 필요한 경우에, 갭매립 산화막(112)을 치밀화(densification)하여 후속하는 세정 공정에 대한 습식 식각율을 낮추기 위하여 약 800∼1050℃의 고온 및 불활성 가스 분위기 하에서 어닐링을 실시할 수 있다.
도 4e를 참조하면, 질화막 패턴(106)의 상부 표면까지 상기 갭매립 산화막(112)을 에치백 또는 화학 기계적 연마(CMP) 방법으로 제거하여 상기 트렌치(109)의 내부에 필드 산화막(124)을 형성한다. 이어서, 인산 스트립 공정으로 상기 질화막 패턴(106)을 제거하여 제1 도전층 패턴(104)을 노출시킨다.
도 4f를 참조하면, 상기 노출된 제1 도전층 패턴(104)을 습식 식각에 의해 제거한다. 상기 제1 도전층 패턴(104)은 상기 트렌치 내벽 산화막 형성 공정 시에 측벽이 굴곡되어 있을 수 있다. 그러나, 상기 습식 식각 공정에 의하면 상기 제1도전층 패턴(104)의 측벽이 굴곡되어 있더라도 레지듀 없이 상기 제1 도전층 패턴(104)을 제거할 수 있다. 이어서, 상기 패드 산화막 패턴(102)을 제거하여 액티브 영역에 해당하는 실리콘 기판(100) 표면을 노출시킨다.
상기 과정을 수행하면, 상기 트렌치 내에는 상기 기판 표면보다 높게 필드 산화막(124)이 채워져 있으며, 상기 트렌치 사이에는 실리콘 기판(100) 표면이 노출되어 있다. 여기서, 상기 필드 산화막(124)이 채워져 있는 트렌치 영역은 필드 영역이 되고, 상기 실리콘 기판(100)이 노출되어 있는 영역은 액티브 영역이 된다.
도 4g를 참조하면, 상기 노출된 실리콘 기판(100) 표면 상에 촉매를 이용한 습식 산화법으로 터널 산화막(130)을 형성한다. 상기 터널 산화막(130)은, 촉매 방식의 수분 생성 장치를 사용하여 물의 생성에 관여하는 산소와 수소의 레디컬을 형성하고, 상기 산소 및 수소 레디컬을 상기 기판이 로딩되어 있는 퍼니스 내에 함께 인입시켜 형성할 수 있다.
도 5는 촉매를 이용한 터널 산화막 형성 방법의 일 예를 보여주는 타이밍도이다. 도 5를 참조로하여 터널 산화막을 형성하는 방법에 대해 더욱 구체적으로 설명한다.
먼저, 약 600 내지 700℃ 정도의 온도를 갖는 반응기 내로 상기 설명한 공정들이 수행된 반도체 기판을 인입한다.(S10) 이 때 상기 반응기 내에는 상기 반도체 기판의 표면 산화를 방지하기 위해 약 10slm의 질소 가스를 제공한다.
이어서, 상기 반응기 내의 온도를 분당 5 내지 15℃씩 상승시켜 800 내지 900℃의 온도를 갖도록 한다. 상기 승온 중에 약 100cc 정도의 미량의 산소를 상기반응기 내로 인입할 수도 있다.(S12)
상기 800 내지 900℃ 범위 내의 목적한 온도에 도달하면, 약 5 내지 15분간 질소 가스를 계속하여 제공한다.(S14) 상기 온도는 산화 공정시에 계속적으로 유지되어야 하는 온도이므로, 상기 공정 온도로 5 내지 15분간 유지함으로서 반응기 내의 온도 편차를 최소화할 수 있다.
상기 질소 가스의 공급을 중지하고, 산소 가스 및 수소 가스를 일정 시간 동안 제공하여 원하는 두께의 산화막을 형성시킨다.(S16) 이 때 상기 산소 가스와 수소 가스의 비는 약 1:1.8 내지 1:1.1 정도를 유지한다. 즉, 상기 산소 가스는 5 내지 7slm을 제공하고, 상기 수소 가스는 8 내지 9 slm을 제공한다.
상기 산화막이 형성되면, 1 내지 5분간 10 내지 30slm의 질소 가스를 제공한다. 이어서, 상기 질소 가스의 제공을 중지하고, 가스 제공 없이 5 내지 15분동안 유지한다.(S18)
이어서, 20 내지 30분간 5 내지 15slm의 N2O 가스를 제공한다.(S20)
상기 N2O 가스의 제공을 중지하고, 5 내지 15분간 5 내지 15slm의 질소 가스를 제공한다.(S22) 상기 공정들은 형성된 산화막의 특성을 향상시키기 위한 열처리 공정이다.
상기 공정이 완료되면, 계속적으로 상기 10 내지 30slm의 질소 가스를 제공하면서 상기 반응기 내의 온도를 1 분당 3내지 5℃씩 낮추어 600 내지 700℃가 되도록 조절한다.(S24) 상기 질소 가스의 공급에 의해 반도체 기판이 산화되어 원치않는 산화막이 형성되는 것을 방지한다.
상기 온도가 600 내지 700℃ 범위 내의 설정된 온도로 유지되면, 계속적으로 질소 가스를 제공하면서 상기 반도체 기판을 상기 반응기로부터 인출한다.(S26)
상기 과정에 의해 형성되는 터널 산화막(130)은 일반적으로 산소만을 산화제로 사용하여 실리콘과 반응시켜 형성되는 산화막에 비해 실리콘과 산화막의 계면에서 스트레스가 작고, 막 내의 결함도 적다. 때문에, 상기 필드 산화막(124)과 실리콘 기판(즉, 액티브 영역,100)의 경계 부위에서 스트레스가 집중되어 상기 터널 산화막(130)의 두께가 상대적으로 얇아지는 현상이 최소화된다.
또한, 터널 산화막(130)을 형성할 시에 상기 필드 산화막(124)과 액티브 영역의 경계 부위에서의 실리콘 소모량이 평탄한 액티브 영역과 거의 유사하게 되므로, 상기 액티브 영역과 필드 영역의 경계에서 액티브 영역이 뾰족하게 되는 현상이 최소화된다. 발명자의 다양한 실험 결과, 액티브 영역에 약 70Å의 두께로 터널 산화막을 형성되는 경우에, 상기 필드 산화막과 액티브 영역의 경계 부위에서는 약 60Å의 두께로 터널 산화막이 형성되었다.
상기와 같이, 터널 산화막(130)이 균일한 두께로 형성되는 경우, 불휘발성 메모리의 각 단위 셀에 데이터를 프로그램할 시의 장벽 높이가 영역별로 차이가 거의 같게된다. 때문에, 종래에 발생하던 오버 프로그램 현상이 거의 발생되지 않는다.
도 4h를 참조하면, 상기 터널 산화막(130) 및 필드 산화막(124) 상에 폴리실리콘이나 비정질실리콘을 저압 화학 기상 증착 방법에 의해 증착하고 통상의 도핑방법에 의해 고농도의 N형 불순물로 도핑하여, 플로팅 게이트 형성용 제2 도전층을 형성한다. 이어서, 통상적인 사진식각 공정으로, 상기 필드 산화막 상에 형성된 제2 도전층을 식각하여 상기 제2 도전층 패턴(132)을 형성한다.
이어서, 결과물의 전면에 플로팅 게이트에 충전된 전하 특성을 유지시키고 컨트롤 게이트의 전압을 플로팅 게이트에 전달하기 위한 ONO 층간유전막(134)을 형성한다. 예를 들어, 상기 제2 도전층 패턴(132)을 산화시켜 약 100Å 두께의 제1 산화막을 성장시킨 후 그 위에 약 130Å 두께의 질화막을 증착하고, 이 질화막을 산화시켜 약 40Å 두께의 제2 산화막을 성장시킴으로써 등가 산화막 두께가 약 100∼200Å인 층간유전막(134)을 형성한다.
이어서, 상기 층간유전막(134) 상에 N+형으로 도핑된 폴리실리콘층과 텅스텐 실리사이드(WSix), 티타늄 실리사이드(TiSix), 탄탈륨 실리사이드(TaSix)와 같은 금속 실리사이드층이 적층된 컨트롤 게이트(136)막을 형성한다. 바람직하게는, 상기 컨트롤 게이트(136)의 폴리실리콘층은 약 1000Å의 두께로 형성하고, 금속 실리사이드층은 약 1000∼1500Å의 두께로 형성한다.
도 4i를 참조하면, 사진식각 공정으로 컨트롤 게이트(136)막의 소정 부위를 식각하고, 층간 유전막(134) 및 제2 도전층 패턴(132)을 차례로 식각한다. 그 결과, 메모리 셀 영역에는 플로팅 게이트 및 컨트롤 게이트를 구비한 스택형 게이트가 형성된다.
이어서, 도시하지는 않았으나, 이온주입 공정으로 메모리 셀의 소오스/드레인 영역을 형성한 후 결과물 상에 층간절연막(ILD)을 도포한다. 층간절연막을 식각하여 상기 소오스/드레인 영역을 노출시키는 콘택홀을 형성한 후, 콘택홀을 매립하는 콘택 플러그를 형성한다. 이어서, 콘택 플러그와 전기적으로 접촉하는 금속화 층(metallization layer)을 증착하고, 층간절연막(IMD), 비아 및 금속 마스크 등을 사용하여 백-엔드(back-end) 공정을 수행한다.
상기 설명한 공정에 의하면, 균일한 두께의 터널 산화막을 갖는 불휘발성 메모리 장치를 형성할 수 있다. 따라서, 상기 불휘발성 메모리 장치는 동작 불량이 감소되고, 신뢰성이 향상된다.
상술한 바와 같이 본 발명에 의하면, 촉매를 이용한 습식 산화법을 사용하여 산화막을 형성함으로서, 필드 산화막과 실리콘 기판의 경계 부위에서 상기 터널 산화막의 두께가 상대적으로 얇아지는 현상을 최소화한다. 따라서, 상기 터널 산화막의 두께가 국부적으로 얇아져서 발생하는 오버 프로그램 현상을 감소시킬 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (7)

  1. 반도체 기판 상에 제1 산화막 패턴, 제1 도전층 패턴 및 질화막 패턴이 적층된 패턴 구조물을 형성하는 단계;
    상기 패턴 구조물을 마스크로 하고 노출된 기판을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치를 매립하는 제2 산화막을 형성하는 단계;
    상기 질화막 패턴이 노출되도록 상기 제2 산화막을 평탄화하는 단계;
    상기 노출된 질화막 패턴, 제1 도전층 패턴 및 제1 산화막 패턴을 습식 식각하는 단계; 및
    상기 노출된 기판 표면 상에 촉매를 이용한 습식 산화법으로 제3 산화막을 형성하는 단계를 수행하는 것을 특징으로 하는 자기정렬된 셸로우 트렌치 소자분리 방법.
  2. 제1항에 있어서, 상기 제3 산화막은 퍼니스 내에 산소 및 수소를 함께 인입시켜 형성하는 것을 특징으로 하는 자기정렬된 셸로우 트렌치 소자분리 방법.
  3. 제1항에 있어서, 상기 제3 산화막은 700∼850℃의 온도에서 형성하는 것을 특징으로 하는 자기정렬된 셸로우 트렌치 소자분리 방법.
  4. 반도체 기판 상에 패드 산화막 패턴, 제1 도전층 패턴 및 질화막 패턴이 적층된 패턴 구조물을 형성하는 단계;
    상기 패턴 구조물을 마스크로 하고 노출된 기판을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치를 매립하는 필드 산화막을 형성하는 단계;
    상기 질화막 패턴이 노출되도록 상기 필드 산화막을 평탄화하는 단계;
    상기 노출된 질화막 패턴, 제1 도전층 패턴 및 패드 산화막 패턴을 습식 식각하는 단계;
    상기 노출된 기판 상에 촉매 효과를 이용한 습식 산화법으로 터널 산화막을 형성하는 단계; 및
    상기 터널 산화막 상에 플로팅 게이트, 층간 유전막 및 컨트롤 게이트를 차례로 형성하는 단계를 수행하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조방법.
  5. 제4항에 있어서, 상기 터널 산화막은 반응기 내에 산소 및 수소를 함께 인입시켜 형성하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조방법.
  6. 제4항에 있어서, 상기 터널 산화막을 형성하는 단계는,
    600 내지 700℃의 온도를 갖는 반응기에 질소 가스를 제공하면서 반도체 기판을 인입하고, 상기 반응기의 온도를 분당 5 내지 15℃씩 승온시켜 800 내지 900℃의 온도를 갖도록 조절하는 단계;
    상기 800 내지 900℃의 온도하에서, 5 내지 15분간 상기 질소 가스를 계속하여 제공하는 단계;
    상기 질소 가스의 공급을 중지하고, 산소 가스 및 수소 가스를 일정 시간동안 제공하여 원하는 두께의 산화막을 형성시키는 단계;
    상기 산화막이 형성되면, 1 내지 5분간 상기 질소 가스를 제공한 후, 상기 질소 가스의 공급을 중지한 상태로 5 내지 15분간 유지하는 단계;
    상기 반응기 내에 20 내지 30분간 상기 N2O가스를 제공하는 단계;
    상기 N2O의 공급을 중지하고, 5 내지 15분간 상기 질소 가스를 제공하는 단계; 및
    상기 질소 가스를 계속 공급하면서 상기 반응기 내의 온도를 분당 3 내지 5℃씩 낮추어 600 내지 700℃가 되도록 조절하는 단계를 수행하여 이루어지는 것을 특징으로 하는 불휘발성 메모리 장치의 제조방법.
  7. 제6항에 있어서, 상기 산화막 형성을 위해 제공되는 산소 가스 및 질소 가스는 1 : 1.1 내지 1.8의 비율을 갖는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
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KR100676603B1 (ko) * 2006-01-04 2007-01-30 주식회사 하이닉스반도체 플래쉬 메모리 소자 및 그의 제조방법
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KR100823703B1 (ko) * 2006-11-03 2008-04-21 삼성전자주식회사 소자 분리 구조물, 이의 형성 방법, 이를 포함하는 반도체장치 및 그 제조 방법
CN114063320A (zh) * 2020-07-31 2022-02-18 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

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