CN114063320A - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，形成方法包括：形成覆盖第一介质层、第一金属层和第二金属层的第二介质层；在第二介质层上形成调节材料层；刻蚀调节材料层和第二介质层，露出第一金属层和第二金属层的顶部，剩余的调节材料层作为调节层；形成保形覆盖第一金属层、第二金属层以及调节层的第三介质层，刻蚀第三介质层，形成露出第一金属层、第二金属层以及调节层的开口的过程中，第一金属层、第二金属层和调节层上的开口易同时形成，调节层不易受损伤，工作时，调节层更易提供工艺设计的发热量，第一掺杂层和第二掺杂层的温度发生改变，光在第一掺杂层和第二掺杂层构成的PN结中传输的相位易发生改变，使得解调的效果较好。

Description

半导体结构及其形成方法
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
电信号和处理是用于信号传输和处理的一种技术。近年来，光信号和处理已经在越来越多的应用中使用，特别是由于使用光纤相关的应用进行信号传输。
光信号和处理通常与电信号和处理相结合，以提供全面发展的应用。例如，光纤可以用于远程信号传输，并且电信号可以用于短程信号传输以及处理和控制。因此，形成集成光学组件和电子组件的器件，以用于光信号和电信号之间的转换，以及光信号和电信号的处理。因此，封装件可以包括包含光学器件的光学(光子)管芯和包含电子器件的电子管芯。
光波导器件，比如电光调制器，是光互联、光通讯中的核心器件之一，用于将电信号转变为光信号。光电调制器可以与激光器、探测器和其他波分复用器件构成一个完整的功能性传输模块，广泛适用于数据中心、骨干网。
硅基电光调制器已经在多种硅基、混合硅基，例如绝缘衬底上硅(Silicon-On-Insulator，SOI)上实现。硅基电光调制器采用等离子色散效应的调制机理，即外加电压改变波导中载流子浓度，从而引起波导有效折射率的变化，实现相位的调制。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，优化半导体结构的电学性能。
为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括第一介质层以及分立于所述第一介质层上的第一金属层和第二金属层；形成覆盖所述第一介质层、第一金属层和第二金属层的第二介质层；在所述第二介质层上形成调节材料层；以所述第一金属层和第二金属层的顶部为刻蚀停止位置，刻蚀所述调节材料层和第二介质层，剩余的所述调节材料层作为调节层；形成保形覆盖所述第一金属层、第二金属层以及调节层的第三介质层；刻蚀所述第三介质层，形成露出所述第一金属层、第二金属层以及调节层的开口。
相应的，本发明实施例还提供一种半导体结构，包括：第一介电层；第一金属层，位于所述第一介电层上；第二金属层，位于所述第一介电层上，且所述第二金属层与所述第一金属层相间隔；第二介电层，覆盖所述第一金属层和第二金属层的侧壁且露出所述第一金属层和第二金属层的顶面；第三介电层，凸立于所述第一金属层和第二金属层之间的所述第二介电层上；调节层，位于第三介电层的顶面；第四介电层，保形覆盖在所述第一金属层、第二金属层、第二介电层、第三介电层以及调节层上；开口，贯穿所述第四介电层，且露出所述第一金属层、第二金属层以及调节层。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例所提供的半导体结构的形成方法中，以所述第一金属层和第二金属层的顶部为刻蚀停止位置，刻蚀所述调节材料层和第二介质层，剩余的所述调节材料层作为调节层，形成保形覆盖所述第一金属层、第二金属层以及调节层的第三介质层，也就是说，所述第一金属层、第二金属层以及调节层上的第三介质层的厚度相同，相应的，刻蚀所述第三介质层，形成露出所述第一金属层、第二金属层以及调节层的开口的过程中，所述第一金属层、第二金属层和调节层上的开口易同时形成，所述调节层不易受损伤，有利于提高调节层的形成质量，有利于提高半导体结构的电学性能。
可选方案中，所述基底包括第一掺杂层和位于所述第一掺杂层顶部的第一插塞，所述第一金属层，位于所述第一插塞的顶部；所述基底包括第二掺杂层和位于所述第二掺杂层顶部的第二插塞，所述第二金属层，位于所述第二插塞的顶部，所述第二掺杂层和第一掺杂层相邻，所述第一掺杂层中掺杂离子的导电类型和第二掺杂层中掺杂离子的导电类型不同，在半导体结构工作时，调节层更易提供工艺设计的发热量，使得第一掺杂层和第二掺杂层的温度发生改变，光在第一掺杂层和第二掺杂层构成的PN结中传输的相位易发生改变，使得解调的效果较好。
本发明实施例提供的半导体结构中，提供的半导体结构中，第一金属层、第二金属层以及调节层上的第四介电层的厚度相同，相应的，刻蚀第四介电层，形成露出第一金属层、第二金属层以及调节层的开口的过程中，第一金属层、第二金属层和调节层上的开口易同时形成，调节层不易受损伤，调节层的形成质量较高，有利于提高半导体结构的电学性能。
可选方案中，所述半导体结构还包括：相邻的第一掺杂层和第二掺杂层，位于所述第一掺杂层的侧部且与所述第一掺杂层相接触，所述第二掺杂层中掺杂离子的导电类型和第一掺杂层中掺杂离子的导电类型不同；第一插塞，位于所述第一掺杂层上；第二插塞，位于所述第二掺杂层上；所述第一金属层，位于所述第一插塞的顶部；所述第二金属层，位于所述第二插塞的顶部。在半导体结构工作时，调节层更易提供工艺设计的发热量，使得第一掺杂层和第二掺杂层的温度发生改变，光在第一掺杂层和第二掺杂层构成的PN结中传输的相位易发生改变，使得解调的效果较好。
附图说明
图1至图8是一种半导体结构的形成过程中各步骤的结构示意图；
图9至图16是本发明实施例半导体结构的形成方法一实施例中各步骤对应的结构示意图；
图17是本发明实施例半导体结构一实施例的结构示意图。
具体实施方式
由背景技术可知，目前所形成的器件仍有性能不佳的问题。现结合一种半导体结构的形成过程中各步骤的结构示意图分析器件性能不佳的原因。
图1至图8，示出了一种半导体结构的形成过程中各步骤的结构示意图。
如图1所示，提供基底，所述基底包括相邻的第一掺杂层1和第二掺杂层2，所述第一掺杂层1中掺杂离子的导电类型和第二掺杂层2中掺杂离子的导电类型不同，与所述第一掺杂层1连接的第一插塞3，与第二掺杂层2连接的第二插塞4，位于所述第一掺杂层1、第二掺杂层2、第一插塞3以及第二插塞4侧部，且露出所述第一插塞3和第二插塞4顶部的第一介质层5。
如图2和图3所示，在所述第一介质层5、第一插塞3和第二插塞4上形成金属材料层6；图形化所述金属材料层6，位于所述第一插塞3上的所述金属材料层6作为第一金属层7，位于所述第二插塞4上的所述金属材料层6作为第二金属层8。
如图4至图6所示，在所述第一介质层5上形成覆盖所述第一金属层7和第二金属层8的第二介质层9；对所述第二介质层9进行平坦化处理；对所述第二介质层9进行平坦化处理后，在所述第二介质层9上形成调节材料层10；图形化所述调节材料层10，形成调节层11。
如图7和图8所示，形成覆盖所述调节层11和第二介质层9的第三介质层12；对所述第三介质层12进行平坦化处理；对所述第三介质层12进行平坦化处理后，在所述第三介质层12上形成第一掩膜层13，以所述第一掩膜层13为掩膜刻蚀所述第三介质层12和第二介质层9，形成露出所述第一金属层7、第二金属层8以及调节层11的开口14。
所述第一金属层7和第二金属层8，形成在所述第一介质层5上，所述调节层11形成在所述第二介质层9上，所述第一金属层7和第二金属层8的底面至所述调节层11的底面的距离等于所述第二介质层9的厚度，通常所述第二介质层9的厚度远大于所述第一金属层7或第二金属层8的厚度，在以所述第一掩膜层13为掩膜，刻蚀所述第三介质层12和第二介质层9的过程中，露出所述调节层11的开口14最先形成，露出所述第一金属层7和第二金属层8的开口14后形成，也就是说，形成露出所述调节层11的开口14后，形成所述第一金属层7和第二金属层8的开口14前，所述开口14露出的所述调节层11受到刻蚀损伤，在半导体结构工作时，调节层不易提供工艺设计的发热量，第一掺杂层1和第二掺杂层2的温度改变不满足工艺需求，光在第一掺杂层1和第二掺杂层2中传输的相位易发生改变，导致解调的效果不佳。
为了解决技术问题，本发明实施例所提供的半导体结构的形成方法中以所述第一金属层和第二金属层的顶部为刻蚀停止位置，刻蚀所述调节材料层和第二介质层，剩余的所述调节材料层作为调节层，形成保形覆盖所述第一金属层、第二金属层以及调节层的第三介质层，也就是说，所述第一金属层、第二金属层以及调节层上的第三介质层的厚度相同，相应的，刻蚀所述第三介质层，形成露出所述第一金属层、第二金属层以及调节层的开口的过程中，所述第一金属层、第二金属层和调节层上的开口易同时形成，所述调节层不易受损伤，有利于提高调节层的形成质量，有利于提高半导体结构的电学性能。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明实施例的具体实施例做详细的说明。
图9至图16是本发明实施例半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图9，提供基底，所述基底包括第一介质层107以及分立于所述第一介质层107上的第一金属层108和第二金属层109。
所述第一介质层107、第一金属层108和第二金属层109为后续形成第二介质层做准备。
提供基底的步骤中，所述基底包括第一掺杂层103和位于所述第一掺杂层103顶部的第一插塞105，所述第一金属层108，位于所述第一插塞105的顶部；所述基底包括第二掺杂层104和位于所述第二掺杂层104顶部的第二插塞106，所述第二金属层109，位于所述第二插塞106的顶部，所述第二掺杂层104和第一掺杂层103相邻，所述第二掺杂层104中掺杂离子的导电类型和第一掺杂层103中掺杂离子的导电类型不同。
第一掺杂层103中的掺杂离子类型和第二掺杂层104中的掺杂离子类型不同，以垂直于第一掺杂层103和第二掺杂层104交界面的方向为横向，第一掺杂层103和第二掺杂层104构成横向PN结，后续在第一掺杂层103和第二掺杂层104上形成调节层，在半导体结构的工作时，调节层发热使得第一掺杂层103和第二掺杂层104的温度发生改变，光在第一掺杂层103和第二掺杂层104构成的PN结中传输的相位易发生改变，达到解调的目的。
本实施例中，第一掺杂层103中掺杂N型离子，第二掺杂层104中掺杂P型离子。其他实施例中，第一掺杂层中还可以掺杂P型离子，第二掺杂层中还可以掺杂N型离子。
具体的，第一掺杂层103的材料为掺杂有N型离子的Si、SiC或SiP；第二掺杂层104的材料为掺杂有P型离子的SiGe或Si。N型离子包括P、As和Sb中的一种或多种；P型离子包括B、Ga和In中的一种或多种。
需要说明的是，第一掺杂层103远离第二掺杂层104的一侧具有第一连接部1031，第一连接部1031的厚度小于第一掺杂层103的厚度，第一插塞105与第一连接部1031接触。
第一连接部1031用于将第一插塞105与第一掺杂层103连接的同时，不易使得第一金属层108位于第一掺杂层103的正上方，相应的后续形成在第一金属层108和第二金属层109之间的调节层不易与第一金属层108桥接。此外，第一掺杂层103和第一插塞105通过第一连接部1031连接，在半导体结构工作时，可以避免第一插塞105阻碍第一掺杂层103和第二掺杂层104吸收调节层产生的热量，使得第一掺杂层103和第二掺杂层104的温度变化满足工艺需求，光在第一掺杂层103和第二掺杂层104构成的PN结中传输的相位易发生改变，使得解调的效果较好。
需要说明的是，第二掺杂层104远离第一掺杂层103的一侧具有第二连接部1041，第二连接部1041的厚度小于第二掺杂层104的厚度。
第二连接部1041用于将第二插塞106与第二掺杂层104连接的同时，不易使得第二金属层109位于第二掺杂层104的正上方，相应的后续形成在第一金属层108和第二金属层109之间的调节层不易与第二金属层109桥接。此外，第二掺杂层104和第二插塞106通过第二连接部1041连接，在半导体结构工作时，可以避免第二插塞106阻碍第一掺杂层103和第二掺杂层104吸收调节层产生的热量，使得第一掺杂层103和第二掺杂层104的温度变化满足工艺需求，光在第一掺杂层103和第二掺杂层104构成的PN结中传输的相位易发生改变，使得解调的效果较好。
第一插塞105用于将第一掺杂层103和第一金属层108电连接。具体的，第一插塞105的材料包括Cu、Co、W、Ta、TaN、Ti和TiN中的一种或多种。本实施例中，第一插塞105的材料包括Cu。Cu的电阻率较低，有利于改善后段RC的信号延迟，提高芯片的处理速度，同时还有利于降低第一插塞105的电阻，相应降低了功耗。
第一金属层108作为后段的金属连线，用于将第一插塞105与后段的其他膜层电连接。具体的，第一金属层108的材料包括Cu、Co、W、Ta、TaN、Ti和TiN中的一种或多种。本实施例中，第一金属层108的材料包括Cu。Cu的电阻率较低，有利于改善后段RC的信号延迟，提高芯片的处理速度，同时还有利于降低第一金属层108的电阻，相应降低了功耗。
第二插塞106用于将第二掺杂层104和第二金属层109电连接。具体的，第二插塞106的材料包括Cu、Co、W、Ta、TaN、Ti和TiN中的一种或多种。本实施例中，第二插塞106的材料包括Cu。Cu的电阻率较低，有利于改善后段RC的信号延迟，提高芯片的处理速度，同时还有利于降低第二插塞106的电阻，相应降低了功耗。
第二金属层109作为后段的金属连线，用于将第二插塞106与后段的其他膜层电连接。具体的，第二金属层109的材料包括Cu、Co、W、Ta、TaN、Ti和TiN中的一种或多种。本实施例中，第二金属层109的材料包括Cu。Cu的电阻率较低，有利于改善后段RC的信号延迟，提高芯片的处理速度，同时还有利于降低第二金属层109的电阻，相应降低了功耗。
需要说明的是，提供基底的步骤中，第一金属层108和第二金属层109的底面齐平。
第一金属层108和第二金属层109的底面齐平，有利于提高第一金属层108和第二金属层109形貌的均一性，可以在同一步骤中形成第一金属层108和第二金属层109，简化第一金属层108和第二金属层109的形成工艺。
第一介质层107用于将第一插塞105、第二插塞106、第一掺杂层103以及第二掺杂层104电隔离。
本实施例中，第一介质层107的材料为包括氧化硅。氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成第一介质层107的工艺难度和工艺成本；此外，氧化硅的介电常数较小，还有利于提高后续第一介质层107的用于隔离相邻器件的作用。在其他实施例中，第一介质层的材料还可以为氮化硅、氮氧化硅、SiCOH等。
需要说明的是，提供基底的步骤中，基底还包括：波导层102，位于第一掺杂层103和第二掺杂层104的侧部且与所述第一掺杂层103和第二掺杂层104连接。
波导层102用于将光传递至第一掺杂层103和第二掺杂层104中，为半导体结构解调做准备，波导层102可以根据特定设计的需要连接或布置。
本实施例中，波导层102的材料包括Si、SiC、SiP和SiGe中的一种或多种。相应的，第一介质层107覆盖波导层102。
需要说明的是，提供基底的步骤中，基底还包括衬底100和位于衬底100上的绝缘层101，位于第一掺杂层103、第二掺杂层104以及波导层102的底部。
本实施例中，衬底100的材料包括锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，衬底100还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。
绝缘层101用于将衬底100与第一掺杂层103、第二掺杂层104和波导层102电隔离。绝缘层101的材料包括氧化硅。氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成绝缘层101的工艺难度和工艺成本；此外，氧化硅的介电常数较小，还有利于提高后续绝缘层101的用于隔离相邻器件的作用。
参考图10，形成覆盖第一介质层107、第一金属层108和第二金属层109的第二介质层114。
第二介质层114覆盖第一金属层108和第二金属层109使得后续形成的调节层的底面不易与第一金属层108和第二金属层109的顶面接触，使得调节层和第一金属层108和第二金属层109不易发生桥接的风险。第二介质层114还为后续形成调节材料层做准备。
本实施例中，第二介质层114的材料为包括氧化硅。氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成第二介质层114的工艺难度和工艺成本；此外，氧化硅的介电常数较小，还有利于提高后续第二介质层114的用于隔离相邻器件的作用。在其他实施例中，第二介质层的材料还可以为氮化硅、氮氧化硅、SiCOH等。
本实施例中，采用流动性化学气相沉积(Flowable Chemical Vapor Deposition，FCVD)工艺形成第二介质层114。流动性化学气相沉积工艺具有良好的填充能力，有利于降低第二介质层114内形成空洞等缺陷的概率，相应有利于提高第二介质层114的成膜质量。
其他实施例中还可以采用高电浆密度化学气相沉积(HDPCVD)、次大气压化学气相沉积(SACVD)或等离子体增强化学气相沉积工艺(Plasma Enhanced Chemical VaporDeposition，PECVD)形成所述第二介质层。
需要说明的是，第二介质层114的形成步骤还包括：形成第二介质层114后，对第二介质层114进行平坦化处理。
本实施例中，采用化学机械研磨工艺(chemical mechanical planarization，CMP)对第二介质层114进行平坦化处理，化学机械研磨工艺是一种全局表面平坦化技术，在半导体制造过程中用于提高第二介质层114顶面的平坦度。
需要说明的是，形成第二介质层114的步骤中，高于第一金属层108顶面的第二介质层114不宜过厚也不宜过薄。若高于第一金属层108顶面的第二介质层114过厚，后续刻蚀调节材料层和第二介质层114，露出第一金属层108和第二金属层109的顶部所需的工艺时间较长，导致半导体结构的形成效率较低，且高于第一金属层108顶面的第二介质层114过厚，后续形成保形覆盖第一金属层、第二金属层以及调节层的第三介质层的工艺难度较大，导致半导体结构的性能不佳。若高于第一金属层108顶面的第二介质层114过薄，在对所述第二介质层114进行平坦化处理和后续刻蚀所述调节材料层和第二介质层114的步骤中，所述第一金属层108和第二金属层109易受到损伤，在半导体结构工作时，第一金属层108和第二金属层109不能很好的起到电连接的作用，导致半导体结构的电学性能不佳。本实施例中，高于第一金属层108顶面的第二介质层114的厚度为250纳米至350纳米。
参考图11，在第二介质层114上形成调节材料层116。
后续图形化调节材料层116形成调节层。调节层的材料为电阻率较大的材料。在半导体结构工作时，调节层能够更高效率的将电能转换成热能。
本实施例中，调节材料层116的材料包括TiN和TaN中的一种或两种。
本实施例中，采用原子层沉积工艺(Atomic layer deposition，ALD)形成调节材料层116。原子层沉积工艺包括进行多次的原子层沉积循环，有利于提高调节材料层116的厚度均一性。其他实施例中，还可以采用物理气相沉积工艺以及有机金属化学气相沉积工艺形成调节材料层。
需要说明的是，形成调节材料层116的步骤中，调节材料层116不宜过厚也不宜过薄。若调节材料层116过厚，形成调节材料层116所需的工艺时间较长，不利于提高调节材料层116的形成效率，且调节材料层116过厚，后续形成的调节层过厚，在半导体结构工作时，调节层散发的热量过多，导致第一掺杂层103和第二掺杂层104构成的横向PN结的特性不满足工艺需求，光在第一掺杂层103和第二掺杂层104构成的横向PN结中的相位不易变化，导致解析出来的信息易失真、信息完整性差、信号不稳定。若调节材料层116过薄，在半导体结构工作时，在单位时间内，调节层散发的热量较小，相应的，第一掺杂层103和第二掺杂层104升温速度较慢，易造成第一掺杂层103和第二掺杂层104构成的横向PN结的特性不满足工艺需求，导致光在第一掺杂层103和第二掺杂层104中的传输相位改变的较慢，易导致信息被漏解调、解析出来的信息失真、信息完整性差、信号不稳定等情况。形成调节材料层116的步骤中，调节材料层116的厚度为110纳米至130纳米。
参考图12至图13，以所述第一金属层108和第二金属层109的顶部为刻蚀停止位置，刻蚀调节材料层116和第二介质层114，剩余的调节材料层116作为调节层111(如图13所示)。
刻蚀调节材料层116和第二介质层114，露出第一金属层108和第二金属层109的顶部，为后续形成保形覆盖第一金属层108、第二金属层109以及调节层111的第三介质层的做准备，使得第一金属层、第二金属层109以及调节层111上的第三介质层的厚度相同。
调节层111的材料为电阻率较大的材料。在半导体结构工作时，调节层111能够更高效率的将电能转换成热能。
需要说明的是，以垂直于第一掺杂层103和第二掺杂层104交界面的方向为横向；形成调节层111的步骤中，调节层111至第一金属层108的横向距离不宜过小也不宜过大。若调节层111至第一金属层108的横向距离过小，第一金属层108和调节层111易桥接，在半导体结构工作时，易出现漏电的情况，导致半导体结构的性能不佳。若调节层111至第一金属层108的横向距离过大，在半导体结构工作时，调节层111所散发的热量对第一掺杂层103的影响远小于对第二掺杂层104的影响，相应的，第一掺杂层103的升温速度小于第二掺杂层104的升温速度，且易造成第一掺杂层103和第二掺杂层104构成的横向PN结的特性不满足工艺需求，光在第一掺杂层103和第二掺杂层104构成的横向PN结中的相位不易变化，导致解析出来的信息易失真、信息完整性差、信号不稳定。本实施例中，形成调节层111的步骤中，调节层111至第一金属层108的横向距离为270纳米至330纳米。
需要说明的是，形成调节层111的步骤中，调节层111至第二金属层109的横向距离不宜过小也不宜过大。若调节层111至第二金属层109的横向距离过小，第二金属层109和调节层111易桥接，在半导体结构工作时，易出现漏电的情况，导致半导体结构的性能不佳。若调节层111至第二金属层109的横向距离过大，在半导体结构工作时，调节层111所散发的热量对第二掺杂层104的影响远小于对第一掺杂层103的影响，相应的，第二掺杂层104的升温速度小于第一掺杂层103的升温速度，且易造成第一掺杂层103和第二掺杂层104构成的横向PN结的特性不满足工艺需求，光在第一掺杂层103和第二掺杂层104构成的横向PN结中的相位不易变化，导致解析出来的信息易失真、信息完整性差、信号不稳定。本实施例中，形成调节层111的步骤中，调节层111至第二金属层109的横向距离为270纳米至330纳米。
具体的，以第一金属层108和第二金属层109的顶部为刻蚀停止位置，刻蚀调节材料层116和第二介质层114的步骤包括：在第一掺杂层和第二掺杂层上方的调节材料层116上形成遮挡层113；以第一金属层108和第二金属层109的顶部为刻蚀停止位置，以遮挡层113为掩膜刻蚀调节材料层116和第二介质层114，剩余的位于遮挡层113下方的调节材料层116作为调节层111。
遮挡层113作为刻蚀调节材料层116的掩膜。
本实施例中，遮挡层113为易于去除的材料。后续以遮挡层113为掩膜刻蚀调节材料层116形成调节层后，去除遮挡层113，遮挡层113下方的调节层不易受损伤。本实施例中，遮挡层113的材料包括光刻胶。
本实施例中，采用旋涂工艺形成光刻胶层。旋涂工艺具有工艺条件温和，操作简单等优势，在降低污染、节能、提高性价比等方便效果显著。
本实施例中，以第一金属层108和第二金属层109的顶部为刻蚀停止位置，以所述遮挡层113为掩膜采用各向异性的干法刻蚀工艺刻蚀调节材料层116和第二介质层114。干法刻蚀工艺具有各向异性刻蚀特性，具有较好的刻蚀剖面控制性，有利于使调节层111的形貌满足工艺需求，且还有利于提高调节材料层116的去除效率。而且，需要说明的是，各向异性的干法刻蚀工艺，通过更换刻蚀气体，能够在同一刻蚀设备中刻蚀露出所述调节层111，且高于所述第一金属层108和第二金属层顶面的第二介质层114，简化了工艺步骤。
其中，采用各向异性的干法刻蚀工艺刻蚀遮挡层113露出的调节材料层116的工艺参数包括：刻蚀气体包括：氯基甲烷和氟基甲烷，刻蚀气体流量为300sccm至400sccm，工艺时间为40秒至60秒。
需要说明的是，刻蚀气体流量不宜过大也不宜过小，若刻蚀气体流量过大，易导致反应腔室中的压强过大，刻蚀气体刻蚀遮挡层113露出的调节材料层116的速率较快，易误损伤第一金属层108和第二金属层109，在半导体结构工作时导致解调效果不佳，另外，刻蚀气体的流量过大，还易降低刻蚀处理的工艺控制性和反应速率均匀性，导致工艺稳定性差。若刻蚀气体流量过小，导致调节层111的形成速率过慢，不利于提高半导体结构的形成效率。本实施例中，刻蚀气体流量为300sccm至400sccm。
需要说明的是，工艺时间不宜过长也不宜过短，若工艺时间过长，导致调节层111的形成速率过慢，不利于提高半导体结构的形成效率。若工艺时间过短，第一金属层108和第二金属层109的侧壁上易残留调节材料层116，在半导体结构工作时，第一金属层108和第二金属层109的侧壁上易残留调节材料层116也会发热，易造成第一掺杂层103和第二掺杂层104构成的横向PN结的特性不满足工艺需求，光在第一掺杂层103和第二掺杂层104构成的横向PN结中的相位不易变化，导致解析出来的信息易失真、信息完整性差、信号不稳定。本实施例中，工艺时间为40秒至60秒。
如图14所示，半导体结构的形成方法还包括：形成调节层111后，去除遮挡层113。本实施例中，采用灰化工艺去除遮挡层113。
参考图15，形成保形覆盖第一金属层108、第二金属层109以及调节层111的第三介质层117。
刻蚀调节材料层116和第二介质层114，露出第一金属层108和第二金属层109的顶部，剩余的调节材料层116作为调节层111，形成保形覆盖第一金属层108、第二金属层109以及调节层111的第三介质层117，也就是说，第一金属层108、第二金属层109以及调节层111上的第三介质层117的厚度相同，相应的，刻蚀第三介质层117，形成露出第一金属层108、第二金属层109以及调节层111的开口的过程中，第一金属层108、第二金属层109和调节层111上的开口易同时形成，调节层111不易受损伤，在半导体结构工作时，调节层111更易提供工艺设计的发热量，使得第一掺杂层103和第二掺杂层104的温度发生改变，光在第一掺杂层103和第二掺杂层104构成的PN结中传输的相位易发生改变，使得解调的效果较好。
第三介质层117为后续形成露出第一金属层108、第二金属层109以及调节层111的开口做准备。
本实施例中，第三介质层117的材料包括氧化硅。氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成第三介质层117的工艺难度和工艺成本；此外，氧化硅的介电常数较小，还有利于提高后续第三介质层117的用于隔离相邻器件的作用。在其他实施例中，第三介质层的材料还可以为氮化硅、氮氧化硅、SiCOH等。
本实施例中，采用化学气相沉积(Chemical Vapor Deposition，CVD)工艺形成第三介质层117。化学气相沉积工艺是利用含有薄膜元素的一种或几种气相化合物或单质进行化学反应生成薄膜的方法，具有良好的台阶覆盖性，且化学气相沉积工艺能够控制第三介质层117的沉积厚度，能够获得使得第三介质层117的薄膜纯度较高。
具体的，化学气相沉积工艺包括：高电浆密度化学气相沉积(HDPCVD)、次大气压化学气相沉积(SACVD)或等离子体增强化学气相沉积工艺(Plasma Enhanced ChemicalVapor Deposition，PECVD)。
需要说明的是，形成第三介质层117的步骤中，第三介质层117不宜过厚也不宜过薄。若第三介质层117过厚，根据保形覆盖的特性，所述调节层111上的第三介质层117的厚度会过多的低于所述第一金属层108和第二金属层109上的第三介质层117的厚度，后续形成开口的过程中，调节层111上的开口过早的形成，也就是说，形成露出调节层111的开口后，形成露出第一金属层108和第二金属层109的开口前，开口露出的调节层111受到刻蚀损伤，在半导体结构工作时，调节层111不易提供工艺设计的发热量，第一掺杂层108和第二掺杂层109的温度改变不满足工艺需求，光在第一掺杂层108和第二掺杂层109中传输的相位易发生改变，导致解调的效果不佳。若第三介质层117过薄，后续形成在第三介质层117中的开口的深度较小，不易将第一金属层108、第二金属层109以及调节层111与外部电路连接，导致半导体结构的电学性能较差。本实施例中，第三介质层117的厚度为600纳米至700纳米。
参考图16，刻蚀第三介质层117，形成露出第一金属层108、第二金属层109以及调节层111的开口115。
所述第一金属层108、第二金属层109以及调节层111上的第三介质层117的厚度相同，相应的，刻蚀所述第三介质层117，形成露出第一金属层108、第二金属层109以及调节层111的开口的过程中，所述第一金属层108、第二金属层109和调节层111上的开口易同时形成，所述调节层111不易受损伤，在半导体结构工作时，调节层111更易提供工艺设计的发热量，使得第一掺杂层103和第二掺杂层104的温度发生改变，光在第一掺杂层103和第二掺杂层104构成的PN结中传输的相位易发生改变，使得解调的效果较好。
开口115为后续填充导电材料做准备。具体的，形成开口115的步骤包括：在第三介质层117上形成第二掩膜层116；以第二掩膜层116为掩膜刻蚀第三介质层117，形成开口115。
本实施例中，以第二掩膜层116为掩膜，采用干法刻蚀第三介质层117，形成开口115。干法刻蚀工艺具有各向异性刻蚀特性，具有较好的刻蚀剖面控制性，有利于使开口115的形貌满足工艺需求，且还有利于提高第三介质层117的去除效率。
相应的，本发明实施例还提供一种半导体结构。参考图17，示出了本发明半导体结构一实施例的结构示意图。
半导体结构包括：第一介电层207；第一金属层208，位于所述第一介电层207上；第二金属层209，位于所述第一介电层207上，且所述第二金属层209与所述第一金属层208相间隔；第二介电层214，覆盖第一金属层208和第二金属层209的侧壁且露出第一金属层208和第二金属层209的顶面；第三介电层218，凸立于第一金属层208和第二金属层209之间的第二介电层214上；调节层211，位于第三介电层218的顶面；第四介电层217，保形覆盖在第一金属层208、第二金属层209、第二介电层214、第三介电层218以及调节层211上；开口215，贯穿第四介电层217，且露出第一金属层208、第二金属层209以及调节层211。
提供的半导体结构中，第一金属层208、第二金属层209以及调节层211上的第四介电层217的厚度相同，相应的，刻蚀第四介电层217，形成露出第一金属层208、第二金属层209以及调节层211的开口215的过程中，第一金属层208、第二金属层209和调节层211上的开口215易同时形成，调节层211不易受损伤，所述调节层211的形成质量较高，半导体结构的电学性能较好。
所述半导体结构还包括：相邻的第一掺杂层203和第二掺杂层204，位于所述第一掺杂层203的侧部且与所述第一掺杂层203相接触，所述第二掺杂层204中掺杂离子的导电类型和第一掺杂层203中掺杂离子的导电类型不同；第一插塞205，位于所述第一掺杂层203上；第二插塞206，位于所述第二掺杂层204上；所述第一金属层208，位于所述第一插塞205的顶部；所述第二金属层209，位于所述第二插塞206的顶部。在半导体结构工作时，调节层211更易提供工艺设计的发热量，使得第一掺杂层203和第二掺杂层204的温度发生改变，光在第一掺杂层203和第二掺杂层204构成的PN结中传输的相位易发生改变，使得解调的效果较好
本实施例中，第一掺杂层203中掺杂N型离子，第二掺杂层204中掺杂P型离子。其他实施例中，第一掺杂层中掺杂P型离子，第二掺杂层中掺杂N型离子。
具体的，第一掺杂层203的材料为掺杂有N型离子的Si、SiC或SiP；第二掺杂层204的材料为掺杂有P型离子的SiGe或Si。N型离子包括P、As和Sb中的一种或多种；P型离子包括B、Ga和In中的一种或多种。
需要说明的是，第一掺杂层203远离第二掺杂层204的一侧具有第一连接部2031，第一连接部2031的厚度小于第一掺杂层203的厚度，第一插塞205与第一连接部2031接触。
第一连接部2031用于将第一插塞205与第一掺杂层203连接的同时，不易使得第一金属层208位于第一掺杂层203的正上方，相应的形成在第一金属层208和第二金属层209之间的调节层211不易与第一金属层208桥接。此外，第一掺杂层203和第一插塞205通过第一连接部2031连接，在半导体结构工作时，可以避免第一插塞205阻碍第一掺杂层203和第二掺杂层204吸收调节层211产生的热量，使得第一掺杂层203和第二掺杂层204的温度变化满足工艺需求，光在第一掺杂层203和第二掺杂层204构成的PN结中传输的相位易发生改变，使得解调的效果较好。
需要说明的是，第二掺杂层204远离第一掺杂层203的一侧具有第二连接部2041，第二连接部2041的厚度小于第二掺杂层204的厚度。
第二连接部2041用于将第二插塞206与第二掺杂层204连接的同时，不易使得第二金属层209位于第二掺杂层204的正上方，相应的形成在第一金属层208和第二金属层209之间的调节层211不易与第二金属层209桥接。此外，第二掺杂层204和第二插塞206通过第二连接部2041连接，在半导体结构工作时，可以避免第二插塞206阻碍第一掺杂层203和第二掺杂层204吸收调节层211产生的热量，使得第一掺杂层203和第二掺杂层204的温度变化满足工艺需求，光在第一掺杂层203和第二掺杂层204构成的PN结中传输的相位易发生改变，使得解调的效果较好。
第一插塞205用于将第一掺杂层203和第一金属层208电连接。具体的，第一插塞205的材料包括Cu、Co、W、Ta、TaN、Ti和TiN中的一种或多种。本实施例中，第一插塞205的材料包括Cu。Cu的电阻率较低，有利于改善后段RC的信号延迟，提高芯片的处理速度，同时还有利于降低第一插塞205的电阻，相应降低了功耗。
第一金属层208作为后段的金属连线，用于将第一插塞205与后段的其他膜层电连接。具体的，第一金属层208的材料包括Cu、Co、W、Ta、TaN、Ti和TiN中的一种或多种。本实施例中，第一金属层208的材料包括Cu。Cu的电阻率较低，有利于改善后段RC的信号延迟，提高芯片的处理速度，同时还有利于降低第一金属层208的电阻，相应降低了功耗。
第二插塞206用于将第二掺杂层204和第二金属层209电连接。具体的，第二插塞206的材料包括Cu、Co、W、Ta、TaN、Ti和TiN中的一种或多种。本实施例中，第二插塞206的材料包括Cu。Cu的电阻率较低，有利于改善后段RC的信号延迟，提高芯片的处理速度，同时还有利于降低第二插塞206的电阻，相应降低了功耗。
第二金属层209作为后段的金属连线，用于将第二插塞206与后段的其他膜层电连接。具体的，第二金属层209的材料包括Cu、Co、W、Ta、TaN、Ti和TiN中的一种或多种。本实施例中，第二金属层209的材料包括Cu。Cu的电阻率较低，有利于改善后段RC的信号延迟，提高芯片的处理速度，同时还有利于降低第二金属层209的电阻，相应降低了功耗。
需要说明的是，第一金属层208和第二金属层209的底面齐平。
第一金属层208和第二金属层209的底面齐平，有利于提高第一金属层208和第二金属层209的均一性，可以在同一步骤中形成第一金属层208和第二金属层209，简化第一金属层208和第二金属层209的形成工艺。
第一介电层207用于将第一插塞205、第二插塞206、第一掺杂层203以及第二掺杂层204电隔离。
本实施例中，第一介电层207的材料为包括氧化硅。氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成第一介电层207的工艺难度和工艺成本；此外，氧化硅的介电常数较小，还有利于提高第一介电层207的用于隔离相邻器件的作用。在其他实施例中，第一介电层的材料还可以为氮化硅、氮氧化硅、SiCOH等。
需要说明的是，半导体结构还包括：波导层202，位于第一掺杂层203和第二掺杂层204的侧部且与所述第一掺杂层203和第二掺杂层204连接。
波导层202用于将光传递至第一掺杂层203和第二掺杂层204中，为半导体结构解调做准备，波导层202可以根据特定设计的需要连接或布置。
本实施例中，波导层202的材料包括Si、SiC、SiP和SiGe中的一种或多种。相应的，第一介电层207覆盖波导层202。
需要说明的是，半导体结构还包括：衬底200和位于衬底200上的绝缘层201，位于所述第一掺杂层203、第二掺杂层204以及波导层202的底部。
本实施例中，衬底200的材料包括锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，衬底200还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。
绝缘层201用于将衬底200与第一掺杂层203、第二掺杂层204和波导层202电隔离。绝缘层201的材料包括氧化硅。
第二介电层214，用于电隔离第一金属层208和第二金属层209。
本实施例中，第二介电层214的材料为包括氧化硅。氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成第二介电层214的工艺难度和工艺成本；此外，氧化硅的介电常数较小，还有利于提高第二介电层214的用于隔离相邻器件的作用。在其他实施例中，第二介电层的材料还可以为氮化硅、氮氧化硅、SiCOH等。
第三介电层218使得调节层211的底面高于第一金属层208和第二金属层209的顶面，降了调节层211和第一金属层208和第二金属层209桥接的风险，有利于提高半导体结构的电学性能。
本实施例中，第三介电层218的材料与第二介电层214的材料相同。
需要说明的是，第三介电层218不宜过厚也不宜过薄。若第三介电层218过厚，形成所述第三介电层218花费的工艺时间过长，导致半导体结构的形成效率较低，且第三介电层218过厚，形成保形覆盖第一金属层208、第二金属层209以及调节层211的所述第四介电层217的工艺难度较大，导致半导体结构的性能不佳。若第三介电层218过薄，形成所述开口215的过程中，所述调节层211、第一金属层208和第二金属层209均易受到损伤，在半导体结构工作时，第一金属层208和第二金属层209不能很好的起到电连接的作用；调节层211更易提供工艺设计的发热量，使得第一掺杂层203和第二掺杂层204的温度发生改变，光在第一掺杂层203和第二掺杂层204构成的PN结中传输的相位易发生改变，使得解调的效果较好。本实施例中，第三介电层218的厚度为250纳米至350纳米。
调节层211的材料为电阻率较大的材料。在半导体结构工作时，调节层211能够更高效率的将电能转换成热能。
本实施例中，调节层211的材料包括TiN和TaN中的一种或两种。
需要说明的是，调节层211不宜过厚也不宜过薄。若调节层211过厚，形成调节层211所需的工艺时间较长，不利于提高调节层211的形成效率，且调节层211过厚，在半导体结构工作时，调节层211散发的热量过多，导致第一掺杂层203和第二掺杂层204构成的横向PN结的特性不满足工艺需求，光在第一掺杂层203和第二掺杂层204构成的横向PN结中的相位不易变化，导致解析出来的信息易失真、信息完整性差、信号不稳定。若调节层211过薄，在半导体结构工作时，在单位时间内，调节层211散发的热量较小，相应的，第一掺杂层203和第二掺杂层204升温速度较慢，易造成第一掺杂层203和第二掺杂层204构成的横向PN结的特性不满足工艺需求，导致光在第一掺杂层203和第二掺杂层204中的传输相位改变的较慢，易导致信息被漏解调、解析出来的信息失真、信息完整性差、信号不稳定等情况。本实施例中，调节层211的厚度为110纳米至130纳米。
第四介电层217用于电隔离第一金属层208、第二金属层209以及调节层211，且第四介电层217为开口215提供工艺基础。
本实施例中，第四介电层217的材料包括氧化硅。在其他实施例中，第三介电层的材料还可以为氮化硅、氮氧化硅、SiCOH等。
需要说明的是，第四介电层217不宜过厚也不宜过薄。若第四介电层217过厚，根据保形覆盖的特性，所述调节层211上的第四介电层217的厚度会过多的低于所述第一金属层208和第二金属层209上的第四介电层217的厚度，在形成开口215的过程中，调节层211上的开口215过早的形成，也就是说，形成露出调节层211的开口215后，形成露出第一金属层208和第二金属层209的开口215前，开口215露出的调节层211受到刻蚀损伤，在半导体结构工作时，调节层211不易提供工艺设计的发热量，第一掺杂层208和第二掺杂层209的温度改变不满足工艺需求，光在第一掺杂层208和第二掺杂层209中传输的相位易发生改变，导致解调的效果不佳。若第四介电层217过薄，相应的所述开口215的深度较小，不易将第一金属层208、第二金属层209以及调节层211与外部电路连接，导致半导体结构的电学性能较差。本实施例中，第四介电层217的厚度为600纳米至700纳米。
需要说明的是，第四介电层217还覆盖第三介电层218的侧壁。
半导体结构可以采用前述实施例的形成方法所形成，也可以采用其他形成方法所形成。对本实施例半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
虽然本发明实施例披露如上，但本发明实施例并非限定于此。任何本领域技术人员，在不脱离本发明实施例的精神和范围内，均可作各种更动与修改，因此本发明实施例的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括第一介质层以及分立于所述第一介质层上的第一金属层和第二金属层；
形成覆盖所述第一介质层、第一金属层和第二金属层的第二介质层；
在所述第二介质层上形成调节材料层；
以所述第一金属层和第二金属层的顶部为刻蚀停止位置，刻蚀所述调节材料层和第二介质层，剩余的所述调节材料层作为调节层；
形成保形覆盖所述第一金属层、第二金属层以及调节层的第三介质层；
刻蚀所述第三介质层，形成露出所述第一金属层、第二金属层以及调节层的开口。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述第二介质层的步骤中，高于所述第一金属层顶面的所述第二介质层的厚度为250纳米至350纳米。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，采用原子层沉积工艺、物理气相沉积工艺以及有机金属化学气相沉积工艺形成所述调节材料层。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，以所述第一金属层和第二金属层的顶部为刻蚀停止位置，采用各向异性的干法刻蚀工艺刻蚀所述调节材料层和第二介质层，剩余的所述调节材料层作为调节层。
5.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述调节层的步骤中，所述调节层的厚度为110纳米至130纳米。
6.如权利要求1所述的半导体结构的形成方法，其特征在于，所述调节层的材料包括TiN和TaN中的一种或两种。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述第三介质层的步骤中，所述第三介质层的厚度为600纳米至700纳米。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，采用化学气相工艺形成所述第三介质层。
9.如权利要求1所述的半导体结构的形成方法，其特征在于，提供基底的步骤中，所述基底包括第一掺杂层和位于所述第一掺杂层顶部的第一插塞，所述第一金属层，位于所述第一插塞的顶部；
提供基底的步骤中，所述基底包括第二掺杂层和位于所述第二掺杂层顶部的第二插塞，所述第二金属层，位于所述第二插塞的顶部，所述第二掺杂层和第一掺杂层相邻；
以所述第一金属层和第二金属层的顶部为刻蚀停止位置，刻蚀所述调节材料层和第二介质层的步骤包括：
在所述第一掺杂层和第二掺杂层上方的所述调节材料层上形成遮挡层；
以所述第一金属层和第二金属层的顶部为刻蚀停止位置，以所述遮挡层为掩膜刻蚀所述调节材料层和第二介质层，剩余的位于所述遮挡层下方的所述调节材料层作为调节层；
所述半导体结构的形成方法还包括：形成所述调节层后，去除所述遮挡层。
10.如权利要求9所述的半导体结构的形成方法，其特征在于，所述遮挡层的材料包括：光刻胶。
11.如权利要求1所述的半导体结构的形成方法，其特征在于，提供基底的步骤中，所述基底包括第一掺杂层和位于所述第一掺杂层顶部的第一插塞，所述第一金属层，位于所述第一插塞的顶部；
提供基底的步骤中，所述基底包括第二掺杂层和位于所述第二掺杂层顶部的第二插塞，所述第二金属层，位于所述第二插塞的顶部，所述第二掺杂层和第一掺杂层相邻，所述第一掺杂层中掺杂离子的导电类型和第二掺杂层中掺杂离子的导电类型不同。
12.如权利要求11所述的半导体结构的形成方法，其特征在于，以垂直于所述第一掺杂层和第二掺杂层交界面的方向为横向；
形成所述调节层的步骤中，所述调节层至所述第一金属层的横向距离为270纳米至330纳米；
形成所述调节层的步骤中，所述调节层至所述第二金属层的横向距离为270纳米至330纳米。
13.如权利要求11所述的半导体结构的形成方法，其特征在于，提供基底的步骤中，所述第一掺杂层远离所述第二掺杂层的一侧具有第一连接部，所述第一连接部的厚度小于所述第一掺杂层的厚度；所述第一插塞与所述第一连接部接触；
所述第二掺杂层远离所述第一掺杂层的一侧具有第二连接部，所述第二连接部的厚度小于所述第二掺杂层的厚度；所述第二插塞与所述第二连接部接触。
14.一种半导体结构，其特征在于，包括：
第一介电层；
第一金属层，位于所述第一介电层上；
第二金属层，位于所述第一介电层上，且所述第二金属层与所述第一金属层相间隔；
第二介电层，覆盖所述第一金属层和第二金属层的侧壁且露出所述第一金属层和第二金属层的顶面；
第三介电层，凸立于所述第一金属层和第二金属层之间的所述第二介电层上；
调节层，位于第三介电层的顶面；
第四介电层，保形覆盖在所述第一金属层、第二金属层、第二介电层、第三介电层以及调节层上；
开口，贯穿所述第四介电层，且露出所述第一金属层、第二金属层以及调节层。
15.如权利要求14所述的半导体结构，其特征在于，所述第三介电层的厚度为250纳米至350纳米。
16.如权利要求14所述的半导体结构，其特征在于，所述调节层的厚度为110纳米至130纳米。
17.如权利要求14所述的半导体结构，其特征在于，所述调节层的材料包括TiN和TaN中的一种或两种。
18.如权利要求14所述的半导体结构，其特征在于，所述第四介电层的厚度为600纳米至700纳米。
19.如权利要求14所述的半导体结构，其特征在于，所述半导体结构还包括：相邻的第一掺杂层和第二掺杂层，位于所述第一掺杂层的侧部且与所述第一掺杂层相接触，所述第二掺杂层中掺杂离子的导电类型和第一掺杂层中掺杂离子的导电类型不同；
第一插塞，位于所述第一掺杂层上；
第二插塞，位于所述第二掺杂层上；
所述第一金属层，位于所述第一插塞的顶部；
所述第二金属层，位于所述第二插塞的顶部。
20.如权利要求19所述的半导体结构，其特征在于，所述第一掺杂层远离所述第二掺杂层的一侧具有第一连接部，所述第一连接部的厚度小于所述第一掺杂层的厚度；所述第一插塞与所述第一连接部接触；
所述第二掺杂层远离所述第一掺杂层的一侧具有第二连接部，所述第二连接部的厚度小于所述第二掺杂层的厚度；所述第二插塞与所述第二连接部接触。
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