CN109950205A - 半导体结构及其形成方法 - Google Patents

Abstract

一种半导体结构及其形成方法，其中方法包括：在第一接触孔底部暴露出的衬底中形成第一源漏掺杂层，第一源漏掺杂层中具有第一掺杂离子；在第一源漏掺杂层表面形成第一金属化物；形成第一金属化物之后，在第二区域介质层中形成第二接触孔，第二接触孔底部暴露出所述衬底；在第二接触孔底部暴露出的衬底中形成第二源漏掺杂层，第二源漏掺杂层中具有第二掺杂离子，第二掺杂离子与所述第一掺杂离子的导电类型相反；在第二源漏掺杂层表面形成第二金属化物，第二金属化物与所述第一金属化物的材料不相同。形成方法能够降低第一金属化物与第一源漏掺杂层之间的接触电阻，同时降低第二金属化物与第二源漏掺杂层之间的接触电阻。

Description

半导体结构及其形成方法

技术领域

本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。

背景技术

随着半导体技术的不断进步，半导体器件的特征尺寸逐渐变小。关键尺寸的缩小意味着在芯片上可布置更多数量的晶体管，同时给半导体工艺提出了更高的要求。

由于金属具有良好的导电性，在半导体技术中，往往通过金属插塞实现源漏掺杂层与外部电路的电连接。然而，由于金属与源漏掺杂层之间的费米能级相差较大，金属插塞与源漏掺杂层之间的势垒较高，导致金属插塞与源漏掺杂层之间的接触电阻较大。现有技术通过在金属插塞与源漏掺杂层之间形成金属硅化物来降低接触电阻，提高半导体结构的性能。

然而，现有技术形成的半导体结构存在金属硅化物与源漏掺杂层之间的接触电阻较大的问题。

发明内容

本发明解决的问题是提供一种半导体结构及其形成方法，能够降低金属硅化物与源漏掺杂层之间的接触电阻，改善所形成半导体结构的性能。

为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供衬底，所述衬底包括第一区域和第二区域；在所述衬底上形成介质层；在所述第一区域介质层中形成第一接触孔，所述第一接触孔底部暴露出所述衬底；在所述第一接触孔底部暴露出的衬底中形成第一源漏掺杂层，所述第一源漏掺杂层中具有第一掺杂离子；在所述第一源漏掺杂层表面形成第一金属化物；形成第一金属化物之后，在所述第二区域介质层中形成第二接触孔，所述第二接触孔底部暴露出所述衬底；在所述第二接触孔底部暴露出的衬底中形成第二源漏掺杂层，所述第二源漏掺杂层中具有第二掺杂离子，所述第二掺杂离子与所述第一掺杂离子的导电类型相反；在所述第二源漏掺杂层表面形成第二金属化物，所述第二金属化物与所述第一金属化物的材料不相同；形成所述第一金属化物之后，在所述第一接触孔中形成第一插塞；形成所述第二金属化物之后，在所述第二接触孔中形成第二插塞。

可选的，所述第一掺杂离子为N型离子；所述第二掺杂离子为P型离子；所述第一金属化物的材料为TiSi；所述第二金属化物的材料为PtSi、NiPtSi或NiSi；所述第一金属化物的厚度为30埃～200埃，所述第二金属化物的厚度为30埃～150埃；或者，所述第一掺杂离子为P型离子；所述第二掺杂离子为N型离子；所述第一金属化物的材料为PtSi、NiPtSi或NiSi；所述第二金属化物的材料为TiSi；所述第一金属化物层的厚度为30埃～150埃，所述第二金属化物的厚度为30埃～200埃。

可选的，形成所述第一源漏掺杂层的步骤包括：对所述第一接触孔底部暴露出的衬底进行第一刻蚀，在所述第一区域衬底中形成第一凹槽；在所述第一凹槽中形成第一源漏掺杂层。

可选的，形成所述第一凹槽的工艺包括干法刻蚀工艺，形成所述第一凹槽的工艺参数包括：刻蚀气体包括：CH₄和CHF₃中的一种或两种组合，其中，CH₄的流量为8sccm～500sccm，CHF₃的流量为30sccm～200sccm，射频功率为100W～1300W，偏置电压为80V～500V，刻蚀时间为4s～500s，气体压强为10mtorr～2000mtorr。

可选的，所述第一接触孔的宽度为15nm～80nm；所述第一凹槽的深度为20nm～100nm；所述第一接触孔的深宽比为20:1～100:1。

可选的，形成所述第一源漏掺杂层的步骤包括：通过第一离子注入在所述第一接触孔底部暴露出的衬底中注入所述第一掺杂离子，形成第一源漏掺杂层。

可选的，形成所述第二源漏掺杂层的步骤包括：对所述第二接触孔底部暴露出的衬底进行第二刻蚀，在所述第二区域衬底中形成第二凹槽；在所述第二凹槽中形成第二源漏掺杂层；或者，形成所述第二源漏掺杂层的步骤包括：通过第二离子注入在所述第二接触孔底部暴露出的衬底中注入所述第二掺杂离子，形成第二源漏掺杂层。

可选的，形成所述第一接触孔的步骤包括：在所述第二区域介质层和部分第一区域介质层上形成图形化的第一图形层；以所述第一图形层为掩膜对所述介质层进行刻蚀，形成所述第一接触孔。

可选的，形成所述第二接触孔的步骤包括：在所述第一接触孔中形成保护层；在所述保护层、第二区域介质层和部分第一区域介质层上形成图形化的第二图形层；以所述第二图形层为掩膜对介质层进行刻蚀，形成所述第二接触孔；形成第二接触孔之后，去除所述保护层。

可选的，所述保护层的材料为有机介质材料。

可选的，形成所述保护层的工艺包括旋涂工艺；去除所述保护层的工艺包括湿法刻蚀工艺或干法刻蚀工艺。

可选的，形成所述保护层之前，还包括：在所述第一金属化物表面形成停止层；去除所述保护层之后，形成第二金属化物之前，还包括：去除所述第一金属化物表面的停止层。

可选的，所述停止层的材料为氮化硅或氮氧化硅。

可选的，形成所述停止层的工艺包括化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺；去除所述停止层的工艺包括湿法刻蚀工艺或干法刻蚀工艺。

可选的，所述停止层的厚度为15埃～80埃。

可选的，形成所述第一金属化物的步骤包括：在所述介质层上和所述第一源漏掺杂层表面形成第一金属层；形成第一金属层之后，进行第一退火处理，使第一金属层与所述第一源漏掺杂层反应形成第一金属化物；形成第二金属化物的步骤包括：在所述介质层和保护层上、以及所述第二源漏掺杂层表面形成第二金属层；形成所述第二金属层之后，进行第二退火处理，使第二金属层与所述第二源漏掺杂层反应形成第二金属化物。

可选的，所述第一掺杂离子为N型离子；所述第二掺杂离子为P型离子；所述第一金属层的材料为Ti；所述第二金属层的材料为Pt、NiPt或Ni；或者，所述第一掺杂离子为P型离子；所述第二掺杂离子为N型离子；所述第一金属层的材料为Pt、NiPt或Ni；所述第二金属层的材料为Ti。

可选的，形成所述第一金属层的工艺包括：有机金属化学气相沉积工艺、物理气相沉积工艺或电镀工艺；形成所述第二金属层的工艺包括：有机金属化学气相沉积工艺、物理气相沉积工艺或电镀工艺。

可选的，形成所述第一源漏掺杂层之前，还包括：在所述第一区域衬底上形成第一栅极结构；形成所述第二源漏掺杂层之前，还包括：在所述第二区域衬底上形成第二栅极结构；所述第一源漏掺杂层位于所述第一栅极结构两侧的衬底中；所述第二源漏掺杂层位于所述第二栅极结构两侧的衬底中。

一种由上述半导体结构的形成方法所形成的半导体结构。

与现有技术相比，本发明的技术方案具有以下优点：

本发明技术方案提供的半导体结构的形成方法中，所述第二源漏掺杂层与所述第一源漏掺杂层中的掺杂离子的导电类型相反，且所述第二金属化物与所述第一金属化物的材料不相同，根据所述第一源漏掺杂层和第二源漏掺杂层中掺杂离子的导电类型，分别选择所述第一金属化物与所述第二金属化物的材料，从而分别降低所述第一金属化物与第一源漏掺杂层接触面上的势垒高度，以及所述第二金属化物与第二源漏掺杂层接触面上的势垒高度。因此，所述形成方法能够有效降低第一金属化物与第一源漏掺杂层之间的接触电阻，同时有效降低第二金属化物与第二源漏掺杂层之间的接触电阻，进而改善所形成半导体结构的性能。另外，形成第一接触孔之后，在所述第一接触孔底部的衬底中形成第一源漏掺杂层，则所述介质层能够用做形成第一源漏掺杂层的掩膜；形成第二接触孔之后，在所述第二接触孔底部的衬底中形成第二源漏掺杂层，则所述介质层能够用做形成第二源漏掺杂层的掩膜。因此，所述形成方法能够简化工艺流程。

进一步，形成所述第一源漏掺杂层的步骤包括：对所述第一接触孔底部暴露出的衬底进行第一刻蚀，在所述第一区域衬底中形成第一凹槽；在所述第一凹槽中形成第一源漏掺杂层。形成第一凹槽之后，在所述第一凹槽中形成第一源漏掺杂层，能够消除形成第一接触孔的过程中对第一接触孔底部暴露出的衬底的损耗，从而改善半导体结构。

进一步，形成所述第二接触孔之前，在所述第一接触孔中形成保护层。所述保护层能够在形成第二接触孔的过程中，保护所述第一金属化物，减少形成第二接触孔的过程对第一金属化物的损耗。

进一步，形成所述保护层之前，在所述第一金属化物表面形成停止层。所述停止层能够在去除所述保护层的过程中起刻蚀停止作用，从而能够减小去除保护层的过程对第一金属化物的损耗。

附图说明

图1和图2是一种半导体结构的形成方法各步骤的结构示意图；

图3至图20是本发明半导体结构的形成方法一实施例各步骤的结构示意图。

具体实施方式

半导体结构的形成方法存在诸多问题，例如：金属硅化物与插塞之间的接触电阻较高。

现结合一种半导体结构的形成方法，分析所形成半导体结构的性能较差的原因：

图1和图2是一种半导体结构的形成方法的结构示意图。

请参考1，提供衬底100，所述衬底100包括第一区域A和第二区域B，所述第一区域A衬底100上具有第一栅极结构111，所述第一栅极结构111两侧的第一区域A衬底100中具有第一源漏掺杂层121；所述第二区域B衬底100上具有第二栅极结构112，所述第二栅极结构112两侧的第二区域B衬底100中具有第二源漏掺杂层122；所述衬底100上具有介质层130，所述第一区域A介质层130中具有第一接触孔131，所述第一接触孔131底部暴露出所述第一源漏掺杂层121，所述第二区域B介质层130中具有第二接触孔132，所述第二接触孔132底部暴露出所述第二源漏掺杂层122。

请参考图2，在所述第一源漏掺杂层121表面形成第一金属硅化物141；在所述第二源漏掺杂层122表面形成第二金属硅化物142。

后续在所述第一接触孔131中形成第一插塞141；在所述第二接触孔132中形成第二插塞142。

其中，所述第一区域A用于形成NMOS晶体管，所述第二区域B用于形成PMOS晶体管。为了简化工艺流程，所述第一金属硅化物141与所述第二金属硅化物142的材料相同。然而，由于NMOS晶体管和PMOS晶体管对金属硅化物材料的要求不相同。对于P型掺杂层，P型掺杂层与NiPtSi接触形成的势垒高度小于P型掺杂层与TiSi接触形成的势垒高度；对于N型掺杂层，N型掺杂层与TiSi接触形成的势垒高度小于N型掺杂层与NiPtSi接触形成的势垒高度。因此，相同材料的第一金属硅化物141与第二金属硅化物142很难同时降低第一插塞与第一源漏掺杂层121，以及第二插塞与第二源漏掺杂层122之间的接触电阻，因此，所述形成方法容易导致所形成半导体结构的性能较差。

为了降低第一插塞与第一源漏掺杂层121，以及第二插塞与第二源漏掺杂层122之间的接触电阻，需要使所述第一金属硅化物141和第二金属硅化物142的材料不相同。由于所述第一源漏掺杂层121和第二源漏掺杂层122的材料不相同，形成第一源漏掺杂层121和第二源漏掺杂层122需要两步图形化工艺；又由于所述第一金属硅化物141和第二金属硅化物142的材料不相同，形成所述第一金属硅化物141和第二金属硅化物142的也需要两步图形化工艺，从而导致形成所述半导体结构的工艺较复杂。

为解决所述技术问题，本发明提供了一种半导体结构的形成方法，包括：在第一接触孔底部暴露出的衬底中形成第一源漏掺杂层；在所述第一源漏掺杂层表面形成第一金属化物；形成第一金属化物之后，在所述第二区域介质层中形成第二接触孔；在所述第二接触孔底部衬底中形成第二源漏掺杂层；在所述第二源漏掺杂层表面形成第二金属化物，所述第二金属化物与所述第一金属化物的材料不相同。所述形成方法能够改善所形成半导体结构的性能。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图3至图20是本发明半导体结构的形成方法一实施例各步骤的结构示意图。

请参考图3，提供衬底，所述衬底包括第一区域I和第二区域II。

本实施例中，所述衬底包括：基底200和位于所述基底200上的鳍部201。在其他实施例中，所述衬底还可以为平面衬底，具体的，所述平面衬底可以为硅衬底、锗衬底或硅锗衬底。

本实施例中，所述基底200和鳍部201的材料为硅、锗或硅锗。

本实施例中，所述第一区域I用于形成NMOS晶体管，所述第二区域II用于形成PMOS晶体管。在其他实施例中，所述第一区域和第二区域还可以用于形成三级管或二极管。或者，所述第一区域用于形成PMOS晶体管，所述第二区域用于形成NMOS晶体管。

本实施例中，所述形成方法还包括：在所述基底200上形成隔离结构202，所述隔离结构202覆盖所述鳍部201部分侧壁，所述隔离结构202表面低于所述鳍部201顶部表面。

本实施例中，所述隔离结构202的材料为氧化硅。

本实施例中，所述形成方法还包括：对所述鳍部201进行氧化处理，在鳍部201表面形成氧化层(图中未示出)。

所述氧化处理能够增加鳍部201拐角处的曲率半径，从而减小鳍部201拐角处的尖端放电，改善半导体结构性能。所述氧化层还可以用于改善后续形成的栅介质层与鳍部201之间的界面态。

所述氧化处理的工艺包括热氧化工艺或原位水汽生成工艺。

后续在所述第一区域I衬底上形成第一伪栅极结构，在所述第二区域II衬底上形成第二栅极结构；在所述衬底上形成介质层。

本实施例中，通过后栅工艺形成所述PMOS晶体管和NMOS晶体管。在其他实施例中，还可以通过前栅工艺形成所述PMOS晶体管和NMOS晶体管。

所述介质层包括：位于所述衬底上的第一介质层，所述第一介质层覆盖所述第一栅极结构和第二栅极结构侧壁；位于所述第一介质层、第一栅极结构和第二栅极结构上的第二介质层。

本实施例中，形成第一栅极结构、第二栅极结构和介质层的步骤如图4至图8所示。

请参考图4，在所述第一区域I衬底上形成第一伪栅极结构211；在所述第二区域II衬底上形成第二伪栅极结构212。

本实施例中，所述第一伪栅极结构211横跨所述第一区域I鳍部201，所述第一伪栅极结构211覆盖所述鳍部201部分侧壁和顶部表面。所述第二栅极结构212横跨所述第二区域II鳍部201，且所述第二栅极结构212覆盖所述第二区域II鳍部201部分侧壁和顶部表面。

需要说明的是，在其他实施例中，所述第一区域和第二区域用于形成二极管或三极管，所述形成方法不包括形成所述第一栅极结构和第二栅极结构的步骤。

本实施例中，所述第一伪栅极结构211包括：横跨所述第一区域I鳍部201的第一伪栅介质层(图中未示出)，所述第一伪栅介质层覆盖所述鳍部201部分侧壁和顶部表面；位于所述第一伪栅介质层上的第一伪栅极；位于所述第一伪栅极上的第一掩膜层。

本实施例中，所述第二伪栅极结构212包括：横跨所述第二区域II鳍部201的第二伪栅介质层(图中未示出)，所述第二伪栅介质层覆盖所述鳍部201部分侧壁和顶部表面；位于所述第二伪栅介质层上的第二伪栅极；位于所述第二伪栅极上的第二掩膜层。

本实施例中，所述第一伪栅极和第二伪栅极的材料为多晶硅。在其他实施例中，所述第一伪栅极和第二伪栅极的材料还可以为多晶锗或多晶硅锗。

本实施例中，所述第一伪栅介质层和第二伪栅介质层的材料为氧化硅。

本实施例中，所述第一掩膜层和第二掩膜层的材料为氮化硅。在其他实施中，所述第一掩膜层和第二掩膜层的材料还可以为氮氧化硅。

请参考图5，在所述衬底上形成第一介质层231，所述第一介质层231覆盖所述第一伪栅极结构211和第二伪栅极结构212侧壁，且暴露出所述第一伪栅极结构211和第二伪栅极结构212顶部。

本实施例中，所述第一介质层231的材料为氧化硅。

形成所述第一介质层231的步骤包括：在所述衬底、第一伪栅极结构211和第二伪栅极结构212上形成初始介质层；去除所述第一伪栅极结构211和第二伪栅极结构212上的初始介质层，形成第一介质层231。

本实施例中，形成所述初始介质层的工艺包括：化学气相沉积工艺。

去除所述第一伪栅极结构211和第二伪栅极结构212上的初始介质层的工艺包括化学机械研磨。

请参考图6，去除所述第一伪栅极结构211(如图5所示)，在所述第一区域I第一介质层231中形成第一开口213；去除所述第二伪栅极结构212，在所述第二区域II第一介质层231中形成第二开口214。

所述第一开口213用于后续容纳第一栅极结构；所述第二开口214用于后续容纳第二栅极结构。

本实施例中，去除所述第一伪栅极结构211和第二伪栅极结构212的工艺包括：干法刻蚀工艺或湿法刻蚀工艺。

请参考图7，在所述第一开口213(如图6所示)中形成第一栅极结构221；在所述第二开口214(如图6所示)中形成第二栅极结构222。

本实施例中，所述第一栅极结构221包括：位于所述第一开口213底部表面的第一栅介质层(图中未标出)；位于所述第一栅介质层上的第一栅极(图中未标出)。

本实施例中，所述第二栅极结构222包括：位于所述第二开口214底部表面的第二栅介质层(图中未标出)；位于所述第二栅介质层上的第二栅极(图中未标出)。

本实施例中，所述第一栅介质层和第二栅介质层的材料为高k(k大于3.9)介质材料，例如：HfO₂、La₂O₃、HfSiON、HfAlO₂、ZrO₂、Al₂O₃或HfSiO₄。

本实施例中，形成所述第一栅介质层和第二栅介质层的工艺包括化学气相沉积工艺。

本实施例中，所述第一栅极和第二栅极的材料为Al、Cu、Ag、Au、Ni、Ti、W、WN或WSi。

本实施例中，形成所述第一栅极和第二栅极的工艺包括有机化学气相沉积工艺、物理气相沉积工艺或电镀工艺。

请参考图8，在所述第一栅极结构221、第二栅极结构222和第一介质层231上形成第二介质层232。

所述第二介质层232用于实现第一栅极和第二栅极与外部电路的电隔离。

本实施例中，所述第二介质层232的材料为氧化硅。在其他实施例中，所述第二介质层的材料还可以为低k(k小于3.9)介质材料。

本实施例中，形成第二介质层232的工艺包括化学气相沉积工艺。

请参考图9，在所述第一区域I介质层中形成第一接触孔241，所述第一接触孔241底部暴露出所述衬底。

所述第一接触孔241用于后续容纳第一插塞，所述第一接触孔241用于暴露出所述衬底，从而使后续能够在第一接触孔241底部暴露出的衬底中形成第一源漏掺杂层261。

本实施例中，形成所述第一接触孔241的步骤包括：在所述第二区域II介质层和部分第一区域I介质层上形成图形化的第一图形层；以所述第一图形层为掩膜对所述介质层进行刻蚀，形成所述第一接触孔241。

第一接触孔241用于后续容纳第一插塞，所述第一插塞用于连接后续形成第一源漏掺杂层。本实施例中，第一源漏掺杂层用做所形晶体管的源区和漏区，则所述第一源漏掺杂层位于所述第一栅极结构221两侧的衬底中。本实施例中，所述第一接触孔241的个数为两个，两个第一接触孔241分别位于所述第一栅极结构221两侧的介质层中。

本实施例中，以所述第一图形层为掩膜对所述介质层进行刻蚀的工艺包括：干法刻蚀工艺。

所述第一接触孔241的宽度为所述第一接触孔241沿鳍部201延伸方向上的尺寸。

如果所述第一接触孔241的宽度过小，不利于后续对第一接触孔241底部暴露出的衬底进行第一刻蚀，从而不利于后续形成第一凹槽；如果所述第一接触孔241的宽度过大，容易降低所形成半导体结构的集成度。具体的，本实施例中，所述第一接触孔241的宽度为15nm～80nm。

为了增加鳍部201以及第一栅极结构221与外部电路的隔离，减小所形成半导体结构的漏电，所述介质层的厚度不能过小，因此，所述第一接触孔241的深宽比不能过小；如果所述第一接触孔241的深宽比过大，容易增加后续刻蚀所述衬底形成第一凹槽的工艺难度。具体的，本实施例中，所述第一接触孔241的深宽比为20:1～100:1。

后续在所述第一接触孔241底部暴露出的衬底中形成第一源漏掺杂层，所述第一源漏掺杂层中具有第一掺杂离子。

本实施例中，形成所述第一源漏掺杂层的步骤如图10和图11所示。

请参考图10，对所述第一接触孔241底部暴露出的衬底进行第一刻蚀，在所述第一区域I衬底中形成第一凹槽251。

所述第一刻蚀用于形成第一凹槽251，所述第一凹槽251用于后续容纳第一源漏掺杂层，使第一源漏掺杂层位于所述衬底中，从而能够为所形成晶体管沟道提供应力。

后续形成第一接触孔241之后，在所述第一接触孔241底部的衬底中形成第一源漏掺杂层261，则所述介质层能够用做形成第一源漏掺杂层的掩膜。

具体的，所述介质层能够用做形成所述第一凹槽251的掩膜。因此，所述形成方法能够改善半导体结构性能。

所述第一刻蚀的工艺包括：干法刻蚀和湿法刻蚀中的一种或两种组合。

具体的，本实施例中，所述第一刻蚀的工艺为等离子体干法刻蚀工艺。

所述第一刻蚀的工艺参数包括：刻蚀气体包括：CH₄和CHF₃中的一种或两种组合，其中，CH₄的流量为8sccm～500sccm，CHF₃的流量为30sccm～200sccm，射频功率为100W～1300W，偏置电压为80V～500V，刻蚀时间为4s～500s，气体压强为10mtorr～2000mtorr。

CH₄和CHF₃的组合有利于增加刻蚀气体对鳍部201和介质层的刻蚀选择比，减小形成第一凹槽251过程中介质层的损耗。

取以上刻蚀气体流量的意义在于：如果反应气体的流量过小，容易降低刻蚀速率；如果反应气体流量过高，容易减小反应气体的分子或离子的自由程，也容易降低刻蚀速率。

取以上射频功率和偏置电压的意义在于：如果射频功率或偏置电压过低，容易导致反应气体的电离程度较低，等离子的定向轰击能力较差，从而容易降低刻蚀速率；如果射频功率或偏置电压过高，容易增加等离体对第一凹槽251底部和侧壁的损伤。

取以上气体压强的意义在于：如果气体压强过大，反应气体分子之间的碰撞几率较大，容易降低刻蚀的方向性，从而不利于使反应气体到达所述第一接触孔241底部。另外，如果气体压强过大，不利于刻蚀产物离开刻蚀表面，从而容易降低刻蚀反应速率。如果气体压强过小，容易增加对刻蚀设备的要求，增加生产成本。

本实施例中，所述第一凹槽251的形状为“U”型。在其他实施例中，所述第一凹槽的形状还可以为“Σ”型或碗型。

第一凹槽251的宽度为所述第一凹槽251在沿所形成晶体管沟道长度方向上的尺寸；第一凹槽251的深度为第一凹槽251在垂直于基底200表面方向上的尺寸。

如果所述第一凹槽251的宽度过小，容易导致后续形成的第一源漏掺杂层的尺寸过小，从而容易影响所形成晶体管的性能；如果所述第一凹槽251的宽度过大，容易增加工艺难度。具体的，本实施例中，所述第一凹槽251的宽度为20nm～100nm。

如果所述第一凹槽251的深度过小，容易导致后续形成的第一源漏掺杂层的尺寸过小，从而容易影响所形成晶体管的性能；如果所述第一凹槽251的深度过大，容易增加工艺难度。具体的，本实施例中，所述第一凹槽251的深度为20nm～100nm。

请参考图11，在所述第一凹槽251中形成第一源漏掺杂层261，所述第一源漏掺杂层261中具有第一掺杂离子。

本实施例中，所述第一区域I用于形成MOS晶体管，所述第一源漏掺杂层261用做MOS晶体管的源区和漏区。在其他实施例中，所述第一区域用于形成二极管，所述第一源漏掺杂层用做二极管的正极和负极；所述第一区域用于形成三极管，所述第一源漏掺杂层用做三极管的基极、集电极或基极。

形成所述第一源漏掺杂层261的步骤包括：通过第一外延生长工艺在所述第一凹槽251中形成第一外延层，并在所述第一外延生长过程中对所述第一外延层进行原位掺杂在所述第一外延层中掺入第一掺杂离子，形成第一源漏掺杂层261。

本实施例中，所述第一区域I用于形成NMOS晶体管，则所述第一外延层的材料为硅。在其他实施例中，所述第一外延层的材料可以为碳硅。碳化硅能够为所形成NMOS晶体管沟道提供拉应力，从而能够提高沟道中载流子的迁移速率。

本实施例中，所述第一掺杂离子包括磷离子或砷离子。具体的，所述第一掺杂离子包括磷离子。

本实施例中，形成所述第一源漏掺杂层261的工艺参数包括：反应气体包括：硅源气体、掺杂源气体、H₂和HCl，硅源气体包括SiH₂Cl₂，掺杂源气体包括：PH₃，HCl的流量均为30sccm～150sccm，H₂的流量为2000sccm～20000sccm，PH₃的流量均为10sccm～2000sccm，SiH₂Cl₂的流量为50sccm～1000sccm；反应温度为650℃～850℃；气体压强为10torr～600torr。

取以上刻蚀气体流量的意义在于：如果反应气体的流量过小，容易降低反应速率；如果反应气体流量过大，容易降低反应产物的挥发，不利于反应速率的增加。

取以上反应温度的意义在于：如果反应温度过低，容易增加所述第一源漏掺杂层261中的缺陷，从而影响所述第一源漏掺杂层261的性能；如果反应温度过高，容易增加杂质外扩散，且容易增加图形畸变。

取以上气体压强的意义在于：如果压强过高，容易增加外延生长的温度，从而增加能耗，且容易降低所形成第一源漏掺杂层261厚度的均匀性；如果压强过低，容易增加图形畸变。

在其他实施例中，形成所述第一源漏掺杂层的步骤包括：通过第一离子注入在所述第一接触孔底部暴露出的衬底中注入所述第一掺杂离子，形成第一源漏掺杂层。

请参考图12，在所述第一源漏掺杂层261表面形成第一金属化物281。

所述第一金属化物281用于降低后续形成的第一插塞和第一源漏掺杂层261之间的接触电阻，改善所形成半导体结构的性能。

形成第一金属化物281的步骤包括：在所述第一源漏掺杂层261表面、第一接触孔241侧壁和介质层上形成第一金属层；对所述第一金属层进行第一退火处理，使所述第一金属层与第一源漏掺杂层261反应，形成第一金属化物281。

所述第一退火处理之后，形成第一金属化物281的步骤还包括去除所述介质层上和第一接触孔241侧壁的第一金属层。

所述第一源漏掺杂层261为N型半导体，所述第一金属层的材料为Ti，所述第一金属化物281为TiSi。TiSi与第一源漏掺杂层261之间接触面上的势垒高度较低，从而使得金属化物与第一源漏掺杂层261之间的接触电阻较低，从而能够改善所形成半导体结构的性能。

形成所述第一金属层的工艺包括电镀工艺。

如果所述第一金属化物281的厚度过小，第一金属化物281、第一源漏掺杂层261以及后续形成的第一插塞的能带容易发生交叠，从而不利于降低第一金属化物281与第一源漏掺杂层261之间的接触电阻；如果所述第一金属化物281的厚度过大，容易增加工艺难度。具体的，本实施例中，所述第一金属层的厚度为30埃～200埃。

请参考图13，在所述第一金属化物281表面形成停止层270。

所述停止层270用于在后续刻蚀保护层的过程中起到刻蚀停止作用，从而减小后续刻蚀保护层2过程中对第一金属化物281的损耗。

本实施例中，所述停止层270还位于所述第一接触孔241侧壁和所述介质层上。

所述停止层270的材料为氮化硅。后续去除所述停止层270的过程中，停止层270与第一金属化物281的刻蚀选择性较大，从而能够减小第一金属化物281的损耗。

如果所述停止层270的厚度过小，不利于在后续刻蚀保护层的过程中保护所述第一金属化物281；如果所述停止层270的厚度过大，容易堵塞所述第一接触孔241，且容易增加材料浪费。具体的，本实施例中，所述停止层270的厚度为15埃～80埃。

本实施例中，形成所述停止层270的工艺包括化学气相沉积工艺。在其他实施例中，形成所述停止层的工艺包括：物理气相沉积工艺或原子层沉积工艺。

请参考图14，形成停止层270之后，在所述第一接触孔241(如图13所示)中形成保护层271。

所述保护层271用于使介质层和保护层271表面平坦，从而有利于后续形成第二图形层。同时，在后续形成第二接触孔的过程中，所述保护层271用于保护所述第一金属化物281，减少第一金属化物281的损耗。

所述保护层271的材料为有机介质材料。形成所述保护层271的工艺包括旋涂工艺。有机介质材料具有很好的间隙填充能力，能够充分填充所述第一接触孔241，从而能够为第一金属化物281提供充分的保护。另外，有机介质层的去除工艺简单，能够降低工艺复杂度。在其他实施例中，所述保护层的材料还可以为氮化硅。

请参考图15，在所述第二区域II介质层中形成第二接触孔242，所述第二接触孔242底部暴露出所述衬底。

所述第二接触孔242用于后续容纳第二插塞。

本实施例中，形成所述保护层271之后，形成所述第二接触孔242。

形成所述第二接触孔242的步骤包括：在所述第一区域I介质层和部分第二区域II介质层上形成图形化的第二图形层；以所述第二图形层为掩膜对所述介质层进行刻蚀，形成第二接触孔242。

所述第二图形层的材料为光刻胶。

以所述第二图形层为掩膜对所述介质层进行刻蚀的工艺包括：干法刻蚀工艺。

所述第二接触孔242的宽度为所述第二接触孔242沿鳍部201延伸方向上的尺寸。

如果所述第二接触孔242的宽度过小，不利于后续对第二接触孔242底部暴露出的衬底进行第二刻蚀，从而不利于后续形成第二凹槽；如果所述第二接触孔242的宽度过大，容易降低所形成半导体结构的集成度。具体的，本实施例中，所述第二接触孔242的宽度为15nm～80nm。

后续在所述第二接触孔242底部暴露出的衬底中形成第二源漏掺杂层，所述第二源漏掺杂层中具有第二掺杂离子。

本实施例中，形成所述第二源漏掺杂层的步骤如图16和图17所示。

请参考图16，对所述第二接触孔242底部暴露出的衬底进行第二刻蚀，在所述第二区域II衬底中形成第二凹槽252。

所述第二刻蚀用于形成第二凹槽252，所述第二凹槽252用于后续容纳第二源漏掺杂层，使第二源漏掺杂层位于所述衬底中，从而能够为所形成晶体管沟道提供应力。

形成第二接触孔242之后，在所述第二接触孔242底部的衬底中形成第二源漏掺杂层262，则所述介质层能够用做形成第二源漏掺杂层262的掩膜。因此，所述形成方法能够简化工艺流程。

具体的，本实施例中，所述介质层能够用做形成第二凹槽252的掩膜，从而简化工艺流程。

所述第二刻蚀的工艺包括：干法刻蚀和湿法刻蚀中的一种或两种组合。

具体的，本实施例中，所述第二刻蚀的工艺为干法刻蚀工艺。

所述第二刻蚀的工艺参数包括：刻蚀气体包括：CH₄和CHF₃中的一种或两种组合，其中，CH₄的流量为8sccm～500sccm，CHF₃的流量为30sccm～200sccm，射频功率为100W～1300W，偏置电压为80V～500V，刻蚀时间为4s～500s，气体压强为10mtorr～2000mtorr。

CH₄和CHF₃的组合有利于增加刻蚀气体对鳍部201和介质层的刻蚀选择比，减小形成第二凹槽252过程中介质层的损耗。

取以上刻蚀气体流量的意义在于：如果反应气体的流量过小，容易降低刻蚀速率；如果反应气体流量过高，容易减小反应气体的分子或离子的自由程，也容易降低刻蚀速率。

取以上射频功率和偏置电压的意义在于：如果射频功率或偏置电压过低，容易导致反应气体的电离程度较低，等离子的定向轰击能力较差，从而容易降低刻蚀速率；如果射频功率或偏置电压过高，容易增加等离体对第二凹槽252底部和侧壁的损伤。

取以上气体压强的意义在于：如果气体压强过大，反应气体分子之间的碰撞几率较大，容易降低刻蚀的方向性，从而不利于使反应气体到达所述第二接触孔242底部。另外，如果气体压强过大，不利于刻蚀产物离开刻蚀表面，从而容易降低刻蚀反应速率。如果气体压强过小，容易增加对刻蚀设备的要求，增加生产成本。

本实施例中，所述第二凹槽252的形状为“U”型。在其他实施例中，所述第二凹槽的形状还可以为“Σ”型或碗型，形成所述第二接触孔的工艺包括湿法刻蚀工艺和干法刻蚀工艺的组合。

第二凹槽252的宽度为所述第二凹槽252在沿所形成晶体管沟道长度方向上的尺寸；第二凹槽252的深度为第二凹槽252在垂直于基底200表面方向上的尺寸。

如果所述第二凹槽252的宽度过小，容易导致后续形成的第二源漏掺杂层的尺寸过小，从而容易影响所形成晶体管的性能；如果所述第二凹槽252的宽度过大，容易增加工艺难度。具体的，本实施例中，所述第二凹槽252的宽度为20nm～100nm。

如果所述第二凹槽252的深度过小，容易导致后续形成的第二源漏掺杂层的尺寸过小，从而容易影响所形成晶体管的性能；如果所述第二凹槽252的深度过大，容易增加工艺难度。具体的，本实施例中，所述第二凹槽252的深度为20nm～100nm。

请参考图17，在所述第二凹槽252中形成第二源漏掺杂层262，所述第二源漏掺杂层262中具有第二掺杂离子，所述第二掺杂离子与所述第一掺杂离子的导电类型相反。

本实施例中，所述第二区域II用于形成MOS晶体管，所述第二源漏掺杂层262用做MOS晶体管的源区和漏区。在其他实施例中，所述第二区域用于形成二极管，所述第二源漏掺杂层用做二极管的正极和负极；所述第二区域用于形成三极管，所述第二源漏掺杂层用做三极管的基极、集电极或基极。

形成所述第二源漏掺杂层262的步骤包括：通过第二外延生长工艺在所述第二凹槽252中形成第二外延层，并在所述第二外延生长过程中对所述第二外延层进行原位掺杂在所述第二外延层中掺入第二掺杂离子，形成第二源漏掺杂层262。

本实施例中，所述第二区域II用于形成PMOS晶体管，则所述第二外延层的材料为硅锗。硅锗能够为所形成PMOS晶体管沟道提供压应力，从而能够提高沟道中载流子的迁移速率。在其他实施例中，所述第二外延层的材料可以为硅。

本实施例中，所述第二掺杂离子包括硼离子或BF₂ ⁺离子。具体的，所述第二掺杂离子包括硼离子。

本实施例中，形成所述第二源漏掺杂层262的工艺参数包括：硅源气体、锗源气体、掺杂源气体、H₂和HCl，所述硅源气体包括二氯甲硅烷或SiH4，所述锗源气体包括GeH4，所述掺杂源气体包括：B₂H₆，HCl的流量均为10sccm～200sccm，H₂的流量为10sccm～3000sccm。B₂H₆的流量均为5sccm～100sccm，SiH₄的流量为20sccm～2000sccm；反应温度为600℃～850℃；气体压强为8torr～300torr。

取以上刻蚀气体流量的意义在于：如果反应气体的流量过小，容易降低反应速率；如果反应气体流量过大，容易降低反应产物的挥发，不利于反应速率的增加。

取以上反应温度的意义在于：如果反应温度过低，容易增加所述第二源漏掺杂层262中的缺陷，从而影响所述第二源漏掺杂层262的性能；如果反应温度过高，容易增加杂质外扩散，且容易增加图形畸变。

取以上气体压强的意义在于：如果压强过高，容易增加外延生长的温度，从而增加能耗，且容易降低所形成第二源漏掺杂层262厚度的均匀性；如果压强过低，容易增加图形畸变。

在其他实施例中，形成所述第二源漏掺杂层的步骤包括：通过第二离子注入在所述第二接触孔底部暴露出的衬底中注入所述第二掺杂离子，形成第二源漏掺杂层。

请参考图18，在所述第二源漏掺杂层262表面形成第二金属化物282，所述第二金属化物282与所述第一金属化物281的材料不相同。

所述第二金属化物282用于降低后续形成的第二插塞和第二源漏掺杂层262之间的接触电阻，改善所形成半导体结构的性能。

所述第二源漏掺杂层262与所述第一源漏掺杂层261中的掺杂离子的导电类型相反，且所述第二金属化物282与所述第一金属化物281的材料不相同，可以通过根据所述第一源漏掺杂层261和第二源漏掺杂层262中掺杂离子的导电类型，分别选择所述第一金属化物281与所述第二金属化物282的材料，从而分别降低所述第一金属化物282与第一源漏掺杂层261接触面上的势垒高度，以及所述第二金属化物282与第二源漏掺杂层262接触面上的势垒高度。因此，所述形成方法能够有效降低第一金属化物282与第一源漏掺杂层261之间的接触电阻，同时有效降低第二金属化物282与第二源漏掺杂层262之间的接触电阻，进而改善所形成半导体结构的性能。

形成第二金属化物282的步骤包括：在所述第二源漏掺杂层262表面、第二接触孔242侧壁表面、以及介质层和保护层271上形成第二金属层；对所述第二金属层进行第二退火处理，使所述第二金属层与第二源漏掺杂层262反应，形成第二金属化物282。

所述第二退火处理之后，形成第二金属化物282的步骤还包括：去除所述第二接触孔242侧壁和介质层上的第二金属层。

本实施例中，所述介质层上的第二金属层位于所述停止层270上。

所述第二源漏掺杂层262为P型半导体，所述第二金属层的材料为Pt、NiPt或Ni，所述第二金属化物282为PtSi、NiPtSi或NiSi。PtSi、NiPtSi或NiSi与第二源漏掺杂层262之间接触面上的势垒高度较低，从而使得第二金属化物282与第二源漏掺杂层262之间的接触电阻较低，从而能够改善所形成半导体结构性能。

形成所述第二金属层的工艺包括电镀工艺、物理气相沉积工艺或有机化学气相沉积工艺。

如果所述第二金属化物282的厚度过小，第二金属化物282、第二源漏掺杂层262以及后续形成的第二插塞的能带容易发生交叠，从而不利于降低第二金属化物282与第二源漏掺杂层262之间的接触电阻；如果所述第二金属化物282的厚度过大，容易增加工艺难度。具体的，本实施例中，所述第二金属化物282的厚度为30埃～150埃。

在其他实施例中，所述第一掺杂离子为P型离子；所述第二掺杂离子为N型离子；所述第一金属化物的材料为PtSi、NiPtSi或NiSi；所述第二金属化物的材料为TiSi；所述第一金属化物的厚度为30埃～150埃，所述第二金属化物的厚度为30埃～200埃。

请参考图19，形成所述第二金属化物282之后，去除所述保护层271(如图18所示)；去除所述保护层271之后，去除所述第一金属化物281表面的停止层270(如图18所示)。

去除所述保护层271的工艺包括干法刻蚀工艺。

在去除所述保护层271的过程中，所述停止层270能够起刻蚀停止作用，从而减少去除保护层271过程对第一金属化物281的损耗。

去除所述保护层271的工艺参数包括：反应气体包括H₂和N₂；N₂的流量为200sccm～4000sccm；H₂的流量为600sccm～1000sccm；反应温度为230℃～270℃，气体压强为500mtorr～900mtorr；射频功率为1000W～2700W。

去除所述停止层270的工艺包括：湿法刻蚀。在其他实施例中，去除所述停止层的工艺包括干法刻蚀。

去除所述停止层270的过程中，所述停止层270与第一金属化物281的刻蚀选择比较大，从而不容易损耗所述第一金属化物281。

去除所述停止层270的工艺参数包括：反应气体包括：CH₃F、N₂和O₂；CH₃F的流量为8sccm～～50sccm，N₂的流量为180sccm～220sccm，例如200sccm，O₂的流量为9sccm～11sccm，例如10sccm；射频功率为90W～11W，例如100W；偏置电压为30V～100V；刻蚀时间为4s～50s，气体压强为10mtorr～200mtorr。

请参考图20，形成所述第一金属化物281之后，在所述第一接触孔241(如图19所示)中形成第一插塞291；形成所述第二金属化物282之后，在所述第二接触孔242(如图19所示)中形成第二插塞292。

本实施例中，形成所述第二金属化物282之后，形成所述第一插塞。在其他实施例中，还可以在形成保护层之前，在所述第一接触孔中形成第一插塞。

本实施例中，形成所述第一插塞291和第二插塞292的步骤包括：在所述第一接触孔241和第二接触孔242中，以及所述介质层上形成第三金属层；对所述第三金属层进行平坦化处理，去除所述介质层上的第三金属层。

所述第三金属层的材料为钨或铜。

形成所述第三金属层的工艺包括：有机金属化学气相沉积工艺或电镀工艺。

所述平坦化处理的工艺包括化学机械研磨工艺。

继续参考图20，本发明还提供一种半导体结构。

本实施例中的半导体结构由上一实施例的形成方法形成，在此不做赘述。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体结构的形成方法，其特征在于，包括：

提供衬底，所述衬底包括第一区域和第二区域；

在所述衬底上形成介质层；

在所述第一区域介质层中形成第一接触孔，所述第一接触孔底部暴露出所述衬底；

在所述第一接触孔底部暴露出的衬底中形成第一源漏掺杂层，所述第一源漏掺杂层中具有第一掺杂离子；

在所述第一源漏掺杂层表面形成第一金属化物；

形成第一金属化物之后，在所述第二区域介质层中形成第二接触孔，所述第二接触孔底部暴露出所述衬底；

在所述第二接触孔底部暴露出的衬底中形成第二源漏掺杂层，所述第二源漏掺杂层中具有第二掺杂离子，所述第二掺杂离子与所述第一掺杂离子的导电类型相反；

在所述第二源漏掺杂层表面形成第二金属化物，所述第二金属化物与所述第一金属化物的材料不相同；

形成所述第一金属化物之后，在所述第一接触孔中形成第一插塞；

形成所述第二金属化物之后，在所述第二接触孔中形成第二插塞。

2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一掺杂离子为N型离子；所述第二掺杂离子为P型离子；所述第一金属化物的材料为TiSi；所述第二金属化物的材料为PtSi、NiPtSi或NiSi；所述第一金属化物的厚度为30埃～200埃，所述第二金属化物的厚度为30埃～150埃；

或者，所述第一掺杂离子为P型离子；所述第二掺杂离子为N型离子；所述第一金属化物的材料为PtSi、NiPtSi或NiSi；所述第二金属化物的材料为TiSi；所述第一金属化物层的厚度为30埃～150埃，所述第二金属化物的厚度为30埃～200埃。

3.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述第一源漏掺杂层的步骤包括：对所述第一接触孔底部暴露出的衬底进行第一刻蚀，在所述第一区域衬底中形成第一凹槽；在所述第一凹槽中形成第一源漏掺杂层。

4.如权利要求3所述的半导体结构的形成方法，其特征在于，形成所述第一凹槽的工艺包括干法刻蚀工艺，形成所述第一凹槽的工艺参数包括：刻蚀气体包括：CH₄和CHF₃中的一种或两种组合，其中，CH₄的流量为8sccm～500sccm，CHF₃的流量为30sccm～200sccm，射频功率为100W～1300W，偏置电压为80V～500V，刻蚀时间为4s～500s，气体压强为10mtorr～2000mtorr。

5.如权利要求3所述的半导体结构的形成方法，其特征在于，所述第一接触孔的宽度为15nm～80nm；所述第一凹槽的深度为20nm～100nm；所述第一接触孔的深宽比为20:1～100:1。

6.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述第一源漏掺杂层的步骤包括：通过第一离子注入在所述第一接触孔底部暴露出的衬底中注入所述第一掺杂离子，形成第一源漏掺杂层。

7.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述第二源漏掺杂层的步骤包括：对所述第二接触孔底部暴露出的衬底进行第二刻蚀，在所述第二区域衬底中形成第二凹槽；在所述第二凹槽中形成第二源漏掺杂层；

或者，形成所述第二源漏掺杂层的步骤包括：通过第二离子注入在所述第二接触孔底部暴露出的衬底中注入所述第二掺杂离子，形成第二源漏掺杂层。

8.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述第一接触孔的步骤包括：在所述第二区域介质层和部分第一区域介质层上形成图形化的第一图形层；以所述第一图形层为掩膜对所述介质层进行刻蚀，形成所述第一接触孔。

9.如权利要求8所述的半导体结构的形成方法，其特征在于，形成所述第二接触孔的步骤包括：在所述第一接触孔中形成保护层；在所述保护层、第二区域介质层和部分第一区域介质层上形成图形化的第二图形层；以所述第二图形层为掩膜对介质层进行刻蚀，形成所述第二接触孔；形成第二接触孔之后，去除所述保护层。

10.如权利要求9所述的半导体结构的形成方法，其特征在于，所述保护层的材料为有机介质材料。

11.如权利要求10所述的半导体结构的形成方法，其特征在于，形成所述保护层的工艺包括旋涂工艺；去除所述保护层的工艺包括湿法刻蚀工艺或干法刻蚀工艺。

12.如权利要求9所述的半导体结构的形成方法，其特征在于，形成所述保护层之前，还包括：在所述第一金属化物表面形成停止层；

去除所述保护层之后，形成第二金属化物之前，还包括：去除所述第一金属化物表面的停止层。

13.如权利要求12所述的半导体结构的形成方法，其特征在于，所述停止层的材料为氮化硅或氮氧化硅。

14.如权利要求12所述的半导体结构的形成方法，其特征在于，形成所述停止层的工艺包括化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺；去除所述停止层的工艺包括湿法刻蚀工艺或干法刻蚀工艺。

15.如权利要求12所述的半导体结构的形成方法，其特征在于，所述停止层的厚度为15埃～80埃。

16.如权利要求9所述的半导体结构的形成方法，其特征在于，形成所述第一金属化物的步骤包括：在所述介质层上和所述第一源漏掺杂层表面形成第一金属层；形成第一金属层之后，进行第一退火处理，使第一金属层与所述第一源漏掺杂层反应形成第一金属化物；

形成第二金属化物的步骤包括：在所述介质层和保护层上、以及所述第二源漏掺杂层表面形成第二金属层；形成所述第二金属层之后，进行第二退火处理，使第二金属层与所述第二源漏掺杂层反应形成第二金属化物。

17.如权利要求16所述的半导体结构的形成方法，其特征在于，所述第一掺杂离子为N型离子；所述第二掺杂离子为P型离子；所述第一金属层的材料为Ti；所述第二金属层的材料为Pt、NiPt或Ni；

或者，所述第一掺杂离子为P型离子；所述第二掺杂离子为N型离子；所述第一金属层的材料为Pt、NiPt或Ni；所述第二金属层的材料为Ti。

18.如权利要求17所述的半导体结构的形成方法，其特征在于，形成所述第一金属层的工艺包括：有机金属化学气相沉积工艺、物理气相沉积工艺或电镀工艺；

形成所述第二金属层的工艺包括：有机金属化学气相沉积工艺、物理气相沉积工艺或电镀工艺。

19.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述第一源漏掺杂层之前，还包括：在所述第一区域衬底上形成第一栅极结构；形成所述第二源漏掺杂层之前，还包括：在所述第二区域衬底上形成第二栅极结构；

所述第一源漏掺杂层位于所述第一栅极结构两侧的衬底中；所述第二源漏掺杂层位于所述第二栅极结构两侧的衬底中。

20.一种由权利要求1至19任意一项所述的半导体结构的形成方法形成的半导体结构。