CN105845556A - 形成半导体结构的方法 - Google Patents

形成半导体结构的方法 Download PDF

Info

Publication number
CN105845556A
CN105845556A CN201510372165.6A CN201510372165A CN105845556A CN 105845556 A CN105845556 A CN 105845556A CN 201510372165 A CN201510372165 A CN 201510372165A CN 105845556 A CN105845556 A CN 105845556A
Authority
CN
China
Prior art keywords
source
layer
drain structures
metal layer
drain
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201510372165.6A
Other languages
English (en)
Other versions
CN105845556B (zh
Inventor
巫凯雄
鬼木悠丞
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN105845556A publication Critical patent/CN105845556A/zh
Application granted granted Critical
Publication of CN105845556B publication Critical patent/CN105845556B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
    • H01L29/66507—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide providing different silicide thicknesses on the gate and on source or drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32134—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by liquid etching only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823443—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes silicided or salicided gate conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/452—Ohmic electrodes on AIII-BV compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66515—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned selective metal deposition simultaneously on the gate and on source or drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Materials Engineering (AREA)
  • Nanotechnology (AREA)
  • Thin Film Transistor (AREA)
  • Plasma & Fusion (AREA)

Abstract

提供了一种半导体结构及其形成方法。用于制造半导体结构的方法包括：在衬底上方形成源极/漏极结构和在源极/漏极结构上形成金属层。用于制造半导体结构的方法还包括：使金属层的部分与源极/漏极结构反应以在源极/漏极结构上形成金属化层。用于制造半导体结构的方法还包括通过蚀刻工艺去除位于金属化层上的金属层的未反应部分。此外，蚀刻工艺包括使用包含HF和碳酸丙烯酯的蚀刻剂，并且在蚀刻剂中HF与碳酸丙烯酯的体积比在从约1：10至约1:10000的范围内。本发明涉及形成半导体结构的方法。

Description

形成半导体结构的方法
相关申请的交叉引用
本申请涉及于2014年10月28日提交的以及标题为“SEMICONDUCTOR STRUCTURE WITH CONTACT OVERSOURCE/DRAIN STRUCTURE AND METHOD FOR FORMING THESAME”的共同代决的共同转让的美国专利申请第14/525888号，其全部内容结合于此作为参考。
技术领域
本发明涉及形成半导体结构的方法。
背景技术
半导体器件用于各种电子应用中，诸如个人电脑、手机、数码相机和其他电子设备。通常通过在半导体衬底上方依次沉积材料的绝缘或介电层、导电层和半导体层并且使用光刻图案化各个材料层以在各个材料层上形成电路组件和元件来制造半导体器件。
用于增强计算机的性能的重要驱动因素之一是电路的更高集成水平。这是通过微型化或缩小给定芯片上的器件尺寸来完成的。公差在能够缩小芯片上尺寸中扮演重要的角色。
然而，虽然现有的半导体制造工艺通常已经能够满足它们的预期目的，但是随着器件继续按比例缩小，它们并非在所有方面都完全满意。
发明内容
为了解决现有技术中存在的问题，根据本发明的一个方面，提供了一种用于制造半导体结构的方法，包括：在衬底上方形成源极/漏极结构；在所述源极/漏极结构上形成金属层；使所述金属层的部分与所述源极/漏极结构反应以在所述源极/漏极结构上形成金属化层；以及通过蚀刻工艺去除所述金属化层上的所述金属层的未反应部分；其中，所述蚀刻工艺包括使用包含HF和碳酸丙烯酯的蚀刻剂，并且在所述蚀刻剂中，HF与碳酸丙烯酯的体积比在从约1：10至约1:10000的范围内。
在上述用于制造半导体结构的方法中，在从约20℃至约150℃的范围内的温度下实施所述蚀刻工艺。
在上述用于制造半导体结构的方法中，由Ni、Co、Mo、Ti、Al、Sn、Pd、Pt、Au、Ag或Cu制造所述金属层。
在上述用于制造半导体结构的方法中，由SiGe、Ge、GaAs、InAs、InGaAs、InAlAs、InP、InAlP、InN、GaN、InGaN、InGaP、GaSb、InSb或InAsSbP制造所述源极/漏极结构。
在上述用于制造半导体结构的方法中，在所述蚀刻工艺期间，所述金属层的未反应部分的蚀刻速率比所述金属化层的蚀刻速率大20倍。
在上述用于制造半导体结构的方法中，在不大于400℃的温度下，使所述金属层的所述部分与所述源极/漏极结构反应。
在上述用于制造半导体结构的方法中，所述源极/漏极结构是在位于所述衬底上方的鳍结构中形成的突起的源极/漏极结构。
在上述用于制造半导体结构的方法中，所述源极/漏极结构是在所述衬底上方的纳米线结构中形成的突起的源极/漏极结构。
根据本发明的另一方面，还提供了一种用于制造半导体结构的方法，包括：在衬底上方形成源极/漏极结构；在所述源极/漏极结构上方形成金属层；实施退火工艺从而使得所述金属层的部分与所述源极/漏极结构反应以在所述源极/漏极结构上形成金属化层；通过蚀刻工艺去除位于所述金属化层上的所述金属层的未反应部分；以及在所述金属化层上方形成接触件，其中，所述蚀刻工艺包括使用包含HF和碳酸丙烯酯的蚀刻剂，并且在所述蚀刻剂中，HF与碳酸丙烯酯的体积比在从约1：50至约1:200的范围内。
在上述用于制造半导体结构的方法中，在不大于400℃的温度下实施所述退火工艺。
在上述用于制造半导体结构的方法中，在从约50℃至约100℃的范围内的温度下实施所述蚀刻工艺。
在上述用于制造半导体结构的方法中，由Ni、Co、Mo、Ti、Al、Sn、Pd、Pt、Au、Ag或Cu制造所述金属层。
在上述用于制造半导体结构的方法中，由GaAs、InAs、InGaAs、InAlAs、InP、InAlP、InN、GaN、InGaN、InGaP、GaSb、InSb或InAsSbP制造所述源极/漏极结构。
在上述用于制造半导体结构的方法中，在所述蚀刻工艺期间，所述金属层的未反应部分的蚀刻速率比所述金属化层的蚀刻速率大20倍。
根据本发明的又一方面，还提供了一种用于制造半导体结构的方法，包括：在衬底上方形成第一源极/漏极结构，其中，由IIIA-VA族合金制造所述第一源极/漏极结构；在所述衬底上方形成第二源极/漏极结构，其中，由IVA族元素或IVA族合金制造所述第二源极/漏极结构；在所述第一源极/漏极结构上方形成第一金属层并在所述第二源极/漏极结构上方形成第二金属层；实施退火工艺，从而使所述第一金属层的部分与所述第一源极/漏极结构反应以在所述第一源极/漏极结构上形成第一金属化层，并且使所述第二金属层的部分与所述第二源极/漏极结构反应以在所述第二源极/漏极结构上形成第二金属化层；以及实施蚀刻工艺以去除位于所述第一金属化层上的所述第一金属层的未反应部分和位于所述第二金属化层上的所述第二金属层的未反应部分；其中，所述蚀刻工艺包括使用包含HF和碳酸丙烯酯的蚀刻剂，并且在所述蚀刻剂中，HF与碳酸丙烯酯的体积比在从约1：50至约1:200的范围内。
在上述用于制造半导体结构的方法中，在从约50℃至约100℃的范围内的温度下实施所述蚀刻工艺。
在上述用于制造半导体结构的方法中，由Ni制造所述第一金属层和所述第二金属层。
在上述用于制造半导体结构的方法中，由GaAs、InAs、InGaAs、InAlAs、InP、InAlP、InN、GaN、InGaN、InGaP、GaSb、InSb或InAsSbP制造所述第一源极/漏极结构。
在上述用于制造半导体结构的方法中，由Ge或SiGe制造所述第二源极/漏极结构。
在上述用于制造半导体结构的方法中，在所述蚀刻工艺期间，所述金属层的未反应部分的蚀刻速率比所述金属化层的蚀刻速率大20倍。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A至图1K是根据一些实施例的形成半导体结构的各个阶段的截面图。
图2是根据一些实施例的通过以上描述的图1A至图1K中示出的工艺形成的半导体结构的立体图。
图3A至图3E是根据一些实施例的形成半导体结构的各个阶段的截面图。
图4是根据一些实施例的半导体结构的截面图。
图5是根据一些实施例的纳米线场效应晶体管结构的截面图。
图6根据一些实施例示出了蚀刻速率和Ni-NiInAs蚀刻选择性。
图7根据一些实施例示出了当使用H2SO4/PC或H2SO4/DMSO作为其电解液的电流密度。
图8根据一些实施例示出了蚀刻速率和Ni-NiInAs蚀刻选择性。
图9根据一些实施例示出了不同材料层在不同体积比的HF/PC中的蚀刻速率。
图10根据一些实施例示出了处于不同蚀刻温度下的HF/PC(1:100)中的Ni层、SiO2层或SiN层的蚀刻速率。
具体实施方式
应当理解，以下公开内容提供了许多用于实现本发明的不同特征的许多不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在第二部件上方或者之上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个实例中重复参考标号和/或字符。这种重复是为了简化和清楚的目的，并且其本身并不表示所论述的实施例和/或结构之间的关系。
另外，为便于描述，本文中可以使用诸如“在…之下”、“在…下方”、“下”、“在…之上”、“上”等的空间相对位置术语，以描述如图中所示的一个元件或部件与另一个(另一些)元件或部件的关系。除了图中所示的方位外，空间相对位置术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且因此可以对本文中使用的空间相对位置描述符可以同样地作出相应的解释。
根据本发明的一些实施例提供了用于形成半导体结构的方法的实施例。该半导体结构包括源极/漏极结构，以及在源极漏极结构上方形成的金属化层。金属化层可以通过以下方法形成：在源极/漏极结构上方形成金属层，退火金属层以与源极/漏极结构反应以形成金属化层，以及去除金属化层上方的未反应的金属层。此外，蚀刻剂可用于去除未反应的金属层。
图1A至图1K是根据一些实施例的形成半导体结构100的各个阶段的截面图。如图1A所示，根据一些实施例，提供衬底102。衬底102可以是诸如硅晶圆的半导体晶圆。可选地或额外地，衬底102可以包括元素半导体材料、化合物半导体材料和/或合金半导体材料。元素半导体材料的实例可以是但不限于晶体硅、多晶硅、非晶硅、锗和/或金刚石。化合物半导体的材料的实例可以是但不限于碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟。合金半导体材料的实例可以是但不限于SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP。
此外，衬底102可以包括诸如掺杂区、层间电介质(ILD)层、导电部件和/或隔离结构的结构。此外，衬底102还可以包括将被图案化的单个或多个材料层。例如，该材料层可以包括硅层、介电层和/或掺杂的多晶硅层。
如图1A所示，根据一些实施例中，在衬底102上方形成介电层104和掩模层106，以及在掩模层106上方形成光敏层108。介电层104可以用作衬底102和掩模层106之间的粘合层。此外，介电层104也可以用作用于蚀刻掩模层106的蚀刻停止层。在一些实施例中，介电层104是由氧化硅制造的。可以通过使用热氧化工艺形成介电层104，但是在一些其他实施例中，可以使用其他沉积工艺。
掩模层106可在随后的光刻工艺用作硬掩模。在一些实施例中，掩模层106由氮化硅制造。可以使用低压化学汽相淀积(LPCVD)或等离子体增强化学汽相沉积(PECVD)来形成掩模层106，但是在一些其他实施例中，也可以使用其他沉积工艺。
接下来，如图1B所示，根据一些实施例，通过穿过光敏层108依次蚀刻掩模层106、介电层104和衬底102来形成第一鳍结构110a和第二鳍结构110b。之后，去除光敏层108。
如图1C所示，根据一些实施例，在形成第一鳍结构110a和第二鳍结构110b之后，在衬底102上方形成绝缘层112以覆盖第一鳍结构110a和第二鳍结构110b。在一些实施例中，绝缘层112由氧化硅、氮化硅、氮氧化硅、氟掺杂的硅酸盐玻璃(FSG)或其他低k介电材料制造。可以通过使用高密度等离子体(HDP)CVD工艺形成绝缘层112，但是在其他实施例中可以使用其他沉积工艺。
如图1D所示，根据一些实施例，在形成绝缘层112之后，去除绝缘层112的顶部、掩模层106和介电层104以暴露第一鳍结构110a和第二鳍结构110b的顶面。在一些实施例中，实施化学机械抛光(CMP)工艺。
接下来，如图1E所示，根据一些实施例，使绝缘层112凹进以在第一鳍结构110a和第二鳍结构110b周围形成浅沟槽隔离结构114。可以通过湿蚀刻工艺或干蚀刻工艺使绝缘层112凹进。
之后，根据一些实施例，可以在第一鳍结构110a和第二鳍结构110b上方形成栅极结构(未在图1F中示出)。栅极结构可以形成为横跨第一鳍结构110a和第二鳍结构110b并且在浅沟槽隔离结构114上方延伸。在一些实施例中，该栅极结构由多晶硅制造。在一些实施例中，该栅极结构是之后将被金属栅极结构代替的伪栅极结构。
如图1F所示，根据一些实施例，在形成栅极结构之后，蚀刻第一鳍结构110a的一部分以形成第一凹槽122a以及蚀刻第二鳍结构110b的一部分以形成第二凹槽122b。在一些实施例中，两个第一凹槽122a形成在邻近栅极结构的第一鳍结构110a的相对两侧上，并且两个第二凹槽122b形成在邻近栅极结构的第二鳍结构110b的相对两侧上。在一些实施例中，根据一些实施例，第一凹槽122a和第二凹槽122b的顶面低于浅沟槽隔离结构114的顶面。
如图1G所示，根据一些实施例，在形成第一凹槽122a和第二凹槽122b之后，在衬底102的第一鳍结构110a上方的第一凹槽122a中形成第一源极/漏极结构124a，以及在衬底102的第二鳍结构110b上方的第二凹槽122b中形成第二源极/漏极结构124b。在一些实施例中，第一源极/漏极结构124a和第二源极/漏极结构124b是位于衬底102上方的具有金刚石形结构的突起的源极/漏极结构。
可以通过外延(epi)工艺，通过在第一凹槽122a和第二凹槽122b中生长应变材料来形成第一源极/漏极结构124a和第二源极/漏极结构124b。在一些实施例中，第一源极/漏极结构124a由GaAs、InAs、InGaAs、InAlAs、InP、InAlP、InN、GaN、InGaN、InGaP、GaSb、InSb或InAsSbP制造。在一些实施例中，第二源极/漏极结构124b由GaAs、InAs、InGaAs、InAlAs、InP、InAlP、InN、GaN、InGaN、InGaP、GaSb、InSb或InAsSbP制造。
在一些实施例中，第一源极/漏极结构124a和第二源极/漏极结构124b由不同的材料制造。在一些实施例中，第一源极/漏极结构124a是由IIIA-VA族合金制造的，并且第二源极/漏极结构124b是由IVA族元素或IVA族合金制造的。在一些实施例中，第一源极/漏极结构是由GaAs、InAs、InGaAs、InAlAs、InP、InAlP、InN、GaN、InGaN、InGaP、GaSb、InSb或InAsSbP制造的，并且第二源极/漏极结构124b是由Ge或SiGe制造的。
如图1H所示，根据一些实施例，在形成第一源极/漏极结构124a和第二源极/漏极结构124b之后，分别在第一源极/漏极结构124a和第二源极/漏极结构124b上方形成第一金属层126a和第二金属层126b。在一些实施例中，通过在衬底102上方形成金属层以覆盖第一源极/漏极结构124a和第二源极/漏极结构124b的顶面来形成第一金属层126a和第二金属层126b。此外，如图1H所示，根据一些实施例，也可以在浅沟槽隔离结构114的顶面上方形成金属层的部分126c。在一些实施例中，第一金属层126a和第二金属层126b由相同的材料制造。在一些实施例中，第一金属层126a和第二金属层126b由Ni、Co、Mo、Ti、Al、Sn、Pd、Pt、Au、Ag或Cu制造。
如图1I所示，根据一些实施例，在形成第一金属层126a和第二金属层126b之后，实施退火工艺以形成第一金属化层128a和第二金属化层128b。更具体地，在退火工艺期间，与第一源极/漏极结构124a直接接触的第一金属层126a的底部与第一源极/漏极结构124a的顶面反应以形成第一金属化层128a。相应地，在第一源极/漏极结构124a上形成第一金属化层128a。例如，如果第一源极/漏极结构124a由诸如InAs的III-VA族合金制造，并且第一金属层126a由Ni制造，则产生的第一金属化层128a将由NiInAs制造。
同样，在退火工艺期间，与第二源极/漏极结构124b直接接触的第二金属层126b的底部与第二源极/漏极结构124b的顶面反应以形成第二金属化层128b。因此，在第二源极/漏极结构124b上形成第二金属化层128b。例如，如果第二源极/漏极结构124b由诸如Ge的IVA族元素或IVA族合金制造，并且第二金属层126b由Ni制造，则产生的第二金属化层128b将由NiGe制造。
用于形成第一金属化层128a和第二金属化层128b的示例性材料包括但不限于NiGe、NiSiGe、NiInGaAs、CoInAs、TiInGaAs、TiGe、Ni2Ge、NiGe2、TiGe2、Ti2Ge、NiInAs、TiInAs、Ni2InAs、Ti2InAs、Co2InAs、NiGaAs、Ni2GaAs、TiGaAs、CoGaAs等。
在一些实施例中，在不大于400℃的温度下实施退火工艺。如果退火工艺在太高的温度下实施，则产生的诸如由NiInAs制造的金属化层可能是热不稳定和分凝的，从而导致源极/漏极结构和金属化层之间的粗糙的界面。在一些实施例中，退火工艺是快速热退火(RTA)工艺。
如图1J所示，根据一些实施例，在形成第一金属化层128a和第二金属化层128b之后，实施蚀刻工艺129以去除金属层的未反应部分。此外，在蚀刻工艺129期间，也去除部分126c。蚀刻工艺129包括使用蚀刻剂。
在一些实施例中，在蚀刻工艺129中使用的蚀刻剂包括HF和碳酸丙烯酯(PC)。在一些实施例中，在蚀刻剂中HF与碳酸丙烯酯的体积比在从约1:10至约1:10000的范围内。在蚀刻剂中使用的HF可以是HF溶液。在一些实施例中，HF溶液的浓度为49％(在水中)。因此，如果蚀刻剂不含足够量的碳酸丙烯酯，则蚀刻剂的很大比例将是水，从而导致降低蚀刻选择性。
在一些实施例中，在蚀刻工艺129期间，第一金属层126a的未反应部分的蚀刻速率比第一金属化层128a的蚀刻速率至少大20倍。也就是说，在蚀刻工艺129中，第一金属层126a的未反应部分的蚀刻速率与第一金属化层128a的蚀刻速率的比率大于20。由于蚀刻剂针对第一金属层126a的未反应部分和第一金属化层128a具有良好的选择性，因此通过使用该蚀刻剂，可以去除第一金属层126a的未反应部分但是将不去除第一金属化层128a。
此外，根据一些实施例，在蚀刻工艺129期间，第二金属层126b的未反应部分的蚀刻速率比第二金属化层128b的蚀刻速率至少大20倍。也就是说，蚀刻剂针对第二金属层126b的未反应部分和第二金属化层128b也具有良好的选择性。因此通过使用该蚀刻剂，可以去除第二金属层126b的未反应部分，但是将不去除第二金属化层128b。在一些实施例中，在从约20℃至约150℃的温度范围内实施该蚀刻工艺。
此外，相对于介电材料(例如，SiO2或SiN)，蚀刻剂对金属层(例如，第一金属层126a和第二金属层126b)的蚀刻选择性较高。在一些实施例中，Ni的蚀刻速率与SiO2或SiN的蚀刻速率的比率大于20。因此，即使当存在诸如间隔件、层间介电层或浅沟槽隔离结构的其他介电结构时，也可以实施蚀刻工艺129。
在一些实施例中，第一源极/漏极结构124a和第二源极/漏极结构由不同的材料制造。例如，第一源极/漏极结构124a可以由InAs制造，并且第二源极/漏极结构可以由Ge制造。此外，金属层可以由Ni制造。因此，第一金属化层128a可以由NiInAs制造并且第二金属化层128b可以由NiGe制造。对第一金属层126a和第二金属层126b实施蚀刻工艺129以去除第一金属层126a和第二金属层126b的未反应部分。在一些实施例中，在蚀刻剂中HF与碳酸丙烯酯的体积比在从约1:50至约1:200的范围内。在一些实施例中，在从约50℃至约100℃的温度范围内实施该蚀刻工艺。如上所述，虽然第一金属化层128a和第二金属化层128b由不同的材料制造，但是在蚀刻工艺129中使用的蚀刻剂对第一金属层126a和第一金属化层128a可以具有较大的蚀刻选择性，并且针对第二金属层126b和第二金属化层128b也具有较大的蚀刻选择性。
如图1K所示，根据一些实施例，在形成第一金属化层128a和第二金属化层128b之后，在衬底102上方形成层间介电(ILD)层132。此外，第一源极/漏极结构124a、第二源极漏极结构124b和浅沟槽隔离结构114全部由层间介电层132覆盖。
层间介电层132可以包括由多种介电材料制造的多层，多种介电材料诸如氧化硅、氮化硅、氮氧化硅、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、低k介电材料和/或其他适用的介电材料。低k介电材料的实例包括但不限于氟化硅酸盐玻璃(FSG)、碳掺杂的氧化硅、氟化非晶碳、聚对二甲苯、双苯并环丁烯(BCB)或聚酰亚胺。可以通过化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、旋涂或其他适用的工艺形成层间介电层132。
如图1K所示，根据一些实施例，在形成层间介电层132之后，形成穿过层间介电层132的第一接触件134a和第二接触件134b。可以通过在位于第一源极/漏极结构124a和第二源极/漏极结构124b上方的层间介电层132中形成接触沟槽以及通过导电材料填充接触沟槽来形成第一接触件134a和第二接触件134b。
在一些实施例中，用于制造第一接触件134a和第二接触件134b的导电材料包括铝(Al)、铜(Cu)、钨(W)、钛(Ti)、钽(Ta)、氮化钛(TiN)、氮化钽(TaN)、硅化镍(NiSi)、硅化钴(CoSi)、碳化钽(TaC)、氮化硅钽(TaSiN)、碳氮化钽(TaCN)、钛铝(TiAl)、氮化钛铝(TiAlN)、其他适用的导电材料或它们的组合。在一些实施例中，第一接触件134a和第二接触件134b包括氮化钛层和形成在氮化钛层上方的钨。
此外，第一接触件134a和第二接触件134b还可以包括衬垫和/或阻挡层。例如，可以在接触沟槽的底部和侧壁上形成衬垫(未示出)。衬垫可以由氮化硅制造，但是可以可选地使用任何其他适用的电介质。可以使用等离子体增强化学汽相沉积(PECVD)工艺形成衬垫，但是可以可选地使用诸如物理汽相沉积或热工艺的其他适用的工艺。阻挡层(未示出)可以形成在衬垫(如果存在)上方并且可以覆盖开口的侧壁和底部。可以使用诸如化学汽相沉积(CVD)、物理汽相沉积(PVD)、等离子体增强CVD(PECVD)、等离子体增强的物理汽相沉积(PEPVD)、原子层沉积(ALD)或任何其他适用的沉积工艺的工艺来形成阻挡层。阻挡层可以由氮化钽制造，但是也可以使用诸如钽、钛、氮化钛等的其他材料。
图2是根据一些实施例的通过以上描述的图1A至图1K中示出的工艺形成的半导体结构100的立体图。半导体结构100包括在衬底102上方形成的第一鳍结构110a和第二鳍结构110b以及金属栅极结构240形成为横跨第一鳍结构110a和第二鳍结构110b。如前所述，在形成第一源极/漏极结构124a和第二源极/漏极结构124b之前，可以形成诸如伪栅极结构的栅极结构，并且在形成层间介电层132之后，可以用金属栅极结构240代替栅极结构。此外，根据一些实施例，在金属栅极结构240的侧壁上形成间隔件241。
在一些实施例中，间隔件241由氮化硅、氧化硅、氮氧化硅、碳化硅或其他适用的介电材料制造。间隔件241可以包括单层或多层。
在一些实施例中，金属栅极结构240包括栅极介电层242、功函金属层244和金属栅电极层246。在一些实施例中，栅极介电层242由高K介电材料制造。高K介电材料的实例可以包括但不限于氧化铪(HfO2)、氧化铪硅(HfSiO)、氮氧化铪硅(HfSiON)、氧化铪钽(HfTaO)、氧化铪钛(HfTiO)、氧化铪锆(HfZrO)、金属氧化物、金属氮化物、金属硅酸盐、过渡金属氧化物、过渡金属氮化物、过渡金属硅酸盐、金属的氮氧化物、金属铝酸盐、硅酸锆、铝酸锆、氧化硅、氮化硅、氮氧化硅、氧化锆、氧化钛、氧化铝或二氧化铪-氧化铝(HfO2-Al2O3)合金。
根据一些实施例，在栅极介电层242上方形成功函金属层244。功函金属层244可定制为具有适当的功函数。例如，如果期望用于PMOS器件的p型功函金属(P型金属)，则可以使用TiN、WN或W。另一方面，如果期望用于NMOS器件的N型功函金属(N型金属)，则可以使用TiAl、TiAlN或TaCN。
根据一些实施例，在功函金属层244上方形成金属栅电极层246。在一些实施例中，金属栅电极层246由诸如铝、铜、钨、钛、钽、氮化钛、氮化钽、硅化镍、硅化钴、TaC、TaSiN、TaCN、TiAl、TiAlN或其他适用的材料的导电材料制造。可以通过任何适用的工艺形成任何合适厚度的栅极介电层242、功函金属层244和金属栅电极层246。
应该指出的是，可以在栅极介电层242、功函金属层244和金属栅电极层246之上和/或之下形成额外的层，诸如衬垫层、界面层、晶种层、粘合层、阻挡层等。此外，栅极介电层242、功函金属层244和金属栅电极层246可以由一种或多种材料制造和/或可以包括一个或多个层。
此外，应该指出的是，第一鳍结构110a和第二鳍结构110b可以形成为彼此邻近或可以具有在它们之间形成的额外的结构，并且不旨在限制本发明的范围。
图3A至图3E是根据一些实施例的形成半导体结构100’的各个阶段的截面图。用于形成半导体结构100’的一些方法和材料与用于形成图1A至图1K示出的半导体结构100的那些方法和材料类似或相同，并且本文中不再重复。
更具体地，在图1A至图1G中示出的以及先前描述的方法和材料也可以用于形成半导体结构100’。然而，如图3A所示，根据一些实施例，在形成第一源极/漏极结构124a和第二源极/漏极结构124b(如图1G所示)之后，但是在形成第一金属层126a和第二金属层126b之前，形成层间介电层132以覆盖衬底102上方的第一源极/漏极结构124a和第二源极/漏极结构124b。
如图3A所示，根据一些实施例，在形成层间介电层132之后，分别在第一源极/漏极结构124a和第二源极/漏极结构124b上方的层间介电层132中形成第一接触沟槽326a和第二接触沟槽326b。可以通过蚀刻工艺形成第一接触沟槽326a和第二接触沟槽326b。
如图3A所示，通过第一接触沟槽326a暴露第一源极/漏极结构124a，和通过第二接触沟槽326b暴露第二源极/漏极结构124b。接下来，如图3B所示，根据一些实施例，在第一源极/漏极结构124a上方形成第一金属层126a以及在第二源极/漏极结构124b上方形成第二金属层126b。在一些实施例中，通过相同的沉积工艺形成第一金属层126a和第二金属层126b。
在形成第一金属层126a和第二金属层126b之后，实施类似于在图1H至图1K中示出并且先前描述的工艺。更具体地，如图3C所示，根据一些实施例，实施退火工艺以形成第一金属化层128a和第二金属化层128b。
如图3D所示，根据一些实施例，在形成第一金属化层128a和第二金属化层128b之后，实施蚀刻工艺129以去除第一金属层126a和第二金属层126b的未反应部分。如前所述，在蚀刻工艺129中使用的蚀刻剂包括HF和碳酸丙烯酯，并且蚀刻剂相对于第一金属化层128a和第二金属化层128b，对第一金属层126a和第二金属层126b的未反应部分拥有大的蚀刻选择性。因此，可以完全地去除第一金属层126a和第二金属层126b的未反应部分。
此外，由于蚀刻剂相对于诸如SiO2和SiN的介电材料，对第一金属层126a和第二金属层126b的未反应部分也拥有大的蚀刻选择性，因此，可以减小对层间介电层132和浅沟槽隔离结构114的损坏。
接下来，如图3E所示，根据一些实施例，在第一接触沟槽326a中形成第一接触件134a以及在第二接触沟槽326b中形成第二接触件134b。
虽然接触件和金属化层形成在前面描述的半导体结构100和100’的第一源极/漏极结构124a和第二源极/漏极结构124b上，但是接触件和金属化层仅仅是用于更好地理解本发明的概念的实例。图4是根据一些实施例的半导体结构100”的截面图。半导体结构100”可以与图1A至图3E中示出的半导体结构100和100’类似或相同，除了仅在第一源极/漏极结构124a上形成第一接触件134a外。如图4所示，第一接触件134a形成为与第一源极/漏极结构124a接触，但是在第二源极/漏极结构124b上不形成接触件或金属化层。
应该指出的是，虽然在图1A至图4中示出的半导体结构是鳍式场效应晶体管(FinFET)，但是不旨在限制本发明的概念。例如，诸如蚀刻工艺129的以上描述的方法和材料也可以用于形成平面金属氧化物半导体场效应晶体管(平面MOSFET)或纳米线场效应晶体管。
图5是根据一些实施例的纳米线场效应晶体管500的截面图。纳米线场效应晶体管500包括纳米线结构510，并且纳米线结构510包括源极结构524’和漏极结构524”。在一些实施例中，漏极结构524”具有与前文描述的第一源极/漏极结构124a和第二源极/漏极结构124b类似的金刚石形结构。在一些实施例中，源极结构524’和漏极结构524”是纳米线结构510中的突起的源极/漏极结构。
根据一些实施例，在漏极结构524”上方形成金属化层528。金属化层528可以与前文描述的第一金属化层128a和第二金属化层128b相同或类似。例如，也可以通过在漏极结构524”上方形成金属层，对金属层进行退火，通过使用蚀刻剂去除金属层的未反应部分来形成金属化层528。用于去除金属层的未反应部分的蚀刻剂可以与在前文描述的蚀刻工艺129中使用的蚀刻剂相同。
如图5所示，根据一些实施例，在形成金属化层528之后，在位于漏极结构524”上方的金属化层528上方形成接触件538。接触件538可以与前文描述的第一接触件138a和第二接触件138b相同或类似。在一些实施例中，接触件538是漏极焊盘。
如图5所示，纳米线场效应晶体管结构500还包括邻近源极结构524’形成的诸如硅化物的源极间隔件540和源极金属化层542。此外，纳米线结构510的设置在源极结构524’和漏极结构524”之间的沟道区被中间层544、高k介电层546和金属栅极结构548围绕。漏极间隔件550形成为邻近漏极结构524”，并且栅极间隔件552形成为邻近金属栅极结构548。
应该指出的是，为了清楚以便更好地示出本发明的概念，已经简化了图1A至图5。可以将额外的部件添加至半导体结构100、100’、100”和纳米线场效应晶体管结构500，并且在其他实施例中，可以替代或消除上文描述的一些部件。
如前所述，在蚀刻工艺129中，使用包括HF和碳酸丙烯酯的蚀刻剂。与使用基于水的酸(例如，HCl、H2SO4和HNO3)相比，蚀刻剂对金属层(例如，第一金属层126a和第二金属层126b)和金属化层(例如，第一金属化层128a和第二金属化层128b)拥有相对高的蚀刻选择性。因此，可以完全地去除未反应的金属层。
应该指出的是，虽然高蚀刻选择性将未反应的金属层能够完全去除。也考虑金属化层的蚀刻速率。更具体地，金属化层的蚀刻速率应当足够小，从而可以避免金属化层的去除。例如，虽然浓盐酸(36％)对Ni和NiInAs拥有相对高的蚀刻选择性，但是由于NiInAs的蚀刻速率仍然太高，因此在去除未反应的Ni层的蚀刻工艺中不适合使用浓盐酸(36％)。然而，在蚀刻工艺129中使用的蚀刻剂对金属层和金属化层拥有较大的蚀刻选择性，并且金属化层的蚀刻速率低。因此，包括HF和碳酸丙烯酯的蚀刻剂可以用于去除未反应的金属层而不去除过多的金属化层。
此外，在蚀刻工艺129中使用的蚀刻剂的溶剂是碳酸丙烯酯，其是一种有机溶剂。碳酸丙烯酯的使用可以防止诸如SiN或SiO2的介电材料被蚀刻剂蚀刻。因此，相对于介电元件(诸如层间介电层132和浅沟槽隔离结构114)，蚀刻剂也可以对金属层的未反应部分拥有较大的蚀刻选择性。结果，即使当介电元件也存在于结构中时，也可以实施蚀刻工艺129。
然而，应该指出的是，并不是所有的有机溶剂可以达到同样的结果。例如，诸如二甲基亚砜(DMSO)的有机溶剂可以在金属层(诸如Ni层)上方形成保护层，并且因此，金属层在HF/DSMO中的蚀刻速率可以非常差。
此外，蚀刻剂适用于IIIA-VA族合金和IVA族元素(或合金)。因此，当半导体结构包括两组源极/漏极结构(例如，第一源极/漏极结构124a和第二源极/漏极结构124b)时，两个金属层的未反应部分均可以在同一蚀刻工艺129中去除。结果，不需要复杂的掩蔽和蚀刻工艺，并且降低了形成结构的成本。
相应地，可以在位于源极/漏极结构(例如，第一源极/漏极结构124a和第二源极/漏极结构124b)上方的金属化层(例如，第一金属化层128a和第二金属化层128b)上方形成自对准接触件(例如，第一接触件134a和第二接触件134b)。此外，蚀刻剂是环境友好的并且具有更少的安全和浪费问题。此外，可以在原来的制造工艺中容易地实现蚀刻工艺129而不需要实施复杂的工艺或使用不寻常的化学品。因此，可以降低制造成本。
提供了一种用于形成半导体结构的实施例。该半导体结构包括源极/漏极结构、形成在源极/漏极结构上方的金属化层和形成在金属化层上方的接触件。通过在源极/漏极结构上方形成金属层，退火金属层以及去除未反应的金属层来形成金属化层。通过使用包括HF和碳酸丙烯酯的蚀刻剂的蚀刻工艺来去除未反应的金属层。蚀刻剂针对金属层和金属化层具有良好的选择性，并且因此通过实施蚀刻工艺可以完全地去除未反应的金属层。
在一些实施例中，提供了一种用于制造半导体结构的方法。用于制造半导体结构的方法包括：在衬底上方形成源极/漏极结构以及在源极/漏极结构上形成金属层。用于制造半导体结构的方法还包括：使金属层的一部分与源极/漏极结构反应以在源极/漏极结构上形成金属化层。用于制造半导体结构的方法还包括通过蚀刻工艺去除位于金属化层上的金属层的未反应部分。此外，蚀刻工艺包括使用包含HF和碳酸丙烯酯的蚀刻剂，并且在蚀刻剂中HF与碳酸丙烯酯的体积比在从约1：10至约1:10000的范围内。
在一些实施例中，提供了一种用于制造半导体结构的方法。用于制造半导体结构的方法包括在衬底上方形成源极/漏极结构以及在源极/漏极结构上方形成金属层。用于制造半导体结构的方法还包括：实施退火工艺以使金属层的一部分与源极/漏极结构反应以在源极/漏极结构上形成金属化层。用于制造半导体结构的方法还包括通过蚀刻工艺去除位于金属化层上的金属层的未反应部分以及在金属化层上方形成接触件。此外，蚀刻工艺包括使用包含HF和碳酸丙烯酯的蚀刻剂，并且在蚀刻剂中HF与碳酸丙烯酯的体积比在从约1：50至约1:200的范围内。
在一些实施例中，提供了一种用于制造半导体结构的方法。用于制造半导体结构的方法包括在衬底上方形成第一源极/漏极结构，并且第一源极/漏极结构由IIIA-VA族合金制造。用于制造半导体结构的方法还包括在衬底上方形成第二源极/漏极结构，并且第二源极/漏极结构由IVA族元素或IVA族合金制造。用于制造半导体结构的方法还包括在第一源极/漏极结构上方形成第一金属层和在第二源极/漏极结构上方形成第二金属层。用于制造半导体结构的方法还包括实施退火工艺，从而使第一金属层的一部分与第一源极/漏极结构反应以在第一源极/漏极结构上形成第一金属化层以及使第二金属层的一部分与第二源极/漏极结构反应以在第二源极/漏极结构上形成第二金属化层。用于制造半导体结构的方法还包括实施蚀刻工艺以去除位于第一金属化层上的第一金属层的未反应部分和位于第二金属化层上的第二金属层的未反应部分。此外，蚀刻工艺包括使用包含HF和碳酸丙烯酯的蚀刻剂，并且在蚀刻剂中HF与碳酸丙烯酯的体积比在从约1：50至约1:200的范围内。
对比实例1至实例5
提供由Si制造的毯式晶圆。通过外延生长工艺在毯式晶圆上方形成InAs层。在形成InAs层之后，在InAs层上沉积Ni层。对Ni层实施退火工艺以形成NiInAs层。在退火工艺之后，在70℃下实施蚀刻工艺以去除未反应的Ni层。在对比实例1至实例5中使用不同的蚀刻剂。在表1中示出了在蚀刻工艺中使用的蚀刻剂。
表1
实例1
提供由Si制造的毯式晶圆。通过外延生长工艺在毯式晶圆上方形成InAs层。在形成InAs层之后，在InAs层上沉积Ni层。对Ni层实施退火工艺以形成NiInAs层。在退火工艺之后，在70℃下实施蚀刻工艺以去除未反应的Ni层。在蚀刻工艺中使用的蚀刻剂包括HF(49％)和碳酸丙烯酯(PC)。HF与PC的体积比为1:100。
溶剂影响
图6示出了在对比实例1至对比实例3中的蚀刻速率和Ni-NiInAs蚀刻选择性。在蚀刻工艺之后，通过X射线荧光(XRF)测量Ni层和NiInAs层的厚度，并且相应地计算蚀刻速率。如图6所示，在蚀刻工艺中，由碳酸丙烯酯(PC)、碳酸乙烯酯(EC)或二甲基亚砜(DMSO)稀释H2SO4，并且Ni的蚀刻速率随着溶剂的供体数量的增加而减小。在对比实例1至3中，H2SO4/PC对Ni层和NiInAs层具有最好的蚀刻选择性。然而，蚀刻选择性仍然不够高。此外，H2SO4/DMSO针对Ni层和NiInAs层均具有较差的蚀刻速率。
通过电化学伏安法进一步检测该结果。更具体地，H2SO4/PC和H2SO4/DMSO用作电解液。工作电极(WE)是Ni(在Si上)。在对电极(CE)和参比电极(RE)之间施加电压。抽取电流。在室温下实施反应。
图7示出了当使用H2SO4/PC或H2SO4/DMSO作为其电解液时的电流密度。如图7所示，当使用H2SO4/DMSO时，阳极电流被抑制在DMSO中。结果表明，由于DMSO分子的较高的供体数量(30)，Ni表面被DMSO分子钝化。因此，Ni的蚀刻速率在H2SO4/DMSO中相对较低。
另一方面，当使用H2SO4/PC时，产生的电流密度相对高。即，在该工艺期间，阳极地蚀刻Ni。
pH影响
图8示出了在对比实例4和对比实例5以及实例1中的蚀刻速率和Ni-NiInAs蚀刻选择性。在蚀刻工艺之后，通过XRF测量Ni层和NiInAs层的厚度，并且相应地计算蚀刻速率。如图8所示，在蚀刻工艺中，使用PC稀释H2SO4、HF和BHF。
如图8所示，硫酸是强酸，并且Ni层的蚀刻速率很高。然而，NiInAs层在H2SO4中的蚀刻速率太高。另一方面，虽然NiInAs层在BHF中的蚀刻速率非常低，但是Ni层在BHF中的蚀刻速率也太低而无法去除Ni层。
因此，HF/PC对Ni层和NiInAs层具有最好的蚀刻选择性。此外，在HF/PC中的蚀刻选择性大于100，这足够高以去除在图1A至图5中示出并且前文描述的金属化层上方的未反应的金属层。
不同材料的蚀刻速率
提供由Si制造的毯式晶圆。在晶圆上沉积材料层。材料层是Ni层、SiO2层或SiN层。在70℃下实施蚀刻工艺以蚀刻材料层。蚀刻工艺包括使用表2中示出的体积比的HF/PC。
表2
酸 溶剂 HF:PC＝1:x
实例1 HF PC 1:100
实例2 HF PC 1:200
实例3 HF PC 1:500
图9示出了不同材料层在不同体积比的HF/PC中的蚀刻速率。在蚀刻工艺之后，通过椭偏仪测量材料层的厚度，并且相应地计算蚀刻速率。如图9所示，当HF与PC的比率为1:100或1:200时，蚀刻剂在Ni和SiO2(或SiN)之间具有相对高的蚀刻选择性。
如前所述，由于HF/PC对Ni和NiInAs具有较大的选择性，因此它在蚀刻工艺中可以用作蚀刻剂以去除金属化层上方的未反应的金属层。然而，在蚀刻工艺期间，诸如SiO2和SiN层的其他材料层也可以与蚀刻剂接触。因此，也要关注Ni、SiO2和SiN层之间的蚀刻选择性。如图9所示，已经发现HF/PC也可以应用于需要相对较高的Ni和SiO2(或SiN)蚀刻选择性的蚀刻工艺。
不同温度的蚀刻速率
提供由Si制造的毯式晶圆。在晶圆上沉积材料层。材料层是Ni层、SiO2层或SiN层。在25℃、50℃或75℃下实施蚀刻工艺以蚀刻材料层。蚀刻工艺包括使用HF/PC(1:100)。
图10示出了处于不同蚀刻温度下的HF/PC(1:100)中的Ni层、SiO2层或SiN层的蚀刻速率。如图10所示，相比于SiO2层或SiN层的蚀刻剂速率，Ni层的蚀刻剂速率对温度更敏感。因此，当温度升高时，Ni层的蚀刻剂速率增加，但是SiO2层或SiN层的蚀刻剂速率不增加。因此，当在超过50℃的温度下实施蚀刻工艺时，蚀刻剂对Ni和SiO2(或SiN)具有相对较高的蚀刻选择性。
方位和退火温度影响
提供InAs块状晶圆(100)和InAs块状晶圆(111)。在InAs块状晶圆(100)和InAs块状晶圆(111)上沉积Ni层。对Ni层实施快速热退火(RTA)工艺以形成NiInAs层。在200℃或300℃下实施退火工艺。在退火工艺之后，在70℃下实施蚀刻工艺以去除未反应的Ni层。在蚀刻工艺中使用的蚀刻剂包括HF/PC或HCl/H2O。HF与PC的体积比为1:100，并且HCl与H2O的体积比为1:10。在蚀刻工艺之后，通过XRF测量材料层的厚度，并且相应地计算蚀刻速率。在表3中示出了结果。
检测了具有不同方位的Ni和NiInAs的蚀刻速率，并且HCl/H2O用作蚀刻剂的对比实例。如表3所示，当HCl/H2O用作蚀刻剂时，NiInAs的蚀刻速率非常高，并且因此相对于NiInAs，Ni的蚀刻选择性非常差。另一方面，当HF/PC作为蚀刻剂时，虽然由于衬底的方位差异，Ni和NiInAs的蚀刻速率已经变化，但是NiInAs的蚀刻速率仍然相对低。因此相对于NiInAs，Ni的蚀刻选择性仍然高。因此，即使衬底的方位可能不同，但是在蚀刻工艺中可以使用HF/PC，HF/PC具有相对于NiInAs的Ni的良好的蚀刻选择性。
此外，如表3所示，NiInAs层的蚀刻速率不受退火温度的影响。通过透射电子显微镜(TEM)(未示出)进一步分析了所产生的结构。已经发现，当将HF/PC用作蚀刻剂时，当在低于300℃的温度下实施退火工艺时，在蚀刻工艺之后，NiInAs层展现出平滑的顶面。此外，在NiInAs层和InAs层之间示出陡峭界面。
表3
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实现与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种用于制造半导体结构的方法，包括：
在衬底上方形成源极/漏极结构；
在所述源极/漏极结构上形成金属层；
使所述金属层的部分与所述源极/漏极结构反应以在所述源极/漏极结构上形成金属化层；以及
通过蚀刻工艺去除所述金属化层上的所述金属层的未反应部分；
其中，所述蚀刻工艺包括使用包含HF和碳酸丙烯酯的蚀刻剂，并且在所述蚀刻剂中，HF与碳酸丙烯酯的体积比在从约1：10至约1:10000的范围内。
2.根据权利要求1所述的用于制造半导体结构的方法，其中，在从约20℃至约150℃的范围内的温度下实施所述蚀刻工艺。
3.根据权利要求1所述的用于制造半导体结构的方法，其中，由Ni、Co、Mo、Ti、Al、Sn、Pd、Pt、Au、Ag或Cu制造所述金属层。
4.根据权利要求1所述的用于制造半导体结构的方法，其中，由SiGe、Ge、GaAs、InAs、InGaAs、InAlAs、InP、InAlP、InN、GaN、InGaN、InGaP、GaSb、InSb或InAsSbP制造所述源极/漏极结构。
5.根据权利要求1所述的用于制造半导体结构的方法，其中，在所述蚀刻工艺期间，所述金属层的未反应部分的蚀刻速率比所述金属化层的蚀刻速率大20倍。
6.根据权利要求1所述的用于制造半导体结构的方法，其中，在不大于400℃的温度下，使所述金属层的所述部分与所述源极/漏极结构反应。
7.根据权利要求1所述的用于制造半导体结构的方法，其中，所述源极/漏极结构是在位于所述衬底上方的鳍结构中形成的突起的源极/漏极结构。
8.根据权利要求1所述的用于制造半导体结构的方法，其中，所述源极/漏极结构是在所述衬底上方的纳米线结构中形成的突起的源极/漏极结构。
9.一种用于制造半导体结构的方法，包括：
在衬底上方形成源极/漏极结构；
在所述源极/漏极结构上方形成金属层；
实施退火工艺从而使得所述金属层的部分与所述源极/漏极结构反应以在所述源极/漏极结构上形成金属化层；
通过蚀刻工艺去除位于所述金属化层上的所述金属层的未反应部分；以及
在所述金属化层上方形成接触件，
其中，所述蚀刻工艺包括使用包含HF和碳酸丙烯酯的蚀刻剂，并且在所述蚀刻剂中，HF与碳酸丙烯酯的体积比在从约1：50至约1:200的范围内。
10.一种用于制造半导体结构的方法，包括：
在衬底上方形成第一源极/漏极结构，其中，由IIIA-VA族合金制造所述第一源极/漏极结构；
在所述衬底上方形成第二源极/漏极结构，其中，由IVA族元素或IVA族合金制造所述第二源极/漏极结构；
在所述第一源极/漏极结构上方形成第一金属层并在所述第二源极/漏极结构上方形成第二金属层；
实施退火工艺，从而使所述第一金属层的部分与所述第一源极/漏极结构反应以在所述第一源极/漏极结构上形成第一金属化层，并且使所述第二金属层的部分与所述第二源极/漏极结构反应以在所述第二源极/漏极结构上形成第二金属化层；以及
实施蚀刻工艺以去除位于所述第一金属化层上的所述第一金属层的未反应部分和位于所述第二金属化层上的所述第二金属层的未反应部分；
其中，所述蚀刻工艺包括使用包含HF和碳酸丙烯酯的蚀刻剂，并且在所述蚀刻剂中，HF与碳酸丙烯酯的体积比在从约1：50至约1:200的范围内。
CN201510372165.6A 2015-01-29 2015-06-30 形成半导体结构的方法 Active CN105845556B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/608,805 2015-01-29
US14/608,805 US9324820B1 (en) 2014-10-28 2015-01-29 Method for forming semiconductor structure with metallic layer over source/drain structure

Publications (2)

Publication Number Publication Date
CN105845556A true CN105845556A (zh) 2016-08-10
CN105845556B CN105845556B (zh) 2018-11-06

Family

ID=55759411

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510372165.6A Active CN105845556B (zh) 2015-01-29 2015-06-30 形成半导体结构的方法

Country Status (4)

Country Link
US (1) US9324820B1 (zh)
KR (1) KR101785167B1 (zh)
CN (1) CN105845556B (zh)
TW (1) TWI575596B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110240906A (zh) * 2018-03-07 2019-09-17 中国科学院苏州纳米技术与纳米仿生研究所 Iii-v族半导体刻蚀液及其制备方法和应用

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014178426A1 (ja) * 2013-05-02 2014-11-06 富士フイルム株式会社 エッチング方法、これに用いるエッチング液およびエッチング液のキット、ならびに半導体基板製品の製造方法
US9773786B2 (en) * 2015-04-30 2017-09-26 Taiwan Semiconductor Manufacturing Company, Ltd. FETs and methods of forming FETs
EP3182459A1 (en) * 2015-12-15 2017-06-21 IMEC vzw Method of producing a pre-patterned structure for growing vertical nanostructures
JP6539578B2 (ja) * 2015-12-22 2019-07-03 株式会社Ｓｃｒｅｅｎホールディングス 熱処理装置および熱処理方法
US9716093B1 (en) * 2016-03-07 2017-07-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device
US10128237B2 (en) * 2016-06-24 2018-11-13 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of gate replacement in semiconductor devices
US9859403B1 (en) * 2016-07-22 2018-01-02 Globalfoundries Inc. Multiple step thin film deposition method for high conformality
US10347497B2 (en) 2016-09-23 2019-07-09 The Board Of Trustees Of The University Of Illinois Catalyst-assisted chemical etching with a vapor-phase etchant
US10748781B2 (en) 2016-09-23 2020-08-18 The Board Of Trustees Of The University Of Illinois Catalyst-assisted chemical etching with a vapor-phase etchant
US10008497B2 (en) 2016-11-29 2018-06-26 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
US10037912B2 (en) * 2016-12-14 2018-07-31 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacturing the same
DE102017124779A1 (de) 2016-12-30 2018-07-05 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleitervorrichtung und ihr Herstellungsverfahren
US10297690B2 (en) * 2016-12-30 2019-05-21 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming a contact structure for a FinFET semiconductor device
US10727131B2 (en) * 2017-06-16 2020-07-28 Taiwan Semiconductor Manufacturing Co., Ltd. Source and drain epitaxy re-shaping
US10818562B2 (en) * 2017-11-30 2020-10-27 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure and testing method thereof
WO2019118845A1 (en) * 2017-12-17 2019-06-20 Applied Materials, Inc. Silicide films through selective deposition

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6562726B1 (en) * 1999-06-29 2003-05-13 Micron Technology, Inc. Acid blend for removing etch residue
CN102169853B (zh) * 2010-02-26 2013-08-21 台湾积体电路制造股份有限公司 集成电路结构的形成方法
US20140291734A1 (en) * 2013-03-27 2014-10-02 International Business Machines Corporation Thin Channel MOSFET with Silicide Local Interconnect

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2005019499A1 (ja) * 2003-08-20 2006-10-19 ダイキン工業株式会社 金属変質層の除去液及び金属変質層の除去方法
US6972253B2 (en) 2003-09-09 2005-12-06 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming dielectric barrier layer in damascene structure
JP5132169B2 (ja) * 2006-03-31 2013-01-30 株式会社半導体エネルギー研究所 半導体装置の作製方法
WO2010114887A1 (en) 2009-03-31 2010-10-07 Georgia Tech Research Corporation Metal-assisted chemical etching of substrates
US8241971B2 (en) 2009-09-17 2012-08-14 International Business Machines Corporation MOSFET with a nanowire channel and fully silicided (FUSI) wrapped around gate
US8609495B2 (en) 2010-04-08 2013-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid gate process for fabricating finfet device
US8389397B2 (en) 2010-09-14 2013-03-05 Taiwan Semiconductor Manufacturing Company, Ltd. Method for reducing UBM undercut in metal bump structures
US8524570B2 (en) 2010-09-27 2013-09-03 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for improving gate contact
JP5279807B2 (ja) * 2010-12-08 2013-09-04 株式会社東芝 半導体装置およびその製造方法
CN102832126A (zh) 2011-06-13 2012-12-19 中国科学院微电子研究所 一种半导体结构及其制造方法
US8466027B2 (en) 2011-09-08 2013-06-18 Taiwan Semiconductor Manufacturing Company, Ltd. Silicide formation and associated devices
US8866195B2 (en) * 2012-07-06 2014-10-21 Taiwan Semiconductor Manufacturing Co., Ltd. III-V compound semiconductor device having metal contacts and method of making the same
US9136383B2 (en) 2012-08-09 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US9093298B2 (en) * 2013-08-22 2015-07-28 Texas Instruments Incorporated Silicide formation due to improved SiGe faceting
US9177805B2 (en) 2014-01-28 2015-11-03 GlobalFoundries, Inc. Integrated circuits with metal-insulator-semiconductor (MIS) contact structures and methods for fabricating same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6562726B1 (en) * 1999-06-29 2003-05-13 Micron Technology, Inc. Acid blend for removing etch residue
CN102169853B (zh) * 2010-02-26 2013-08-21 台湾积体电路制造股份有限公司 集成电路结构的形成方法
US20140291734A1 (en) * 2013-03-27 2014-10-02 International Business Machines Corporation Thin Channel MOSFET with Silicide Local Interconnect

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110240906A (zh) * 2018-03-07 2019-09-17 中国科学院苏州纳米技术与纳米仿生研究所 Iii-v族半导体刻蚀液及其制备方法和应用

Also Published As

Publication number Publication date
TW201628079A (zh) 2016-08-01
CN105845556B (zh) 2018-11-06
TWI575596B (zh) 2017-03-21
US9324820B1 (en) 2016-04-26
KR101785167B1 (ko) 2017-10-12
KR20160093534A (ko) 2016-08-08

Similar Documents

Publication Publication Date Title
CN105845556B (zh) 形成半导体结构的方法
CN105390535B (zh) 源极/漏极结构上方具有接触件的半导体结构及其形成方法
KR101745166B1 (ko) 사전 퇴적 처리와 원자층 증착（ａｌｄ）공정 및 이에 의해 형성된 구조물들
US9117692B2 (en) Semiconductor device having dual metal silicide layers and method of manufacturing the same
US10790393B2 (en) Utilizing multilayer gate spacer to reduce erosion of semiconductor Fin during spacer patterning
US11222892B2 (en) Backside power rail and methods of forming the same
US9922978B2 (en) Semiconductor structure with recessed source/drain structure and method for forming the same
CN103578954B (zh) 具有金属栅极的半导体集成电路
KR20190024625A (ko) 반도체 디바이스 및 방법
US11984485B2 (en) Semiconductor device, FinFET device and methods of forming the same
US10763305B2 (en) Semiconductor structure with data storage structure
CN105789300A (zh) 半导体结构及其制造方法
US11393912B2 (en) Semiconductor structure with metal cap layer
US20200058769A1 (en) Method for manufacturing semiconductor structure using selective forming process
US20180331101A1 (en) Self-aligned metal gate with poly silicide for vertical transport field-effect transistors
US20190355626A1 (en) Semiconductor structure
CN114975275A (zh) 半导体器件和方法
US10504898B2 (en) Fin field-effect transistor structure and method for forming the same
CN105990405A (zh) 半导体结构及其制造方法
US20230402546A1 (en) Semiconductor structure and method for forming the same
US20220271124A1 (en) Semiconductor device structure and method for forming the same
US11935954B2 (en) Semiconductor device structure and method for forming the same
US20240006479A1 (en) Semiconductor structure and method for manufacturing the same
US20240096997A1 (en) Semiconductor device structure and methods of forming the same
US20240038839A1 (en) Semiconductor device structure and method for forming the same

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant