KR20160093534A - 소스/드레인 구조물 위에 금속성 층을 갖는 반도체 구조물을 형성하기 위한 방법 - Google Patents

소스/드레인 구조물 위에 금속성 층을 갖는 반도체 구조물을 형성하기 위한 방법 Download PDF

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KR20160093534A
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유스케 오니키
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

반도체 구조물 및 그 형성 방법이 제공된다. 반도체 구조물을 제조하기 위한 방법은 기판 위에 소스/드레인 구조물을 형성하는 단계, 및 소스/드레인 구조물 상에 금속 층을 형성하는 단계를 포함한다. 반도체 구조물을 제조하기 위한 방법은 소스/드레인 구조물 상에 금속성 층을 형성하기 위하여 소스/드레인 구조물과 금속 층의 일부분을 반응시키는 단계를 더 포함한다. 반도체 구조물을 제조하기 위한 방법은 에칭 프로세스에 의하여 금속성 층 상의 금속 층의 미반응 부분을 제거하는 단계를 더 포함한다. 또한, 에칭 프로세스는 HF 및 프로필렌 카보네이트를 포함하는 에천트를 사용하는 단계를 포함하고, 에천트 내의 HF 대 프로필렌 카보네이트의 체적비는 약 1:10 내지 약 1:10000의 범위이다.

Description

소스/드레인 구조물 위에 금속성 층을 갖는 반도체 구조물을 형성하기 위한 방법{METHOD FOR FORMING SEMICONDUCTOR STRUCTURE WITH METALLIC LAYER OVER SOURCE/DRAIN STRUCTURE}
이 출원은 "SEMICONDUCTOR STRUCTURE WITH CONTACT OVER SOURCE/DRAIN STRUCTURE AND METHOD FOR FORMING THE SAME"라는 제목으로 2014년 10월 28일자로 출원된 공동 계류중인, 공동 양도된 미국 특허 출원 일련번호 제14/525888호와 관련되며, 그 모든 내용은 본 명세서에 참조로서 통합된다.
반도체 디바이스들은 개인용 컴퓨터들, 휴대 전화들, 디지털 카메라들, 및 다른 전자 장비와 같은 다양한 전자 애플리케이션들에서 사용된다. 반도체 디바이스들은 통상적으로 반도체 기판 위에 절연 또는 유전체 층, 도전성 층들, 및 재료의 반도체 층들을 순차적으로 성막하고, 회로 컴포넌트들 및 엘리먼트들을 상부에 형성하기 위하여 리소그래피를 사용하여 다양한 재료 층들을 패터닝함으로써 제조된다.
컴퓨터들에서 증가된 성능을 위한 중요한 드라이버들 중 하나는 회로들의 더 높은 집적 레벨들이다. 이것은 주어진 칩 상에 디바이스 사이즈들을 최소화 또는 수축시킴으로써 달성된다. 공차들은 칩 상에 치수들을 수축시킬 수 있는 중요한 역할을 한다.
그러나, 현존하는 반도체 제조 프로세스들이 일반적으로 그들의 의도된 목적들에 충분함에도 불구하고, 디바이스 스케일링 다운(device scaling-down)이 계속됨에 따라, 이들은 모든 점에 있어서 전적으로 만족스럽지는 않았다.
몇몇 실시예들에서, 반도체 구조물을 제조하기 위한 방법이 제공된다. 반도체 구조물을 제조하기 위한 방법은 기판 위에 소스/드레인 구조물을 형성하는 단계, 및 소스/드레인 구조물 상에 금속 층을 형성하는 단계를 포함한다. 반도체 구조물을 제조하기 위한 방법은 소스/드레인 구조물 상에 금속성 층을 형성하기 위하여 소스/드레인 구조물과 금속 층의 일부분을 반응시키는 단계를 더 포함한다. 반도체 구조물을 제조하기 위한 방법은 에칭 프로세스에 의하여 금속성 층 상의 금속 층의 미반응 부분을 제거하는 단계를 더 포함한다. 또한, 에칭 프로세스는 HF 및 프로필렌 카보네이트를 포함하는 에천트를 사용하는 단계를 포함하고, 에천트 내의 HF 대 프로필렌 카보네이트의 체적비는 약 1:10 내지 약 1:10000의 범위이다.
몇몇 실시예들에서, 반도체 구조물을 제조하기 위한 방법이 제공된다. 반도체 구조물을 제조하기 위한 방법은 기판 위에 소스/드레인 구조물을 형성하는 단계, 및 소스/드레인 구조물 위에 금속 층을 형성하는 단계를 포함한다. 반도체 구조물을 제조하기 위한 방법은 소스/드레인 구조물 상에 금속성 층을 형성하기 위하여 금속 층의 일부분이 소스/드레인 구조물과 반응하도록 어닐링 프로세스를 수행하는 단계를 더 포함한다. 반도체 구조물을 제조하기 위한 방법은 에칭 프로세스에 의하여 금속성 층 상의 금속 층의 미반응 부분을 제거하는 단계, 및 금속성 층 위에 콘택을 형성하는 단계를 더 포함한다. 또한, 에칭 프로세스는 HF 및 프로필렌 카보네이트를 포함하는 에천트를 사용하는 단계를 포함하고, 에천트 내의 HF 대 프로필렌 카보네이트의 체적비는 약 1:50 내지 약 1:200의 범위이다.
몇몇 실시예들에서, 반도체 구조물을 제조하기 위한 방법이 제공된다. 반도체 구조물을 제조하기 위한 방법은 기판 위에 제1 소스/드레인 구조물을 형성하는 단계를 포함하며, 제1 소스/드레인 구조물은 IIIA-VA족 합금으로 이루어진다. 반도체 구조물을 제조하기 위한 방법은 기판 위에 제2 소스/드레인 구조물을 형성하는 단계를 포함하며, 제2 소스/드레인 구조물은 IVA족 원소 또는 IVA족 합금으로 이루어진다. 반도체 구조물을 제조하기 위한 방법은 제1 소스/드레인 구조물 위에 제1 금속 층을 그리고 제2 소스/드레인 구조물 위에 제2 금속 층을 형성하는 단계를 더 포함한다. 반도체 구조물을 제조하기 위한 방법은 제1 소스/드레인 구조물 상에 제1 금속성 층을 형성하기 위하여 제1 금속 층의 일부분이 제1 소스/드레인 구조물과 반응하고, 제2 소스/드레인 구조물 상에 제2 금속성 층을 형성하기 위하여 제2 금속 층의 일부분이 제2 소스/드레인 구조물과 반응하도록, 어닐링 프로세스를 수행하는 단계를 더 포함한다. 반도체 구조물을 제조하기 위한 방법은 제1 금속성 층 상의 제1 금속 층의 미반응 부분 및 제2 금속성 층 상의 제2 금속 층의 미반응 부분을 제거하기 위하여 에칭 프로세스를 수행하는 단계를 포함한다. 에칭 프로세스는 HF 및 프로필렌 카보네이트를 포함하는 에천트를 사용하는 단계를 포함하고, 에천트 내의 HF 대 프로필렌 카보네이트의 체적비는 약 1:50 내지 약 1:200의 범위이다.
본 개시물의 양상들은 첨부 도면과 함께 판독될 때 이하의 상세한 설명으로부터 가장 잘 이해된다. 산업 분야의 표준 관행에 따르면, 다양한 피쳐들은 실제 축적대로 도시되지 않는다는 것이 주목되어야 한다. 실제로, 다양한 피쳐들의 치수들은 논의의 명료성을 위해 임의적으로 증가되거나 감소될 수도 있다.
도 1a 내지 1k는 몇몇 실시예들에 따른 반도체 구조물을 형성하는 다양한 스테이지들의 단면도들이다.
도 2는 몇몇 실시예들에 따라 상기 설명되고 도 1a 내지 1k에 도시된 프로세스들에 의해 형성되는 반도체 구조물의 사시도이다.
도 3a 내지 3e는 몇몇 실시예들에 따른 반도체 구조물을 형성하는 다양한 스테이지들의 단면도들이다.
도 4는 몇몇 실시예들에 따른 반도체 구조물들의 단면도이다.
도 5는 몇몇 실시예들에 따른 나노와이어 전계 효과 트랜지스터 구조물의 단면도이다.
도 6은 몇몇 실시예들에 따른 Ni-NiInAs 에칭 선택도 및 에칭 레이트를 보여준다.
도 7은 몇몇 실시예들에 따른, 그것의 전해질로서 H2SO4/PC 또는 H2SO4/DMSO 중 어느 하나를 사용할 때의 전류 밀도를 보여준다.
도 8은 몇몇 실시예들에 따른, Ni-NiInAs 에칭 선택도 및 에칭 레이트를 보여준다.
도 9는 몇몇 실시예들에 따른, 상이한 체적비에서의 HF/PC의 상이한 재료 층들의 에칭 레이트를 보여준다.
도 10은 몇몇 실시예들에 따른, 상이한 에칭 온도들 하에서의 HF/PC(1:100)에서의 Ni 층, SiO2 층, 또는 SiN 층의 에칭 레이트를 보여준다.
하기의 개시내용은 발명의 상이한 피쳐들을 구현하기 위한 복수의 상이한 실시예들 또는 예시들을 제공한다. 컴포넌트들 및 배열들의 특정 예시들이 본 개시내용을 간략화하기 위해 하기에서 설명된다. 물론, 이들은 단지 예시들이며, 제한하는 것으로 의도되지 않는다. 예를 들어, 뒤따르는 설명에서 제2 피쳐 위의 또는 제2 피쳐 상의 제1 피쳐의 형성은 제1 피쳐 및 제2 피쳐가 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 제1 피쳐 및 제2 피쳐가 직접 접촉하지 않도록 추가의 피쳐들이 제1 피쳐와 제2 피쳐 사이에 형성될 수 있는 실시예들을 더 포함할 수 있다. 또한, 본 개시내용은 다양한 예시들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료성을 목적으로 하며, 그 자체로 논의된 다양한 실시예들 및/또는 구성들 간의 관계를 진술하는 것은 아니다.
뿐만 아니라, 공간적으로 상대적인 용어들, 예컨대 "밑", "아래", "하부", "위", "상부" 등은 도면들에 예시된 바와 같이 한 엘리먼트 또는 피쳐의 다른 엘리먼트(들) 또는 피쳐(들)에 대한 관계를 설명하기 위하여 설명의 용이성을 목적으로 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 배향 외에 사용 또는 동작시 디바이스의 상이한 배향들을 포괄하도록 의도된다. 장치는 다르게 배향(90도 또는 다른 배향으로 회전)될 수 있으며, 본 명세서에서 사용되는 공간적으로 상대적인 기술자들은 따라서 유사하게 해석될 수 있다.
본 개시물의 몇몇 실시예들에 따라, 반도체 구조물들을 형성하기 위한 방법들의 실시예들이 제공된다. 반도체 구조물은 소스/드레인 구조물들 포함하며, 금속 층이 소스/드레인 구조물 위에 형성된다. 금속성 층은 소스/드레인 구조물 위에 금속 층을 형성하는 단계, 금속성 층을 형성하기 위해 소스/드레인 구조물과 반응하도록 금속 층을 어닐링하는 단계, 및 금속성 층 위에 미반응 금속 층을 제거하는 단계에 의하여 형성될 수 있다. 또한, 에천트가 미반응 금속 층을 제거하는데 사용될 수 있다.
도 1a 내지 1k는 몇몇 실시예들에 따른 반도체 구조물(100)을 형성하는 다양한 스테이지들의 단면도들이다. 도 1a에 도시된 바와 같이, 몇몇 실시예들에 따라 기판(102)이 제공된다. 기판(102)은 실리콘 웨이퍼와 같은 반도체 웨이퍼일 수 있다. 대안적으로 또는 부가적으로, 기판(102)은 원소 반도체 재료들, 화합물 반도체 재료들, 및/또는 합금 반도체 재료들을 포함할 수 있다. 원소 반도체 재료들은 결정 실리콘, 다결정 실리콘, 비정질 실리콘, 게르마늄, 및/또는 다이아몬드일 수 있으나, 이에 제한되는 것은 아니다. 화합물 반도체 재료들의 예들은 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물일 수 있으나, 이에 제한되는 것은 아니다. 합금 반도체 재료들의 예들은 SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP일 수 있으나, 이에 제한되는 것은 아니다.
또한, 기판(102)은 도핑된 영역들, 층간 유전체(ILD, interlayer dielectric) 층들, 도전성 피쳐들 및/또는 격리 구조물들과 같은 구조물들을 포함할 수 있다. 뿐만 아니라, 기판(102)은 패터닝될 단일 또는 다중 재료 층들을 더 포함할 수 있다. 예를 들어, 재료 층들은 실리콘 층, 유전체 층 및/또는 도핑된 폴리실리콘 층을 포함할 수 있다.
몇몇 실시예들에 따라, 도 1a에 도시된 바와 같이, 유전체 층(104) 및 마스크 층(106)은 기판(102) 위에 형성되고, 감광성 층(108)은 마스크 층(106) 위에 형성된다. 유전체 층(104)은 기판(102)과 마스크 층(106) 사이에 접착 층으로서 사용될 수 있다. 또한, 유전체 층(104)은 마스크 층(106)을 에칭하기 위한 에칭 스탑 층으로서 사용될 수 있다. 몇몇 실시예들에서, 유전체 층(104)은 실리콘 산화물로서 이루어진다. 몇몇 실시예들에서 다른 성막 프로세스들이 사용될 수 있으나, 유전체 층(104)은 열적 산화 프로세스를 사용함으로써 형성될 수 있다.
마스크 층(106)은 후속 포토리소그래피 프로세스들 동안에 하드 마스크로서 사용될 수 있다. 몇몇 실시예들에서, 마스크 층(106)은 실리콘 질화물로 이루어진다. 몇몇 실시예들에서 다른 성막 프로세스들이 또한 사용될 수 있으나, 마스크 층(106)은 저압 화학 기상 증착(LPCVD, low-pressure chemical vapor deposition) 또는 플라즈마 강화 화학 기상 증착(PECVD, plasma enhanced chemical vapor deposition)을 사용함으로써 형성될 수 있다.
다음으로, 몇몇 실시예들에 따라, 도 1b에 도시된 바와 같이 제1 핀 구조물(110a) 및 제2 핀 구조물(110b)은 감광성 층(108)을 통해 순차적으로 마스크 층(106), 유전체 층(104), 및 기판(102)을 에칭함으로써 형성된다. 그 후에, 감광성 층(108)은 제거된다.
몇몇 실시예들에 따라 도 1c에 도시된 바와 같이, 제1 핀 구조물(110a) 및 제2 핀 구조물(110b)이 형성된 이후에, 제1 핀 구조물(110a) 및 제2 핀 구조물(110b)을 커버하기 위하여 절연 층(112)이 기판(102) 위에 형성된다. 몇몇 실시예들에서, 절연 층(112)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 불소 도핑된 실리케이트 글라스(FSG, fluoride-doped silicate glass), 또는 다른 로우-K 유전체 재료들로 이루어진다. 몇몇 실시예들에서 다른 성막 프로세스들이 사용될 수 있으나, 절연 층(112)은 고밀도 플라즈마(HDP, high-density-plasma) CVD 프로세스를 사용함으로써 형성될 수 있다.
몇몇 실시예들에 따라 도 1d에 도시된 바와 같이, 절연 층(112)이 형성된 이후에, 제1 핀 구조물(110a) 및 제2 핀 구조물(110b)의 상부면들을 노출시키기 위하여 절연 층(112)의 상부 부분, 마스크 층(106), 및 유전체 층(104)이 제거된다. 몇몇 실시예들에서, 화학 기계적 연마(CMP, chemical mechanical polishing) 프로세스가 수행된다.
다음으로, 몇몇 실시예들에 따라 도 1e에 도시된 바와 같이, 제1 핀 구조물(110a) 및 제2 핀 구조물(110b) 주위에 얕은 트렌치 격리 구조물(114)을 형성하기 위하여 절연 층(112)은 리세스된다. 절연 층(112)은 습식 에칭 프로세스 또는 건식 에칭 프로세스에 의하여 리세스될 수 있다.
그 후에, 몇몇 실시예들에 따라 게이트 구조물(도 1f에는 미도시)이 제1 핀 구조물(110a) 및 제2 핀 구조물(110b) 위에 형성될 수 있다. 게이트 구조물은 제1 핀 구조물(110a) 및 제2 핀 구조물(110b)에 걸쳐 형성될 수 있으며, 얕은 트렌치 격리 구조물(114) 위에 연장된다. 몇몇 실시예들에서, 게이트 구조물은 폴리실리콘으로 이루어진다. 몇몇 실시예들에서, 게이트 구조물은 나중에 금속 게이트 구조물에 의해 교체될 더미 게이트 구조물이다.
몇몇 실시예들에 따라 도 1f에 도시된 바와 같이, 게이트 구조물이 형성된 이후에, 제1 핀 구조물(110a)의 일부분은 에칭되어 제1 리세스(122a)를 형성하고, 제2 핀 구조물(110b)의 일부분은 에칭되어 제2 리세스(122b)를 형성한다. 몇몇 실시예들에서, 2개의 제1 리세스들(122a)이 게이트 구조물에 인접한 제1 핀 구조물(110a)의 대향면들에 형성되고, 2개의 제2 리세스들(122b)이 게이트 구조물에 인접한 제2 핀 구조물(110b)의 대향면들에 형성된다. 몇몇 실시예들에서, 제1 리세스(122a) 및 제2 리세스(122b)의 상부면들은 몇몇 실시예들에 따라 얕은 트렌치 격리 구조물(114)의 상부면보다 낮다.
몇몇 실시예들에 따라 도 1g에 도시된 바와 같이, 제1 리세스(122a) 및 제2 리세스(122b)가 형성된 이후에, 제1 소스/드레인 구조물(124a)는 기판(102)의 제1 핀 구조물들(110a) 위에 제1 리세스(122a) 내에 형성되고, 제2 소스/드레인 구조물(124b)은 기판(102)의 제2 핀 구조물(110b) 위에 제2 리세스(122b)내에 형성된다. 몇몇 실시예들에서, 제1 소스/드레인 구조물(124a) 및 제2 소스/드레인 구조물(124b)은 기판(102) 위에 다이아몬드형 구조물들을 갖는 융기된(raised) 소스/드레인 구조물들이다.
제1 소스/드레인 구조물(124a) 및 제2 소스/드레인 구조물(124b)은 에피택셜(epi) 프로세스에 의하여 제1 리세스(122a) 및 제2 리세스(122b) 내에 스트레인드(strained) 재료들을 성장시킴으로써 형성될 수 있다. 몇몇 실시예들에서, 제1 소스/드레인 구조물(124a)은 GaAs, InAs, InGaAs, InAlAs, InP, InAlP, InN, GaN, InGaN, InGaP, GaSb, InSb, 또는 InAsSbP로 이루어진다. 몇몇 실시예들에서, 제2 소스/드레인 구조물(124b)은 GaAs, InAs, InGaAs, InAlAs, InP, InAlP, InN, GaN, InGaN, InGaP, GaSb, InSb, 또는 InAsSbP로 이루어진다.
몇몇 실시예들에서, 제1 소스/드레인 구조물(124a) 및 제2 소스/드레인 구조물(124b)은 상이한 재료들로 이루어진다. 몇몇 실시예들에서, 제1 소스/드레인 구조물(124a)은 IIIA-VA족 합금으로 이루어지고, 제2 소스/드레인 구조물(124b)은 IVA족 원소 또는 IVA족 합금으로 이루어진다. 몇몇 실시예들에서, 제1 소스/드레인 구조물은 GaAs, InAs, InGaAs, InAlAs, InP, InAlP, InN, GaN, InGaN, InGaP, GaSb, InSb, 또는 InAsSbP로 이루어지고, 제2 소스/드레인 구조물(124b)은 Ge 또는 SiGe로 이루어진다.
몇몇 실시예들에 따라 도 1h에 도시된 바와 같이, 제1 소스/드레인 구조물(124a) 및 제2 소스/드레인 구조물(124b)이 형성된 이후에, 제1 금속 층(126a) 및 제2 금속 층(126b)이 각각 제1 소스/드레인 구조물(124a) 및 제2 소스/드레인 구조물(124b) 위에 형성된다. 몇몇 실시예들에서, 제1 금속 층(126a) 및 제2 금속 층(126b)은 제1 소스/드레인 구조물(124a) 및 제2 소스/드레인 구조물(124b)의 상부면들을 커버하기 위하여 기판(102) 위에 금속 층을 형성함으로써 형성된다. 게다가, 몇몇 실시예들에 따라 도 1h에 도시된 바와 같이, 금속 층의 일부분(126c)이 얕은 트렌치 격리 구조물(114)의 상부면 위에 또한 형성될 수 있다. 몇몇 실시예들에서, 제1 금속 층(126a) 및 제2 금속 층(126b)은 동일한 재료로 이루어진다. 몇몇 실시예들에서, 제1 금속 층(126a) 및 제2 금속 층(126b)은 Ni, Co, Mo, Ti, Al, Sn, Pd, Pt, Au, Ag, 또는 Cu로 이루어진다.
몇몇 실시예들에 따라 도 1i에 도시된 바와 같이, 제1 금속 층(126a) 및 제2 금속 층(126b)이 형성된 이후에, 제1 금속성 층(128a) 및 제2 금속성 층(128b)을 형성하기 위하여 어닐링 프로세스가 수행된다. 더욱 구체적으로, 어닐링 프로세스 동안에, 제1 소스/드레인 구조물(124a)과 직접 접촉하는 제1 금속 층(126a)의 하단 부분은 제1 소스/드레인 구조물(124a)의 상부면과 반응하여, 제1 금속성 층(128a)을 형성한다. 따라서, 제1 금속성 층(128a)이 제1 소스/드레인 구조물(124a) 상에 형성된다. 예를 들어, 제1 소스/드레인 구조물(124a)이 IIIA-VA족 합금, 예컨대 InAs로 이루어지고 제1 금속 층(126a)이 Ni로 이루어지는 경우, 결과적인 제1 금속성 층(128a)은 NiInAs로 이루어질 것이다.
유사하게, 어닐링 프로세스 동안에, 제2 소스/드레인 구조물(124b)과 직접 접촉하는 제2 금속 층(126b)의 하단 부분은 제2 소스/드레인 구조물(124b)의 상부면과 반응하여, 제2 금속성 층(128b)을 형성한다. 따라서, 제2 금속성 층(128b)이 제2 소스/드레인 구조물(124b) 상에 형성된다. 예를 들어, 제2 소스/드레인 구조물(124b)이 IVA족 원소 또는 IVA족 합금, 예컨대 Ge로 이루어지고 제2 금속 층(126b)이 Ni로 이루어지는 경우, 결과적인 제2 금속성 층(128b)은 NiGe로 이루어질 것이다.
제1 금속성 층(128a) 및 제2 금속성 층(128b)을 형성하는데 사용되는 예시적인 재료들은 NiGe, NiSiGe, NiInGaAs, CoInAs, TiInGaAs, TiGe, Ni2Ge, NiGe2, TiGe2, Ti2Ge, NiInAs, TiInAs, Ni2InAs, Ti2InAs, Co2InAs, NiGaAs, Ni2GaAs, TiGaAs, CoGaAs 등을 포함하나, 이에 제한되는 것은 아니다.
몇몇 실시예들에서, 어닐링 프로세스는 400℃ 초과의 온도 하에서 수행된다. 어닐링 프로세스가 너무 높은 온도에서 수행되는 경우, 예컨대 NiInAs로 이루어지는 결과적인 금속성 층은 열적으로 불안정하고 분리(segregate)되어, 소스/드레인 구조물과 금속성 층 사이에 거친(rough) 계면을 초래한다. 몇몇 실시예들에서, 어닐링 프로세스는 급속 열 어닐링(RTA, rapid thermal annealing) 프로세스이다.
몇몇 실시예들에 따라 도 1j에 도시된 바와 같이, 제1 금속성 층(128a) 및 제2 금속성 층(128b)이 형성된 이후에, 에칭 프로세스(129)가 금속 층의 미반응 부분을 제거하기 위하여 수행된다. 게다가, 부분(126c)은 에칭 프로세스(129) 동안에 또한 제거된다. 몇몇 실시예들에서, 에칭 프로세스(129)는 에천트를 사용하는 단계를 포함한다.
몇몇 실시예들에서, 에칭 프로세스(129)에서 사용되는 에천트는 HF 및 프로필렌 카보네이트(PC, propylene carbonate)를 포함한다. 몇몇 실시예들에서, 에천트 내의 HF 대 프로필렌 카보네이트의 체적비는 약 1:10 내지 약 1:10000의 범위이다. 에천트에서 사용되는 HF는 HF 용액일 수 있다. 몇몇 실시예들에서, HF 용액의 농도는 (물에서) 49%이다. 따라서, 에천트가 충분한 양의 프로필렌 카보네이트를 함유하지 않는 경우, 에천트의 더 많은 부분은 물일 것이며, 이는 에칭 선택도의 감소를 초래한다.
몇몇 실시예들에서, 제1 금속 층(126a)의 미반응 부분의 에칭 레이트는 에칭 프로세스(129) 동안 제1 금속성 층(128a)의 에칭 레이트보다 적어도 20배 더 크다. 즉, 에칭 프로세스(129) 동안 제1 금속성 층(128a)의 에칭 레이트에 대한 제1 금속 층(126a)의 미반응 부분의 에칭 레이트의 비율은 20보다 크다. 에천트는 제1 금속 층(126a) 및 제1 금속성 층(128a)의 미반응 부분에 대해 우수한 선택도를 가지기 때문에, 에천트를 사용함으로써, 제1 금속 층(126a)의 미반응 부분은 제거되나, 제1 금속성 층(128a)은 제거되지 않을 것이다.
또한, 몇몇 실시예들에 따라, 에칭 프로세스(129) 동안에 제2 금속 층(126b)의 미반응 부분의 에칭 레이트는 제2 금속성 층(128b)의 에칭 레이트보다 적어도 20배 더 크다. 즉, 에천트는 또한 제2 금속 층(126b) 및 제2 금속성 층(128b)의 미반응 부분에 대해 우수한 선택도를 갖는다. 따라서, 에천트를 사용함으로써, 제2 금속 층(126b)의 미반응 부분은 제거될 수 있으나, 제2 금속성 층(128b)은 제거되지 않을 것이다. 몇몇 실시예들에서, 에칭 프로세스는 약 20℃ 내지 약 150℃의 범위의 온도에서 수행된다.
뿐만 아니라, 에천트에서 유전체 재료들(예를 들어 SiO2 또는 SiN)에 대한 금속 층(예를 들어 제1 금속 층(126a) 및 제2 금속 층(126b))의 에칭 선택도는 높다. 몇몇 실시예들에서, SiO2 또는 SiN의 에칭 레이트에 대한 Ni의 에칭 레이트의 비율은 20보다 크다. 따라서, 에칭 프로세스(129)는 스페이서들, 레벨간(inter-level) 유전체 층들, 또는 얕은 트렌치 격리 구조물들과 같은 다른 유전체 구조물들이 존재할 때조차 수행될 수 있다.
몇몇 실시예들에서, 제1 소스/드레인 구조물(124a) 및 제2 소스/드레인 구조물은 상이한 재료들로 이루어진다. 예를 들어, 제1 소스/드레인 구조물(124a)은 InAs로 이루어질 수 있고, 제2 소스/드레인 구조물은 Ge로 이루어질 수 있다. 게다가, 금속 층은 Ni로 이루어질 수 있다. 따라서, 제1 금속성 층(128a)은 NiInAs로 이루어질 수 있고, 제2 금속성 층(128b)은 NiGe로 이루어질 수 있다. 제1 금속 층(126a) 및 제2 금속 층(126b)의 미반응 부분을 제거하기 위하여 제1 금속 층(126a) 및 제2 금속 층(126b) 모두에 대해 에칭 프로세스(129)가 수행된다. 몇몇 실시예들에서, 에천트 내의 HF 대 프로필렌 카보네이트의 체적비는 약 1:50 내지 약 1:200의 범위이다. 몇몇 실시예들에서, 에칭 프로세스는 약 50℃ 내지 약 100℃의 범위의 온도에서 수행된다. 이전에 설명된 바와 같이, 제1 금속성 층(128a) 및 제2 금속성 층(128b)이 상이한 재료들로 이루어지더라도, 에칭 프로세스(129)에서 사용되는 에천트는 제1 금속 층(126a) 및 제1 금속성 층(128a)에 대해 그리고 또한 제2 금속 층(126b) 및 제2 금속성 층(128b)에 대해 우수한 에칭 선택도를 가질 수 있다.
몇몇 실시예들에 따라 도 1k에 도시된 바와 같이, 제1 금속성 층(128a) 및 제2 금속성 층(128b)이 형성된 이후에, 층간 유전체(ILD) 층(132)이 기판(102) 위에 형성된다. 게다가, 제1 소스/드레인 구조물(124a), 제2 소스/드레인 구조물(124b), 및 얕은 트렌치 격리 구조물(114)은 모두 층간 유전체 층(132)에 의하여 커버된다.
층간 유전체 층(132)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 포스포실리케이트 글라스(PSG, phosphosilicate glass), 보로포스포실리케이트 글라스(BPSG, borophosphosilicate glass), 로우-K 유전체 재료, 및/또는 다른 적용가능한 유전체 재료들과 같은 복수의 유전체 재료들로 이루어지는 다중층들을 포함할 수 있다. 로우-K 유전체 재료들은 플루오르화 실리카 글라스(FSG, fluorinated silica glass), 탄소 도핑된 실리콘 산화물, 비정질 플루오르화 탄소, 파릴렌, 비스-벤토시클로부틴(BCB, bis-benzocyclobutenes), 또는 폴리이미드를 포함하나, 이에 제한되는 것은 아니다. 층간 유전체 층(132)은 화학 기상 증착(CVD, chemical vapor deposition), 물리 기상 증착(PVD, physical vapor deposition), 원자 층 증착(ALD, atomic layer deposition), 스핀 온 코팅 또는 다른 적용가능한 프로세스들에 의하여 형성될 수 있다.
몇몇 실시예들에 따라 도 1k에 도시된 바와 같이, 층간 유전체 층(132)이 형성된 이후에, 제1 콘택(134a) 및 제2 콘택(134b)이 층간 유전체 층(132)을 통해 형성된다. 제1 콘택(134a) 및 제2 콘택(134b)은 제1 소스/드레인 구조물(124a) 및 제2 소스/드레인 구조물(124b) 위에 층간 유전체 층(132) 내에 콘택 트렌치들을 형성하고, 도전성 재료에 의해 콘택 트렌치들을 채움으로써 형성될 수 있다.
몇몇 실시예들에서, 제1 콘택(134a) 및 제2 콘택(134b)을 만드는데 사용되는 도전성 재료는 알루미늄(Al), 구리(Cu), 텅스텐(W), 티타늄(Ti), 탄탈룸(Ta), 티타늄 질화물(TiN), 탄탈룸 질화물(TaN), 니켈 실리사이드(NiS), 코발트 실리사이드(CoSi), 탄탈룸 탄화물 (TaC), 탄탈룸 실리사이드 질화물(TaSiN), 탄탈룸 탄화물 질화물(TaCN), 티타늄 알루미나이드(TiAl), 티타늄 알루미나이드 질화물(TiAlN), 다른 적용가능한 도전성 재료들, 또는 이들의 조합물을 포함한다. 몇몇 실시예들에서, 제1 콘택(134a) 및 제2 콘택(134b) 모두는 티타늄 질화물 층 또는 티타늄 질화물 층 위에 형성된 텅스텐을 포함한다.
또한, 제1 콘택(134a) 및 제2 콘택(134b)은 라이너 및/또는 배리어 층을 더 포함할 수 있다. 예를 들어, 라이너(미도시)는 콘택 트렌치의 바닥부 및 측벽들 상에 형성될 수 있다. 임의의 다른 적용가능한 유전체가 대안적으로 사용될 수도 있으나, 라이너는 실리콘 질화물로 이루어질 수 있다. 물리 기상 증착 또는 열적 프로세스와 같은 다른 적용가능한 프로세스들이 대안적으로 사용될 수도 있으나, 라이너는 플라즈마 강화 화학 기상 증착(PECVD) 프로세스를 사용하여 형성될 수 있다. 배리어 층(미도시)은 (존재한다면) 라이너 위에 형성될 수 있으며, 개구의 바닥부 및 측벽들을 커버할 수 있다. 배리어 층은 화학 기상 증착(CVD), 물리 기상 증착(PVD), 플라즈마 강화 CVD(PECVD), 플라즘 강화 물리 기상 증착(PEPVD), 원자 층 증착(ALD), 또는 임의의 다른 적용가능한 성막 프로세스들과 같은 프로세스를 사용하여 형성될 수 있다. 탄탈룸, 티타늄, 티타늄 질화물 등과 같은 다른 재료들이 또한 사용될 수 있으나, 배리어 층은 탄탈룸 질화물로 이루어질 수 있다.
도 2는 몇몇 실시예들에 따라 상기 설명되고 도 1a 내지 1k에 도시된 프로세스들에 의해 형성된 반도체 구조물(100)의 사시도이다. 반도체 구조물(100)은 기판(102) 위에 형성된 제1 핀 구조물들(110a) 및 제2 핀 구조물들(110b)을 포함하며, 금속 게이트 구조물(240)은 제1 핀 구조물들(132) 및 제2 핀 구조물들(134)에 걸쳐 형성된다. 이전에 설명된 바와 같이, 더미 게이트 구조물과 같은 게이트 구조물은 제1 소스/드레인 구조물(124a) 및 제2 소스/드레인 구조물(124b)이 형성되기 이전에 형성될 수 있으며, 게이트 구조물은 층간 유전체 층(132)이 형성된 이후에 금속 게이트 구조물(240)에 의하여 교체될 수 있다. 또한, 몇몇 실시예들에 따라, 스페이서들(241)은 금속 게이트 구조물(240)의 측벽들 상에 형성된다.
몇몇 실시예들에서, 스페이서들(241)은 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물, 실리콘 탄화물, 또는 다른 적용가능한 유전체 재료들로 이루어진다. 스페이서들(241)은 단일 층 또는 복수의 층들을 포함할 수 있다.
몇몇 실시예들에서, 금속 게이트 구조물(240)은 게이트 유전체 층(242), 일함수 금속 층(244), 및 금속 게이트 전극 층(246)을 포함한다. 몇몇 실시예들에서, 게이트 유전체 층(242)은 하이-k 유전체 재료들로 이루어진다. 하이-k 유전체 재료의 예들은 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSiO), 하프늄 실리콘 산질화물(HfSiON), 하프늄 탄탈룸 산화물(HfTaO), 하프늄 티타늄 산화물(HfTiO), 하프늄 지르코늄 산화물(HfZrO), 금속 산화물들, 금속 질화물들, 금속 실리케이트들, 전이 금속 산화물들, 전이 금속 질화물들, 전이 금속 실리케이트들, 금속들의 산질화물들, 금속 알루미네이트들, 지르코늄 실리케이트, 지르코늄 알루미네이트, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 지르코늄 산화물, 티타늄 산화물, 알루미늄 산화물, 또는 하프늄 이산화물-알루미나(HfO2-Al2O3) 합금을 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예들에 따라, 일함수 금속 층(244)이 게이트 유전체 층(242) 위에 형성된다. 일함수 금속 층(244)은 적절한 일함수를 갖도록 커스터마이즈될 수 있다. 예를 들어, PMOS 디바이스에 대한 P-타입 일함수 금속(P-금속)이 요구되면, TiN, WN, 또는 W가 사용될 수 있다. 반면에, NMOS 디바이스에 대한 N-타입 일함수 금속(N-금속)이 요구되면, TiAl, TiAlN, 또는 TaCN이 사용될 수 있다.
몇몇 실시예들에 따라, 금속 게이트 전극 층(246)이 일함수 금속 층(244) 위에 형성된다. 몇몇 실시예들에서, 금속 게이트 전극 층(246)은 도전성 재료, 예컨대 알루미늄, 구리, 텅스텐, 티타늄, 탄탈룸, 티타늄 질화물, 탄탈룸 질화물, 니켈 실리사이드, 코발트 실리사이드 TaC, TaSiN, TaCN, TiAl, TiAlN, 또는 다른 적용가능한 재료들로 이루어진다. 게이트 유전체 층(242), 일함수 금속 층(244), 및 금속 게이트 전극 층(246)은 임의의 적용가능한 프로세스에 의해 임의의 적용가능한 두께로 형성될 수 있다.
라이너 층들, 계면 층들, 시드 층들, 접착 층들, 배리어 층들 등과 같은 부가적인 층들이 게이트 유전체 층(242), 일함수 금속 층(244), 및 금속 게이트 전극 층(246) 위 및/또는 아래에 형성될 수 있다는 것에 유념해야 한다. 또한, 게이트 유전체 층(242), 일함수 금속 층(244), 및 금속 게이트 전극 층(246)은 하나 이상의 재료들로 이루어질 수 있고/있거나 하나 이상의 층들을 포함할 수 있다.
또한, 제1 핀 구조물(110a) 및 제2 핀 구조물(110b)은 서로 인접하게 형성될 수 있거나, 그들 사이에 형성된 추가의 구조물들을 가질 수 있으며, 개시내용의 범위는 제한되도록 의도되지 않음에 유념해야 한다.
도 3a 내지 3e는 몇몇 실시예들에 따른 반도체 구조물(100')을 형성하는 다양한 스테이지들의 단면도들이다. 반도체 구조물(100')을 형성하는데 사용되는 몇몇 방법들 및 재료들은 도 1a 내지 1k에 도시된 반도체 구조물(100)을 형성하는데 사용된 것들과 유사하거나 동일하며, 여기서 반복되지 않는다.
더욱 구체적으로, 도 1a 내지 1g에 도시되고 이전에 설명된 방법들 및 재료들은 또한 반도체 구조물(100')을 형성하는데 사용될 수 있다. 그러나, 몇몇 실시예들에 따라, (도 1g에 도시된 바와 같이) 제1 소스/드레인 구조물(124a) 및 제2 소스/드레인 구조물(124b)이 형성된 이후에, 그러나 제1 금속 층(126a) 및 제2 금속 층(126b)이 형성되기 이전에, 도 3a에 도시된 바와 같이 기판(102) 위에 제1 소스/드레인 구조물(124a) 및 제2 소스/드레인 구조물(124b)을 커버하기 위하여 층간 유전체 층(132)이 형성된다.
몇몇 실시예들에 따라, 도 3a에 도시된 바와 같이 층간 유전체 층(132)이 형성된 이후에, 제1 콘택 트렌치(326a) 및 제2 콘택 트렌치(326b)은 각각 제1 소스/드레인 구조물(124a) 및 제2 소스/드레인 구조물(124b) 위에 층간 유전체 층(132) 내에 형성된다. 제1 콘택 트렌치(326a) 및 제2 콘택 트렌치(326b)는 에칭 프로세스에 의하여 형성될 수 있다.
도 3a에 도시된 바와 같이, 제1 소스/드레인 구조물(124a)은 제1 콘택 트렌치(326a)에 의하여 노출되고, 제2 소스/드레인 구조물(124b)은 제2 콘택 트렌치(326b)에 의하여 노출된다. 다음으로, 도 3b에 도시된 바와 같이, 제1 금속 층(126a)이 제1 소스/드레인 구조물(124a) 위에 형성되고, 제2 금속 층(126b)이 제2 소스/드레인 구조물(124b) 위에 형성된다. 몇몇 실시예들에서, 제1 금속 층(126a) 및 제2 금속 층(126b)은 동일한 성막 프로세스에 의하여 형성된다.
제1 금속 층(126a) 및 제2 금속 층(126b)이 형성된 이후에, 도 1h 내지 1k에 도시되고 이전에 설명된 것들과 유사한 프로세스들이 수행된다. 더욱 구체적으로, 몇몇 실시예들에 따라, 도 3c에 도시된 바와 같이, 제1 금속성 층(128a) 및 제2 금속성 층(128b)을 형성하기 위하여 어닐링 프로세스가 수행된다.
몇몇 실시예들에 따라, 도 3d에 도시된 바와 같이, 제1 금속성 층(128a) 및 제2 금속성 층(128b)이 형성된 이후에, 제1 금속 층(126a) 및 제2 금속 층(126b)의 미반응 부분들을 제거하기 위하여 에칭 프로세스(129)가 수행된다. 이전에 설명된 바와 같이, 에칭 프로세스(129)에 사용된 에천트는 HF 및 프로필렌 카보네이트를 포함하며, 제1 금속성 층(128a) 및 제2 금속성 층(128b) 위에 제1 금속 층(126a) 및 제2 금속 층(126b)의 미반응 부분에 대한 큰 에칭 선택도를 보유한다. 따라서, 제1 금속 층(126a) 및 제2 금속 층(126b)의 미반응 부분은 완전히 제거될 수 있다.
또한, 에천트 역시 SiO2 및 SiN과 같은 유전체 재료 위에 제1 금속 층(126a) 및 제2 금속 층(126b)의 미반응 부분에 대한 큰 에칭 선택도를 보유하기 때문에, 층간 유전체 층(132) 및 얕은 트렌치 격리 구조물(114)에 대한 손상은 감소될 수 있다.
다음으로, 몇몇 실시예들에 따라, 도 3e에 도시된 바와 같이, 제1 콘택(134a)이 제1 콘택 트렌치(326a) 내에 형성되고, 제2 콘택(134b)이 제2 콘택 트렌치(326b) 내에 형성된다.
콘택들 및 금소성 층이 이전에 설명된 반도체 구조물들(100 및 100')의 제1 소스/드레인 구조물(124a) 및 제2 소스/드레인 구조물(124b) 모두 상에 형성되나, 그들은 단지 개시물의 개념에 대한 더 나은 이해를 위한 예시들일 뿐이다. 도 4는 몇몇 실시예들에 따른 반도체 구조물(100")의 단면도이다. 반도체 구조물(100")은 단지 제1 콘택(134a)이 제1 소스/드레인 구조물(124a) 상에 형성되는 것을 제외하고 도 1a 내지 3e에 도시된 반도체 구조물(100 및 100')과 유사하거나 동일할 수 있다. 도 4에 도시된 바와 같이, 제1 콘택(134a)은 제1 소스/드레인 구조물(134a)과 연결되도록 형성되나, 어떠한 콘택들 또는 금속층들도 제2 소스/드레인 구조물(134b) 상에 형성되지 않는다.
도 1a 내지 4에 도시된 반도체 구조물들은 핀 전계 효과 트랜지스터들(FinFET)이나, 개시물의 개념은 제한되도록 의도되지 않는다는 것에 유념해야 한다. 예를 들어, 상기 설명된 방법들 및 재료들, 예컨대 에칭 프로세스(129)는 또한 평탄한 금속 산화물 반도체 전계 효과 트랜지스터들(planar MOSFET) 또는 나노와이어 전계 효과 트랜지스터들을 형성하기 위하여 사용될 수 있다.
도 5는 몇몇 실시예들에 따른 나노와이어 전계 효과 트랜지스터 구조물(500)의 단면도이다. 나노와이어 전계 효과 트랜지스터 구조물(500)은 나노와이어 구조물(510)을 포함하고, 나노와이어 구조물(510)은 소스 구조물(524') 및 드레인 구조물(524")을 포함한다. 몇몇 실시예들에서, 드레인 구조물(524")은 이전에 설명된 제1 소스/드레인 구조물(124a) 및 제2 소스/드레인 구조물(124b)과 유사한 다이아몬드형 구조물을 갖는다. 몇몇 실시예들에서, 소스 구조물(524') 및 드레인 구조물(524")은 나노와이어 구조물(510) 내의 융기된 소스/드레인 구조물들이다.
몇몇 실시예들에 따라, 금속성 층(528)이 드레인 구조물(524") 위에 형성된다. 금속성 층(528)은 이전에 설명된 제1 금속성 층(128a) 및 제2 금속성 층(128b)과 동일하거나 유사할 수 있다. 예를 들어, 금속성 층(528)은 드레인 구조물(524") 위에 금속 층을 형성하는 단계, 금속 층을 어닐링하는 단계, 금속 층의 미반응 부분을 에천트를 사용하여 제거하는 단계에 의하여 또한 형성될 수 있다. 금속 층의 미반응 부분을 제거하는데 사용되는 에천트는 이전에 설명된 에칭 프로세스(129)에서 사용된 것과 동일할 수 있다.
몇몇 실시예들에 따라 도 5에 도시된 바와 같이, 금속성 층(528)이 형성된 이후에, 콘택(538)이 드레인 구조물(524") 위의 금속성 층(528) 위에 형성된다. 콘택(538)은 이전에 설명된 제1 콘택(138a) 및 제2 콘택(138b)과 동일하거나 유사할 수 있다. 몇몇 실시예들에서, 콘택(538)은 드레인 패드이다.
도 5에 도시된 바와 같이, 나노와이어 전계 효과 트랜지스터 구조물(500)은 소스 구조물(524')에 인접하게 형성된, 실리사이드와 같은 소스 금속성 층(542) 및 소스 스페이서(540)를 더 포함한다. 뿐만 아니라, 소스 구조물(524')과 드레인 구조물(524") 사이에 위치된 나노와이어 구조물(510)의 채널 영역은 인터-층(544), 하이-k 유전체 층(546), 및 금속 게이트 구조물(548)에 의하여 둘러싸인다. 드레인 스페이서(550)는 드레인 구조물(524")이 인접하게 형성되고, 게이트 스페이서(552)는 금속 게이트 구조물(548)에 인접하게 형성된다.
도 1a 내지 5는 본 개시물의 개념을 더 잘 예시하기 위하여 명료성을 목적으로 간략화되었음을 유념해야 한다. 부가적인 피쳐들이 반도체 구조물들(100, 100', 100"), 및 나노와이어 전계 효과 트랜지스터 구조물(500)에 부가될 수 있으며, 상기 설명된 피쳐들 중 일부는 다른 실시예들에서 교체되거나 제거될 수 있다.
이전에 설명된 바와 같이, 에칭 프로세스(129)에서, HF 및 프로필렌 카보네이트를 포함하는 에천트가 사용된다. 에천트는 물 기반 산(예를 들어, HCl, H2SO4, 및 HNO3)을 사용하는 것에 비해, 금속 층(예를 들어 제1 금속 층(126a) 및 제2 금속 층(126b)) 및 금속성 층(예를 들어 제1 금속성 층(128a) 및 제2 금속성 층(128b))에 대해 상대적으로 높은 에칭 선택도를 보유한다. 따라서, 미반응 금속 층은 완전히 제거될 수 있다.
높은 에칭 선택도가 미반응 금속 층을 완전히 제거되게 하는 것에 유념해야 한다. 금속성 층의 에칭 레이트가 또한 고려된다. 더욱 상세하게, 금속성 층의 에칭 레이트는 금속성 층의 제거가 방지될 수 있도록 하기에 충분히 낮아야 한다. 예를 들어, 콘센트레이티드(concentrated) HCl(36%)은 Ni 및 NiInAs에 대해 상대적으로 높은 에칭 선택도를 보유하나, 이것은 NiInAs의 에칭 레이트가 여전히 너무 높기 때문에 미반응 Ni 층을 제거하는 에칭 프로세스에서 사용되기에는 적합하지 않다. 그러나, 에칭 프로세스(129)에서 사용되는 에천트는 금속 층 및 금속성 층에 대한 큰 에칭 선택도를 보유하고, 금속성 층의 에칭 레이트는 낮다. 따라서, HF 및 프로필렌 카보네이트를 포함하는 에천트는 너무 많은 금속성 층을 제거하지 않고 미반응 금속 층을 제거하는데 사용될 수 있다.
뿐만 아니라, 에칭 프로세스(129)에 사용되는 에천트의 용제(solvent)는 프로필렌 카보네이트이며, 이는 유기 용제이다. 프로필렌 카보네이트의 사용은 유전체 재료들, 예컨대 SiN 또는 SiO2이 에천트에 의해 에칭되는 것을 방지할 수 있다. 따라서, 에천트는 층간 유전체 층(132) 및 얕은 트렌치 격리 구조물(114)과 같은 유전체 엘리먼트들에 대한 금속 층의 미반응 부분에 대한 큰 에칭 선택도를 또한 보유할 수 있다. 결과적으로, 유전체 엘리먼트들이 구조물에 또한 존재할 때조차 에칭 프로세스(129)는 수행될 수 있다.
그러나 모든 유기 용제가 동일한 결과들을 달성할 수 있는 것은 아님에 유념해야 한다. 예를 들어, 디메틸 설폭사이드(DMSO, dimethyl sulfoxide)와 같은 유기 용제는 금속 층, 예컨대 Ni 층 위에 보호 층을 형성할 수 있으며, 따라서 HF/DSMO 내의 금속 층의 에칭 레이트는 매우 빈약할 수 있다.
또한, 에천트는 IIIA-VA족 합금 및 IVA족 원소(또는 합금) 양자 모두에 대해 적용가능하다. 따라서, 반도체 구조물이 2 세트의 소스/드레인 구조물들(예를 들어 제1 소스/드레인 구조물(124a) 및 제2 소스/드레인 구조물(124b))을 포함할 때, 금속 층들 모두의 미반응 부분은 동일한 에칭 프로세스(129)에서 제거될 수 있다. 결과적으로, 복잡한 마스킹 및 에칭 프로세스들은 요구되지 않으며, 구조물의 형성 비용도 감소된다.
따라서, 자기 정렬 콘택(self-aligned contact)들(예를 들어 제1 콘택(134a) 및 제2 콘택(134b))이 소스/드레인 구조물들(예를 들어 제1 소스/드레인 구조물(124a) 및 제2 소스/드레인 구조물(124b)) 위의 금속성 층(예를 들어 제1 금속성 층(128a) 및 제2 금속성 층(128b)) 위에 형성될 수 있다. 또한, 에천트는 환경 친화적이고, 더 적은 안전성 및 낭비 염려들을 갖는다. 뿐만 아니라, 에칭 프로세스(129)는 흔치 않은 화학성분(chemical)들을 사용하거나 복잡한 프로세스들을 수행하지 않고 원래의 제조 프로세스에서 용이하게 구현될 수 있다. 따라서, 제조 비용은 감소될 수 있다.
반도체 구조물을 형성하기 위한 실시예들이 제공된다. 반도체 구조물은 소스/드레인 구조물, 소스/드레인 구조물 위에 형성되는 금속성 층, 금속성 층 위에 형성되는 콘택을 포함한다. 금속성 층은 소스/드레인 구조물 위에 금속 층을 형성하는 단계, 금속 층을 어닐링하는 단계, 및 미반응 금속 층을 제거하는 단계에 의하여 형성된다. 미반응 금속 층은 HF 및 프로필렌 카보네이트를 포함하는 에천트를 사용하는 에칭 프로세스에 의하여 제거된다. 에천트는 금속 층 및 금속성 층에 대해 우수한 선택도를 가지며, 따라서 미반응 금속 층은 에칭 프로세스를 수행함으로써 완전히 제거될 수 있다.
비교예들 1 내지 5
Si로 이루어진 블랭킷(blanket) 웨이퍼가 제공되었다. InAs 층이 에피택셜 성장 프로세스에 의하여 블랭킷 웨이퍼 위에 형성되었다. InAs 층이 형성된 이후에, Ni 층이 InAs 층 상에 성막되었다. NiInAs 층을 형성하기 위하여 Ni 층에 대해 어닐링 프로세스가 수행되었다. 어닐링 프로세스 이후에, 70℃에서 미반응 Ni 층을 제거하기 위하여 에칭 프로세스가 수행되었다. 비교예 1 내지 5에서 상이한 에천트들이 사용되었다. 에칭 프로세스에서 사용된 에천트는 표 1에 도시된다.
Figure pat00001
예 1
Si로 이루어진 블랭킷 웨이퍼가 제공되었다. InAs 층이 에피택셜 성장 프로세스에 의하여 블랭킷 웨이퍼 위에 형성되었다. InAs 층이 형성된 이후에, Ni 층이 InAs 층 상에 성막되었다. NiInAs 층을 형성하기 위하여 Ni 층에 대해 어닐링 프로세스가 수행되었다. 어닐링 프로세스 이후에, 70℃에서 미반응 Ni 층을 제거하기 위하여 에칭 프로세스가 수행되었다. 에칭 프로세스에서 사용되는 에천트는 HF(49%) 및 프로필렌 카보네이트(PC)를 포함한다. HF 대 PC의 체적비는 1:100였다.
용제 효과
도 6은 비교예 1 내지 3에서의 Ni-NiInAs 에칭 선택도 및 에칭 레이트를 보여준다. 에칭 프로세스 이후에, Ni 층 및 NiInAs 층의 두께는 X-선 형광분석(XRF, X-ray fluorescence)에 의하여 측정되었으며, 이에 따라 에칭 레이트가 계산되었다. 도 6에 도시된 바와 같이, H2SO4는 에칭 프로세스에서 프로필렌 카보네이트(PC), 에틸렌 카보네이트(EC, ethylene carbonate), 또는 디메틸 설폭사이드(DMSO)에 의해 희석되었고, 용제들의 도너 수가 증가함에 따라 Ni의 에칭 레이트는 감소하였다. 비교예 1 내지 3에서, H2SO4/PC는 Ni 층 및 NiInAs 층에 대해 최상의 에칭 선택도를 가졌다. 그러나, 에칭 선택도는 여전히 충분히 높지 않다. 또한, H2SO4/DMSO는 Ni 층 및 NiInAs 층 모두에 대해 불충분한 에칭 레이트를 갖는다.
결과는 전기화학 전압전류법(electrochemical voltammetry)에 의하여 추가로 검사되었다. 더욱 상세하게, H2SO4/PC 및 H2SO4/DMSO는 전해질로서 사용되었다. 작업 전극(WE, Working electrode)은 (Si 상의) Ni였다. 전압이 카운터 전극(CE, counter electrode)과 기준 전극(RE, reference electrode) 사이에 인가되었다. 전류가 추출되었다. 실온 하에서 반응이 수행되었다.
도 7은 그 전해질로서 H2SO4/PC 또는 H2SO4/DMSO 중 어느 하나를 사용할 때의 전류 밀도를 보여준다. 도 7에 도시된 바와 같이, H2SO4/DMSO가 사용될 때, DMSO에서 양극 전류(anodic current)가 억제되었다. 결과는 Ni 표면이 그것의 높은 도너 수(30)로 인해 DMSO 분자들에 의하여 패시베이팅되었음을 제시하였다. 따라서, Ni의 에칭 레이트는 H2SO4/DMSO에서 비교적 낮았다.
반면에, H2SO4/PC가 사용되었을 때, 결과적인 전류 밀도는 상대적으로 높았다. 즉, Ni는 프로세스 동안 양극적으로(anodiacally) 에칭되었다.
pH 효과
도 8은 비교예 4 및 5와 예 1에서의 Ni-NiInAs 에칭 선택도 및 에칭 레이트를 보여준다. 에칭 프로세스 이후에, Ni 층 및 NiInAs의 두께는 XRF에 의해 측정되었고, 이에 따라 에칭 레이트가 계산되었다. 도 8에 도시된 바와 같이, H2SO4, HF, 및 BHF는 에칭 프로세스에서 PC에 의해 희석되었다.
도 8에 도시된 바와 같이, H2SO4는 강한 산이고, Ni 층의 에칭 레이트는 매우 높았다. 그러나, H2SO4 내의 NiInAs 층의 에칭 레이트는 너무 높았다. 반면에, BHF 내의 NiInAs 층의 에칭 레이트는 매우 낮으나, BHF 내의 Ni 층의 에칭 레이트 또한 Ni 층을 제거하기에 너무 낮았다.
따라서, HF/PC는 Ni 층 및 NiInAs 층에 대해 최상의 에칭 선택도를 가졌다. 또한, HF/PC 내의 에칭 선택도는 100보다 컸으며, 이는 도 1a 내지 5에 도시되고 이전에 설명된 바와 같이 금속성 층 위에 미반응 금석 층을 제거하기에 충분히 높았다.
상이한 재료들의 에칭 레이트
Si로 이루어진 블랭킷 웨이퍼가 제공되었다. 재료 층이 웨이퍼 상에 성막되었다. 재료 층은 Ni 층, SiO2 층, 또는 SiN 층이었다. 70℃에서 재료 층을 에칭하기 위하여 에칭 프로세스가 수행되었다. 에칭 프로세스는 표 2에 도시된 체적비의 HF/PC를 사용하는 것을 포함하였다.
Figure pat00002
도 9는 상이한 체적비의 HF/PC의 상이한 재료 층들의 에칭 레이트를 보여준다. 에칭 프로세스 이후에, 재료 층들의 두께들은 엘립소미터(ellipsometer)에 의하여 측정되었고, 이에 따라 에칭 레이트가 계산되었다. 도 9에 도시된 바와 같이, HF 대 PC의 비율이 1:100 또는 1:200일 때, 에천트는 Ni와 SiO2(또는 SiN) 간에 상대적으로 높은 에칭 선택도를 가졌다.
이전에 설명된 바와 같이, HF/PC가 Ni 및 NiInAs에 대해 큰 선택도를 갖기 때문에, 이것은 금속성 층 위에 미반응 금속 층을 제거하기 위하여 에칭 프로세스에서 에천트로서 사용될 수 있다. 그러나, 에칭 프로세스 동안에, 다른 재료 층들, 예컨대 SiO2 및 SiN 층들이 에천트와 또한 접촉될 수 있다. 따라서, Ni, SiO2, 및 SiN 층들 간의 에칭 선택도가 또한 고려된다. 도 9에 도시된 바와 같이, 상대적으로 높인 Ni 및 SiO2(또는 SiN) 에칭 선택도를 요하는 에칭 프로세스에 HF/PC가 또한 적용될 수 있는 것으로 밝혀졌다.
상이한 온도의 에칭 레이트
Si로 이루어진 블랭킷 웨이퍼가 제공되었다. 재료 층이 웨이퍼 상에 성막되었다. 재료 층은 Ni 층, SiO2 층, 또는 SiN 층이었다. 25℃, 50℃ 또는 75℃ 하에서 재료 층을 에칭하기 위하여 에칭 프로세스가 수행되었다. 에칭 프로세스들은 HF/PC(1:100)를 사용하는 것을 포함하였다.
도 10은 상이한 에칭 온도 하에서 HF/PC(1:100)에서의 Ni 층, SiO2 층, 또는 SiN 층의 에칭 레이트를 보여준다. 도 10에 도시된 바와 같이, Ni 층의 에칭 레이트는 SiO2 층 또는 SiN 층에 비하여 온도에 더 민감하였다. 따라서, 온도가 상승될 때, Ni 층의 에칭 레이트는 향상되었으나, SiO2 층 또는 SiN 층의 에칭 레이트는 그렇지 않았다. 따라서, 50℃ 이상의 온도에서 에칭 프로세스가 수행될 때, 에천트는 Ni 및 SiO2(또는 SiN)에 대해 상대적으로 높은 에칭 선택도를 가졌다.
배향 및 어닐링 -온도 효과
InAs 벌크 웨이퍼(100) 및 InAs 벌크 웨이퍼(111)가 제공되었다. InAs 벌크 웨이퍼(100) 및 InAs 벌크 웨이퍼(111) 상에 Ni 층들이 성막되었다. 급속 열 어닐링(RTA, rapid thermal annealing) 프로세스가 NiInAs 층을 형성하기 위하여 Ni 층에 대해 수행되었다. 어닐링 프로세스는 200℃ 또는 300℃ 하에서 수행되었다. 어닐링 프로세스 이후에, 70℃에서 미반응 Ni 층을 제거하기 위하여 에칭 프로세스가 수행되었다. 에칭 프로세스에 사용된 에천트는 HF/PC 또는 HCl/H2O를 포함하였다. HF 대 PC의 체적비는 1:100였으며 HCl 대 H2O의 체적비는 1:10이었다. 에칭 프로세스 이후에, 재료 층들의 두께들이 XRF에 의하여 측정되었고, 이에 따라 에칭 레이트가 계산되었다. 결과는 표 3에 도시된다.
상이한 배향들을 갖는 Ni 및 NiInAs의 에칭 레이트가 검사되었고, HCl/H2O는 에천트의 비교예로서 사용되었다. 표 3에 도시된 바와 같이, HCl/H2O가 에천트로서 사용될 때, NiInAs의 에칭 레이트는 매우 높았고, 따라서 NiInAs에 대한 Ni의 에칭 선택도는 매우 부족했다. 반면에, HF/PC가 에천트로서 사용되었을 때, Ni 및 NiInAs의 에칭 레이트는 기판의 배향차로 인하여 변화되었으나, NiInAs의 에칭 레이트는 여전히 상대적으로 낮았다. 따라서, NiInAs에 대한 Ni의 에칭 선택도는 여전히 높았다. HF/PC는 기판의 배향이 상이할 수 있더라도 NiInAs에 대한 Ni의 우수한 에칭 선택도를 가지고 에칭 프로세스에서 사용될 수 있다.
뿐만 아니라, NiInAs 층의 에칭 레이트는 표 3에 도시된 바와 같이 어닐링 온도에 의해 영향을 받지 않는다. 결과적인 구조물들이 투과 전자 현미경(TEM, transmission electron microscope)(미도시)에 의하여 추가로 분석되었다. HF/PC가 에천트트로서 사용될 때, 어닐링 프로세스가 300℃보다 낮은 온도 하에서 수행되었을 때, 에칭 프로세스 이후에, NiInAs 층은 스무스한 상부면을 보인다는 것이 발견되었다. 또한, NiInAs 층과 InAs 기판 사이에 돌연한(abrupt) 계면이 보여졌다.
Figure pat00003
전술한 내용은 본 기술분야의 당업자들이 본 개시물의 양상들을 더 잘 이해할 수 있도록, 수 개의 실시예들의 피쳐들의 개요를 서술한다. 본 기술분야의 당업자들은 그들이 본 명세서에 도입된 실시예들의 동일한 목적들을 실행하고/실행하거나 동일한 장점들을 달성하기 위한 다른 프로세스들 및 구조물들을 설계 또는 수정하기 위한 기반으로서 본 개시내용을 용이하게 사용할 수 있다는 것을 인식해야 한다. 본 기술분야의 당업자들은 그러한 등가적 구조들이 본 개시물의 사상 및 범위를 벗어나지 않으며, 그들이 본 개시물의 사상 및 범위를 벗어나지 않고 본 발명에 대한 다양한 변화들, 대체들 및 변경들을 할 수 있다는 것을 또한 인식해야 한다.

Claims (10)

  1. 반도체 구조물을 제조하기 위한 방법에 있어서,
    기판 위에 소스/드레인 구조물을 형성하는 단계;
    상기 소스/드레인 구조물 상에 금속 층을 형성하는 단계;
    상기 소스/드레인 구조물 상에 금속성 층을 형성하기 위하여 상기 소스/드레인 구조물과 상기 금속 층의 일부분을 반응시키는 단계; 및
    에칭 프로세스에 의하여 상기 금속성 층 상의 상기 금속 층의 미반응 부분을 제거하는 단계
    를 포함하며, 상기 에칭 프로세스는 HF 및 프로필렌 카보네이트를 포함하는 에천트(etchant)를 사용하는 단계를 포함하고, 상기 에천트 내의 HF 대 프로필렌 카보네이트의 체적비는 1:10 내지 1:10000의 범위인 것인, 반도체 구조물을 제조하기 위한 방법.
  2. 제1항에 있어서,
    상기 에칭 프로세스는 20℃ 내지 150℃ 범위의 온도에서 수행되는 것인, 반도체 구조물을 제조하기 위한 방법.
  3. 제1항에 있어서,
    상기 금속 층은 Ni, Co, Mo, Ti, Al, Sn, Pd, Pt, Au, Ag 또는 Cu로 이루어지는 것인, 반도체 구조물을 제조하기 위한 방법.
  4. 제1항에 있어서,
    상기 소스/드레인 구조물은 SiGe, Ge, GaAs, InAs, InGaAs, InAlAs, InP, InAlP, InN, GaN, InGaN, InGaP, GaSb, InSb 또는 InAsSbP로 이루어지는 것인, 반도체 구조물을 제조하기 위한 방법.
  5. 제1항에 있어서,
    상기 금속 층의 미반응 부분의 에칭 레이트는 상기 에칭 프로세스 동안 상기 금속성 층의 에칭 레이트의 20배보다 더 큰 것인, 반도체 구조물을 제조하기 위한 방법.
  6. 제1항에 있어서,
    상기 금속 층의 일부분은 400℃보다 높지 않은 온도 하에서 상기 소스/드레인 구조물과 반응하는 것인, 반도체 구조물을 제조하기 위한 방법.
  7. 제1항에 있어서,
    상기 소스/드레인 구조물은 상기 기판 위에 핀 구조물 또는 나노와이어 구조물 내에 형성되는 융기된(raised) 소스/드레인 구조물인 것인, 반도체 구조물을 제조하기 위한 방법.
  8. 반도체 구조물을 제조하기 위한 방법에 있어서,
    기판 위에 소스/드레인 구조물을 형성하는 단계;
    상기 소스/드레인 구조물 위에 금속 층을 형성하는 단계;
    상기 소스/드레인 구조물 상에 금속성 층을 형성하기 위하여 상기 금속 층의 일부분이 상기 소스/드레인 구조물과 반응하도록 어닐링 프로세스를 수행하는 단계;
    에칭 프로세스에 의하여 상기 금속성 층 상의 상기 금속 층의 미반응 부분을 제거하는 단계; 및
    상기 금속성 층 위에 콘택을 형성하는 단계
    를 포함하며, 상기 에칭 프로세스는 HF 및 프로필렌 카보네이트를 포함하는 에천트를 사용하는 단계를 포함하고, 상기 에천트 내의 HF 대 프로필렌 카보네이트의 체적비는 1:50 내지 1:200의 범위인 것인, 반도체 구조물을 제조하기 위한 방법.
  9. 반도체 구조물을 제조하기 위한 방법에 있어서,
    기판 위에 제1 소스/드레인 구조물을 형성하는 단계 ― 상기 제1 소스/드레인 구조물은 IIIA-VA족 합금으로 이루어짐 ― ;
    상기 기판 위에 제2 소스/드레인 구조물을 형성하는 단계 ― 상기 제2 소스/드레인 구조물은 IVA족 원소 또는 IVA족 합금으로 이루어짐 ― ;
    상기 제1 소스/드레인 구조물 위에 제1 금속 층을 그리고 상기 제2 소스/드레인 구조물 위에 제2 금속 층을 형성하는 단계;
    상기 제1 소스/드레인 구조물 상에 제1 금속성 층을 형성하기 위하여 상기 제1 금속 층의 일부분이 상기 제1 소스/드레인 구조물과 반응하고, 상기 제2 소스/드레인 구조물 상에 제2 금속성 층을 형성하기 위하여 상기 제2 금속 층의 일부분이 상기 제2 소스/드레인 구조물과 반응하도록, 어닐링 프로세스를 수행하는 단계; 및
    상기 제1 금속성 층 상의 상기 제1 금속 층의 미반응 부분 및 상기 제2 금속성 층 상의 상기 제2 금속 층의 미반응 부분을 제거하기 위하여 에칭 프로세스를 수행하는 단계
    를 포함하며, 상기 에칭 프로세스는 HF 및 프로필렌 카보네이트를 포함하는 에천트를 사용하는 단계를 포함하고, 상기 에천트 내의 HF 대 프로필렌 카보네이트의 체적비는 1:50 내지 1:200의 범위인 것인, 반도체 구조물을 제조하기 위한 방법.
  10. 제9항에 있어서,
    상기 제1 금속 층 및 상기 제2 금속 층은 모두 Ni로 이루어지는 것인, 반도체 구조물을 제조하기 위한 방법.
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