KR20180060934A - 반도체 디바이스를 제조하는 방법 및 반도체 디바이스 - Google Patents

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KR20180060934A
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텅 잉 리
지웨이 팽
이-치아 예오
멩-수안 시아오
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Abstract

FinFET을 형성하는 방법에 있어서, FinFET 구조체의 소스/드레인 구조체 및 격리 절연층 상부에 제 1 희생층이 형성된다. 제 1 희생층의 남아있는 층이 격리 절연층 상에 형성되고 소스/드레인 구조체의 상위 부분이 노출되도록 제 1 희생층이 리세싱(recessing)된다. 남아있는 층 및 노출된 소스/드레인 구조체 상에 제 2 희생층이 형성된다. 제 2 희생층 및 남아있는 층이 패터닝됨으로써 개구부를 형성한다. 개구부 내에 유전체층이 형성된다. 유전체층이 형성된 이후에, 패터닝된 제 1 및 제 2 희생층이 제거되어 소스/드레인 구조체 상부에 콘택 개구부를 형성한다. 콘택 개구부 내에 전도층이 형성된다.

Description

반도체 디바이스를 제조하는 방법 및 반도체 디바이스{A METHOD OF MANUFACTURING A SEMICONDUCTOR DEVICE AND A SEMICONDUCTOR DEVICE}
관련 출원의 교차 참조
본 출원은 2016년 11월 29일 출원된 미국 가특허 출원 62/427,705에 우선권을 주장하고, 그 전체 개시는 참조에 의해 여기서 통합된다.
기술분야
본 발명개시는 반도체 집적 회로의 제조 방법에 관한 것이고, 보다 구체적으로는 핀 전계 효과 트랜지스터(fin field effect transistor; FinFET)를 포함하는 반도체 디바이스를 제조하는 방법 및 반도체 디바이스에 관한 것이다.
반도체 산업이 더 높은 디바이스 밀도, 더 높은 성능, 및 더 낮은 비용을 위해서 나노미터 기술 공정 노드로 진보됨에 따라, 고-k(유전 상수) 재료를 갖는 금속 게이트 구조체의 사용 및 핀 전계 효과 트랜지스터(FinFET)와 같은 3차원 설계의 개발에서 제조 및 설계 모두로부터의 도전 과제가 발생되었다. 금속 게이트 구조체는 종종 게이트 대체 기술을 사용함으로써 제조되고, 소스 및 드레인은 에피택셜 성장 방법을 이용함으로써 형성된다.
본 개시의 양상은 첨부 도면과 함께 판독될 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업상 표준 시행에 따라 다양한 피처들이 일정한 비율로 그려지지 않았음이 주목된다. 실제, 다양한 피처들의 치수는 설명의 명료함을 위해 임의로 확대 또는 축소될 수 있다
도 1a 내지 도 1c는 본 발명개시의 실시예에 따른 반도체 디바이스 제조 공정에서의 다양한 단계들 중 하나를 예시한다.
도 2a 내지 도 2c는 본 발명개시의 실시예에 따른 반도체 디바이스 제조 공정에서의 다양한 단계들 중 하나를 예시한다.
도 3a 내지 도 3c는 본 발명개시의 실시예에 따른 반도체 디바이스 제조 공정에서의 다양한 단계들 중 하나를 예시한다.
도 4a 내지 도 4c는 본 발명개시의 실시예에 따른 반도체 디바이스 제조 공정에서의 다양한 단계들 중 하나를 예시한다.
도 5a 내지 도 5c는 본 발명개시의 실시예에 따른 반도체 디바이스 제조 공정에서의 다양한 단계들 중 하나를 예시한다.
도 6a 내지 도 6c는 본 발명개시의 실시예에 따른 반도체 디바이스 제조 공정에서의 다양한 단계들 중 하나를 예시한다.
도 7a 내지 도 7c는 본 발명개시의 실시예에 따른 반도체 디바이스 제조 공정에서의 다양한 단계들 중 하나를 예시한다.
도 8a 내지 도 8c는 본 발명개시의 실시예에 따른 반도체 디바이스 제조 공정에서의 다양한 단계들 중 하나를 예시한다.
도 9a 내지 도 9c는 본 발명개시의 실시예에 따른 반도체 디바이스 제조 공정에서의 다양한 단계들 중 하나를 예시한다.
도 10a 내지 도 10c는 본 발명개시의 실시예에 따른 반도체 디바이스 제조 공정에서의 다양한 단계들 중 하나를 예시한다.
도 11a 내지 도 11c는 본 발명개시의 다른 실시예에 따른 반도체 디바이스 제조 공정에서의 다양한 단계들 중 하나를 예시한다.
도 12a 내지 도 12c는 본 발명개시의 다른 실시예에 따른 반도체 디바이스 제조 공정에서의 다양한 단계들 중 하나를 예시한다.
도 13a 내지 도 13c는 본 발명개시의 다른 실시예에 따른 반도체 디바이스 제조 공정에서의 다양한 단계들 중 하나를 예시한다.
도 14a 내지 도 14c는 본 발명개시의 다른 실시예에 따른 반도체 디바이스 제조 공정에서의 다양한 단계들 중 하나를 예시한다.
도 15a 내지 도 15c는 본 발명개시의 다른 실시예에 따른 반도체 디바이스 제조 공정에서의 다양한 단계들 중 하나를 예시한다.
도 16a 내지 도 16c는 본 발명개시의 다른 실시예에 따른 반도체 디바이스 제조 공정에서의 다양한 단계들 중 하나를 예시한다.
도 17a 내지 도 17c는 본 발명개시의 다른 실시예에 따른 반도체 디바이스 제조 공정에서의 다양한 단계들 중 하나를 예시한다.
도 18a 내지 도 18c는 본 발명개시의 다른 실시예에 따른 반도체 디바이스 제조 공정에서의 다양한 단계들 중 하나를 예시한다.
도 19a 내지 도 19c는 본 발명개시의 다른 실시예에 따른 반도체 디바이스 제조 공정에서의 다양한 단계들 중 하나를 예시한다.
도 20a 내지 도 20c는 본 발명개시의 다른 실시예에 따른 반도체 디바이스 제조 공정에서의 다양한 단계들 중 하나를 예시한다.
도 21a 내지 도 21c는 본 발명개시의 다른 실시예에 따른 반도체 디바이스 제조 공정에서의 다양한 단계들 중 하나를 예시한다.
도 22a 및 도 22b는 본 발명개시의 일부 실시예에 따른 반도체 디바이스의 도면을 예시한다.
도 23a 및 도 23b는 본 발명개시의 일부 실시예에 따른 반도체 디바이스의 도면을 예시한다.
도 24a 내지 도 24c는 본 발명개시의 일부 실시예에 따른 반도체 디바이스의 도면을 예시한다.
도 25a 내지 도 25c는 본 발명개시의 일부 실시예에 따른 반도체 디바이스의 도면을 예시한다.
이하의 개시는 본 발명의 상이한 특징들을 구현하기 위한 다수의 상이한 실시예 또는 예를 제공한다고 이해되어야 한다. 본 발명개시를 간략화하기 위해서 컴포넌트 및 배치의 구체적인 실시예 또는 예시들이 이하에 설명된다. 예를 들어, 엘리먼트의 치수는 개시된 범위 또는 값들에 한정되지 않지만, 공정 조건 및/또는 디바이스의 원하는 특성에 의존될 수 있다. 또한, 다음의 상세한 설명에서 제 2 피처 상부 또는 위에 제 1 피처를 형성하는 것은 제 1 피처와 제 2 피처가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 또한 제 1 피처와 제 2 피처가 직접 접촉하지 않도록 제 1 피처와 제 2 피처 사이에 추가의 피처가 형성될 수 있는 실시예도 포함할 수 있다. 다양한 피처들이 단순화 및 명료화를 위해 상이한 스케일로 임의로 그려질 수 있다. 첨부된 도면에서, 일부 층/피처들은 간략함을 위해 생략될 수 있다.
또한, 도면들에서 도시된 하나의 엘리먼트 또는 피처에 대한 다른 엘리먼트(들) 또는 피처(들)의 관계를 설명하기 위해 "아래", "밑", "하위", "위", "상위" 등과 같은 공간 상대적 용어들이 설명의 용이성을 위해 여기서 이용될 수 있다. 공간 상대적 용어들은 도면들에서 도시된 배향에 더하여 이용 또는 동작 중에 있는 디바이스의 상이한 배향들을 포함하도록 의도된 것이다. 디바이스는 이와 다르게 배향될 수 있고(90° 회전되거나 또는 다른 배향에 있음), 여기서 이용되는 공간 상대적 기술어들은 그에 따라 해석될 수 있다. 추가적으로, "~로 이루어진"이란 용어는 "~를 포함하는" 또는 "~ 로 구성된"을 의미할 수 있다. 또한, 다음의 제조 공정에서, 기술된 동작들 내에/사이에 하나 이상의 추가 동작들이 있을 수 있고, 동작의 순서가 변경될 수 있다.
개시된 실시예는 핀 전계 효과 트랜지스터(FinFET)를 위한 소스/드레인(S/D) 구조체를 형성하는 방법, S/D 구조체 상부의 콘택을 위한 개구부를 패터닝하는 방법에 관한 것이다. 여기세 개시돈 바와 같은 실시예는 일반적으로 FinFET뿐만 아니라 이중-게이트, 서라운드-게이트, 오메가-게이트 또는 게이트-올-라운드 트랜지스터, 2차원 FET 및/또는 나노와이어 트랜지스터, 또는 소스/드레인 에피택셜 성장 공정을 갖는 임의의 적절한 디바이스에 적용가능하다.
도 1a 내지 도 10c는 본 발명개시의 실시예에 따른 반도체 디바이스 제조 공정에서의 다양한 공정들을 예시한다. 다양한 도면들과 예시적인 실시예들 전반에 걸쳐, 동일한 엘리먼트들을 지정하기 위해 동일한 참조 번호들이 이용된다. 도 1a 내지 도 9c를 참조하면, "a" 도면(예를 들어, 도 1a, 도 2a 등)은 사시도를 예시하고, "b" 도면(예를 들어, 도 1b, 도 2b 등)은 도 1a에 도시된 라인 Y1-Y1에 대응하는 Y 방향을 따른 단면도를 예시하고, "c" 도면(예를 들어, 도 1c, 도 2c 등)은 도 1a에 도시된 라인 X1-X1에 대응하는 X 방향을 따른 단면도를 예시한다. 도 1a 내지 도 10c에 나타낸 공정들 이전, 동안, 그리고 이후에 추가의 공정들이 제공될 수 있고, 이하 설명된 동작들의 일부는 방법의 추가의 실시예를 위해 대체 또는 제거될 수 있다는 것이 이해된다. 동작들/공정들의 순서는 상호교환될 수 있다.
먼저 도 1a 내지 도 1c를 참조하면, 도 1a 내지 도 1c는 FinFET 구조체를 형성하기 위한 다양한 제조 동작이 수행된 이후의 구조체를 예시한다. 도 1a 내지 도 1c에 도시된 바와 같이, 기판 (101) 상부에 소스/드레인(S/D) 구조체(120 및 121)와 금속 게이트 (130)가 게이트 유전체층(131)과 함께 형성된다. 일부 실시예에 있어서, S/D 구조체(120)는 p-채널 FET을 위한 것이고, S/D 구조체(121)는 n-채널 FET을 위한 것이다(즉, 상이한 도전형). 다른 실시예에 있어서, S/D 구조체들(120,121) 모두는 p-채널 FET을 위한 것이거나, 또는 n-채널 FET을 위한 것이다(즉, 동일한 도전형). 이러한 구조체는 다음의 제조 동작에 의해 형성될 수 있다.
도 1a 내지 도 1c를 참조하면, 예시된 2개의 핀 구조체(102)를 구비한 하나 이상의 핀 구조체를 갖는 기판(101)이 도시된다. 설명을 위해 2개의 핀 구조체가 예시되지만, 다른 실시예는 임의의 수의 핀 구조체를 포함할 수 있다는 것이 이해된다. 일부 실시예에 있어서, 하나 이상의 더미 핀 구조체가 능동 FinFET을 위한 핀 구조체에 인접하여 형성된다. 핀 구조체(102)는 X 방향으로 연장되어 기판으로부터 Z 방향으로 돌출하는 반면, 게이트(130)는 Y 방향으로 연장된다.
기판(101)은 설계 요건에 따라 다양하게 도핑된 영역(예를 들어, p형 기판 또는 n형 기판)을 포함할 수 있다. 일부 실시예에서, 도핑된 영역은 p형 또는 n형 도판트로 도핑될 수 있다. 예를 들어, 도핑된 영역은 붕소 또는 BF2와 같은 p형 도판트; 인 또는 비소와 같은 n형 도판트; 및/또는 그 조합으로 도핑될 수 있다. 도핑된 영역은 n형 FinFET용으로 구성되거나, 대안적으로 p형 FinFET용으로 구성될 수 있다.
일부 실시예에 있어서, 기판 (101)은 실리콘, 다이아몬드 또는 게르마늄과 같은 적절한 원소 반도체; IV족 화합물 반도체[실리콘 게르마늄(SiGe), 실리콘 탄화물(SiC), 실리콘 게르마늄 탄화물(SiGeC), GeSn, SiSn, SiGeSn), III-V족 화합물 반도체(갈륨 비소, 인듐 갈륨 비소 InGaAs, 인듐 비소, 인듐 인화물, 인듐 안티몬화물, 갈륨 비소 인화물, 또는 갈륨 인듐 인화물)과 같은 적합한 합금 또는 화합물 반도체 등으로 제조 될 수있다. 또한, 기판(101)은 에피택셜층(에피층)을 포함할 수 있고, 성능 향상을 위해 변형될 수 있고, 그리고/또는 실리콘-온-인슐레이터(silicon-on-insulator; SOI) 구조체를 포함할 수 있다.
핀 구조체(102)는 예를 들어 인접한 핀 구조체(102) 사이에 트렌치가 형성되도록 트렌치를 형성하기 위한 패터닝 공정을 사용하여 형성될 수 있다. 이하 더 상세히 논의되는 바와 같이, 핀 구조체(102)는 FinFET을 형성하는데 사용될 것이다.
쉘로우 트렌치 격리(shallow trench isolation; STI)(105)와 같은 격리 영역이 기판(101) 상부의 트렌치 내에 배치된다. 격리 절연층(105)을 형성하기 이전에, 일부 실시예에서, 하나 이상의 라이너층이 핀 구조체(102)의 저부(103)의 측벽 및 기판(101) 상부에 형성된다. 일부 실시예에 있어서, 라이너층은 핀 구조체(102)의 저부(103)의 측벽 및 기판 (101) 상에 형성된 제 1 핀 라이너층(106), 및 제 1 핀 라이너층(106) 상에 형성된 제 2 핀 라이너층(108)을 포함한다. 일부 실시예에 있어서, 라이너층 각각은 약 1nm 내지 약 20nm 사이의 두께를 가진다.
일부 실시예에 있어서, 제 1 핀 라이너층(106)은 실리콘 산화물을 포함하고 약 0.5nm 내지 약 5nm 사이의 두께를 가지며, 제 2 핀 라이너층(108)은 실리콘 질화물을 포함하고 약 0.5nm 내지 약 5nm 사이의 두께를 가진다. 라이너층은 물리적 기상 증착(physical vapor deposition; PVD), 화학적 기상 증착(chemical vapor deposition; CVD) 또는 원자층 증착(atomic layer deposition; ALD)과 같은 하나 이상의 공정을 통해 성막될 수 있지만, 임의의 허용가능한 공정이 이용될 수도 있다.
격리 절연층(105)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 불소 도핑된 실리케이트 글래스(FSG)과 같은 적합한 유전체 재료, 탄소 도핑된 산화물과 같은 저-k 유전체, 다공성 탄소 도핑된 실리콘 이산화물과 같은 극저-k 유전체, 폴리이미드와 같은 폴리머, 또는 이들의 조합 등으로 제조될 수 있다. 일부 실시예에 있어서, 격리 절연층(105)은 CVD, 유동성 FCVD(flowable CVD) 또는 스핀-온-글래스 공정과 같은 공정을 통해 형성되지만, 임의의 허용가능한 공정이 이용될 수도 있다. 후속하여, 핀 구조체(102)의 상부 표면 위에 연장되는 격리 절연층(105)의 부분 및 핀 구조체(102)의 상부 표면 위의 라이너 층의 부분은 예를 들어 에칭 공정, 화학 기계적 연마(chemical mechanical polishing; CMP) 등을 이용하여 제거된다.
일부 실시예에 있어서, 격리 절연층(105) 및 라이너층은, 도 1a 내지 도 1c에 예시된 바와 같이, 핀 구조체(102)의 상위 부분(104)을 노출 시키도록 리세싱된다. 일부 실시예에 있어서, 격리 절연층(105) 및 라이너층은 단일 에칭 공정 또는 다중 에칭 공정을 사용하여 리세싱된다. 격리 절연층(105)이 실리콘 산화물로 제조된 일부 실시예에 있어서, 에칭 공정은 예를 들어 건식 에칭, 화학적 에칭, 또는 습식 세정 공정일 수 있다. 예를 들어, 화학적 에칭은 dHF(dilute hydrofluoric) 산과 같은 불소 함유 화학물을 채용할 수 있다. 핀 형성 공정 이후에, 핀 높이(Hfin)는, 일부 실시예에서, 약 30nm 이상, 예컨대 약 50nm 이상이다. 일실시예에 있어서, 핀 높이는 약 40nm 내지 약 80nm 사이이다. 핀 높이는 후속하는 처리에 의해 수정될 수 있다는 것이 이해된다. 다른 재료, 공정 및 치수가 사용될 수 있다.
핀 구조체(102)가 형성된 이후에, 노출 핀 구조체(102) 상부에 더미 게이트 유전체층 및 더미 게이트 전극을 포함하는 더미 게이트 구조체가 형성된다. 더미 게이트 유전체층 및 더미 게이트 전극은 후속하여 소스/드레인 영역을 정의하고 형성하기 위해 사용될 것이다. 일부 실시예에 있어서, 더미 게이트 유전체층 및 더미 게이트 전극은 노출된 핀 구조체(102) 상부에 형성된 더미 유전체층 및 더미 게이트 유전체층 상부의 더미 전극층을 성막 및 패터닝함으로써 형성된다. 더미 유전체층은 열 산화, CVD, 스퍼터링, 또는 더미 유전체층을 형성하기 위한 당업계에 공지되고 사용되는 임의의 다른 방법에 의해 형성될 수 있다. 일부 실시예에 있어서, 더미 유전체층은 실리콘 산화물, 실리콘 질화물, SiCN, SiON 및 SiN와 같은 하나 이상의 적합한 유전체 재료, 탄소 도핑된 산화물과 같은 저-k 유전체, 다공성 탄소 도핑된 실리콘 이산화물과 같은 극저-k 유전체, 폴리이미드와 같은 폴리머 등 또는 이들의 조합으로 제조될 수 있다. 일실시예에 있어서, SiO2가 사용된다.
후속하여, 더미 전극층이 더미 유전체층 상부에 형성된다. 일부 실시예에 있어서, 더미 전극층은 도전성 재료이고, 비정질 실리콘, 폴리 실리콘, 비정질 게르마늄, 폴리 게르마늄, 비정질 실리콘-게르마늄, 폴리 실리콘-게르마늄, 금속성 질화물, 금속성 실리사이드, 금속성 산화물, 및 금속을 포함하는 그룹으로부터 선택될 수 있다. 더미 전극층은 PVD, CVD, 스퍼터링 성막, 또는 전도성 재료를 성막하기 위한 당업계에 공지되고 사용된 다른 기술들에 의해 성막될 수 있다. 전도성 및 비전도성의 재료가 사용될 수 있다. 일실시 예에서, 폴리-Si가 사용된다.
마스크 패턴이 패터닝을 돕기 위해 더미 전극층 상부에 형성될 수 있다. 마스크 패턴은 SiO2, SiCN, SiON, Al2O3, SiN 또는 다른 적절한 재료의 하나 이상의 층으로 이루어진다. 마스크 패턴을 에칭 마스크로서 사용함으로써, 더미 전극층은 더미 게이트 전극으로 패터닝된다. 일부 실시예에 있어서, 더미 유전체층은 또한 패터닝되어 더미 게이트 유전체층을 정의한다.
후속하여, 더미 게이트 구조체의 측벽을 따라 측벽 스페이서(134)가 형성된다. 측벽 스페이서(134)는 더미 게이트 구조체, 핀 구조체(102) 및 격리 절연층(105) 상부에 절연층을 성막하고 성막된 절연층을 이방성으로 에칭함으로써 형성될 수 있다. 일부 실시예에 있어서, 측벽 스페이서(134)는 실리콘 질화물로 형성되고, 단일층 구조를 가질 수 있다. 대안의 실시예에 있어서, 측벽 스페이서(134)는 복수의 층을 포함하는 복합 구조를 가질 수 있다. 예를 들어, 측벽 스페이서(134)는 실리콘 산화물층 상부에 실리콘 산화물층 및 실리콘 질화물층을 포함할 수 있다. SiO2, SiCN, SiON, SiN, SiOCN, 다른 저k 재료 또는 이들의 조합과 같은 다른 재료도 사용될 수 있다. 일부 실시예에 있어서, 측벽 스페이서(134)의 두께는 약 5nm 내지 약 40nm의 범위 내에 있다.
더미 게이트 구조체 및 측벽 스페이서가 형성된 이후에, 소스/드레인(S/D) 구조체(120 및 121)는 더미 게이트 구조체의 대향 측면들을 따라 핀 구조체(102)의 노출된 부분(104) 상에 형성된다. S/D 구조체(120 및 121)는 노출된 핀 구조체(104)의 측면들 및 상면 상에 에피택셜하게 형성될 수 있다. 일부 실시예에 있어서, 핀 구조체(104)는 리세싱될 수 있고, S/D 구조체는 리세싱된 핀의 노출된 부분 상에 에피택셜하게 형성된다. 소스/드레인 영역 내의 에피택셜 성장된 재료의 사용은, 소스/드레인 영역으로 하여금 FinFET의 채널에 응력을 가하게 한다. S/D 구조체(120 및 121)가 상이한 전도형 FET를 위한 것일 때, S/D 구조체(120)가 형성되는 동안 S/D 구조체(121)를 위한 핀 구조체는, 예를 들어 SiN으로 제조된 보호층에 의해 덮여지고, S/D 구조체(121)가 형성되는 동안 상기 형성된 S/D 구조체(120)가 보호층에 의해 덮여진다.
S/D 구조체(120 및 121)에 사용되는 재료는, 채널 영역에 인장 응력을 가하기 위해 n형 FinFET에 대해 하나의 유형의 재료가 사용되고, 압축 응력을 가하기 위해 p형 FinFET에 대해 또 다른 유형의 재료가 사용되도록, n형 및 p형 FinFET에 대해 변경될 수 있다. 예를 들어, SiP 또는 SiC가 n형 FinFET을 형성하는데 사용될 수 있고, SiGe 또는 Ge이 p형 FinFET을 형성하는데 사용될 수 있다. 다른 재료가 사용될 수 있다. 일부 실시예에 있어서, S/D 구조체(120 및/또는 121)는 상이한 조성 및/또는 상이한 도펀트 농도를 갖는 2개 이상의 에피택셜층을 포함한다.
S/D 구조체(120 및/또는 121)는 적절한 도펀트를 주입하기 위한 주입 공정을 통해, 또는 재료가 성장됨에 따라 인-시츄 도핑에 의해 도핑될 수 있다. 예를 들어, 채널이 Si 또는 Si1 - xGex일 수 있는 p채널 FET에 대해, 도핑된 에피택셜 막은 붕소-도핑된 Si1 - yGey일 수 있고, 정공 이동성 향상을 위해 채널에서 종방향 압축 변형을 유도하도록 y는 x와 동등하거나 더 크다. 채널이 Si일 수 있는 n채널 FET에 대해, 도핑된 에피택셜 막은 예를 들어 인-도핑된 실리콘(Si:P) 또는 실리콘-탄소(Si1 - zCz:P)일 수 있다. 채널이 InmGa1 - mAs와 같은 화합물 반도체인 경우, 도핑된 에피택셜 막은, 예를 들어 InnGa1 - nAs일 수 있고, 여기서 n은 m보다 작거나 동등하다.
도 1a 및 도 1b에 도시된 바와 같이, 일부 실시예에서, Y 방향으로의 S/D 구조체(120 및/또는 121)의 단면은 실질적으로 육각형 형상을 가지고, 다른 실시예에서, S/D 구조체(120 및/또는 121)는 다이아몬드 형상, 기둥 형상 또는 바 형상을 가진다. 일부 실시예에 있어서, Y 방향에서의 S/D 구조체의 폭(WSD)은 약 25nm 내지 약 100nm의 범위 내에 있다.
S/D 구조체(120 및 121)가 형성된 이후에, 더미 게이트 구조체의 측벽 스페이서(134) 상과 S/D 구조체(120 및 121)를 덮도록 라이너층 또는 콘택 에칭 정지층(contact etch stop layer; CESL)으로서 제 1 절연층(122)이 성막된다. 제 1 절연층(122)은 후속하여 형성된 유전체 재료의 패터닝 동안에 에칭 정지층으로서 작용한다. 일부 실시예에 있어서, 제 1 절연층(122)은 SiO2, SiCN, SiON, SiN 및 다른 적절한 유전체 재료를 포함한다. 일실시예에 있어서, SiN이 사용된다. 제 1 절연층(122)은 상기 언급한 재료들의 조합을 포함하는 복수의 층으로 이루어질 수 있다. 제 1 절연층(122)은 PVD, CVD 또는 ALD와 같은 하나 이상의 프로세스를 통해 성막될 수 있지만, 임의의 허용가능한 프로세스가 이용될 수도 있다. 다른 재료 및/또는 공정이 사용될 수 있다. 일부 실시예에 있어서, 제 1 절연층(122)은 약 0.5nm 내지 약 10nm 사이의 두께를 가진다. 다른 실시예에서는 다른 두께가 사용될 수 있다.
상기 제 1 절연층(122)이 형성된 이후에, 제 1 절연층(122) 상부에 제 1 희생층(115)이 형성된다. 일부 실시예에 있어서, 제 1 희생층은 SiO2, SiCN, SiON, SiOC, SiOH, SiN 또는 다른 적절한 유전체 재료와 같은 실리콘계 유전체 재료의 하나 이상의 층을 포함한다. 일부 실시예에 있어서, 제 1 희생층(115)은 CVD, PVD, ALD, FCVD 또는 스핀-온-글래스 공정과 같은 막 형성 공정을 통해 형성되지만, 임의의 허용가능한 공정이 이용될 수도 있다. 후속하여, 제 1 절연층(122)의 부분이, 예를 들어 에칭 공정, CMP 등을 이용하여 제거되어 더미 게이트 전극의 상위 표면을 노출시킨다.
후속하여, 더미 게이트 전극 및 더미 게이트 유전체층이 제거된다. 제거 공정은 하나 이상의 에칭 공정을 포함할 수 있다. 예를 들어 일부 실시예에 있어서, 제거 프로세스는 건식 에칭 또는 습식 에칭을 사용하여 선택적으로 에칭하는 것을 포함한다. 건식 에칭이 사용될 때, 공정 가스는 CF4, CHF3, NF3, SF6, Br2, HBr, Cl2 또는 이들의 조합을 포함할 수 있다. N2, O2 또는 Ar과 같은 희석 가스가 선택적으로 사용될 수 있다. 습식 에칭이 사용될 때, 에칭액(에천트)은 NH4OH:H2O2:H2O(APM), NH2OH, KOH, HNO3:NH4F:H2O 및/또는 유사물을 포함할 수 있다. 더미 게이트 유전체층은 희석된 HF산 등의 습식 에칭 공정을 사용하여 제거될 수 있다. 다른 공정 및 재료가 사용될 수 있다.
더미 게이트 구조체가 제거된 이후에, 핀 구조체(104)의 채널 영역 상부에 게이트 유전체층(131)이 형성된다. 일부 실시예에 있어서, 게이트 유전체층(131)은 (예를 들어, 3.9보다 큰 유전 상수를 갖는) 하나 이상의 고-k 유전체층을 포함한다. 예를 들어, 하나 이상의 게이트 유전체층은 Hf, Al, Zr의 실리사이드 또는 금속 산화물의 하나 이상의 층, 이들의 조합 및 이들의 다중 층을 포함할 수 있다. 다른 적합한 재료는 금속 산화물, 금속 합금 산화물 및 이들의 조합의 형태의 La, Mg, Ba, Ti, Pb, Zr을 포함한다. 예시적인 재료로서 MgOx, BaTixOy, BaSrxTiyOz, PbTixOy, PbZrxTiyOz, SiCN, SiON, SiN, Al2O3, La2O3, Ta2O3, Y2O3, HfO2, ZrO2, HfSiON, YGexOy, YSixOy 및 LaAlO3 등을 포함한다. 게이트 유전체층(131)의 형성 방법은 분자 빔 증착(molecular-beam deposition; MBD), ALD, PVD 등을 포함한다. 일부 실시예에 있어서, 게이트 유전체층(131)은 약 0.5nm 내지 약 5nm의 두께를 가진다. 일부 실시예에 있어서, 게이트 유전체층(131)은 또한 측벽 스페이서(134)의 측면 상에 형성된다.
일부 실시예에 있어서, 게이트 유전체층(131)을 형성하기 이전에 채널 영역(104) 상부에 계면층(도시되지 않음)이 형성되고, 계면층 상부에 게이트 유전체층(131)이 형성된다. 계면층은 후속하여 형성되는 고-k 유전체층을 아래놓인 반도체 재료로부터 버퍼링하는 것을 돕는다. 일부 실시예에 있어서, 계면층은 화학 반응에 의해 형성될 수 있는 화학적 실리콘 산화물이다. 예를 들어, 화학적 규소 산화물은 탈이온수+오존(DIO3), NH4OH+H2O+H2O(APM) 또는 다른 방법을 이용하여 형성될 수 있다. 다른 실시예는 계면층에 대해 상이한 재료 또는 공정을 이용한다. 일실시예에 있어서, 계면층은 약 0.2nm 내지 약 1nm의 두께를 가진다.
게이트 유전체층(131)이 형성된 이후에, 게이트 유전체층(131) 상부에 게이트 전극(130)이 형성된다. 게이트 전극(130)은 W, Cu, Ti, Ag, Al, TiAl, TiAlN, TaC, TaCN, TaSiN, Mn, Co, Pd, Ni, Re, Ir, Ru, Pt, 및 Zr의 그룹으로부터 선택된 금속일 수 있다. 일부 실시예에 있어서, 게이트 전극(130)은 TiN, WN, TaN 및 Ru의 그룹으로부터 선택된 금속을 포함한다. Ti-Al, Ru-Ta, Ru-Zr, Pt-Ti, Co-Ni 및 Ni-Ta와 같은 금속 합금이 사용될 수 있고/있거나 WNx, TiNx, MoNx, TaNx, 및 TaSixNy와 같은 금속 질화물이 사용될 수 있다. 일부 실시예에 있어서, 게이트 전극(130)은 약 5 nm 내지 약 100 nm 범위 내의 두께를 가진다. 게이트 전극(130)은 ALD, CVD, PVD, 도금 또는 이들의 조합과 같은 적절한 공정을 사용하여 형성될 수 있다. 과잉 재료를 제거하기 위해 CMP와 같은 평탄화 공정이 수행될 수 있다.
본 발명의 특정 실시예에 있어서, 게이트 전극(130)은 게이트 유전체층(131) 상에 배치된 하나 이상의 일 함수 조정층(도시되지 않음)을 포함한다. 일 함수 조정층은 TiN, TaN, TaAlC, TiC, TaC, Co, Al, TiAl, HfTi, TiSi, TaSi 또는 TiAlC의 단일 층 또는 이들 재료 중 둘 이상의 다중 층과 같은 전도성 재료로 제조된다. n채널 FinFET에 대해, 일 함수 조정층으로서 TaN, TaAlC, TiN, TiC, Co, TiAl, HfTi, TiSi 및 TaSi 중 하나 이상이 사용되고, p채널 FinFET에 대해, 일 함수 조정층으로서 TiAlC, Al, TiAl, TaN, TaAlC, TiN, TiC 및 Co 중 하나 이상이 사용된다.
이어서, 게이트 전극(130), 게이트 유전체층(131) 및 일 함수 조정층이 리세싱되고, 리세싱된 게이트 전극(130) 상에 게이트 캡층(132)이 형성된다. 일부 실시예에 있어서, 게이트 전극(130)이 주로 W로 제조되는 경우, 게이트 전극은 예를 들어, Cl2/O2/BCl3를 사용하는 건식 에칭 공정을 사용하여, 24℃ 내지 150℃의 온도 범위에서, 1 Torr 미만의 압력에서 리세싱될 수 있다.
게이트 전극(130)을 리세싱한 이후에, 후속 공정 동안 게이트 전극(130)을 보호하기 위해 리세스 내에 게이트 캡층(132)이 형성된다. 일부 실시예에 있어서, 게이트 캡층(132)은 SiO2, SiCN, SiON, SiN, Al2O3, La2O3, SiN 또는 이들의 조합 등을 포함하지만, 다른 적절한 유전체 막이 사용될 수 있다. 게이트 캡층(132)은 예를 들어 CVD, PVD, 스핀-온(spin-on) 등을 이용하여 형성될 수 있다. 다른 적절한 공정 단계가 사용될 수 있다. 과잉 재료를 제거하기 위해 CMP와 같은 평탄화 공정이 수행될 수 있다.
도 2a 내지 도 2c는 본 발명개시의 일부 실시예에 따른 FinFET 디바이스를 제조하기 위한 다양한 단계들 중 하나의 도면을 나타낸다.
도 2a 내지 도 2c에 나타낸 바와 같이, 제 1 희생층(115)은 S/D 구조물(120 및 121)의 양측 영역으로부터 적어도 부분적으로 제거되어 개구부(116)를 형성한다. 일부 실시예에 있어서, 제 1 희생층(115) 모두가 제거된다. 제 1 희생층(115)은 건식 에칭 및/또는 습식 에칭과 같은 적절한 에칭 동작에 의해 제거될 수 있다. 에칭 동작은 제 1 절연층(122)에서 실질적으로 정지된다. 일부 실시예에 있어서, 제 1 절연층(122)은 약 0.5nm 내지 약 10nm 사이의 두께를 가진다.
도 3a 내지 도 3c는 본 발명개시의 일부 실시예에 따른 FinFET 디바이스를 제조하기 위한 다양한 단계들 중 하나의 도면을 나타낸다.
개구부(116)가 형성된 이후에, 개구부(116) 내에 제 2 희생층(140)이 형성된다. 제 2 희생층(140)은 제 1 절연층(122) 및/또는 격리 절연층(105)의 재료에 비해 더 높은 에칭 선택도(예를 들면, 5 이상)를 가지는 재료로 제조된다. 일부 실시예에 있어서, 제 2 희생층(140)은 Si, SiGe, SiC, Ge, SiGeC 및 GeSn과 같은 IV족 원소 또는 화합물 재료의 하나 이상의 층으로 이루어지고, 그것은 결정질, 다결정질 또는 비정질일 수 있고, 도핑되거나 도핑되지 않을 수 있다. 다른 실시예에 있어서, 제 2 희생층(140)은 SiOC, SiC, SiON, SiCN, SiOCN, SiN 및/또는 SiO2의 하나 이상의 실리콘계 유전체층으로 제조된다. 알루미늄 산화물, 알루미늄 옥시-탄화물 및 알루미늄 옥시-질화물과 같은 알루미늄계 유전체 재료가 사용될 수 있다. SOC(spin-on-carbon)가 또한 사용될 수 있다. 특정 실시예에 있어서, 제 2 희생층(140)은 GaAs, GaN, InGaAs, InAs, InP, InSb, InAsSb, AlN 및/또는 AlGaN을 포함하지만, 이에 제한되지 않는 III-V족 화합물 반도체의 하나 이상의 층으로 이루어진다. 제 2 희생층(140)은 PVD, CVD 또는 ALD와 같은 하나 이상의 프로세스를 통해 성막될 수 있지만, 임의의 허용가능한 프로세스가 이용될 수도 있다. 다른 재료 및/또는 공정이 사용될 수 있다. 일실시예에 있어서, 비정질 또는 폴리 Si가 제 2 희생층(140)으로서 사용된다. 다른 실시예에 있어서, 비정질 또는 폴리 Si1 -xGex(x가 0.4와 동등하거나 그보다 작음)가 제 2 희생층(140)으로서 사용된다.
제 2 희생층(140)의 상위 표면을 평탄화하기 위해 에치-백(etch-back) 공정 또는 CMP와 같은 평탄화 동작이 수행될 수 있다. 평탄화 동작에 의해, 게이트 캡층(132)의 상위 표면이 노출된다. 평탄화 동작 이후에, 제 1 절연층(122)의 표면으로부터 측정된 제 2 희생층의 높이(Hsacr)는 일부 실시예에 있어서 약 100nm 내지 약 350nm의 범위 내에 있다.
도 4a 내지 도 4c는 본 발명개시의 일부 실시예에 따른 FinFET 디바이스를 제조하기 위한 다양한 단계들 중 하나의 도면을 나타낸다.
격리 절연층(105) 상에 형성된 제 1 절연층(122) 상에 제 2 희생층의 얇은 층(141)이 남아 있도록, 제 2 희생층(140)은 습식 및/또는 건식 에칭을 이용하여 리세싱된다. 일부 실시예에 있어서, 얇아진 제 2 희생층(141)의 두께는 약 1nm 내지 약 20nm의 범위 내에 있다. 이 리세스 에칭에 의해, S/D 구조체(120 및 121)를 덮는 제 1 절연층(122)의 일부가 실질적으로 노출된다.
도 5a 내지 도 5c는 본 발명개시의 일부 실시예에 따른 FinFET 디바이스를 제조하기 위한 다양한 단계들 중 하나의 도면을 나타낸다.
제 2 희생층(140)이 리세싱된 이후에, 제 3 희생층(160)이 형성된다. 제 3 희생층(160)은 제 1 절연층(122) 및/또는 격리 절연층(105)의 재료에 비해 더 높은 에칭 선택도(예를 들면, 5 이상)를 가지는 재료로 제조된다. 제 3 희생층(160)은 일부 실시예에 있어서 제 1 희생층 및 제 2 희생층과는 상이한 재료로 제조된다. 일부 실시예에 있어서, 제 3 희생층(160)은 Si, SiGe, SiC, Ge, SiGeC 및 GeSn과 같은 IV족 재료의 하나 이상의 층으로 이루어지고, 그것은 결정질, 다결정질 또는 비정질일 수 있고, 도핑되거나 도핑되지 않을 수 있다. 다른 실시예에 있어서, 제 3 희생층(160)은 SiOC, SiC, SiON, SiCN, SiOCN, SiN 및/또는 SiO2의 하나 이상의 실리콘계 유전체층으로 제조된다. 알루미늄 산화물, 알루미늄 옥시-탄화물 및 알루미늄 옥시-질화물과 같은 알루미늄계 유전체 재료가 사용될 수 있다. SOC(spin-on-carbon)가 또한 사용될 수 있다. 특정 실시예에 있어서, 제 3 희생층(160)은 GaAs, GaN, InGaAs, InAs, InP, InSb, InAsSb, AlN 및/또는 AlGaN을 포함하지만, 이에 제한되지 않는 III-V족 화합물 반도체의 하나 이상의 층으로 이루어진다. 제 3 희생층(160)은 PVD, CVD 또는 ALD와 같은 하나 이상의 프로세스를 통해 성막될 수 있지만, 임의의 허용가능한 프로세스가 이용될 수도 있다. 다른 재료 및/또는 공정이 사용될 수 있다. 제 3 희생층(160)의 상위 표면을 평탄화하기 위해 에치-백 공정 또는 CMP와 같은 평탄화 동작이 수행될 수 있다. 평탄화 동작에 의해, 게이트 캡층(132)의 상위 표면이 노출된다. 일실시예에 있어서, 비정질 또는 폴리 Ge가 제 3 희생층(160)으로서 사용된다. 다른 실시예에 있어서, Si1 - yGey(y가 0.6와 동등하거나 그보다 작음)가 제 3 희생층(160)으로서 사용된다.
일실시예에 있어서, 비정질 또는 폴리 Ge가 제 3 희생층(160)으로서 사용된다. Ge/SiN 에칭 선택도는 SiO2/SiN의 에칭 선택도의 10배 이상이다. 예를 들어, Ge/SiN 에칭 선택도는 약 100(습식 에칭)인 반면, SiO2/SiN 에칭 선택도는 약 3-4이다. 따라서, Ge 제 3 희생층을 다른층에 손상을 주지 않으면서 제거할 수 있다.
제 2 희생층(140)이 Si로 제조된 경우, 얇아진 제 2 희생층(141) 상에 그로부터 Ge 제 3 희생층(160)이 선택적으로 형성될 수 있다. 특정 실시예에 있어서, 제 2 희생층(140)은 비정질 Ge 또는 폴리 Ge로 제조되고, 제 3 희생층(160)은 비정질 Si 또는 폴리 Si로 제조된다.
특정 실시예에 있어서, 얇아진 제 2 희생층(141)을 형성하기 위해 제 2 희생층(140)을 리세싱(에칭-백)하는 대신에, 비정질 또는 폴리 Si의 얇은 층(약 1nm 내지 약 20nm)이 CVD 또는 ALD 또는 다른 적절한 막 형성 방법을 사용하여 제 1 절연층(122) 상에 직접 형성된다. 그 다음, 제 3 희생층(160)(예를 들어, 비정질 또는 폴리 Ge)이 얇은 제 2 희생층 상에 형성된다.
도 6a 내지 도 6c는 본 발명개시의 일부 실시예에 따른 FinFET 디바이스를 제조하기 위한 다양한 단계들 중 하나의 도면을 나타낸다.
제 3 희생층(160)을 형성된 이후에, 제 3 희생층(160) 상부에 마스크 패턴이 형성되고, 마스크 패턴을 에칭 마스크로서 사용함으로써 제 3 희생층(160), 얇아진 제 2 희생층(141) 및 제 1 절연층(122)이 패터닝되고, 그에 따라 S/D 구조체(120 및 121) 사이에 개구부(162)가 형성된다. 도 6a 내지 도 6c는 마스크층이 제거된 이후의 구조체를 나타낸다.
마스크 패턴은 포토-에칭 동작을 이용하여 적절한 마스크 재료의 층을 패터닝함으로써 형성될 수 있다. 에칭 동작은 상이한 플라즈마 가스를 사용하는 다중 에칭 공정을 포함할 수 있다. 일부 실시예에 있어서, 마스크 패턴은 제 3 희생층(160) 및 게이트 캡층(132) 상부에 X 방향으로 연장된다. 마스크 패턴은 SiO2, SiN 및/또는 SiON 및/또는 TiN과 같은 유전체 재료의 하나 이상의 층으로 이루어진다. 마스크 패턴용 재료는 PVD, CVD 또는 ALD와 같은 하나 이상의 프로세스를 통해 성막될 수 있지만, 임의의 허용가능한 프로세스가 이용될 수도 있다. 다른 재료 및/또는 공정이 사용될 수 있다.
제 3 희생층(160)으로서 Ge계 재료(예를 들어, Ge 또는 SiGe)가 사용되는 경우, 예를 들어 플루오르화 탄소를 포함하는 가스 또는 할로겐을 포함하는 가스를 이용한 플라즈마 건식 에칭에 의해 에칭이 수행될 수 있다. 에칭 동안에, 기판은 약 20℃ 내지 약 200℃ 사이의 온도에서 가열될 수 있다. 제 2 희생층(140)으로서 Si계 재료(폴리-Si 또는 비정질 Si)가 사용되는 경우, 예를 들어 HBr을 포함하는 가스 또는 Cl2 및 SF6를 포함하는 가스를 사용하는 플라즈마 건식 에칭에 의해 에칭이 수행될 수 있다. 제 2 희생층(140)으로서 SOC(spin-on-carbon)를 사용하는 경우, 예를 들어 N2 및 H2를 포함하는 가스 또는 SO2 및 O2를 포함하는 가스를 사용한 플라즈마 건식 에칭에 의해 에칭이 수행될 수 있다. 제 2 및/또는 제 3 희생층으로서 FCVD에 의해 형성된 Si 산화물계 재료가 사용되는 경우, 예를 들어 플루오르화 탄소 및/또는 불소를 포함하는 가스를 사용하는 플라즈마 건식 에칭에 의해 에칭이 수행될 수 있다. 일부 실시예에 있어서, 제 1 절연층(122)은 완전히 에칭되지 않고 격리 절연층(105) 상에 남는다.
일부 실시예에 있어서, Y 방향에서의 개구부 폭(WSP)은 약 5nm 내지 약 40nm의 범위 내에 있고, 다른 실시예에서는 약 10nm 내지 약 40nm의 범위 내에 있다. 설계 룰 및/또는 반도체 디바이스의 유형에 따라 폭(Wsp)은 다른 값일 수 있다.
도 6a 내지 도 6c에 도시된 바와 같이, 게이트 캡층(132)은 제 3 희생층(160), 얇아진 제 2 희생층(141)의 패터닝 동안에 실질적으로 에칭되지 않는다. 즉, 게이트 캡층(132)의 재료는 제 2 희생층 및 제 3 희생층에 비해 더 높은 에칭 선택도(예를 들어, 5 이상)를 가진다.
도 7a 내지 도 7c는 본 발명개시의 일부 실시예에 따른 FinFET 디바이스를 제조하기 위한 다양한 단계들 중 하나의 도면을 나타낸다.
후속하여, 패터닝된 제 3 및 제 2 희생층 및 제 1 절연층 상부에 제 2 절연층(146)이 형성된다. 도 7a 및 도 7c에 도시된 바와 같이, 제 2 절연층(146)은 또한 측벽 스페이서(134) 및 게이트 캡층(132) 상에 형성된다.
일부 실시예에 있어서, 제 2 절연층(146)은 SiO2, SiCN, SiON, SiCN, SiOCN 및 SiN을 포함하지만, 다른 적절한 유전체 재료가 사용될 수도 있다. 일 실시예에 있어서, SiN과 같은 실리콘 질화물계 재료가 사용된다. 제 2 절연층(146)은 상기 언급한 재료들의 조합을 포함하는 복수의 층으로 이루어질 수 있다. 제 2 절연층(146)은 PVD, CVD 또는 ALD와 같은 하나 이상의 프로세스를 통해 성막될 수 있지만, 임의의 허용가능한 프로세스가 이용될 수도 있다. 다른 재료 및/또는 공정이 사용될 수 있다. 일부 실시예에 있어서, 제 2 절연층(146)은 약 1nm 내지 약 10nm 사이의 두께를 가진다. 다른 실시예에서는 다른 두께가 사용된다.
도 8a 내지 도 8c는 본 발명개시의 일부 실시예에 따른 FinFET 디바이스를 제조하기 위한 다양한 단계들 중 하나의 도면을 나타낸다.
제 2 절연층(146)이 형성된 이후에, 개구부(162)를 채우기 위해 제 3 희생층(160) 상부에 제 1층간 유전체(interlayer dielectric; ILD)(145)가 형성된다.
ILD층(145)은 단일 층 또는 다중 층을 포함할 수 있다. 일부 실시예에 있어서, ILD층(145)은 SiO2, SiCN, SiOC, SiON, SiOCN, SiN 또는 저-k 재료를 포함하지만, 다른 적절한 유전체막이 사용될 수 있다. ILD층(145)은 CVD, PECVD 또는 ALD, FCVD 또는 스핀-온-글래스 공정에 의해 형성될 수 있다. 과잉 재료를 제거하기 위해 CMP 공정과 같은 평탄화 공정이 수행될 수 있다. 평탄화 공정에 의해, 일부 실시예에 있어서 제 3 희생층(160)[및 캡 절연층(132)]의 상위 표면이 노출된다.
도 9a 내지 도 9c는 본 발명개시의 일부 실시예에 따른 FinFET 디바이스를 제조하기 위한 다양한 단계들 중 하나의 도면을 나타낸다.
후속하여, 제 3 희생층(160)이 제거됨으로써 콘택 개구부(148 및 149)가 형성되어 제 1 절연층(122)에 의해 덮인 S/D 구조체(120, 121)를 노출시킨다. 제 3 희생층(160)을 제거하기 위한 에칭 동작은 등방성 또는 이방성일 수 있다. 또한, 제 1 절연막(122)이 제거됨으로써 S/D 구조체(120, 121)가 노출된다.
제 3 희생층(160)으로서 Ge계 재료(예를 들어, Ge 또는 SiGe)가 사용되는 경우, 예를 들어 오존을 이용한 플라즈마 건식 에칭 또는 NH4OH 및 H2O2를 함유하는 용액 또는 HCl과 H2O2를 함유하는 용액을 이용한 습식 에칭에 의해 에칭이 수행될 수 있다. 남아 있는 제 1 절연막(122)은 적절한 에칭 동작을 이용함으로써 제거될 수 있다.
제 2 희생층(140)으로서 Si계 재료(폴리-Si 또는 비정질 Si)가 사용되는 경우, Cl2 및 NF3를 포함하는 가스 또는 F2를 포함하는 가스를 이용한 플라즈마 건식 에칭 또는 NH4OH 및/또는 테트라메틸암모늄(TMAH)을 사용한 습식 에칭에 의해 에칭이 수행될 수 있다. 제 2 희생층(140)으로서 SOC(spin-on-carbon)를 사용하는 경우, 예를 들어 N2 및 H2를 포함하는 가스 또는 SO2 및 O2를 포함하는 가스를 사용한 플라즈마 건식 에칭에 의해 에칭이 수행될 수 있다. 제 2 및/또는 제 3 희생층으로서 FCVD에 의해 형성된 Si 산화물계 재료가 사용되는 경우, 예를 들어 HF 또는 BHF(buffered HF)를 사용한 습식 에칭에 의해 에칭이 수행될 수 있다.
일부 실시예에 있어서, 개구부(148, 149)의 Y 방향을 따른 폭(WCH)은 약 20nm 내지 약 100nm의 범위 내에 있다.
도 10a 내지 도 10c는 본 발명개시의 일부 실시예에 따른 FinFET 디바이스를 제조하기 위한 다양한 단계들 중 하나의 도면을 나타낸다.
상기 제 2 및 제 3 희생층이 제거되고 S/D 구조체(120, 121) 상에 형성된 제 1 절연층(122)이 제거된 이후에, 콘택 개구부(148, 149) 내에 전도성 재료가 채워짐으로써 S/D 콘택(150)가 형성된다.
일부 실시예에 있어서, 실리사이드층은 노출된 S/D 구조체(120, 121) 상에 형성된다. 금속 실리사이드 형성 공정은 S/D 구조체의 측면 부분 상에 금속 실리사이드를 형성할 수 있다. 금속 실리사이드 형성 공정은 S/D 구조체 상의 금속 막 성막, S/D 구조체의 계면 또는 표면에서 금속 실리사이드를 형성하기 위한 열 처리, 및 과잉의 미반응된 금속을 제거하기 위한 에칭 공정을 포함한다. 금속 실리사이드는 TiSix, NiSix, CoSix, NiCoSix 및 TaSix를 포함하지만, 다른 적절한 실리사이드 재료가 사용될 수 있다. 일부 실시예에 있어서, 실리사이드층은 약 0.5nm 내지 약 10nm 사이의 두께를 가진다. 다른 실시예에 있어서, 실리사이드층은 이 단계의 제조 동작에서 형성되지 않고, 예를 들어 제 1 절연층(122)을 형성하기 이전에 초기 제조 단계에서 형성될 수 있다. 일부 실시예에 있어서, S/D 에피택셜층 상에 형성되지 않은 금속 막 및 실리사이드층을 형성하는데 소비되지 않는 금속 막은 적절한 에칭 동작에 의해 제거된다. 다른 실시예에 있어서, 금속 막은 제거되지 않고 남아있다.
S/D 콘택(150)은 단층 또는 다층 구조를 포함할 수 있다. 예를 들어, 일부 실시예에 있어서, 콘택(150)은 확산 배리어층, 접착층 등과 같은 콘택 라이너층, 및 콘택 개구부(148, 149) 내의 콘택 라이너층 상부에 형성된 콘택 바디를 포함한다. 콘택 라이너층은 ALD, CVD 등에 의해 형성된 Ti, TiN, Ta, TaN 등을 포함 할 수 있다. 콘택 바디는 Ni, Ta, TaN, W, Co, Ti, TiN, Al, Cu, Au, 이들의 합금, 이들의 조합 등의 하나 이상의 층과 같은 전도성 재료를 성막함으로써 형성될 수 있지만, 다른 적합한 금속이 사용될 수도 있다. ILD층(145)의 표면으로부터 과잉 재료를 제거하기 위해 CMP와 같은 평탄화 공정이 수행될 수 있다.
S/D 콘택(150)이 형성된 이후에, 일부 실시예에 있어서, 핀 구조체(104)의 상면으로부터 측정된 게이트 캡층(132)을 포함하는 게이트 구조체의 높이(Hg)는 약 20nm 내지 100nm의 범위 내에 있고, 핀 구조체(104)의 상면으로부터 측정된 금속 게이트(130)의 폭(Hmg)은 약 10nm 내지 약 60nm의 범위 내에 있다.
콘택(150)을 형성한 이후에, 추가의 층간 유전체층, 콘택/비아, 상호접속 금속층 및 패시베이션층 등과 같은 다양한 피처를 형성하기 위해 추가의 CMOS 공정이 수행된다.
도 11a 내지 도 21c는 본 발명개시의 또 다른 실시예에 따른 반도체 디바이스 제조 공정에서의 다양한 공정들을 예시한다. 도 11a 내지 도 12c를 참조하면, "a" 도면(예를 들어, 도 11a, 도 12a 등)은 사시도를 예시하고, "b" 도면(예를 들어, 도 11b, 도 12b 등)은 도 11a 및 도 12a에 도시된 라인 Y1-Y1에 대응하는 Y 방향을 따른 단면도를 예시하고, "c" 도면(예를 들어, 도 11c, 도 12c 등)은 도 11a 및 도 12a에 도시된 라인 X1-X1에 대응하는 X 방향을 따른 단면도를 예시한다.도 11a 내지 도 21c에 나타낸 공정들 이전, 동안, 그리고 이후에 추가의 공정들이 제공될 수 있고, 이하 설명된 동작들의 일부는 방법의 추가의 실시예를 위해 대체 또는 제거될 수 있다는 것이 이해된다. 동작들/공정들의 순서는 상호교환될 수 있다. 도 1a 내지 도 10c와 관련하여 기술된 상기 실시예와 동일하거나 유사한 재료, 구성, 치수 및/또는 공정이 다음의 실시예에서 채용될 수 있고, 그 상세한 설명은 생략될 수 있다.
도 11a 내지 도 11c는 본 발명개시의 일부 실시예에 따른 FinFET 디바이스를 제조하기 위한 다양한 단계들 중 하나의 도면을 나타낸다.
도 11a 내지 도 11c에 도시된 구조체는, 게이트 구조체가 형성되지 않았고, 게이트 전극(130), 게이트 유전체층(131) 및 게이트 캡층(132) 대신에 더미 게이트 전극(230), 더미 게이트 유전체층(213) 및 게이트 마스크층(232)이 배치된다는 것을 제외하고, 도 2a 내지 도 2c에 도시된 구조체와 실질적으로 유사하다. 더미 게이트 구조체를 제조하는 동작들은 상기 서술된 바와 같다.
도 12a 내지 도 12c는 본 발명개시의 일부 실시예에 따른 FinFET 디바이스를 제조하기 위한 다양한 단계들 중 하나의 도면을 나타낸다.
도 3a 내지 도 3c와 유사하게, 개구부(116) 내에 제 2 희생층(140)이 형성된다.
도 13a 내지 도 13c는 본 발명개시의 일부 실시예에 따른 FinFET 디바이스를 제조하기 위한 다양한 단계들 중 하나의 도면을 나타낸다.
도 4a 내지 도 4c와 유사하게, 제 2 희생층(140)이 리세싱되어 얇아진 제 2 희생층(141)을 형성함으로써 개구부(144)가 형성된다.
도 14a 내지 도 14c는 본 발명개시의 일부 실시예에 따른 FinFET 디바이스를 제조하기 위한 다양한 단계들 중 하나의 도면을 나타낸다.
도 5a 내지 도 5c와 유사하게, 개구부(144) 내에 제 3 희생층(160)이 형성된다.
도 15a 내지 도 15c는 본 발명개시의 일부 실시예에 따른 FinFET 디바이스를 제조하기 위한 다양한 단계들 중 하나의 도면을 나타낸다.
이어서, 제 3 희생층(160)이 Z 방향으로 더미 게이트 전극(122)의 중간 부분의 레벨까지 부분적으로 리세싱됨으로써 개구부(164)거 형성된다. 제 3 희생층(160)은 에치-백 공정 및/또는 습식 에칭에 의해 리세싱될 수 있다. 일부 실시예에 있어서, 리세싱된 제 3 희생층(160)의 남아있는 두께(Hsc)는 약 40nm 내지 약 200nm의 범위 내에 있다.
도 16a 내지 도 16c는 본 발명개시의 일부 실시예에 따른 FinFET 디바이스를 제조하기 위한 다양한 단계들 중 하나의 도면을 나타낸다.
개구부(164)이 절연 재료로 채워짐으로써 마스크층(220)가 형성된다. 일부 실시예에 있어서, 마스크층(220)은 SiOC, SiC, SiON, SiCN, SiOCN, SiN 및/또는 SiO2의 하나 이상의 층으로 제조된다. 일실시예에 있어서, SiN이 사용된다. 마스크층(220)은 PVD, CVD 또는 ALD와 같은 하나 이상의 프로세스를 통해 성막될 수 있지만, 임의의 허용가능한 프로세스가 이용될 수도 있다. 다른 재료 및/또는 공정이 사용될 수 있다. 마스크층 및 게이트 마스크층(232)의 상위 표면을 평탄화하기 위해 에치-백 공정 또는 CMP와 같은 평탄화 동작이 수행될 수 있다. 평탄화 동작에 의해, 더미 게이트 전극층(230)의 상위 표면이 노출된다.
도 17a 내지 도 17c는 본 발명개시의 일부 실시예에 따른 FinFET 디바이스를 제조하기 위한 다양한 단계들 중 하나의 도면을 나타낸다.
후속하여, 더미 게이트 전극(230) 및 더미 게이트 유전체층(231)이 제거되거됨으로써, 개구부(235)를 형성한다. 제거 동작은 도 1a 내지 도 1c에 대하여 상기 설명된다.
도 18a 내지 도 18c는 본 발명개시의 일부 실시예에 따른 FinFET 디바이스를 제조하기 위한 다양한 단계들 중 하나의 도면을 나타낸다.
더미 게이트 구조체가 제거된 이후에, 핀 구조체(104)의 채널 영역 상부에 게이트 유전체층(131)이 형성되고, 게이트 유전체층(131) 상에 게이트 전극(130)을 위한 도전층이 형성된다. 게이트 형성 동작은 도 1a 내지 도 1c에 대하여 상기 설명된다.
게이트 전극(130)은 ALD, CVD, PVD, 도금 또는 이들의 조합과 같은 적절한 공정을 사용하여 형성될 수 있다. 과잉 재료를 제거하기 위해 CMP와 같은 평탄화 공정이 수행될 수 있다. 평탄화 동작 이후에, 마스크층(220)이 노출된다.
도 19a 내지 도 19c는 본 발명개시의 일부 실시예에 따른 FinFET 디바이스를 제조하기 위한 다양한 단계들 중 하나의 도면을 나타낸다.
후속하여, 게이트 전극층이 리세싱됨으로써, 게이트 전극(130) 및 게이트 캡 개구부(237)를 형성한다.
도 20a 내지 도 20c는 본 발명개시의 일부 실시예에 따른 FinFET 디바이스를 제조하기 위한 다양한 단계들 중 하나의 도면을 나타낸다.
이어서, 게이트 캡 개구부(237) 내와 마스크층(220) 위에 절연층(132)이 형성된다. 일부 실시예에 있어서, 게이트 캡층(132)을 위한 절연층은 SiO2, SiCN, SiON, SiN, Al2O3, La2O3, 또는 이들의 조합 등을 포함하지만, 다른 적절한 유전체 막이 사용될 수 있다. 게이트 캡층(132)을 위한 절연층은 예를 들어 CVD, PVD, 스핀-온 등을 이용하여 형성될 수 있다. 다른 적절한 공정 단계가 사용될 수 있다.
도 21a 내지 도 21c는 본 발명개시의 일부 실시예에 따른 FinFET 디바이스를 제조하기 위한 다양한 단계들 중 하나의 도면을 나타낸다.
후속하여, 과잉 재료를 제거하기 위해 CMP와 같은 평탄화 공정이 수행됨으로써 게이트 캡층(132)이 형성될 수 있다.
도 21a 내지 도 21c의 구조체는 도 5a 내지 도 5c의 구조체와 실질적으로 동일하다. 후속하여, 도 6a 내지 도 10c에 설명된 바와 동일한 동작이 수행된다.
도 22a 및 도 23b는 본 발명개시의 일부 실시예에 따른 반도체 디바이스의 도면을 예시한다.
본 발명개시의 일부 실시예에 있어서, 에피택셜층이 형성되어 S/D 구조체(120, 122)를 형성하기 이전에, S/D 영역에 대응하는 핀(104)의 상위 부분은 예를 들어 SiN으로 제조된 커버층에 의해 덮히고, 이어서 핀층(104)으로부터 커버층이 제거되고, 이어서 에피택셜층이 형성된다. 이 경우, 커버층(109)은 핀(104)의 저부에 남는다. S/D 구조체(120, 122)를 위한 에피택셜층은 커버층(109)에 의해 덮이지 않는 핀(104) 상에 형성된다.
제 2 희생층(140)을 리세싱할 때, 제 2 희생층(140)은 S/D 구조체(120, 122)를 위한 에피택셜층의 레벨까지 리세싱된다. 다르게 말하면, 얇아진 제 2 희생층(141)은, 얇아진 희생층의 상위 표면이 S/D 구조체(120, 122)와 접촉하거나 S/D 구조체(120, 122)의 저부와 동일하도록 하는 두께를 가진다.
개구부(148, 149)가 형성될 때(도 9a 내지 도 9c 참조), 얇아진 제 2 희생층(141)은 에칭되지 않거나 부분적으로만 에칭된다. 따라서, 도 23a에 도시된 바와 같이, 제 2 희생층(141)은 S/D 콘택(150) 아래에 남는다.
도 24a 내지 도 24c는 본 발명개시의 일부 실시예에 따른 반도체 디바이스의 도면을 예시한다.
도 24a는 도 23b와 실질적으로 동일하고, 여기서 얇아진 제 2 희생층(141)이 S/D 구조체(120, 122)의 저부까지 또는 그보다 높게 남는다. 일부 실시예에 있어서, 얇아진 제 2 희생층(141)의 두께(Tge)는 약 0nm 내지 약 45nm의 범위 내에 있다. 얇아진 제 2 희생층은 S/D 구조체(120, 122)의 저부와 동등하거나 더 높거나 더 낮을 수 있다.
도 24b에 도시된 바와 같이, 얇아진 제 2 희생층(141)은 S/D 구조체(120, 122)의 저부 아래에 남는다. 일부 실시예에 있어서, 얇아진 제 2 희생층(141)의 두께(Tge)는 약 0nm 내지 약 45nm의 범위 내에 있다. 얇아진 제 2 희생층은 S/D 구조체(120, 122)의 저부와 동등하거나 더 높거나 더 낮을 수 있다. 다른 실시예에 있어서, 제 2 희생층(141)은 도 24c에 도시된 바와 같이 남지 않는다.
또한, 상기 제 3 희생층 에칭의 에칭 특성으로 인해, 개구부(162)는 일부 실시예에서 저부 폭보다 큰 상부 폭을 갖는 테이퍼 형상을 가진다. 따라서, 개구부(148, 149)는 도 22b에 도시된 바와 같이 저부 폭보다 작은 상부 폭을 갖는 역 테이퍼 형상을 가지고, 그러면 S/D 콘택(150)도 또한 도 23b에 도시된 바와 같이 역 테이퍼 형상을 가진다.
도 25a 내지 도 25c는 본 발명개시의 일부 실시예에 따른 반도체 디바이스의 도면을 예시한다. 도 25b는도 25a의 라인 X2-X2에 대응하는 단면도이고, 도 25c는 도 25a의 라인 X1-X1에 대응하는 단면도이다.
일부 실시예에서는, 개구부(162)의 형성 도중에(도 6a 내지 도 6c 참조), 게이트 캡층(132)의 상위 부분이 약간 에칭된다. 따라서, 도 25b에 도시된 바와 같이, S/D 구조체(120 및 121) 사이의 ILD층(145) 상위 부분은 X 방향을 따라 몸체 영역보다 넓은 상면을 갖는 깔대기(funnel) 형상을 가진다.
일부 실시예에서는, 개구부(148 및 149)의 형성 도중에(도 9a 내지 도 9c 참조), 게이트 캡층(132)의 상위 부분 및 측벽 스테이서(134)가 약간 에칭된다. 따라서, 도 25c에 도시된 바와 같이, S/D 콘택(150)의 상위 부분은 X 방향을 따라 몸체 영역보다 넓은 상면을 갖는 깔대기 형상을 가진다.
일부 실시예에 있어서, Ge가 제 3 희생층(160)으로서 사용된다. 따라서, Ge 원소가 제 2 절연층(146) 및/또는 ILD층(145)으로 확산하고, Ge 원소[또는 GeO(게르마늄 산화물)의 형태로]가 제 2 절연층(146) 및/또는 ILD층(145) 내에 또는 그 위에서 발견될 수 있다.
모든 이점이 반드시 여기서 논의되지는 않았으며, 모든 실시예 또는 예시에 대해 특정 이점이 요구되지 않고, 다른 실시예 또는 예시가 상이한 장점을 제공할 수 있음을 이해할 것이다.
예를 들어, 본 발명개시에서는 제 2 및 제 3 희생층으로서 절연층(예를 들어, 실리콘 산화물계 재료, 실리콘 질화물계 재료)에 비해 높은 에칭 선택도를 갖는 재료(예를 들어, Ge)가 사용되므로, S/D 구조체 및 S/D 콘택 구조체의 크기를 보다 정확하게 제어할 수 있다. 이러한 제조 방법으로, 재료는 측벽 스페이서 사이의 공간을 쉽게 채울 수 있어 보이드없는 막을 형성할 수 있다. 또한, 측벽 스페이서 사이의 전체 공간이 S/D 콘택을 위해 완전히 사용될 수 있고, 콘택 영역에 덜 손상이 야기된다. S/D 콘택의 면적이 더 넓기 때문에, 실리콘 산화물 및/또는 질화물에 대한 더 높은 선택적인 에칭에 의해 콘택 영역을 얻도록 랩-어라운드(wrap-around) 콘택을 형성하는 것이 가능하다. 상기 구조체 및 방법에 의해, S/D 에피택셜층이 손상되는 것을 피하고 랩-어라운드 콘택 구조체를 형성하는 것이 가능하다.
본 발명개시의 양상에 따르면, 핀 전계 효과 트랜지스터(FinFET)를 포함한 반도체 디바이스를 형성하는 방법에서, 격리 절연층 및 FinFET 구조체의 소스/드레인 구조체 상부에 제 1 희생층이 형성된다. 제 1 희생층의 남아있는 층이 격리 절연층 상에 형성되고 소스/드레인 구조체의 상위 부분이 노출되도록 제 1 희생층이 리세싱된다. 남아있는 층 및 노출된 소스/드레인 구조체 상에 제 2 희생층이 형성된다. 제 2 희생층 및 남아있는 층이 패터닝됨으로써 개구부가 형성된다. 개구부 내에 유전체층이 형성된다. 유전체층이 형성된 이후에, 패터닝된 제 1 및 제 2 희생층이 제거되어 소스/드레인 구조체 상부에 콘택 개구부를 형성한다. 콘택 개구부 내에 전도층이 형성된다.
본 발명개시의 또다른 양상에 따르면, 핀 전계 효과 트랜지스터(FinFET)를 포함한 반도체 디바이스를 형성하는 방법에서, 제 1 FinFET 구조체의 제 1 소스/드레인 구조체, 제 2 FinFET 구조체의 제 2 소스/드레인 구조체 및 격리 절연층 상부에 제 1 희생층이 형성된다. 제 1 소스/드레인 구조체는 제 2 소스/드레인 구조체에 인접하여 배치된다. 제 1 희생층의 남아있는 층이 격리 절연층 상에 형성되고 제 1 및 제 2 소스/드레인 구조체의 상위 부분이 노출되도록 제 1 희생층이 리세싱된다. 남아있는 층 및 노출된 제 1 및 제 2 소스/드레인 구조체 상에 제 2 희생층이 형성된다. 제 2 희생층 및 남아있는 층이 패터닝됨으로써 제 1 소스/드레인 구조체와 제 2 소스/드레인 구조체 사이에 개구부가 형성된다. 개구부 내에 유전체층이 형성된다. 유전체층이 형성된 이후에, 패터닝된 제 1 및 제 2 희생층이 제거되어 제 1 소스/드레인 구조체 상부의 제 1 콘택 개구부 및 제 2 소스/드레인 구조체 상부의 제 2 콘택 개구부를 형성한다. 제 1 콘택 개구부 내의 제 1 전도층 및 상기 제 2 콘택 개구부 내의 제 2 전도층이 형성된다.
본 발명개시의 또다른 양상에 따르면, 핀 전계 효과 트랜지스터(FinFET)를 포함한 반도체 디바이스는 제 1 및 제 2 FinFET 및 유전체층을 포함한다. 제 1 FinFET은 제 1 방향으로 연장하는 제 1 핀 구조체, 제 1 소스/드레인 구조체, 및 제 1 소스/드레인 구조체와 접촉하는 제 1 소스/드레인 콘택을 포함한다. 제 1 FinFET에 인접하여 배치된 제 2 FinFET은 제 1 방향으로 연장하는 제 2 핀 구조체, 제 2 소스/드레인 구조체, 및 제 2 소스/드레인 구조체와 접촉하는 제 2 소스/드레인 콘택을 포함한다. 유전체층은 제 1 소스/드레인 구조체 및 제 2 소스/드레인 구조체를 분리시킨다. 유전체층은 실리콘계 절연 재료로 제조되고, 제 1 및 제 2 소스/드레인 구조체 중 하나와 유전체층 사이의 계면 또는 그 근처에서 Ge를 함유한다.
상기는 본 발명개시의 양상들을 본 발명분야의 당업자가 더 잘 이해할 수 있도록 여러 실시예들 또는 예시들의 특징들을 약술한다. 당업자는 여기에 개시된 실시예들 또는 예시들과 동일한 목적을 수행하고, 그리고/또는 동일한 이점를 성취하는 다른 공정들 및 구조들을 설계하거나 수정하기 위해 본 발명개시를 기초로서 쉽게 사용할 수 있다는 것을 인지해야 한다. 또한, 당업자는 그러한 동등한 구성이 본 개시의 사상 및 범주로부터 벗어나지 않고, 이들은 본 개시의 사상 및 범주를 벗어나지 않으면서 다양한 수정, 대체 및 변경이 가능하다는 것을 인지해야 한다.
실시예
실시예 1. 핀 전계 효과 트랜지스터(fin field effect transistor; FinFET)를 포함한 반도체 디바이스를 형성하는 방법에 있어서,
격리 절연층 및 FinFET 구조체의 소스/드레인 구조체 상부에 제 1 희생층을 형성하는 단계;
상기 제 1 희생층의 남아있는 층이 상기 격리 절연층 상에 형성되고 상기 소스/드레인 구조체의 상위 부분이 노출되도록 상기 제 1 희생층을 리세싱(recessing)하는 단계;
상기 남아있는 층 및 상기 노출된 소스/드레인 구조체 상에 제 2 희생층을 형성하는 단계;
상기 제 2 희생층 및 상기 남아있는 층을 패터닝함으로써 개구부를 형성하는 단계;
상기 개구부 내에 유전체층을 형성하는 단계;
상기 유전체층이 형성된 이후에, 상기 패터닝된 제 1 및 제 2 희생층을 제거하여 상기 소스/드레인 구조체 상부에 콘택 개구부를 형성하는 단계; 및
상기 콘택 개구부 내에 전도층을 형성하는 단계
를 포함하는 반도체 디바이스 형성 방법.
실시예 2. 실시예 1에 있어서,
상기 제 1 희생층이 형성되기 이전에, 상기 제 1 절연층이 상기 소스/드레인 구조체 및 상기 격리 절연층 상부에 형성되고,
상기 제 1 희생층이 리세싱된 이후에, 상기 소스/드레인 구조체의 상위 부분을 덮는 상기 제 1 절연층이 노출되고,
상기 콘택 개구부가 형성될 때, 상기 제 1 절연층이 또한 제거되는 것인 반도체 디바이스 형성 방법.
실시예 3. 실시예 1에 있어서,
상기 제 1 희생층은 Si1 - xGex로 제조되고, 여기서 0 ≤≤ x ≤≤ 0.4인 것인 반도체 디바이스 형성 방법.
실시예 4. 실시예 1에 있어서,
상기 제 1 희생층은 Si1 - yGey로 제조되고, 여기서 0.6 ≤≤ y ≤≤ 1인 것인 반도체 디바이스 형성 방법.
실시예 5. 실시예 1에 있어서,
상기 제 2 희생층이 패터닝된 이후 및 상기 유전체층이 형성되기 이전에,
상기 개구부 내와 상기 패터닝된 제 2 희생층 상부에 제 2 절연층을 형성하는 단계
를 더 포함하는 반도체 디바이스 형성 방법.
실시예 6. 실시예 5에 있어서,
상기 제 2 희생층은 상기 격리 절연층, 상기 제 1 절연층 및 상기 제 2 절연층과는 상이한 재료로 제조되는 것인 반도체 디바이스 형성 방법.
실시예 7. 실시예 1에 있어서,
상기 소스/드레인 구조체는 핀 구조체, 및 상기 핀 구조체의 상면 및 대향하는 측면 모두에 형성된 하나 이상의 에피택셜층을 포함하는 것인 반도체 디바이스 형성 방법.
실시예 8. 실시예 1에 있어서,
상기 제 1 희생층이 형성되기 이전에, 상기 FinFET 구조체의 금속 게이트 구조체를 형성하는 단계를 더 포함하는 반도체 디바이스 형성 방법.
실시예 9. 실시예 1에 있어서,
상기 콘택 개구부가 형성된 이후 및 상기 전도층이 형성되기 이전에,
상기 소스/드레인 구조체 상부에 실리사이드층을 형성하는 단계를 더 포함하는 반도체 디바이스 형성 방법.
실시예 10. 실시예 1에 있어서,
상기 소스/드레인 구조체는 상기 격리 절연층 내에 매립된 핀 구조체, 및 상기 핀 구조체의 상면 상에 형성된 하나 이상의 에피택셜층을 포함하는 것인 반도체 디바이스 형성 방법.
실시예 11. 핀 전계 효과 트랜지스터(fin field effect transistor; FinFET)를 포함한 반도체 디바이스를 형성하는 방법에 있어서,
제 1 FinFET 구조체의 제 1 소스/드레인 구조체, 제 2 FinFET 구조체의 제 2 소스/드레인 구조체 - 상기 제 1 소스/드레인 구조체는 상기 제 2 소스/드레인 구조체에 인접하여 배치됨 - 및 격리 절연층 상부에 제 1 희생층을 형성하는 단계;
상기 제 1 희생층의 남아있는 층이 상기 격리 절연층 상에 형성되고 상기 제 1 및 제 2 소스/드레인 구조체의 상위 부분이 노출되도록 상기 제 1 희생층을 리세싱(recessing)하는 단계;
상기 남아있는 층 및 상기 노출된 제 1 및 제 2 소스/드레인 구조체 상에 제 2 희생층을 형성하는 단계;
상기 제 2 희생층 및 상기 남아있는 층을 패터닝함으로써 상기 제 1 소스/드레인 구조체와 상기 제 2 소스/드레인 구조체 사이에 개구부를 형성하는 단계;
상기 개구부 내에 유전체층을 형성하는 단계;
상기 유전체층이 형성된 이후에, 상기 패터닝된 제 1 및 제 2 희생층을 제거하여 상기 제 1 소스/드레인 구조체 상부의 제 1 콘택 개구부 및 상기 제 2 소스/드레인 구조체 상부의 제 2 콘택 개구부를 형성하는 단계; 및
상기 제 1 콘택 개구부 내의 제 1 전도층 및 상기 제 2 콘택 개구부 내의 제 2 전도층을 형성하는 단계
를 포함하는 반도체 디바이스 형성 방법.
실시예 12. 실시예 11에 있어서,
상기 제 2 희생층이 형성된 이후 및 마스크 패턴이 형성되기 이전에,
상기 제 1 및 제 2 FinFET 구조체 중 적어도 하나 상부에 금속 게이트 구조체를 형성하는 단계를 더 포함하는 반도체 디바이스 형성 방법.
실시예 13. 실시예 12에 있어서,
상기 금속 게이트 구조체를 형성하는 단계는,
상기 제 2 희생층 상부에 하드 마스크층을 형성하는 단계;
더미 게이트 구조체를 제거함으로써 게이트 스페이스를 형성하는 단계;
상기 게이트 스페이스 내에 금속 게이트 구조체를 형성하는 단계; 및
상기 금속 게이트 구조체 상부에 게이트 캡층을 형성하는 단계를 포함하는 것인 반도체 디바이스 형성 방법.
실시예 14. 실시예 11에 있어서,
상기 제 1 희생층이 형성되기 이전에, 상기 제 1 절연층이 상기 제 1 및 제 2 소스/드레인 구조체 및 상기 격리 절연층 상부에 형성되고,
상기 제 1 희생층이 리세싱된 이후에, 상기 제 1 및 제 2 소스/드레인 구조체의 상위 부분을 덮는 상기 제 1 절연층이 노출되고,
상기 콘택 개구부가 형성될 때, 상기 제 1 절연층이 또한 제거되는 것인 반도체 디바이스 형성 방법.
실시예 15. 실시예 11에 있어서,
상기 제 1 희생층은 Si1 - xGex로 제조되고, 여기서 0 ≤≤ x ≤≤ 0.4인 것인 반도체 디바이스 형성 방법.
실시예 16. 실시예 11에 있어서,
상기 제 1 희생층은 Si1 - yGey로 제조되고, 여기서 0.6 ≤≤ y ≤≤ 1인 것인 반도체 디바이스 형성 방법.
실시예 17. 실시예 11에 있어서,
상기 제 2 희생층이 패터닝된 이후 및 상기 유전체층이 형성되기 이전에,
상기 개구부 내와 상기 패터닝된 제 2 희생층 상부에 제 2 절연층을 형성하는 단계를 더 포함하는 반도체 디바이스 형성 방법.
실시예 18. 실시예 11에 있어서,
상기 소스/드레인 구조체는 핀 구조체, 및 상기 핀 구조체의 상면 및 대향하는 측면 모두에 형성된 하나 이상의 에피택셜층을 포함하는 것인 반도체 디바이스 형성 방법.
실시예 19. 실시예 11에 있어서,
상기 콘택 개구부가 형성된 이후 및 상기 전도층이 형성되기 이전에,
상기 제 1 및 제 2 소스/드레인 구조체 상부에 실리사이드층을 형성하는 단계
를 더 포함하는 반도체 디바이스 형성 방법.
실시예 20. 핀 전계 효과 트랜지스터(fin field effect transistor; FinFET)를 포함한 반도체 디바이스에 있어서,
제 1 방향으로 연장하는 제 1 핀 구조체, 제 1 소스/드레인 구조체, 및 상기 제 1 소스/드레인 구조체와 접촉하는 제 1 소스/드레인 콘택을 포함하는 제 1 FinFET;
제 1 방향으로 연장하는 제 2 핀 구조체, 제 2 소스/드레인 구조체, 및 상기 제 2 소스/드레인 구조체와 접촉하는 제 2 소스/드레인 콘택을 포함하고, 상기 제 1 FinFET에 인접하여 배치된 제 2 FinFET; 및
상기 제 1 소스/드레인 구조체 및 상기 제 2 소스/드레인 구조체를 분리시키는 유전체층
을 포함하고,
상기 유전체층은 실리콘계 절연 재료로 제조되고, 상기 제 1 및 제 2 소스/드레인 구조체 중 하나와 상기 유전체층 사이의 계면 또는 그 근처에서 Ge를 함유하는 것인 반도체 디바이스.

Claims (10)

  1. 핀 전계 효과 트랜지스터(fin field effect transistor; FinFET)를 포함한 반도체 디바이스를 형성하는 방법에 있어서,
    격리 절연층 및 FinFET 구조체의 소스/드레인 구조체 상부에 제 1 희생층을 형성하는 단계;
    상기 제 1 희생층의 남아있는 층이 상기 격리 절연층 상에 형성되고 상기 소스/드레인 구조체의 상위 부분이 노출되도록 상기 제 1 희생층을 리세싱(recessing)하는 단계;
    상기 남아있는 층 및 상기 노출된 소스/드레인 구조체 상에 제 2 희생층을 형성하는 단계;
    상기 제 2 희생층 및 상기 남아있는 층을 패터닝함으로써 개구부를 형성하는 단계;
    상기 개구부 내에 유전체층을 형성하는 단계;
    상기 유전체층이 형성된 이후에, 상기 패터닝된 제 1 및 제 2 희생층을 제거하여 상기 소스/드레인 구조체 상부에 콘택 개구부를 형성하는 단계; 및
    상기 콘택 개구부 내에 전도층을 형성하는 단계
    를 포함하는 반도체 디바이스 형성 방법.
  2. 제 1 항에 있어서,
    상기 제 1 희생층이 형성되기 이전에, 제 1 절연층이 상기 소스/드레인 구조체 및 상기 격리 절연층 상부에 형성되고,
    상기 제 1 희생층이 리세싱된 이후에, 상기 소스/드레인 구조체의 상위 부분을 덮는 상기 제 1 절연층이 노출되고,
    상기 콘택 개구부가 형성될 때, 상기 제 1 절연층이 또한 제거되는 것인 반도체 디바이스 형성 방법.
  3. 제 1 항에 있어서,
    상기 제 2 희생층이 패터닝된 이후 및 상기 유전체층이 형성되기 이전에,
    상기 개구부 내와 상기 패터닝된 제 2 희생층 상부에 제 2 절연층을 형성하는 단계
    를 더 포함하는 반도체 디바이스 형성 방법.
  4. 제 3 항에 있어서,
    상기 제 2 희생층은 상기 격리 절연층, 상기 제 1 절연층 및 상기 제 2 절연층과는 상이한 재료로 제조되는 것인 반도체 디바이스 형성 방법.
  5. 제 1 항에 있어서,
    상기 소스/드레인 구조체는 핀 구조체, 및 상기 핀 구조체의 상면 및 대향하는 측면 모두에 형성된 하나 이상의 에피택셜층을 포함하는 것인 반도체 디바이스 형성 방법.
  6. 제 1 항에 있어서,
    상기 제 1 희생층이 형성되기 이전에, 상기 FinFET 구조체의 금속 게이트 구조체를 형성하는 단계
    를 더 포함하는 반도체 디바이스 형성 방법.
  7. 제 1 항에 있어서,
    상기 콘택 개구부가 형성된 이후 및 상기 전도층이 형성되기 이전에,
    상기 소스/드레인 구조체 상부에 실리사이드층을 형성하는 단계
    를 더 포함하는 반도체 디바이스 형성 방법.
  8. 제 1 항에 있어서,
    상기 소스/드레인 구조체는 상기 격리 절연층 내에 매립된 핀 구조체, 및 상기 핀 구조체의 상면 상에 형성된 하나 이상의 에피택셜층을 포함하는 것인 반도체 디바이스 형성 방법.
  9. 핀 전계 효과 트랜지스터(fin field effect transistor; FinFET)를 포함한 반도체 디바이스를 형성하는 방법에 있어서,
    제 1 FinFET 구조체의 제 1 소스/드레인 구조체, 제 2 FinFET 구조체의 제 2 소스/드레인 구조체 - 상기 제 1 소스/드레인 구조체는 상기 제 2 소스/드레인 구조체에 인접하여 배치됨 - 및 격리 절연층 상부에 제 1 희생층을 형성하는 단계;
    상기 제 1 희생층의 남아있는 층이 상기 격리 절연층 상에 형성되고 상기 제 1 및 제 2 소스/드레인 구조체의 상위 부분이 노출되도록 상기 제 1 희생층을 리세싱(recessing)하는 단계;
    상기 남아있는 층 및 상기 노출된 제 1 및 제 2 소스/드레인 구조체 상에 제 2 희생층을 형성하는 단계;
    상기 제 2 희생층 및 상기 남아있는 층을 패터닝함으로써 상기 제 1 소스/드레인 구조체와 상기 제 2 소스/드레인 구조체 사이에 개구부를 형성하는 단계;
    상기 개구부 내에 유전체층을 형성하는 단계;
    상기 유전체층이 형성된 이후에, 상기 패터닝된 제 1 및 제 2 희생층을 제거하여 상기 제 1 소스/드레인 구조체 상부의 제 1 콘택 개구부 및 상기 제 2 소스/드레인 구조체 상부의 제 2 콘택 개구부를 형성하는 단계; 및
    상기 제 1 콘택 개구부 내의 제 1 전도층 및 상기 제 2 콘택 개구부 내의 제 2 전도층을 형성하는 단계
    를 포함하는 반도체 디바이스 형성 방법.
  10. 핀 전계 효과 트랜지스터(fin field effect transistor; FinFET)를 포함한 반도체 디바이스에 있어서,
    제 1 방향으로 연장하는 제 1 핀 구조체, 제 1 소스/드레인 구조체, 및 상기 제 1 소스/드레인 구조체와 접촉하는 제 1 소스/드레인 콘택을 포함하는 제 1 FinFET;
    제 1 방향으로 연장하는 제 2 핀 구조체, 제 2 소스/드레인 구조체, 및 상기 제 2 소스/드레인 구조체와 접촉하는 제 2 소스/드레인 콘택을 포함하고, 상기 제 1 FinFET에 인접하여 배치된 제 2 FinFET; 및
    상기 제 1 소스/드레인 구조체 및 상기 제 2 소스/드레인 구조체를 분리시키는 유전체층
    을 포함하고,
    상기 유전체층은 실리콘계 절연 재료로 제조되고, 상기 제 1 및 제 2 소스/드레인 콘택 중 하나와 상기 유전체층 사이의 계면 또는 그 근처에서 Ge를 함유하는 것인 반도체 디바이스.
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