CN109427673A - 半导体器件及其形成方法 - Google Patents

半导体器件及其形成方法 Download PDF

Info

Publication number
CN109427673A
CN109427673A CN201810190914.7A CN201810190914A CN109427673A CN 109427673 A CN109427673 A CN 109427673A CN 201810190914 A CN201810190914 A CN 201810190914A CN 109427673 A CN109427673 A CN 109427673A
Authority
CN
China
Prior art keywords
fin structure
coating
fin
thickness
oxide
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201810190914.7A
Other languages
English (en)
Other versions
CN109427673B (zh
Inventor
江国诚
王志豪
潘冠廷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN109427673A publication Critical patent/CN109427673A/zh
Application granted granted Critical
Publication of CN109427673B publication Critical patent/CN109427673B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02592—Microstructure amorphous
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/32055—Deposition of semiconductive layers, e.g. poly - or amorphous silicon layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7855—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with at least two independent gates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7856—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with an non-uniform gate, e.g. varying doping structure, shape or composition on different sides of the fin, or different gate insulator thickness or composition on opposing fin sides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

在衬底上形成第一和第二鳍式场效应晶体管(finFET)的方法包括在衬底上分别形成第一和第二finFET的第一和第二鳍结构，并且分别在第一和第二鳍结构的顶面上形成具有第一和第二厚度的第一和第二氧化物区域。该方法还包括分别在第一和第二鳍结构的侧壁上形成具有第三和第四厚度的第三和第四氧化物区域。第一和第二厚度分别大于第三和第四厚度。该方法还包括在第一和第三氧化物区域上形成第一多晶硅结构并且在第二和第四氧化物区域上形成第二多晶硅结构。该方法也包括分别在第一和第二鳍结构的第一和第二凹进部分上形成第一和第二源极/漏极区域并且分别用第一和第二栅极结构替换第一和第二多晶硅结构。本发明实施例涉及半导体器件及其形成方法。

Description

半导体器件及其形成方法
技术领域
本发明实施例涉及半导体器件及其形成方法。
背景技术
随着半导体技术的进步，对更高的存储容量、更快的处理系统、更高的性能和更低的成本的需求不断增加。为了满足这些需求，半导体工业持续按比例缩小半导体器件的尺寸，半导体器件诸如包括平面MOSFET和鳍式场效应晶体管(finFET)的金属氧化物半导体场效应晶体管(MOSFET)。这种按比例缩小增加了半导体制造工艺的复杂性。
发明内容
根据本发明的一些实施例，提供了一种在衬底上形成第一鳍式场效应晶体管(finFET)和第二鳍式场效应晶体管(finFET)的方法，包括：在衬底上分别形成所述第一鳍式场效应晶体管和所述第二鳍式场效应晶体管的第一鳍结构和第二鳍结构；分别在所述第一鳍结构和所述第二鳍结构的顶面上形成具有第一厚度和第二厚度的第一氧化物区域和第二氧化物区域；分别在所述第一鳍结构和所述第二鳍结构的侧壁上形成具有第三厚度和第四厚度的第三氧化物区域和第四氧化物区域，所述第一厚度和所述第二厚度分别大于所述第三厚度和所述第四厚度；在所述第一氧化物区域和所述第三氧化物区域上形成第一多晶硅结构；在所述第二氧化物区域和第四氧化物区域上形成第二多晶硅结构；分别在所述第一鳍结构和所述第二鳍结构的第一凹进部分和第二凹进部分上形成第一源极/漏极区域和第二源极/漏极区域；以及分别用第一栅极结构和第二栅极结构替换所述第一多晶硅结构和所述第二多晶硅结构。
根据本发明的另一些实施例，还提供了一种在衬底上形成第一鳍式场效应晶体管(finFET)和第二鳍式场效应晶体管(finFET)的方法，包括：在所述衬底上分别形成所述第一鳍式场效应晶体管和所述第二鳍式场效应晶体管的第一鳍结构和第二鳍结构；在所述第一鳍结构上形成第一氧化物层，所述第一氧化物层的位于所述第一鳍结构的顶面上的第一部分的第一厚度大于所述第一氧化物层的位于所述第一鳍结构的侧壁上的第二部分的第二厚度；在所述第二鳍结构上形成第二氧化物层，所述第二氧化物层的位于所述第二鳍结构的顶面上的第一部分的第一厚度大于所述第二氧化物层的位于所述第二鳍结构的侧壁上的第二部分的第二厚度；分别在所述第一氧化物层和所述第二氧化物层上形成第一多晶硅结构和第二多晶硅结构；以及分别在所述第一鳍结构和所述第二鳍结构的第一凹进部分和第二凹进部分上形成第一源极/漏极区域和第二源极/漏极区域。
根据本发明的又一些实施例，还提供了一种半导体器件，包括：第一鳍式场效应晶体管(finFET)，位于衬底上，所述第一鳍式场效应晶体管包括：第一鳍结构，位于所述衬底上，第一外延源极/漏极区域，位于所述第一鳍结构上，以及具有第一氧化物层的第一栅极结构，位于所述第一鳍结构上，所述第一氧化物层的位于所述第一鳍结构的顶面上的第一部分的第一厚度大于所述第一氧化物层的位于所述第一鳍结构的侧壁上的第二部分的第二厚度；以及第二鳍式场效应晶体管，位于所述衬底上，所述第二鳍式场效应晶体管包括：第二鳍结构，位于所述衬底上，第二外延源极/漏极区域，位于所述第二鳍结构上，以及具有第二氧化物层的第二栅极结构，位于所述第二鳍结构上，所述第二氧化物层的位于所述第二鳍结构的顶面上的第一部分的第一厚度基本等于所述第二氧化物层的位于所述第二鳍结构的侧壁上的第二部分的第二厚度。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A至图1B是根据一些实施例的鳍式场效应晶体管(finFET)的等距视图。
图2A至图2B是根据一些实施例的finFET的截面图。
图3是根据一些实施例的用于制造finFET的方法的流程图。
图4A至图11A和图4B至图11B是根据一些实施例的处于finFET的制造工艺的各个阶段的finFET的等距视图。
图12A至图12B是根据一些实施例的finFET的截面图。
图13是根据一些实施例的用于制造finFET的方法的流程图。
图14A至图19A和图14B至图19B是根据一些实施例的处于finFET的制造工艺的各个阶段的finFET的等距视图。
现在将参照附图来描述示出的实施例。在附图中，类似的参考标号通常表示同一、功能类似和/或结构类似的元件。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
可以通过任何合适的方法图案化鳍。例如，可以使用包括双重图案化或多重图案化的一个或多个光刻工艺图案化鳍。通常，双重图案化或多重图案化工艺结合光刻和自对准工艺，允许创建例如具有比使用单个直接光刻工艺可获得的间距更小的间距的图案。例如，在一些实施例中，在衬底上方形成牺牲层并且使用光刻工艺图案化牺牲层。使用自对准工艺在图案化的牺牲层旁边形成间隔件。之后，去除牺牲层，并且可以使用剩余的间隔件图案化鳍。
应该注意，在说明书中引用的“一个实施例”、“实施例”、“示例实施例”、“示例性”等表示所描述的实施例可以包括特定的部件、结构或特征，但是每个实施例不一定包括这种特定的部件、结构或特征。此外，这种短语不一定是指相同的实施例。此外，当结合实施例描述特定的部件、结构或特征时，无论是否明确描述，结合其他实施例来实现这种部件、结构或特征将在本领域技术人员的知识范围内。
应该理解，本文的措辞或术语是用于描述的目的而不是限制，从而使得本说明书的术语或措词根据本文的教导由相关领域的技术人员解释。
如本文使用的，术语“选择性”是指在相同蚀刻条件下两种材料的蚀刻速率的比率。
如本文使用的，术语“约”表示可以基于与主题半导体器件相关的特定技术节点而变化的给定量的值。基于特定的技术节点，术语“约”可以表示在例如该值的10-30％(例如，该值的±10％、±20％或±30％)内变化的给定量的值。
如本文使用的，术语“基本”表示给定量的值相对于该值的±5％变化。
如本文使用的，术语“衬底”描述了后续材料层添加在其上的材料。衬底本身可以被图案化。添加在衬底的顶部的材料可以被图案化或可以保持未被图案化。此外，该衬底可以是各种各样的半导体材料，诸如硅、锗、砷化镓、磷化铟等。可选地，该衬底可以由非导电材料制成，诸如，玻璃或蓝宝石晶圆。
如本文使用的，术语“高k”是指高介电常数。在半导体器件结构和制造工艺的领域中，高k是指介电常数大于SiO2的介电常数(例如，大于3.9)。
如本文使用的，术语“低k”是指小的介电常数。在半导体器件结构和制造工艺的领域中，低k是指介电常数小于SiO2的介电常数(例如小于3.9)。
如本文使用的，术语“p型”限定掺杂有p型掺杂剂(诸如硼)的结构、层和/或区域。
如本文使用的，术语“n型”限定掺杂有n型掺杂剂(诸如磷)的结构、层和/或区域。
如本文使用的，术语“垂直”意味着法线垂直于衬底的表面。
如本文使用的，术语“临界尺寸”是指finFET和/或集成电路的元件的最小部件尺寸(例如，线宽度)。
本发明提供了用于改进集成电路的输入/输出(IO)器件(例如，IO finFET)和/或非IO器件(例如，非IO finFET)的多晶硅结构的蚀刻轮廓示例性方法。可以在IO和/或非IO器件的邻近的鳍结构之间的高高宽比间隔(例如，高宽比大于1:15、1:18或1:20)内制造多晶硅结构。示例性方法可以在鳍结构上形成保护区域以获得多晶硅结构的改进的蚀刻轮廓而基本没有对鳍结构造成损坏。改进多晶硅结构的蚀刻轮廓可以有助于改进随后的IO和/或非IO器件的栅极结构(例如，替换金属栅极结构)的形成，并且因此有助于改进IO和/或非IO器件的性能和可靠性。
示例性方法也可以有助于在多晶硅结构的形成期间显著减少或消除IO和/或非IO器件的邻近的鳍结构之间的高高宽比间隔中的多晶硅残留物。多晶硅残留物的显著减少或消除可以有助于显著减少或消除IO和非IO器件的随后形成的源极/漏极(S/D)区域与栅极结构之间的电流泄漏，并且因此，有助于改进IO和/或非IO器件的性能和可靠性。
IO器件可以是形成在集成电路(IC)的外围区域(也可以称为“IO区域”或“高电压区域”)中的外围电路(例如，IO电路)的一部分。相反地，非IO器件可以是形成在IC的核心区域(也可以称为“逻辑区域”或“存储器区域”)中的核心电路(也可以称为“逻辑电路”或“存储器电路”)的一部分。IO器件可以被配置为处理IC的输入/输出电压/电流，并且比非IO器件承受更大量的电压或电流摆幅。在一些实施例中，非IO器件称为不被配置为直接处理输入/输出电压/电流的核心器件、逻辑器件和/或存储器器件。在一些实施例中，非IO器件包括逻辑栅极，诸如NAND、NOR、INVERTER或它们的组合。在一些实施例中，非IO器件包括存储器件，诸如静态随机存取存储(SRAM)器件。
图1A和图1B分别是根据一些实施例的IO finFET 100A和非IO finFET 100B的等距视图。除非另有说明，否则下面对图1A的元件的讨论适用于图1B中具有相同注释的元件。应该意识到，相应的图1A和图1B中的finFET 100A和100B的视图示出为用于说明的目的并且可以不按比例绘制。
在一些实施例中，除非另有说明，否则IO和非IO器件的上述讨论分别适用于IOfinFET 100A和非IO finFET 100B。IO finFET 100A和非IO finFET 100B可以是同一集成电路(IC)(未示出)的一部分并且可以形成在为同一衬底的一部分的相应的衬底102A和102B上，但是为了方便起见，在相应的图1A和图1B中单独示出。在一些实施例中，IO finFET100A和非IO finFET 100B可以分别包括浅沟槽隔离(STI)区域104A和104B、鳍结构106A和106B、源极/漏极(S/D)区域108A和108B、栅极结构110A和110B、间隔件120A和120B、蚀刻停止层(ESL)122A和122B以及层间介电(ILD)层124A和124B。在一些实施例中，IO finFET100A和非IO finFET 100B可以是n型finFET或者p型finFET。在一些实施例中，IO finFET100A和非IO finFET 100B可以分别是n型和p型finFET或分别是p型和n型finFET。
虽然图1A和图1B示出了IO finFET 100A和非IO finFET 100B各自均具有相应的两个鳍结构106A和106B，但是IO finFET 100A和非IO finFET 100B每个均可以具有与相应的鳍结构106A和106B类似的一个或多个鳍结构。在一些实施例中，鳍结构106A之间的间隔可以与鳍结构106B之间的间隔不同。在一些实施例中，IC可以具有与相应的IO finFET100A和非IO finFET 100B类似的一个或多个IO和非IO finFET。
衬底102A和102B每个均可以是在其上形成相应的IO finFET 100A和非IO finFET100B的物理材料。衬底102A和102B每个均可以是诸如但不限于硅的半导体材料。在一些实施例中，衬底102A和102B的每个均包括晶体硅衬底(例如，晶圆)。在一些实施例中，衬底102A和102B包括(i)元素半导体，诸如锗；(ii)化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；(iii)合金半导体，包括碳化硅锗、硅锗、磷砷化镓、磷铟化镓、砷化镓铟、磷砷化镓铟、砷化铝铟和/或砷化铝镓；或(iv)它们的组合。此外，根据设计需求，衬底102A和102B的每个均可以是掺杂的(例如，p型衬底或n型衬底)。在一些实施例中，衬底102A和102B每个均可以用p型掺杂剂(例如，硼、铟、铝或镓)或n型掺杂剂(例如，磷或砷)掺杂。在一些实施例中，衬底102A和102B可以具有相对于彼此的相反类型的掺杂剂
STI区域104A和104B可以提供IO finFET 100A和非IO finFET 100B彼此之间的电隔离以及IO finFET 100A和非IO finFET 100B与沉积在衬底102A和102B上或与衬底102A和102B集成的相邻的有源和无源元件(此处未示出)的电隔离。STI区域104A和104B每个均可以由介电材料制成。在一些实施例中，STI区域104A和104B每个均可以包括氧化硅、氮化硅、氮氧化硅、氟掺杂的硅酸盐玻璃(FSG)、低k介电材料和/或其他合适的绝缘材料。在一些实施例中，STI区域104A和104B每个均可以包括多层结构。在一些实施例中，可以在IOfinFET 100A和非IO finFET 100B的制造期间基本同时形成STI区域104A和104B。
鳍结构106A和106B可以沿着Y轴横穿并且穿过相应的栅极结构110A和110B。在相应的STI区域104A和104B之上延伸的鳍结构106A和106B的部分可以由相应的栅极结构110A和110B(未在图1A和图1B中示出；在图2A和图2B中示出)包裹环绕。在一些实施例中，鳍结构106A和106B每个均可以包括与衬底102A和102B类似的材料。在一些实施例中，鳍结构106A和106B每个均可以由相应的衬底102A和102B的光刻图案化和蚀刻形成。基于本文公开的内容，应该意识到，用于鳍结构106A和106B的其他材料均在本发明的范围和精神内。在一些实施例中，可以在IO finFET 100A和非IO finFET 100B的制造期间基本同时形成鳍结构106A和106B。
鳍结构106A和106B以及S/D区域108A和108B是用于相应的IO finFET 100A和非IOfinFET 100B的载流结构。IO finFET 100A和非IO finFET 100B的沟道区域(未示出)可以形成在它们相应的鳍结构106A和106B的位于相应的栅极结构110A和110B下面的部分中。在对鳍结构106A和106B的没有位于相应的栅极结构110A和110B下面的部分实施回蚀刻工艺之后，可以从相应的鳍结构106A和106B的顶面外延形成每个S/D区域108A和108B。在一些实施例中，可以在IO finFET 100A和非IO finFET 100B的制造期间基本同时形成S/D区域108A和108B。S/D区域108A和108B与鳍结构106A和106B形成相应的界面109A和109B。在一些实施例中，界面109A和109B位于与STI区域104A和/或104B的顶面相同的平面上。在一些实施例中，界面109A和109B位于STI区域104A和/或104B的顶面平面之下。
在一些实施例中，分别如图1A和图1B所示，S/D区域108A和108B可以未被合并。除了S/D区域108A和108B，IO finFET 100A和非IO finFET 100B可以具有位于鳍结构106A和106B上的合并的外延S/D区域(未示出)。S/D区域108A和108B每个均可以包括外延生长的半导体材料。在一些实施例中，外延生长的半导体材料是与衬底102A和/或102B的材料相同的材料。在一些实施例中，外延生长的半导体材料包括与衬底102A和/或102B的材料不同的材料。外延生长的半导体材料可以包括:(i)半导体材料，诸如锗或硅；(ii)化合物半导体材料，诸如砷化镓和/或砷化铝镓；或(iii)半导体合金，诸如硅锗和/或磷砷化镓。在一些实施例中，S/D区域108A和108B可以具有在从约15nm至约25nm的范围的相应的高度H1和H2。在一些实施例中，高度H1和H2可以彼此相等或不同。
在一些实施例中，可以通过(i)化学气相沉积(CVD)，诸如通过低压CVD(LPCVD)、原子层CVD(ALCVD)、超高真空CVD(UHVCVD)、减压CVD(RPCVD)或任何合适的CVD；(ii)分子束外延(MBE)工艺；(iii)任何合适的外延工艺；或(iv)它们的组合生长S/D区域108A和108B。在一些实施例中，可以通过外延沉积/部分蚀刻工艺生长S/D区域108A和108B，其重复外延沉积/部分蚀刻工艺至少一次。这种重复的沉积/部分蚀刻工艺也称为“循环沉积蚀刻(CDE)工艺”。在一些实施例中，可以通过选择性外延生长(SEG)生长S/D区域108A和108B，其中，添加蚀刻气体以促进半导体材料在鳍结构106A和106B的暴露表面上但不在绝缘材料(例如，STI区域104A和104B的介电材料)上的选择性生长。
在一些实施例中，S/D区域108A和108B可以是p型或n型。在一些实施例中，S/D区域108A和108B可以是相对于彼此相反的掺杂类型。在一些实施例中，p型S/D区域108A和108B可以包括SiGe，并且可以在外延生长工艺期间使用p型掺杂剂(诸如硼、铟或镓)原位掺杂。对于p型原位掺杂，可以使用诸如但不限于乙硼烷(B2H6)、三氟化硼(BF3)的p型掺杂前体和/或其他p型掺杂前体。
在一些实施例中，p型S/D区域108A和108B的每个均可以具有包括SiGe的多个子区域(未示出)，并且该多个子区域可以基于例如掺杂浓度、外延生长工艺条件和/或Ge相对于Si的相对浓度而彼此不同。在一些实施例中，每个子区域均可以具有彼此类似或不同的厚度，并且该厚度可以在从约0.5nm至约5nm的范围内。在一些实施例中，最靠近界面109A和109B的子区域中的Ge原子百分比可以小于离界面109A和109B最远的子区域中的Ge原子百分比。在一些实施例中，最靠近界面109A和109B的子区域可以包括在从约15原子百分比至约35原子百分比的范围内的Ge，而离界面109A和109B最远的子区域可以包括在从约25原子百分比至约50原子百分比的范围内的Ge，其中，子区域中的任何剩余的原子百分比为Si。
p型S/D区域108A和108B的多个子区域可以在约10托至约300托的压力下以及在约500℃至约700℃的温度下使用反应气体外延生长，反应气体诸如作为蚀刻剂的HCl、作为Ge前体的GeH4、作为Si前体的二氯硅烷(DCS)和/或SiH4、作为B掺杂剂前体的B2H6、H2和/或N2。根据一些实施例，为了在多个子区域中实现Ge的不同浓度，Ge与Si前体的流速比率可以在它们相应的生长工艺期间变化。例如，在最靠近界面109A和109B的子区域的外延生长期间，可以使用在从约9至约25的范围内的Ge与Si前体的流速比率，而在距离界面109A和109B最远的子区域的外延生长期间可以使用小于约6的Ge与Si前体的流速比率。
根据一些实施例，p型S/D区域108A和108B的多个子区域可以具有彼此不同的p型掺杂剂浓度。例如，最靠近界面109A和109B的子区域可以是未掺杂的，或可以具有比离界面109A和109B最远的子区域的掺杂剂浓度(例如，掺杂剂浓度在从约1x1020至约3x1022原子/cm3的范围内)更低的掺杂剂浓度(例如，掺杂剂浓度小于约8x1020原子/cm3)。
在一些实施例中，n型S/D区域108A和108B可以包括Si，并且可以在外延生长工艺期间使用n型掺杂剂(诸如，磷或砷)原位掺杂。对于n型原位掺杂，可以使用诸如但不限于磷化氢(PH3)、砷化氢(AsH3)的n型掺杂前体和/或其他n型掺杂前体。在一些实施例中，n型S/D区域108A和108B的每个均可以具有多个n型子区域。除了掺杂剂的类型之外，多个n型子区域可以与多个p型子区域的厚度、相对于Si的相对Ge浓度、掺杂剂浓度和/或外延生长工艺条件类似。
基于本文公开的内容，应该意识到，用于多个n型和/或p型子区域的其他材料、厚度、Ge浓度和掺杂剂浓度均在本发明的范围和精神内。
IO finFET 100A的栅极结构110A包括IO氧化物层114A、介电层116A和栅电极118A。在一些实施例中，IO氧化物层114A可以具有在从约1nm至约3nm的范围内的厚度114At并且介电层116A可以具有在从约1nm至约5nm的范围内的厚度116At。在一些实施例中，IO氧化物层114A和介电层116A的组合可以形成IO finFET 100A的栅极介电层。在一些实施例中，如图1A所示，IO氧化物层114A可以以使得IO氧化物114A的部分可以位于介电层116A下方并且与介电层116A接触，以及IO氧化物114A的另一部分可以位于间隔件120A下方并且与间隔件120A接触的方式沿着Y轴延伸。
与栅极结构110A相反，非IO finFET 100B的栅极结构110B可以包括介电层116B和栅电极118B，并且可以排除任何IO氧化物层。在一些实施例中，介电层116B可以具有在从约1nm至约5nm的范围内的厚度116Bt。在一些实施例中，不具有如IO氧化物层114A的任何附加IO氧化物层的介电层116B可以形成非IO finFET 100B的栅极介电层。因此，在一些实施例中，IO finFET 100A的栅极介电层比非IO finFET 100B的栅极介电层更厚。与IC的核心电路相比，IO finFET 100A的更厚的栅极介电层可以有助于处理施加至具有IO finFET 100A和非IO finFET 100B的IC的外围和/或IO电路的更高的电压/电流。
在一些实施例中，如图1B所示，非IO finFET 100B不包括位于栅极结构110B下方的氧化物层114B，但是可以在间隔件120B下方包括氧化物层114B。在一些实施例中，氧化物层114B可以具有在从约1nm至约3nm范围内的垂直厚度。
在一些实施例中，可以在IO finFET 100A和非IO finFET 100B的制造期间通过栅极替换工艺基本同时形成介电层116A和116B以及栅电极118A和118B。根据一些实施例，栅极结构110A和110B沿着Y轴可以具有在从约5nm至约50nm的范围的相应的水平尺寸(例如，栅极长度)Lg1和Lg2。在一些实施例中，栅电极118A和118B可以具有彼此相等或不同的水平尺寸(例如，沿着栅极长度)。
介电层116A和116B每个均可以包括氧化硅，并且可以通过CVD、原子层沉积(ALD)、物理气相沉积(PVD)、电子束蒸发或其他合适的工艺形成。在一些实施例中，介电层116A和116B每个均可以包括(i)氧化硅、氮化硅和/或氧氮化硅层，(ii)高k介电材料，诸如氧化铪(HfO2)、氧化钛(TiO2)、氧化铪锆(HfZrO)、氧化钽(Ta2O3)、硅酸铪(HfSiO4)、氧化锆(ZrO2)、硅酸锆(ZrSiO2)，(iii)具有锂(Li)、铍(Be)、镁(Mg)、钙(Ca)、锶(Sr)、钪(Sc)、钇(Y)、锆(Zr)、铝(Al)、镧(La)、铈(Ce)、镨(Pr)、钕(Nd)、钐(Sm)、铕(Eu)、钆(Gd)、铽(Tb)、镝(Dy)、钬(Ho)、铒(Er)、铥(Tm)、镱(Yb)或镥(Lu)的氧化物的高k介电材料，或(iv)它们的组合。可以通过ALD和/或其他合适的方法形成高k介电层。在一些实施例中，介电层116A和116B每个均可以包括单层或绝缘材料层的堆叠件。基于本文公开的内容，应该意识到，用于介电层116A和116B的其他材料和形成方法均在本发明的范围和精神内。
在一些实施例中，IO氧化物层114A和氧化物层114B每个均可以包括氧化硅，并且可以通过CVD、原子层沉积(ALD)、物理气相沉积(PVD)、电子束蒸发或其他合适的工艺形成。基于本文公开的内容，应该意识到，用于IO氧化物层114A和氧化物层114B的其他氧化物材料和形成方法均在本发明的范围和精神内。在一些实施例中，可以在IO finFET 100A和非IO finFET 100B的制造期间基本同时沉积氧化物层114A和氧化物层114B。
栅电极118A和118B每个均可以包括栅极功函金属层(未示出)和栅极金属填充层(未示出)。在一些实施例中，可以在IO finFET 100A和非IO finFET 100B的制造期间通过栅极替换工艺基本同时形成栅电极118A和118B的栅极功函金属层和栅极金属填充层。在一些实施例中，栅极功函金属层设置在介电层116A和116B上。栅极功函金属层每个均可以包括单个金属层或金属层的堆叠件。金属层的堆叠件可以包括具有彼此类似或不同的功函数的金属。在一些实施例中，栅极功函金属层可以包括例如铝(Al)、铜(Cu)、钨(W)、钛(Ti)、钽(Ta)、氮化钛(TiN)、氮化钽(TaN)、硅化镍(NiSi)、硅化钴(CoSi)、银(Ag)、碳化钽(TaC)、氮化钽硅(TaSiN)、碳氮化钽(TaCN)、钛铝(TiAl)、氮化钛铝(TiAlN)、氮化钨(WN)、金属合金和/或它们的组合。可以使用诸如ALD、CVD、PVD、镀或它们的组合的合适的工艺形成栅极功函金属层。在一些实施例中，栅极功函金属层具有在从约2nm至约15nm的范围内的厚度。基于本文公开的内容，应该意识到，用于栅极功函金属层的其他材料、形成方法和厚度均在本发明的范围和精神内。
栅极金属填充层的每个均可以包括单个金属层或金属层的堆叠件。金属层的堆叠件可以包括彼此不同的金属。在一些实施例中，栅极金属填充层的每个均可以包括合适的导电材料，诸如Ti、银(Ag)、Al、氮化钛铝(TiAlN)、碳化钽(TaC)、碳氮化钽(TaCN)、氮化钽硅(TaSiN)、锰(Mn)、Zr、氮化钛(TiN)、氮化钽(TaN)、钌(Ru)、钼(Mo)、氮化钨(WN)、铜(Cu)、钨(W)、钴(Co)、镍(Ni)、碳化钛(TiC)、碳化钛铝(TiAlC)、碳化钽铝(TaAlC)、金属合金和/或它们的组合。可以通过ALD、PVD、CVD或其他合适的沉积工艺形成栅极金属填充层。基于本文公开的内容，应该意识到，用于栅极金属填充层的其他材料和形成方法均在本发明的范围和精神内。
间隔件120A和120B形成相应的栅极结构110A和110B的侧壁并且与相应的介电层116A和116B接触。间隔件120A和120B每个均可以包括绝缘材料，诸如氧化硅、氮化硅、低k材料或它们的组合。间隔件120A和120B的每个均可以具有介电常数小于3.9(例如，小于3.5、3或2.8)的低k材料。在一些实施例中，间隔件120A和120B的每个均可以具有在在从约7nm至约10nm的范围内的相应的厚度120At和120Bt。基于本文公开的内容，应该意识到，用于间隔件120A和120B的其他材料和厚度均在本发明的范围和精神内。
蚀刻停止层(ESL)122A和122B可以被配置为在IO finFET 100A和非IO finFET100B的随后的处理期间保护相应的S/D区域108A和108B。可以例如在ILD层124A和124B和/或接触结构(未示出)的形成期间提供这种保护。ESL 122A和122B可以设置在相应的间隔件120A和120B的侧壁上。在一些实施例中，ESL 122A和122B每个均可以包括例如氮化硅(SiNx)、氧化硅(SiOx)、氮氧化硅(SiON)、碳化硅(SiC)、碳氮化硅(SiCN)、氮化硼(BN)、硅氮化硼(SiBN)、硅碳氮化硼(SiCBN)或它们的组合。在一些实施例中，ESL 122A和122B每个均可以包括通过低压化学气相沉积(LPCVD)、等离子体增强化学气相沉积(PECVD)、化学气相沉积(CVD)形成的氮化硅或氧化硅或通过高高宽比工艺(HARP)形成的氧化硅。在一些实施例中，ESL 122A和122B每个均可以具有分别在从约3nm至10nm或在从约10nm至约30nm的范围内的厚度122At和122Bt。基于本文公开的内容，应该意识到，用于ESL 122A和122B的其他材料、形成方法和厚度均在本发明的范围和精神内。
ILD层124A和124B可以设置在ESL 122A和122B上，并且ILD层124A和124B的每个均可以包括使用适用于可流动介电材料(例如，可流动氧化硅、可流动氮化硅、可流动氮氧化硅、可流动碳化硅或可流动碳氧化硅)的沉积方法沉积的介电材料。例如，可以使用可流动CVD(FCVD)沉积可流动氧化硅。在一些实施例中，介电材料是氧化硅。在一些实施例中，ILD层124A和124B沿着Z轴可以具有在从约50nm到约200nm的范围内的垂直厚度。基于本文公开的内容，应该意识到，用于ILD层124A和124B的其他材料、厚度和形成方法均在本发明的范围和精神内。
图1A至图1B分别示出了用于IO和非IO finFET的一个栅极结构110A和110B。然而，基于本文的公开内容，应该意识到，IO finFET 100A和/或非IO finFET 100B可以具有与相应的栅极结构110A和110B类似和平行的额外的栅极结构。此外，可以通过使用诸如栅极接触结构、S/D接触结构、导电通孔、导线、介电层、钝化层等的其他结构组件(为了清楚起见，省略了这些)，将IO finFET 100A和/或非IO finFET 100B结合至集成电路。基于本文的公开内容，应该意识到，STI区域104A和104B、鳍结构106A和106B、S/D区域108A和108B、栅极结构110A和110B以及间隔件120A和120B的截面形状是说明性的并且不旨在限制。
图2A和图2B是根据一些实施例的分别沿着图1A的IO finFET 100A的线A-A和图1B的非IO finFET 100B的线B-B的截面图。以上描述了与图1A和图1B中的元件具有相同的注释的图2A和图2B中的元件。应该意识到，图2A中的IO finFET 100A和图2B中的非IO finFET100B的视图示出为用于说明的目的并且可以不按比例绘制。基于本文公开的内容，应该意识到，图2A和图2B中示出的STI区域104A和104B、鳍结构106A和106B、S/D区域108A和108B和栅极结构110A和110B的截面形状是说明性的并且不旨在限制。
如图2A所示，IO finFET 100A的IO氧化物层114A、介电层116A和栅电极118A包裹鳍结构106A的在STI区域104A之上延伸的部分。在一些实施例中，IO氧化物层114A具有第一部分114A1和第二部分114A2，第一部分114A1在鳍结构106A的在STI区域104A之上延伸的部分的顶面106As上具有第一厚度114At1，并且第二部分114A2在STI区域104A的顶面104As上和鳍结构106A的在STI区域104A之上延伸的部分的侧壁上具有第二厚度114At2。在一些实施例中，厚度114At1可以大于厚度114At2且差值在从约0.5nm至约3nm的范围内。根据一些实施例，厚度114At1可以在从约2nm至约5nm的范围并且厚度114At2可以在从约1nm至约3nm的范围。
IO氧化物层114A的位于顶面106As上的较厚部分114A1可以有助于在多晶硅结构(图8A中示出的元件842A)的图案化和蚀刻期间保护鳍结构106A，多晶硅结构可以在随后的栅极替换工艺中由栅极结构110A替换。IO氧化物层114A的这些保护性较厚部分114A1的存在可以允许相比于其他finFET使用的用于从鳍结构106A之间的高高宽比间隔230A(例如，高宽比大于1:15、1:18或1:20)去除多晶硅的更长的蚀刻时间，而在多晶硅结构(图8A中示出的元件842A)的形成期间基本不蚀刻和/或损坏鳍结构106A。更长的蚀刻时间可以有助于显著减少或消除间隔230A中的多晶硅残留物，并且因此，改进了IO finFET 100A的性能和可靠性。因此，IO氧化物层114A可以用作保护氧化物层并且也形成了IO finFET 100A的栅极介电层的一部分。
在一些实施例中，可以在鳍结构106A的顶面106As上形成IO氧化物层114A的较厚部分114A1。可以通过在顶面106As上形成掺杂的非晶Si(a-Si)(图6A所示)和随后在掺杂的a-Si层上沉积氧化物层以及对掺杂的a-Si和沉积的氧化物层进行高温退火处理来完成位于顶面106As上的这种较厚部分114A1。可以在氧化物层的沉积期间和高温退火处理期间氧化掺杂的a-Si。位于顶面106As上的沉积的氧化物层的部分和氧化的掺杂的a-Si的组合可以形成IO氧化物层114A的具有第一厚度114At1的较厚部分114A1。以下将参照图5A至图7A和图5B至图7B进一步详细描述在顶面106As上形成较厚IO氧化物层114A的工艺。
在一些实施例中，如图2A所示，掺杂的a-Si的部分228A可以保持未被氧化并且在顶面106As和IO氧化物层114A之间形成中间层。部分228A可以具有在从约0.01nm至约5nm的范围的垂直厚度。在一些实施例中，当没有未氧化的掺杂的a-Si时，IO finFET 100A中可以不存在部分228A。
在一些实施例中，鳍结构106A的在STI区域104A之上延伸的部分可以各自具有在从约40nm至约60nm的范围的垂直高度，可以各自具有在从约5nm至约10nm的范围的宽度，并且可以具有在从约20nm至约30nm的范围的鳍至鳍间距。
参照图2B，与IO finFET 100A类似，非IO finFET 100B的介电层116B和栅电极118B包裹环绕鳍结构106B的在STI区域104B之上延伸的部分。同样，如图2B所示，与IOfinFET 100A相反，非IO finFET 100B在STI区域104B的顶面104Bs上以及介电层116B和鳍结构106B的在STI区域104B之上延伸的部分之间可以不具有与IO氧化物层114A类似的IO氧化物层。然而，如以下参照图5B至图11B讨论的，与IO氧化物层114A(以上参照图2A讨论的)类似的保护氧化物层(未在图2B中示出；图1B和图7B中示出的元件114B)可以用于在非IOfinFET 100B的多晶硅结构(图8B中示出的元件842B)的形成期间保护鳍结构106B。可以在栅极结构110B的形成之前去除保护氧化物层114B。与IO氧化物层114A类似，保护氧化物层可以允许从鳍结构106B之间的高高宽比间隔230B(例如，大于1:15、1:18或1:20的高宽比)去除多晶硅的更长的蚀刻时间，而在多晶硅结构(图8B中示出的元件842B)的形成期间基本没有蚀刻和/或损坏鳍结构106B。更长的蚀刻时间可以有助于显著减少或消除间隔230B中的多晶硅残留物，并且因此，改进了非IO finFET 100B的性能和可靠性。
此外，根据一些实施例，与IO finFET 100A相反，非IO finFET 100B可以具有氧化物层232，氧化物层232包裹鳍结构106B的在STI区域104B之上延伸的部分并且没有位于STI区域104B的顶面104Bs上。在一些实施例中，氧化物层232的位于顶面106Bs上或位于部分228B上的部分和氧化物层232的位于鳍结构106B的侧壁上的部分可以具有相对于彼此的基本相等的厚度。可以在非IO finFET 100B的保护氧化物层的去除之后的湿清洗工艺期间形成氧化物层232。在一些实施例中，氧化物层232可以具有在从约0.5nm至约2nm的范围的厚度。
在一些实施例中，与IO finFET 100A的部分228A类似，非IO finFET 100B可以具有掺杂的a-Si的未氧化部分228B，掺杂的a-Si的未氧化部分228B在顶面106Bs和氧化物层232之间形成中间层。部分228B可以具有在从约0.01nm至约5nm的范围的垂直厚度。在一些实施例中，当没有未氧化的掺杂的a-Si时，非IO finFET 100B中可以不存在部分228B。
在一些实施例中，鳍结构106B的在STI区域104B之上延伸的部分各自可以具有在从约40nm至约60nm的范围的垂直高度，各自均可以具有在从约5nm至约10nm的范围的宽度，并且可以具有在从约20nm至约30nm的范围的鳍至鳍间距。在一些实施例中，鳍结构106A和106B可以具有彼此相等或不同的高度、宽度和鳍至鳍间距。
图3示出了根据一些实施例的用于制造如参照图1A至图2A以及图1B至图2B描述的IO finFET 100A和非IO finFET 100B的示例性方法300的流程图。为了说明的目的，将参照用于制造分别如图4A至图11A以及图4B至图11B所示的器件100A和100B的示例性制造工艺描述的图3中示出的操作。图4A至图11A以及图4B至图11B是根据一些实施例的处于IOfinFET 100A和非IO finFET 100B的制造的各个阶段的相应的IO finFET 100A和非IOfinFET 100B的等距视图。操作可以以不同的顺序实施，也可以根据特定的应用实施。应该注意，方法300不会产生完整的IO finFET 100A和非IO finFET 100B。因此，应该理解，可以在方法300之前、期间和之后提供额外的工艺，并且可以仅在此处简单地描述一些其他工艺。以上描述了与图1A至图1B和图2A至图2B中的元件具有相同的注释的图4A至图11A和图4B至图11B中的元件。
在操作305中，在衬底上形成第一和第二finFET的鳍结构。例如，如图4A和图4B所示，在相应的衬底102A和102B上基本同时形成IO finFET 100A的鳍结构106A和非IOfinFET 100B的鳍结构106B。衬底102A和衬底102B可以是同一衬底的不同部分。可以通过在未蚀刻的衬底102A和102B上形成图案化的硬掩模层434和436同时蚀刻相应的衬底102A和102B来形成鳍结构106A和106B。在一些实施例中，硬掩模层434是包括例如使用热氧化工艺形成的氧化硅的薄膜。在一些实施例中，硬掩模层436可以由使用例如低压化学气相沉积(LPCVD)或等离子体增强CVD(PECVD)的氮化硅形成。
参照图3，在操作310中，沉积用于STI区域的绝缘材料层并且去除图案化的硬掩模层以在绝缘材料层内形成凹进区域。例如，可以在图4A和图4B的结构上毯式沉积绝缘材料层104*，随后是化学机械抛光(CMP)工艺和蚀刻工艺以基本同时形成图5A和图5B的结构。CMP工艺可以使绝缘材料层104*的顶面104s*与硬掩模层436的顶面436s基本共面(未示出)。CMP工艺随后可以进行蚀刻工艺(例如，使用氯基蚀刻剂的反应离子蚀刻)以去除硬掩模层434和436并在绝缘材料层104*内形成凹进区域538A和538B。在一些实施例中，凹进区域538A和538B每个均可以具有在从约5nm至约20nm的范围的高度538t。
在一些实施例中，绝缘材料层104*可以包括例如氧化硅、氮化硅、氮氧化硅、氟掺杂的硅酸盐玻璃(FSG)或低k介电材料。在一些实施例中，可使用硅烷(SiH4)和氧(O2)作为反应前体，使用可流动化学气相沉积(FCVD)工艺、高密度等离子体(HDP)CVD工艺来沉积绝缘材料层104*。在一些实施例中，可使用次大气压CVD(SACVD)工艺或高高宽比工艺(HARP)来形成绝缘材料层104*，其中，工艺气体可包括正硅酸乙酯(TEOS)和/或臭氧(O3)。在一些实施例中，可以使用旋涂电介质(SOD)来形成绝缘材料层104*，旋涂电介质诸如氢倍半硅氧烷(HSQ)或甲基倍半硅氧烷(MSQ)。
参照图3，在操作315中，在凹进区域内形成掺杂的非晶硅(a-Si)层并且形成STI区域。例如，可以在图5A和图5B的结构上毯式沉积a-Si层，随后是化学机械抛光(CMP)工艺、掺杂工艺和蚀刻工艺以基本同时形成图6A和图6B的结构。可以使用例如CVD、PVD或ALD工艺毯式沉积a-Si层。CMP工艺可以使a-Si层的顶面与绝缘材料层104*的顶面104s*基本共面(未示出)，从而用a-Si层(未示出)填充凹进区域538A和538B。在一些实施例中，代替a-Si层的毯式沉积，可以在顶面106As和106Bs上外延生长a-Si层以填充相应的凹进区域538A和538B，随后是CMP工艺以使a-Si外延层的顶面与绝缘材料层104*的顶面104s*基本共面。
CMP工艺之后可以进行掺杂工艺(例如，离子注入)以将诸如氟或氧的掺杂剂引入至凹进区域538A和538B内的a-Si层中以形成掺杂的a-Si层640A和640B。a-Si层640A和640B中的掺杂剂浓度可以在从约1×1015至约1×1023原子/cm3的范围。在一些实施例中，可以在室温下以约2keV至约10keV的能量将掺杂剂离子注入至a-Si层。在一些实施例中，可以在掺杂工艺之后实施CMP工艺而不是在掺杂工艺之前实施。在一些实施例中，掺杂的a-Si层640A和640B可以具有范围在从约5nm至约20nm的范围内的相应厚度640At和640Bt。
形成掺杂的a-Si层640A和640B之后进行蚀刻工艺以回蚀刻绝缘材料层104*并且基本同时形成如图6A和图6B所示的STI区域104A和104B。可以例如通过干蚀刻工艺、湿蚀刻工艺或它们的组合来实施绝缘材料层104*的回蚀刻。在一些实施例中，干蚀刻工艺可以包括使用具有在从约1mTorr至约5mTorr的范围的压力的八氟环丁烷(C4F8)、氩(Ar)、氧(O2)和氦(He)、三氟甲烷(CHF3)和He、四氟化碳(CF4)、二氟甲烷(CH2F2)、氯气(Cl2)和O2、溴化氢(HBr)、O2和He或它们的组合的气体混合物的等离子体干蚀刻。在一些实施例中，湿蚀刻工艺可以包括使用稀释的氢氟酸(DHF)处理、过氧化铵混合物(APM)、过氧化氢混合物(SPM)、热去离子水(DI水)或它们的组合。在一些实施例中，湿蚀刻工艺可以包括使用蚀刻工艺，蚀刻工艺使用可以作为蚀刻剂的氨(NH3)和氢氟酸(HF)以及惰性气体(诸如Ar、氙(Xe)、He或它们的组合)。在一些实施例中，蚀刻工艺中使用的HF和NH3的流速的每个均可以在从约10sccm至约100sccm(例如，约20sccm、30sccm或40sccm)的范围。在一些实施例中，可以在约5mTorr至约100mTorr(例如，约20mTorr、约30mTorr或约40mTorr)的范围的压力下和约50℃至约120的范围的高温下实施蚀刻工艺。
参照图3，在操作320中，在第一和第二finFET的相应的鳍结构上形成IO氧化物层和保护氧化物层。例如，可以在图6A和图6B的结构上毯式沉积氧化物材料层，随后是高温退火工艺以基本同时形成如分别在图7A和图7B所示的IO氧化物层114A和保护氧化物层114B。氧化物层114A和114B可以是同一连续氧化物层的部分。氧化物材料层可以包括例如氧化硅，并且可以通过CVD、原子层沉积(ALD)、等离子体增强ALD(PEALD)、物理气相沉积(PVD)、电子束蒸发或其他合适的工艺形成。在一些实施例中，可以在约300℃至约500℃的范围的温度下以约400W至约500W的范围的能量使用PEALD来沉积氧化物材料层。
沉积氧化物材料层之后可以进行高温退火工艺。在一些实施例中，在氧化物材料层的沉积之后的图6A和图6B的结构可以在约800℃至约1050℃的温度范围的氧气流下经受干退火工艺。氧前体浓度可以在总气体流量的约0.5％至约5％的范围内。如图7A和图7B所示，该高温退火工艺可以将部分掺杂的a-Si层640A和640B转化成氧化物层，氧化物层形成相应的氧化物层114A和114B的位于相应的顶面106As和106Bs上方的部分。在一些实施例中，可以将掺杂的a-Si层640A和640B转化成氧化物层。由于在顶面处存在更多的氧前体，转化工艺可以从掺杂的a-Si层640A和640B的顶部开始。在一些实施例中，诸如更高的退火温度，a-Si层中的更高的氟掺杂剂浓度以及更高的氧气流速的因素可以导致掺杂的a-Si层的转化速率更快；进而，更快的转化速率可以导致形成的氧化硅材料的厚度更大。在一些实施例中，转化工艺可以是定时工艺，其中，转化的氧化硅材料的标准厚度可以通过控制退火时间来实现。在一些实施例中，退火工艺可以是闪蒸工艺，其中，退火时间可以在约0.5s至5s之间(诸如1s)。作为退火工艺的结果，相应的氧化物层114A和114B的位于相应的顶面106As和106Bs上的部分114A1和114B1可以比相应的氧化物层114A和114B位于相应的鳍结构106A和106B的侧壁上的部分114A2和114B2更厚。
由于在掺杂的a-Si层640A和640B中存在掺杂剂，这可以促进图6A和6B的结构上的氧化物材料层的沉积期间的氧化速率，因此相应的氧化物层114A和114B的位于相应的顶面106As和106Bs上的部分114A1和114B1具有更大的厚度。例如，在氟掺杂的a-Si层640A和640B的退火工艺期间，氟硅化学键可以被打破，并且氟原子可以增加硅原子的氧化速率。由于掺杂的a-Si层640A和640B没有沉积在相应的鳍结构106A和106B的侧壁上，因此，位于侧壁上的部分114A2和114B2比位于相应的顶面106As和106Bs上的部分114A1和114B1更薄。因此，通过使用掺杂的a-Si层640A和640B，可以在鳍结构106A和106B的顶面106As和106Bs上形成更厚的氧化物层。在相应的多晶硅结构(图8A和8B中示出的元件842A和842B)的图案化和蚀刻期间，位于相应的顶面106As和106Bs上的这些较厚部分114A1和114B1可以有助于保护相应的鳍结构106A和106B，多晶硅结构随后可以在栅极替换工艺期间由相应的栅极结构110A和110B替换。
在一些实施例中，IO氧化物层114A的位于顶面106As上的部分114A1可以具有在从约2nm至约5nm的范围的第一厚度114At1。在一些实施例中，IO氧化物层114A的位于鳍结构106A的侧壁上并且位于STI区域104A上的部分114A2可以具有在从约1nm至约3nm的范围的第二厚度114At2。在一些实施例中，厚度114At1可以大于厚度114At2且它们之间的差值在从约0.5nm至约3nm的范围的值。保护氧化物层114B的厚度114Bt1和114Bt2基本可以等于相应的厚度114At1和114At2。
进一步如图7A和图7B所示，相应的掺杂的a-Si层的640A和640B的部分228A和228B可以在高温退火工艺期间保持未被氧化并且分别在顶面106As和IO氧化物层114A之间以及在顶面106Bs和保护氧化物层114B之间形成中间层。部分228A和228B每个均可以具有在从约0.01nm至约5nm的范围的垂直厚度。
参照图3，在操作325中，在第一和第二finFET的IO氧化物层和保护氧化物层上形成多晶硅结构。例如，如图8A和图8B所示，可以在图7A和图7B的结构上形成多晶硅结构842A和842B。在一些实施例中，多晶硅结构842A和842B的垂直尺寸可以在从约90nm至约200nm的范围内。
在一些实施例中，通过毯式沉积多晶硅之后对沉积的多晶硅进行光刻和蚀刻，可以基本同时形成多晶硅结构842A和842B。沉积工艺可以包括化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、其他合适的沉积方法或它们的组合。光刻可以包括光刻胶涂覆(例如旋涂)、软烘烤、掩模对准、曝光、曝光后烘烤、显影光刻胶、冲洗、干燥(例如硬烘烤)、其他合适的工艺或它们的组合。蚀刻工艺可以包括干蚀刻、湿蚀刻和/或其他蚀刻方法(例如，反应离子蚀刻)。
在一些实施例中，蚀刻沉积的多晶硅以形成多晶硅结构842A和842B可以包括四个蚀刻步骤。在一些实施例中，第一多晶硅蚀刻步骤可以包括使用具有溴化氢(HBr)、氧气(O2)、三氟甲烷(CHF3)和氯气(Cl2)的气体混合物。在一些实施例中，第二多晶硅蚀刻步骤可以包括在约45mtorr至约60mtorr的压力下使用具有HBr、O2、Cl2和氮气(N2)的气体混合物。在一些实施例中，第三多晶硅蚀刻步骤可以包括在约45mtorr至约60mtorr的压力下使用具有HBr、O2、Cl2、N2和氩(Ar)的气体混合物。在一些实施例中，第四多晶硅蚀刻步骤可以包括在约45mtorr至约60mtorr的压力下使用具有HBr、O2、Cl2和N2的气体混合物。在一些实施例中，第一多晶硅蚀刻步骤可以具有比第二、第三和/或第四多晶硅蚀刻步骤更高的多晶硅蚀刻速率。第一多晶硅蚀刻步骤可以用于蚀刻毯式沉积的多晶硅的位于鳍结构106A和106B之上但不是多晶硅结构842A和842B的一部分的部分。第二、第三和第四多晶硅蚀刻步骤可以用于蚀刻毯式沉积的多晶硅的位于高高宽比间隔230A和230B内但不是多晶硅结构842A和842B的一部分的部分。
在对沉积的多晶硅的蚀刻期间，相应的IO氧化物层114A和保护氧化物层114B的位于相应的顶面106As和106Bs上的较厚部分114A1和114B1可以有助于保护相应的鳍结构106A和106B免受蚀刻和/或损坏。这些较厚部分114A1和114B1的存在可以允许相比于在其他finFET中使用的从相应的鳍结构106A和106B之间的高高宽比间隔230A和230B(例如，高高宽比大于1:15、1:18或1:20)去除沉积的多晶硅的更长的蚀刻时间。更长的蚀刻时间可以有助于显著减少或消除间隔230A和230B中的多晶硅残留物，并且因此，改进了IO finFET100A和非IO finFET 100B的性能和可靠性。
在一些实施例中，可以在随后的工艺期间的栅极替换工艺中替换多晶硅结构842A和842B以及硬掩模层844A、844B、846A和846B以形成以上讨论的栅极结构110A和110B。在一些实施例中，可以图案化位于相应的多晶硅结构842A和842B上的硬掩模层844A和846A以及硬掩模层844B和846B，以保护多晶硅结构842A和842B免受随后的工艺步骤的影响。硬掩模层844A、846A、844B和846B每个均可以包括绝缘材料，诸如氮化硅。
参照图3，在操作330中，在多晶硅结构的侧壁上形成间隔件，并且形成外延S/D区域。例如，如图9A和图9B所示，可以在相应的多晶硅结构842A和842B的侧壁上基本同时形成间隔件120A和120B，并且可以在相应的鳍结构106A和106B的凹进部分上基本同时形成外延S/D区108A和108B。
间隔件120A和120B的形成可以包括通过CVD、PVD或ALD工艺以及随后的光刻和蚀刻工艺(例如，反应离子蚀刻或使用氯基或氟基的蚀刻剂的其他干蚀刻工艺)在图8A和图8B的结构上毯式沉积绝缘材料(例如，氧化物或氮化物材料)。根据一些实施例，间隔件120A和120B每个均可以具有分别在从约5nm至约15nm的范围内的厚度120At和120Bt。
在形成间隔件120A和120B之后可以回蚀刻鳍结构106A和106B的未由相应的多晶硅结构842A和842B以及间隔件120A和120B覆盖的部分。在一些实施例中，可以实施偏置蚀刻工艺以回蚀刻鳍结构106A和106B的这些部分。蚀刻工艺可以在约1mTorr至约1000mTorr的压力下、约50W至约1000W的功率下、约20V至约500V的偏压下、约40℃至约60℃的温度下，使用HBr和/或Cl2作为蚀刻气体来实施。在蚀刻工艺期间，可以由相应的硬掩模层844A和846A以及硬掩模层844B和846B保护多晶硅结构842A和842B免受蚀刻。
在回蚀刻工艺之后可以在相应的鳍结构106A和106B的凹进部分上外延生长S/D区域108A和108B。在一些实施例中，可以通过(i)化学气相沉积(CVD)，诸如通过低压CVD(LPCVD)、原子层CVD(ALCVD)、超高真空CVD(UHVCVD)、减压CVD(RPCVD)或任何合适的CVD；(ii)分子束外延(MBE)工艺；(iii)任何合适的外延工艺；或(iv)它们的组合生长S/D区域108A和108B。在一些实施例中，可以通过外延沉积/部分蚀刻工艺生长S/D区域108A和108B，其重复外延沉积/部分蚀刻工艺至少一次。在一些实施例中，可以通过选择性外延生长(SEG)生长S/D区域108A和108B，其中，添加蚀刻气体以促进半导体材料在相应的鳍结构106A和106B的凹进部分上但不在绝缘材料(例如，STI区域104A和104B的介电材料)上的选择性生长。
在一些实施例中，S/D区域108A和108B可以均为p型或n型。在一些实施例中，S/D区域108A和108B可以是相对于彼此相反的掺杂类型。在一些实施例中，p型S/D区域108A和108B可以包括SiGe，并且可以在外延生长工艺期间使用p型掺杂剂(诸如硼、铟或镓)原位掺杂。对于p型原位掺杂，可以使用诸如但不限于乙硼烷(B2H6)、三氟化硼(BF3)的p型掺杂前体和/或其他p型掺杂前体。在一些实施例中，n型S/D区域108A和108B可以包括Si，并且可以在外延生长工艺期间使用n型掺杂剂(诸如磷或砷)原位掺杂。对于n型原位掺杂，可以使用诸如但不限于磷化氢(PH3)、砷化氢(AsH3)的n型掺杂前体和/或其他n型掺杂前体。
在一些实施例中，代替鳍结构106A和106B的部分的回蚀刻以及后续的S/D区域108A和108B在鳍结构106A和106B的凹进部分上的生长，可以在STI区域104A和104B之上延伸并且未由相应的多晶硅结构842A和842B以及间隔件120A和120B覆盖的相应的鳍结构106A和106B上外延生长S/D区域108A和108B。
参照图3，在操作335中，去除多晶硅结构。例如，可以从IO finFET 100A和非IOfinFET 100B去除多晶硅结构842A和842B以及硬掩模层844A、846A、844B和846B，以形成图10A和图10B的结构。可以使用干蚀刻工艺(例如，反应离子蚀刻)或湿蚀刻工艺来实施多晶硅结构842A和842B以及硬掩模层844A、846A、844B和846B的去除。在一些实施例中，干蚀刻工艺中使用的气体蚀刻剂可以包括氯、氟、溴或它们的组合。在一些实施例中，可以使用NH4OH湿蚀刻去除多晶硅结构842A和842B，或可以使用干蚀刻工艺和之后的湿蚀刻工艺去除多晶硅结构842A和842B。
在一些实施例中，在去除多晶硅结构842A和842B之前，可以形成如图10A和图10B所示的ESL 122A和122B以及ILD层124A和124B。在一些实施例中，ESL 122A和122B每个均可以包括例如SiNx、SiON、SiC、SiCN、BN、SiBN、SiCBN或它们的组合。在一些实施例中，ESL122A和122B每个均可以包括通过低压化学气相沉积(LPCVD)、等离子体增强化学气相沉积(PECVD)、化学气相沉积(CVD)或原子层沉积(ALD)形成的氮化硅。在一些实施例中，ILD层124A和124B每个均可以包括介电材料。ILD层124A和124B的介电材料可以使用适用于可流动介电材料(例如，可流动氧化硅)的沉积方法沉积。例如，可以使用可流动CVD(FCVD)沉积用于ILD层124A和124B的可流动氧化硅。
参照图3，在操作340中，沉积光刻胶(PR)层以掩蔽第一finFET的IO氧化物层的暴露部分，并且选择性地去除第二finFET的保护氧化物层的暴露部分。例如，可以在图10A的结构上沉积PR层1150以形成图11A的结构。PR层1150的沉积之后可以是蚀刻工艺以选择性地去除位于多晶硅结构842B下方的保护氧化物层114B的暴露部分。PR层1150有助于在保护氧化物层114B的暴露部分的选择性蚀刻期间保护IO氧化物层114A免受蚀刻。可以使用干蚀刻工艺(例如，反应离子蚀刻)、湿蚀刻工艺(例如，使用稀释的HF)或它们的组合来实施保护氧化物层114B的暴露部分的去除。在一些实施例中，干蚀刻工艺中使用的气体蚀刻剂可以包括氯、氟、溴或它们的组合。保护氧化物层114B的暴露部分的去除随后可以是PR层1150的去除。
参照图3，在操作345中，在鳍结构上方形成栅极结构。例如，在PR层1150的去除之后，在图11A和图11B的相应的结构中形成栅极结构110A和110B以形成图1A和图1B的相应的结构。每个栅极结构110A和110B的形成均可以包括相应的介电层116A和116B的基本同时沉积。介电层116A和116B每个均可以包括氧化硅，并且可以通过CVD、原子层沉积(ALD)、物理气相沉积(PVD)、电子束蒸发或其他合适的工艺形成。在一些实施例中，介电层116A和116B每个均可以包括(i)氧化硅、氮化硅和/或氧氮化硅的层，(ii)高k介电材料，诸如氧化铪(HfO2)、TiO2、HfZrO、Ta2O3、HfSiO4、ZrO2、ZrSiO2，(iii)具有Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb或Lu的氧化物的高k介电材料，或(iv)它们的组合。可以通过ALD和/或其他合适的方法形成高k介电层。在一些实施例中，介电层116A和116B每个均可以包括绝缘材料层的单层或堆叠件。
沉积介电层116A和116B之后，可以基本同时沉积栅电极118A和118B。栅电极118A和118B每个均可以包括单个金属层或金属层的堆叠件。金属层的堆叠件可以包括彼此不同的金属。在一些实施例中，栅电极118A和118B每个均可以包括合适的导电材料，诸如Ti、Ag、Al、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、WN、Cu、W、Co、Ni、TiC、TiAlC、TaAlC、金属合金和/或它们的组合。可以通过ALD、PVD、CVD或其他合适的沉积工艺形成栅电极118A和118B。
可以通过CMP工艺平坦化沉积的介电层116A和116B以及栅电极118A和118B。CMP工艺可以使介电层116A和116B以及栅电极118A和118B的顶面与如图1A和图1B所示的ILD层124A和124B的顶面基本共面。
图12A和图12B分别是根据一些实施例的沿着图1A和图1B的IO finFET 100A和非IO finFET 100B的线A-A和B-B的截面图。除非另有说明，否则对图1A至图2A以及图1B至图2B中的元件的描述适用于图12A和图12B中具有相同注释的元件。应该意识到，图12A和图12B中的IO finFET 100A和非IO finFET 100B的视图示出为用于说明的目的并且可以不按比例绘制。基于本文公开的内容，应该意识到，图12A和图12B中示出的STI区域104A和104B、鳍结构106A和106B以及栅极结构110A和110B的截面形状是说明性的并且不旨在限制。
如图12A所示，IO finFET 100A的IO氧化物层114A、介电层116A和栅电极118A可包裹环绕鳍结构106A的在STI区域104A之上延伸的部分。在一些实施例中，IO氧化物层114A可以具有第一部分114A3和第二部分114A4，第一部分114A3在STI区域104A之上延伸的鳍结构106A的部分的顶面106As上具有第一厚度114At3，并且第二部分114A4在STI区域104A的顶面104As上和在STI区域104A之上延伸的鳍结构106A的部分的侧壁上具有第二厚度114At4。在一些实施例中，厚度114At3可以大于厚度114At4且它们之间的差值在从约0.5nm至约3nm的范围的值。根据一些实施例，厚度114At3可以在从约2nm至约5nm的范围并且厚度114At4可以在从约1nm至约3nm的范围。在一些实施例中，如图12A所示，部分114A3的每个均可以具有大于宽度114Aw2的宽度114Aw1，宽度114Aw2为一个鳍结构106A及其侧壁的宽度的和。在一些实施例中，如图12A所示，部分114A3的每个均横向延伸超过部分114A4的侧壁约0.1nm至约1nm的值。
IO氧化物层114A的位于顶面106As上的较厚部分114A3可以有助于在多晶硅结构(图17A中示出的元件842A)的图案化和蚀刻期间保护鳍结构106A，多晶硅结构可以在随后的栅极替换工艺中由栅极结构110A替换。这些保护较厚部分114A3的存在可以允许相比于在其他finFET中使用的用于从鳍结构106A之间的高高宽比间隔230A(例如，大于1:15、1:18或1:20的高宽比)去除多晶硅的其他更长的蚀刻时间，而在多晶硅结构(图17A中示出的元件842A)的形成期间基本没有蚀刻和/或损坏鳍结构106A。更长的蚀刻时间可以有助于显著减少或消除间隔230A中的残留物，并且因此，改进了IO finFET 100A的性能和可靠性。
在一些实施例中，可以在鳍结构106A的顶面106As上生长IO氧化物层114A的较厚部分114A3。可以通过在顶面106As上形成氧化物层(图16A所示)，以及随后的沉积的氧化物层的氧等离子体处理来实施顶面106As上的较厚部分114A3的这种较厚的生长。参照图16A进一步详细描述了在顶面106As上生长IO氧化物层114A的较厚部分114A3的工艺。
参照图12B，与IO finFET 100A类似，非IO finFET 100B的介电层116B和栅电极118B包裹环绕鳍结构106B的在STI区域104B之上延伸的部分。同样，如图12B所示，与IOfinFET 100A相反，非IO finFET 100B在STI区域104B的顶面104Bs上以及介电层116B和鳍结构106B的在STI区域104B之上延伸的部分之间可以不具有与IO氧化物层114A类似的IO氧化物层。然而，如以下参照图16B讨论的，与IO氧化物层114A(以上参照图12A讨论的)类似的保护氧化物层(未在图12B中示出；图1B和图16B中示出的元件114B)可以用于在非IOfinFET 100B的多晶硅结构(图17B中示出的元件842B)的形成期间保护鳍结构106B。可以在形成栅极结构110B之前去除保护氧化物层114B。与IO氧化物层114A类似，保护氧化物层可以允许用于从鳍结构106B之间的高高宽比间隔230B(例如，大于1:15、1:18或1:20的高宽比)去除多晶硅的更长的蚀刻时间，而在多晶硅结构(图8B中示出的元件842B)的形成期间基本没有蚀刻和/或损坏鳍结构106B。更长的蚀刻时间可以有助于显著减少或消除间隔230B中的残留物，并且因此，改进了非IO finFET 100B的性能和可靠性。
图13是根据一些实施例的如参照图1A、图1B、图12A和图12B描述的IO finFET100A和非IO finFET 100B的示例性方法1300的流程图。为了说明的目的，将参照分别用于制造如图14A至图19A和图14B至图19B中示出的器件100A和100B的示例性制造工艺来描述图13中示出的操作。图14A至图19A和图14B至图19B是根据一些实施例的处于IO finFET100A和非IO finFET 100B的制造的各个阶段的相应的IO finFET 100A和非IO finFET100B的等距视图。操作可以以不同的顺序实施，或者不实施，取决于特定的应用。应该注意，方法1300不会产生完整的IO finFET 100A和非IO finFET 100B。因此，应该理解，可以在方法1300之前、期间和之后提供额外的工艺，并且可以仅在此处简单地描述一些其他工艺。以上描述了与图1A至图1B和图12A至图12B中的元件具有相同的注释的图14A至图19A和图14B至图19B中的元件。
在操作1305中，在衬底上形成第一和第二finFET的鳍结构。例如，如图14A和图14B所示，在相应的衬底102A和102B上基本同时形成IO finFET 100A的鳍结构106A和非IOfinFET 100B的鳍结构106B，如参照图4A和图4B描述的。
参照图13，在操作1310中，沉积用于STI区域的绝缘材料层并且去除图案化的硬掩模层以在绝缘材料层内形成凹进区域。例如，可以在图14A和图14B的结构上毯式沉积绝缘材料层104*，随后进行化学机械抛光(CMP)工艺和蚀刻工艺以基本同时形成图15A和图15B的结构，如参照图5A和图5B描述的。
参照图13，在操作1315中，形成STI区域，并且在第一和第二finFET的相应的鳍结构上形成IO氧化物层和保护氧化物层。例如，如图16A和图16B所示，可以形成STI区域104A和104B以及IO氧化物层114A和保护氧化物层114B。STI区域104A和104B的形成可以包括蚀刻工艺以回蚀刻绝缘材料层104*(图15A和图15B)，如参照图6A和图6B描述的。形成STI区域104A和104B之后，可以沉积氧化物材料层和进行氧等离子体处理以基本同时形成IO氧化物层114A和保护氧化物层114B。
氧化物材料层可以包括例如氧化硅，并且可以通过CVD、原子层沉积(ALD)、等离子体增强ALD(PEALD)、物理气相沉积(PVD)、电子束蒸发或其他合适的工艺形成。在一些实施例中，可以在约300℃至约500℃的范围的温度下以约400W至约500W的范围的能量使用PEALD来沉积氧化物材料层。
在沉积工艺之后可以实施在约400W至约600W的能量范围内的沉积的氧化物材料层的氧等离子体处理。氧等离子体处理可以是各向异性处理，各向异性处理通过将鳍结构106A和106B的顶部转化成氧化硅材料而帮助增厚所沉积的氧化物材料层的部分。由于围绕鳍结构106A和106B的顶面的氧前体的浓度更大，因此氧等离子体处理可以将鳍结构106A和106B的顶部转化成氧化硅，但是可以基本上不增厚所沉积的氧化物材料层的位于鳍结构106A和106B的侧壁上的部分。氧等离子体处理可以将鳍结构的顶面转化成氧化硅，并且也可以将鳍结构的顶部处的侧壁表面的部分转化成氧化硅，产生以上参照图12A描述的平台状的较厚部分114A3和114B3。氧等离子体处理工艺可以在约室温下实施合适的时间段，诸如在约3s至约30s(例如，3s至30s)的范围内。氧气流的氧前体浓度可以在10％至约30％之间(例如10％至30％)。在一些实施例中，诸如更高的等离子体能量、更长的处理时间以及更高的氧气流速的因素可以导致形成的氧化硅材料的厚度更大。在一些实施例中，处理工艺可以是定时工艺，其中，转化的氧化硅材料的标准厚度可以通过控制处理时间来实现。
参照图13，在操作1320中，在第一和第二finFET的IO氧化物层和保护氧化物层上形成多晶硅结构，并且形成外延S/D区域。例如，如图17A和图17B所示，可以在图16A和图16B的相应的结构上形成多晶硅结构842A和842B，可以在相应的多晶硅结构842A和842B的侧壁上基本同时形成间隔件120A和120B，并且可以在相应的鳍结构106A和106B的凹进部分上基本同时形成外延S/D区域108A和108B，如参照图8A至图9A和图8B至图9B描述的。
在多晶硅结构842A和842B的形成期间，相应的IO氧化物层114A和保护氧化物层114B的位于相应的顶面106As和106Bs上的较厚部分114A3和114B3(图12A至图12B和图16A至图16B中示出的)可以有助于保护相应的鳍结构106A和106B免受蚀刻和/或损坏。这些较厚部分114A3和114B3的存在可以允许相比于在其他finFET中使用的用于从相应的鳍结构106A和106B之间的高高宽比间隔230A和230B(例如，高宽比大于1:15、1:18或1:20)去除沉积的多晶硅的更长的蚀刻时间。更长的蚀刻时间可以有助于显著减少或消除间隔230A和230B(如图16A和图16B中所示)中的多晶硅残留物，并且因此，改进了IO finFET 100A和非IOfinFET 100B的性能和可靠性。
参照图13，在操作1325中，去除多晶硅结构。例如，多晶硅结构842A和842B与硬掩模层844A、846A、844B和846B可以一起被去除以形成图18A和图18B的结构。可以参照图10A和图10B描述的实施多晶硅结构842A和842B与硬掩模层844A、846A、844B和846B的去除。在一些实施例中，在多晶硅结构842A和842B的去除之前，可以形成ESL 122A和122B以及ILD层124A和124B，如参照图10A和图10B描述的。
参照图13，在操作1330中，沉积光刻胶(PR)层以掩蔽第一finFET的IO氧化物层的暴露部分，并且选择性地去除第二finFET的保护氧化物层的暴露部分。例如，可以在图18A的结构上沉积PR层1150以形成图19A的结构。PR层1150的沉积之后可以是蚀刻工艺以选择性地去除位于图17B中的多晶硅结构842B下方的保护氧化物层114B的暴露部分。PR层1150有助于在保护氧化物层114B的暴露部分的选择性蚀刻期间，保护IO氧化物层114A免受蚀刻。可以使用干蚀刻工艺(例如，反应离子蚀刻)、湿蚀刻工艺(例如，使用稀释的HF)或它们的组合来实施保护氧化物层114B的暴露部分的去除。在一些实施例中，干蚀刻工艺中使用的气体蚀刻剂可以包括氯、氟、溴或它们的组合。在去除保护氧化物层114B的暴露部分之后，可以去除PR层1150。
参照图3，在操作1335中，在鳍结构上方形成栅极结构。例如，在PR层1150的去除之后，在图19A和图19B的相应的结构中形成栅极结构110A和110B以形成图1A和图1B的相应的结构，如以上在操作345中描述的。
以上实施例描述了用于改进集成电路的IO器件(例如，IO finFET 100A)和/或非IO器件(例如，非IO finFET 100B)的多晶硅结构(例如，多晶硅结构842A和/或842B)的蚀刻轮廓的结构和方法。可以在IO和/或非IO器件的邻近的鳍结构(例如，鳍结构106A和/或鳍结构106B)之间的高高宽比间隔(例如，大于1:15、1:18或1:20的高宽比)内制造多晶硅结构。示例性方法可以在鳍结构上形成保护区域(例如，氧化物层114A和/或114B)以获得多晶硅结构的改进的蚀刻轮廓而基本没有对鳍结构造成损坏。改进多晶硅结构的蚀刻轮廓可以有助于改进随后的IO和/或非IO器件的栅极结构(例如，栅极结构110A和/或110B)的形成，并且因此有助于改进IO和/或非IO器件的性能和可靠性。
示例性方法也可以有助于在多晶硅结构的形成期间显著减少或消除IO和/或非IO器件的邻近的鳍结构之间的高高宽比间隔中的多晶硅残留物。多晶硅残留物的显著减少或消除可以有助于显著减少或消除IO和非IO器件的随后形成的源极/漏极(S/D)区域与栅极结构之间的电流泄漏，并且因此，有助于改进IO和/或非IO器件的性能和可靠性。
在一些实施例中，在衬底上形成第一和第二鳍式场效应晶体管(finFET)的方法包括：在衬底上分别形成第一和第二finFET的第一和第二鳍结构，并且分别形成在第一和第二鳍结构的顶面上具有第一和第二厚度的第一和第二氧化物区域。该方法还包括分别形成在第一和第二鳍结构的侧壁上具有第三和第四厚度的第三和第四氧化物区域。第一和第二厚度分别大于第三和第四厚度。该方法还包括在第一和第三氧化物区域上形成第一多晶硅结构并且在第二和第四氧化物区域上形成第二多晶硅结构。该方法也包括分别在第一和第二鳍结构的第一和第二凹进部分上形成第一和第二源极/漏极区域并且分别用第一和第二栅极结构替换第一和第二多晶硅结构。
在一些实施例中，在衬底上形成第一和第二鳍式场效应晶体管(finFET)的方法包括在衬底上分别形成第一和第二finFET的第一和第二鳍结构。该方法还包括在第一鳍结构上形成第一氧化物层并且在第二鳍结构上形成第二氧化物层。第一氧化物层的位于第一鳍结构的顶面上的第一部分的第一厚度大于第一氧化物层的位于第一鳍结构的侧壁上的第二部分的第二厚度。第二氧化物层的位于第二鳍结构的顶面上的第一部分的第一厚度大于第二氧化物层的位于第二鳍结构的侧壁上的第二部分的第二厚度。该方法还包括分别在第一和第二氧化物层上形成第一和第二多晶硅结构并且分别在第一和第二鳍结构的第一和第二凹进部分上形成第一和第二源极/漏极区域。
在一些实施例中，半导体器件包括位于衬底上的第一和第二鳍式场效应晶体管(finFET)。第一finFET包括位于衬底上的第一鳍结构、位于第一鳍结构上的第一外延源极/漏极区域以及位于第一鳍结构上的具有第一氧化物层的第一栅极结构。第一氧化物层的位于第一鳍结构的顶面上的第一部分的第一厚度大于第一氧化物层的位于第一鳍结构的侧壁上的第二部分的第二厚度。第二finFET包括位于衬底上的第二鳍结构、位于第二鳍结构上的第二外延源极/漏极区域以及位于第二鳍结构上的具有第二氧化物层的第二栅极结构。第二氧化物层的位于第二鳍结构的顶面上的第一部分的第一厚度基本等于第二氧化物层的位于第二鳍结构的侧壁上的第二部分的第二厚度。
在一些实施例中，在衬底上形成鳍式场效应晶体管(finFET)的方法包括在衬底上形成鳍结构，在鳍结构的顶面上形成具有第一厚度的第一氧化物区域，以及在鳍结构的侧壁上形成具有第二厚度的第二氧化物区域。第一厚度大于第二厚度。该方法还包括在第一和第二氧化物区域上形成多晶硅结构，在鳍结构的凹进部分上形成外延源极/漏极区域，以及用栅极结构替换多晶硅结构。
在一些实施例中，在衬底上形成鳍式场效应晶体管(finFET)的方法包括在衬底上形成鳍结构，在鳍结构上形成氧化物层。氧化物层的位于鳍结构的顶面上的第一部分的第一厚度大于氧化物层的位于鳍结构的侧壁上的第二部分的第二厚度。该方法还包括在氧化物层上形成多晶硅结构以及在鳍结构的凹进部分上形成源极/漏极区域。
在一些实施例中，鳍式场效应晶体管(finFET)包括位于衬底上的鳍结构、位于鳍结构上的外延源极/漏极区域以及栅极结构。栅极结构包括位于鳍结构上的氧化物层、位于氧化物层上的介电层，以及位于介电层上的栅电极。氧化物层的位于鳍结构的顶面上的第一部分的第一厚度大于氧化物层的位于鳍结构的侧壁上的第二部分的第二厚度。
根据本发明的一些实施例，提供了一种在衬底上形成第一鳍式场效应晶体管(finFET)和第二鳍式场效应晶体管(finFET)的方法，包括：在衬底上分别形成所述第一鳍式场效应晶体管和所述第二鳍式场效应晶体管的第一鳍结构和第二鳍结构；分别在所述第一鳍结构和所述第二鳍结构的顶面上形成具有第一厚度和第二厚度的第一氧化物区域和第二氧化物区域；分别在所述第一鳍结构和所述第二鳍结构的侧壁上形成具有第三厚度和第四厚度的第三氧化物区域和第四氧化物区域，所述第一厚度和所述第二厚度分别大于所述第三厚度和所述第四厚度；在所述第一氧化物区域和所述第三氧化物区域上形成第一多晶硅结构；在所述第二氧化物区域和第四氧化物区域上形成第二多晶硅结构；分别在所述第一鳍结构和所述第二鳍结构的第一凹进部分和第二凹进部分上形成第一源极/漏极区域和第二源极/漏极区域；以及分别用第一栅极结构和第二栅极结构替换所述第一多晶硅结构和所述第二多晶硅结构。
在上述方法中，形成所述第一氧化物区域和所述第二氧化物区域包括：分别在所述第一鳍结构和所述第二鳍结构上形成第一非晶区域和第二非晶区域，所述第一非晶区域和所述第二非晶区域各自具有非晶材料；掺杂所述第一非晶区域和所述第二非晶区域；分别在所述第一非晶区域和所述第二非晶区域上并且分别在所述第一鳍结构和所述第二鳍结构的侧壁上沉积第一氧化物层和第二氧化物层；以及退火所述第一非晶区域和所述第二非晶区域以及所述第一氧化物层和所述第二氧化物层。
在上述方法中，形成所述第一非晶区域和所述第二非晶区域包括：在所述第一鳍结构和所述第二鳍结构上沉积绝缘材料层；分别在绝缘材料层内以及所述第一鳍结构和所述第二鳍结构上形成第一凹进区域和第二凹进区域；在所述绝缘材料层上沉积非晶材料层以填充所述第一凹进区域和所述第二凹进区域；以及去除位于绝缘材料层上的所述非晶硅材料层的部分以使所述绝缘材料层的顶面与位于所述第一凹进区域和所述第二凹进区域内的所述非晶材料层的其他部分的顶面基本共面。
在上述方法中，所述第一非晶区域或所述第二非晶区域的垂直尺寸在从约5nm至约20nm的范围内。
在上述方法中，形成所述第一氧化物区域和所述第二氧化物区域包括：分别在所述第一鳍结构和所述第二鳍结构上形成第一非晶硅区域和第二非晶硅区域；使用氟或氧掺杂剂掺杂所述第一非晶硅区域和所述第二非晶硅区域；分别在所述第一非晶硅区域和所述第二非晶硅区域上沉积第一氧化物层和第二氧化物层；以及退火所述第一非晶硅区域和所述第二非晶硅区域以及所述第一氧化物层和所述第二氧化物层。
在上述方法中，所述第一厚度或所述第二厚度比所述第三厚度或所述第四厚度大并且所述第一厚度或所述第二厚度与所述第三厚度或所述第四厚度的差值在从约0.5nm至约3nm的范围内。
在上述方法中，分别用所述第一栅极结构和所述第二栅极结构替换所述第一多晶硅结构和所述第二多晶硅结构，包括：去除所述第一多晶硅结构和所述第二多晶硅结构；在由去除所述第一多晶硅结构暴露的所述第一氧化物区域和所述第三氧化物区域的部分上沉积光刻胶层；蚀刻由去除所述第二多晶硅结构暴露的所述第二氧化物区域和所述第四氧化物区域的部分；在所述第一氧化物区域和所述第三氧化物区域的部分上形成所述第一栅极结构；以及在所述第二氧化物区域和所述第四氧化物区域的部分上形成所述第二栅极结构。
在上述方法中，在所述第一氧化物区域和所述第三氧化物区域上形成所述第一多晶硅结构包括：在所述第一氧化物区域和所述第三氧化物区域上沉积多晶硅层；以及分别以第一蚀刻速率和第二蚀刻速率蚀刻所述多晶硅层的第一部分和第二部分，所述第一蚀刻速率大于所述第二蚀刻速率。
根据本发明的另一些实施例，还提供了一种在衬底上形成第一鳍式场效应晶体管(finFET)和第二鳍式场效应晶体管(finFET)的方法，包括：在所述衬底上分别形成所述第一鳍式场效应晶体管和所述第二鳍式场效应晶体管的第一鳍结构和第二鳍结构；在所述第一鳍结构上形成第一氧化物层，所述第一氧化物层的位于所述第一鳍结构的顶面上的第一部分的第一厚度大于所述第一氧化物层的位于所述第一鳍结构的侧壁上的第二部分的第二厚度；在所述第二鳍结构上形成第二氧化物层，所述第二氧化物层的位于所述第二鳍结构的顶面上的第一部分的第一厚度大于所述第二氧化物层的位于所述第二鳍结构的侧壁上的第二部分的第二厚度；分别在所述第一氧化物层和所述第二氧化物层上形成第一多晶硅结构和第二多晶硅结构；以及分别在所述第一鳍结构和所述第二鳍结构的第一凹进部分和第二凹进部分上形成第一源极/漏极区域和第二源极/漏极区域。
在上述方法中，所述第一氧化物层的第一部分的第一厚度大于所述第一氧化物层的第二部分的第二厚度，且差值在从约0.5nm至约3nm的范围内。
在上述方法中，所述第一氧化物层的第一部分横向延伸超出所述第一氧化物层的第二部分的侧壁，且超出值在从约0.1nm至约1nm的范围内。
在上述方法中，形成所述第一氧化物层和所述第二氧化物层包括：在所述第一鳍结构和所述第二鳍结构上沉积氧化物材料层；以及用氧等离子体处理沉积的氧化物材料层。
在上述方法中，形成所述第一氧化物层和所述第二氧化物层包括：在所述第一鳍结构和所述第二鳍结构上沉积氧化物材料层；以及以从约400W至约600W的范围的能量，用氧等离子体处理沉积的氧化物材料层。
在上述方法中，还包括：分别用第一栅极结构和第二栅极结构替换所述第一多晶硅结构和所述第二多晶硅结构。
在上述方法中，分别用所述第一栅极结构和所述第二栅极结构替换所述第一多晶硅结构和所述第二多晶硅结构，包括：去除所述第一多晶硅结构和所述第二多晶硅结构；在由去除所述第一多晶硅结构暴露的所述第一氧化物层的部分上沉积光刻胶层；蚀刻由去除所述第二多晶硅结构暴露的所述第二氧化物层的部分；在所述第一氧化物层的部分上形成所述第一栅极结构；以及在所述第二氧化物层的部分上形成所述第二栅极结构。
根据本发明的又一些实施例，还提供了一种半导体器件，包括：第一鳍式场效应晶体管(finFET)，位于衬底上，所述第一鳍式场效应晶体管包括：第一鳍结构，位于所述衬底上，第一外延源极/漏极区域，位于所述第一鳍结构上，以及具有第一氧化物层的第一栅极结构，位于所述第一鳍结构上，所述第一氧化物层的位于所述第一鳍结构的顶面上的第一部分的第一厚度大于所述第一氧化物层的位于所述第一鳍结构的侧壁上的第二部分的第二厚度；以及第二鳍式场效应晶体管，位于所述衬底上，所述第二鳍式场效应晶体管包括：第二鳍结构，位于所述衬底上，第二外延源极/漏极区域，位于所述第二鳍结构上，以及具有第二氧化物层的第二栅极结构，位于所述第二鳍结构上，所述第二氧化物层的位于所述第二鳍结构的顶面上的第一部分的第一厚度基本等于所述第二氧化物层的位于所述第二鳍结构的侧壁上的第二部分的第二厚度。
在上述半导体器件中，还包括：位于所述第一鳍结构和所述第二鳍结构的顶面上的第一非晶硅层和第二非晶硅层。
在上述半导体器件中，所述第一氧化物层的第一部分的第一厚度大于所述第一氧化物层的第二部分的第二厚度，且差值在从约0.5nm至约3nm的范围内。
在上述半导体器件中，所述第一栅极结构还包括：介电层，位于所述第一氧化物层上；以及栅电极，位于所述介电层上。
在上述半导体器件中，还包括位于所述第一栅极结构的侧壁上的间隔件，其中，所述第一氧化物层在所述间隔件下方延伸。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本人所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种在衬底上形成第一鳍式场效应晶体管(finFET)和第二鳍式场效应晶体管(finFET)的方法，包括：
在衬底上分别形成所述第一鳍式场效应晶体管和所述第二鳍式场效应晶体管的第一鳍结构和第二鳍结构；
分别在所述第一鳍结构和所述第二鳍结构的顶面上形成具有第一厚度和第二厚度的第一氧化物区域和第二氧化物区域；
分别在所述第一鳍结构和所述第二鳍结构的侧壁上形成具有第三厚度和第四厚度的第三氧化物区域和第四氧化物区域，所述第一厚度和所述第二厚度分别大于所述第三厚度和所述第四厚度；
在所述第一氧化物区域和所述第三氧化物区域上形成第一多晶硅结构；
在所述第二氧化物区域和第四氧化物区域上形成第二多晶硅结构；
分别在所述第一鳍结构和所述第二鳍结构的第一凹进部分和第二凹进部分上形成第一源极/漏极区域和第二源极/漏极区域；以及
分别用第一栅极结构和第二栅极结构替换所述第一多晶硅结构和所述第二多晶硅结构。
2.根据权利要求1所述的方法，其中，形成所述第一氧化物区域和所述第二氧化物区域包括：
分别在所述第一鳍结构和所述第二鳍结构上形成第一非晶区域和第二非晶区域，所述第一非晶区域和所述第二非晶区域各自具有非晶材料；
掺杂所述第一非晶区域和所述第二非晶区域；
分别在所述第一非晶区域和所述第二非晶区域上并且分别在所述第一鳍结构和所述第二鳍结构的侧壁上沉积第一氧化物层和第二氧化物层；以及
退火所述第一非晶区域和所述第二非晶区域以及所述第一氧化物层和所述第二氧化物层。
3.根据权利要求2所述的方法，其中，形成所述第一非晶区域和所述第二非晶区域包括：
在所述第一鳍结构和所述第二鳍结构上沉积绝缘材料层；
分别在绝缘材料层内以及所述第一鳍结构和所述第二鳍结构上形成第一凹进区域和第二凹进区域；
在所述绝缘材料层上沉积非晶材料层以填充所述第一凹进区域和所述第二凹进区域；以及
去除位于绝缘材料层上的所述非晶硅材料层的部分以使所述绝缘材料层的顶面与位于所述第一凹进区域和所述第二凹进区域内的所述非晶材料层的其他部分的顶面基本共面。
4.根据权利要求2所述的方法，其中，所述第一非晶区域或所述第二非晶区域的垂直尺寸在从约5nm至约20nm的范围内。
5.根据权利要求1所述的方法，其中，形成所述第一氧化物区域和所述第二氧化物区域包括：
分别在所述第一鳍结构和所述第二鳍结构上形成第一非晶硅区域和第二非晶硅区域；
使用氟或氧掺杂剂掺杂所述第一非晶硅区域和所述第二非晶硅区域；
分别在所述第一非晶硅区域和所述第二非晶硅区域上沉积第一氧化物层和第二氧化物层；以及
退火所述第一非晶硅区域和所述第二非晶硅区域以及所述第一氧化物层和所述第二氧化物层。
6.根据权利要求1所述的方法，其中，所述第一厚度或所述第二厚度比所述第三厚度或所述第四厚度大并且所述第一厚度或所述第二厚度与所述第三厚度或所述第四厚度的差值在从约0.5nm至约3nm的范围内。
7.根据权利要求1所述的方法，其中，分别用所述第一栅极结构和所述第二栅极结构替换所述第一多晶硅结构和所述第二多晶硅结构，包括：
去除所述第一多晶硅结构和所述第二多晶硅结构；
在由去除所述第一多晶硅结构暴露的所述第一氧化物区域和所述第三氧化物区域的部分上沉积光刻胶层；
蚀刻由去除所述第二多晶硅结构暴露的所述第二氧化物区域和所述第四氧化物区域的部分；
在所述第一氧化物区域和所述第三氧化物区域的部分上形成所述第一栅极结构；以及
在所述第二氧化物区域和所述第四氧化物区域的部分上形成所述第二栅极结构。
8.根据权利要求1所述的方法，其中，在所述第一氧化物区域和所述第三氧化物区域上形成所述第一多晶硅结构包括：
在所述第一氧化物区域和所述第三氧化物区域上沉积多晶硅层；以及
分别以第一蚀刻速率和第二蚀刻速率蚀刻所述多晶硅层的第一部分和第二部分，所述第一蚀刻速率大于所述第二蚀刻速率。
9.一种在衬底上形成第一鳍式场效应晶体管(finFET)和第二鳍式场效应晶体管(finFET)的方法，包括：
在所述衬底上分别形成所述第一鳍式场效应晶体管和所述第二鳍式场效应晶体管的第一鳍结构和第二鳍结构；
在所述第一鳍结构上形成第一氧化物层，所述第一氧化物层的位于所述第一鳍结构的顶面上的第一部分的第一厚度大于所述第一氧化物层的位于所述第一鳍结构的侧壁上的第二部分的第二厚度；
在所述第二鳍结构上形成第二氧化物层，所述第二氧化物层的位于所述第二鳍结构的顶面上的第一部分的第一厚度大于所述第二氧化物层的位于所述第二鳍结构的侧壁上的第二部分的第二厚度；
分别在所述第一氧化物层和所述第二氧化物层上形成第一多晶硅结构和第二多晶硅结构；以及
分别在所述第一鳍结构和所述第二鳍结构的第一凹进部分和第二凹进部分上形成第一源极/漏极区域和第二源极/漏极区域。
10.一种半导体器件，包括：
第一鳍式场效应晶体管(finFET)，位于衬底上，所述第一鳍式场效应晶体管包括：
第一鳍结构，位于所述衬底上，
第一外延源极/漏极区域，位于所述第一鳍结构上，以及
具有第一氧化物层的第一栅极结构，位于所述第一鳍结构上，所述第一氧化物层的位于所述第一鳍结构的顶面上的第一部分的第一厚度大于所述第一氧化物层的位于所述第一鳍结构的侧壁上的第二部分的第二厚度；以及
第二鳍式场效应晶体管，位于所述衬底上，所述第二鳍式场效应晶体管包括：
第二鳍结构，位于所述衬底上，
第二外延源极/漏极区域，位于所述第二鳍结构上，以及
具有第二氧化物层的第二栅极结构，位于所述第二鳍结构上，所述第二氧化物层的位于所述第二鳍结构的顶面上的第一部分的第一厚度基本等于所述第二氧化物层的位于所述第二鳍结构的侧壁上的第二部分的第二厚度。
CN201810190914.7A 2017-08-30 2018-03-08 半导体器件及其形成方法 Active CN109427673B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201762552241P 2017-08-30 2017-08-30
US62/552,241 2017-08-30
US15/800,959 US10181426B1 (en) 2017-08-30 2017-11-01 Etch profile control of polysilicon structures of semiconductor devices
US15/800,959 2017-11-01

Publications (2)

Publication Number Publication Date
CN109427673A true CN109427673A (zh) 2019-03-05
CN109427673B CN109427673B (zh) 2021-08-06

Family

ID=64953780

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810190914.7A Active CN109427673B (zh) 2017-08-30 2018-03-08 半导体器件及其形成方法

Country Status (5)

Country Link
US (4) US10181426B1 (zh)
KR (1) KR102097631B1 (zh)
CN (1) CN109427673B (zh)
DE (1) DE102017128577B4 (zh)
TW (1) TWI654671B (zh)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10181426B1 (en) * 2017-08-30 2019-01-15 Taiwan Semiconductor Manufacturing Co., Ltd. Etch profile control of polysilicon structures of semiconductor devices
DE112017008328T5 (de) * 2017-12-27 2020-10-08 Intel Corporation Reduziertes elektrisches Feld durch Verdickung des Dielektrikums auf der Drain-Seite
JP7268939B2 (ja) * 2018-02-08 2023-05-08 インテル・コーポレーション 集積回路デバイス、トランジスタ構造を製造する方法およびシステム
KR102535087B1 (ko) * 2018-04-20 2023-05-19 삼성전자주식회사 반도체 장치
US20190386124A1 (en) * 2018-06-13 2019-12-19 Purdue Research Foundation Mos devices with increased short circuit robustness
US11705372B2 (en) * 2020-02-11 2023-07-18 Taiwan Semiconductor Manufacturing Co., Ltd. Fin loss prevention
CN111415907B (zh) * 2020-03-31 2023-04-07 上海华力集成电路制造有限公司 非晶硅结构的制造方法
CN113782419A (zh) * 2020-06-10 2021-12-10 上海华力集成电路制造有限公司 一种自对准双重图形制作方法
US11532718B2 (en) * 2020-07-30 2022-12-20 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET having a gate dielectric comprising a multi-layer structure including an oxide layer with different thicknesses on side and top surfaces of the fins
CN116705704A (zh) * 2022-02-24 2023-09-05 联华电子股份有限公司 半导体元件及其制作方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6674134B2 (en) * 1998-10-15 2004-01-06 International Business Machines Corporation Structure and method for dual gate oxidation for CMOS technology
KR20050011952A (ko) * 2003-07-24 2005-01-31 삼성전자주식회사 핀 전계효과 트랜지스터 형성 방법
US20090108351A1 (en) * 2007-10-26 2009-04-30 International Business Machines Corporation Finfet memory device with dual separate gates and method of operation
US20150069525A1 (en) * 2012-06-27 2015-03-12 International Business Machines Corporation Semiconductor devices having different gate oxide thicknesses
US20150102392A1 (en) * 2013-10-15 2015-04-16 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs and Methods for Forming the Same
US20160181360A1 (en) * 2014-12-19 2016-06-23 Taiwan Semiconductor Manufacturing Co., Ltd Semiconductor structure with etched fin structure and method for forming the same
US20160204261A1 (en) * 2014-12-04 2016-07-14 Globalfoundries Inc. Channel cladding last process flow for forming a channel region on a finfet device having a reduced size fin in the channel region

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6838322B2 (en) * 2003-05-01 2005-01-04 Freescale Semiconductor, Inc. Method for forming a double-gated semiconductor device
KR100634372B1 (ko) 2004-06-04 2006-10-16 삼성전자주식회사 반도체 소자들 및 그 형성 방법들
US20090101940A1 (en) * 2007-10-19 2009-04-23 Barrows Corey K Dual gate fet structures for flexible gate array design methodologies
US9178043B2 (en) 2013-06-21 2015-11-03 Taiwan Semiconductor Manufacturing Company, Ltd. Non-planar transistors with replacement fins and methods of forming the same
KR102161793B1 (ko) 2014-07-18 2020-10-06 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9515188B2 (en) 2014-12-22 2016-12-06 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field effect transistors having conformal oxide layers and methods of forming same
US9502567B2 (en) * 2015-02-13 2016-11-22 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor fin structure with extending gate structure
US9666581B2 (en) 2015-08-21 2017-05-30 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with source/drain structure and method of fabrication thereof
US10181426B1 (en) * 2017-08-30 2019-01-15 Taiwan Semiconductor Manufacturing Co., Ltd. Etch profile control of polysilicon structures of semiconductor devices

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6674134B2 (en) * 1998-10-15 2004-01-06 International Business Machines Corporation Structure and method for dual gate oxidation for CMOS technology
KR20050011952A (ko) * 2003-07-24 2005-01-31 삼성전자주식회사 핀 전계효과 트랜지스터 형성 방법
US20090108351A1 (en) * 2007-10-26 2009-04-30 International Business Machines Corporation Finfet memory device with dual separate gates and method of operation
US20150069525A1 (en) * 2012-06-27 2015-03-12 International Business Machines Corporation Semiconductor devices having different gate oxide thicknesses
US20150102392A1 (en) * 2013-10-15 2015-04-16 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs and Methods for Forming the Same
US20160204261A1 (en) * 2014-12-04 2016-07-14 Globalfoundries Inc. Channel cladding last process flow for forming a channel region on a finfet device having a reduced size fin in the channel region
US20160181360A1 (en) * 2014-12-19 2016-06-23 Taiwan Semiconductor Manufacturing Co., Ltd Semiconductor structure with etched fin structure and method for forming the same

Also Published As

Publication number Publication date
US10181426B1 (en) 2019-01-15
CN109427673B (zh) 2021-08-06
DE102017128577A1 (de) 2019-02-28
DE102017128577B4 (de) 2022-07-21
US20210257259A1 (en) 2021-08-19
KR20190024571A (ko) 2019-03-08
TWI654671B (zh) 2019-03-21
US20190164840A1 (en) 2019-05-30
US10658245B2 (en) 2020-05-19
US10985072B2 (en) 2021-04-20
TW201913760A (zh) 2019-04-01
KR102097631B1 (ko) 2020-04-06
US20200279778A1 (en) 2020-09-03

Similar Documents

Publication Publication Date Title
US11532735B2 (en) Self-aligned epitaxy layer
CN109427673A (zh) 半导体器件及其形成方法
US11387347B2 (en) Fin structures having varied fin heights for semiconductor device
CN108987266A (zh) 半导体装置的形成方法
KR102184593B1 (ko) 반도체 디바이스를 위한 게이트 구조물
US20220367288A1 (en) Fin isolation structures of semiconductor devices
CN109427670A (zh) 周围包裹的外延结构和方法
US20220344495A1 (en) Fin structures having varied fin heights for semiconductor device

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant