KR102097631B1 - 반도체 디바이스들의 폴리실리콘 구조물들의 에칭 프로파일 제어 - Google Patents

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Abstract

기판 상에 제1 및 제2 핀 전계 효과 트랜지스터(finFET)를 형성하는 방법은, 기판 상에 제1 및 제2 finFET의 제1 및 제2 핀 구조물을 각각 형성하는 단계, 및 제1 및 제2 핀 구조물의 최상면 상에서 제1 및 제2 두께를 각각 갖는 제1 및 제2 산화물 영역을 형성하는 단계를 포함한다. 본 방법은, 제1 및 제2 핀 구조물의 측벽 상에서 제3 및 제4 두께를 각각 갖는 제3 및 제4 산화물 영역을 형성하는 단계를 더 포함한다. 제1 및 제2 두께는 각각 제3 및 제4 두께보다 더 크다. 본 방법은, 제1 및 제3 산화물 영역 상에 제1 폴리실리콘 구조물을 형성하는 단계, 및 제2 및 제4 산화물 영역 상에 제2 폴리실리콘 구조물을 형성하는 단계를 더 포함한다. 본 방법은 또한, 제1 및 제2 핀 구조물의 제1 및 제2 리세싱된 부분 상에 제1 및 제2 소스/드레인 영역을 각각 형성하는 단계, 및 상기 제1 폴리실리콘 구조물 및 상기 제2 폴리실리콘 구조물을 각각 제1 게이트 구조물 및 제2 게이트 구조물로 대체시키는 단계를 포함한다.

Description

반도체 디바이스들의 폴리실리콘 구조물들의 에칭 프로파일 제어{ETCH PROFILE CONTROL OF POLYSILICON STRUCTURES OF SEMICONDUCTOR DEVICES}
본 출원은 "Etch Profile Control of Polysilicon Structures of Semiconductor Devices"이라는 발명의 명칭으로 2017년 8월 30일에 출원된 미국 가특허출원 제62/552,241호의 우선권을 청구하며, 이 가특허출원의 전문은 본 명세서에서 참고로 병합되어 있다.
반도체 기술의 진보에 따라, 더 높은 저장 용량, 더 빠른 처리 시스템, 더 높은 성능, 및 더 낮은 비용에 대한 요구가 증가하고 있다. 이러한 요구를 충족시키기 위해, 반도체 산업은 평면형 금속 산화물 반도체 전계 효과 트랜지스터(metal oxide semiconductor field effect transistor; MOSFET)를 비롯한 MOSFET 및 핀 전계 효과 트랜지스터(fin field effect transistor; finFET)와 같은 반도체 디바이스들의 치수를 지속적으로 축소시키고 있다. 이러한 축소는 반도체 제조 공정들의 복잡성을 증가시켰다.
일부 실시예에서, 기판 상에 제1 및 제2 핀 전계 효과 트랜지스터(finFET)를 형성하는 방법은, 기판 상에 제1 및 제2 finFET의 제1 및 제2 핀 구조물을 각각 형성하는 단계, 및 제1 및 제2 핀 구조물의 최상면 상에서 제1 및 제2 두께를 각각 갖는 제1 및 제2 산화물 영역을 형성하는 단계를 포함한다. 본 방법은, 제1 및 제2 핀 구조물의 측벽 상에서 제3 및 제4 두께를 각각 갖는 제3 및 제4 산화물 영역을 형성하는 단계를 더 포함한다. 제1 및 제2 두께는 각각 제3 및 제4 두께보다 더 크다. 본 방법은, 제1 및 제3 산화물 영역 상에 제1 폴리실리콘 구조물을 형성하는 단계, 및 제2 및 제4 산화물 영역 상에 제2 폴리실리콘 구조물을 형성하는 단계를 더 포함한다. 본 방법은 또한, 제1 및 제2 핀 구조물의 제1 및 제2 리세싱된 부분 상에 제1 및 제2 소스/드레인 영역을 각각 형성하는 단계, 및 제1 및 제2 폴리실리콘 구조물을 각각 제1 및 제2 게이트 구조물로 대체시키는 단계를 포함한다.
일부 실시예에서, 기판 상에 제1 및 제2 핀 전계 효과 트랜지스터(finFET)를 형성하는 방법은, 기판 상에 제1 및 제2 finFET의 제1 및 제2 핀 구조물을 각각 형성하는 단계를 포함한다. 본 방법은, 제1 핀 구조물 상에 제1 산화물층을 형성하는 단계, 및 제2 핀 구조물 상에 제2 산화물층을 형성하는 단계를 더 포함한다. 제1 핀 구조물의 최상면 상의 제1 산화물층의 제1 부분의 제1 두께는 제1 핀 구조물의 측벽 상의 제1 산화물층의 제2 부분의 제2 두께보다 더 크다. 제2 핀 구조물의 최상면 상의 제2 산화물층의 제1 부분의 제1 두께는 제2 핀 구조물의 측벽 상의 제2 산화물층의 제2 부분의 제2 두께보다 더 크다. 본 방법은, 제1 및 제2 산화물층 상에 제1 및 제2 폴리실리콘 구조물을 각각 형성하는 단계, 및 제1 및 제2 핀 구조물의 제1 및 제2 리세싱된 부분 상에 제1 및 제2 소스/드레인 영역을 각각 형성하는 단계를 더 포함한다.
일부 실시예에서, 반도체 디바이스는 기판 상의 제1 및 제2 핀 전계 효과 트랜지스터(finFET)를 포함한다. 제1 finFET은, 기판 상의 제1 핀 구조물, 제1 핀 구조물 상의 제1 에피택셜 소스/드레인 영역, 및 제1 핀 구조물 상에서 제1 산화물층을 갖는 제1 게이트 구조물을 포함한다. 제1 핀 구조물의 최상면 상의 제1 산화물층의 제1 부분의 제1 두께는 제1 핀 구조물의 측벽 상의 제1 산화물층의 제2 부분의 제2 두께보다 더 크다. 제2 FinFET은, 기판 상의 제2 핀 구조물, 제2 핀 구조물 상의 제2 에피택셜 소스/드레인 영역, 및 제2 핀 구조물 상에서 제2 산화물층을 갖는 제2 게이트 구조물을 포함한다. 제2 핀 구조물의 최상면 상의 제2 산화물층의 제1 부분의 제1 두께는 제2 핀 구조물의 측벽 상의 제2 산화물층의 제2 부분의 제2 두께와 실질적으로 같다.
일부 실시예에서, 기판 상에 핀 전계 효과 트랜지스터(finFET)를 형성하는 방법은, 기판 상에 핀 구조물을 형성하는 단계, 핀 구조물의 최상면 상에 제1 두께를 갖는 제1 산화물 영역을 형성하는 단계, 및 핀 구조물의 측벽 상에 제2 두께를 갖는 제2 산화물 영역을 형성하는 단계를 포함한다. 제1 두께는 제2 두께보다 더 크다. 본 방법은, 제1 및 제2 산화물 영역 상에 폴리실리콘 구조물을 형성하는 단계, 핀 구조물의 리세싱된 부분 상에 에피택셜 소스/드레인 영역을 형성하는 단계, 및 폴리실리콘 구조물을 게이트 구조물로 대체시키는 단계를 더 포함한다.
일부 실시예에서, 기판 상에 핀 전계 효과 트랜지스터(finFET)를 형성하는 방법은, 기판 상에 핀 구조물을 형성하는 단계, 핀 구조물 상에 산화물층을 형성하는 단계를 포함한다. 핀 구조물의 최상면 상의 산화물층의 제1 부분의 제1 두께는 핀 구조물의 측벽 상의 산화물층의 제2 부분의 제2 두께보다 더 크다. 본 방법은, 산화물층 상에 폴리실리콘 구조물을 형성하는 단계, 및 핀 구조물의 리세싱된 부분 상에 소스/드레인 영역을 형성하는 단계를 더 포함한다.
일부 실시예에서, 핀 전계 효과 트랜지스터(finFET)는, 기판 상의 핀 구조물, 핀 구조물 상의 에피택셜 소스/드레인 영역, 및 게이트 구조물을 포함한다. 게이트 구조물은, 핀 구조물 상의 산화물층, 산화물층 상의 유전체층, 및 유전체층 상에 있는 게이트 전극을 포함한다. 핀 구조물의 최상면 상의 산화물층의 제1 부분의 제1 두께는 핀 구조물의 측벽 상의 산화물층의 제2 부분의 제2 두께보다 더 크다.
예시적인 방법은 또한 폴리실리콘 구조물들의 형성 동안 IO 및/또는 비 IO 디바이스들의 인접한 핀 구조물들 사이의 높은 종횡비 공간에서 폴리실리콘 잔류물을 실질적으로 감소시키거나 제거하는 것을 도울 수 있다. 폴리실리콘 잔류물의 실질적인 감소 또는 제거는 IO 및 비 IO 디바이스들의 나중에 형성되는 소스/드레인(S/D) 영역들 및 게이트 구조물들 사이의 전류 누설을 실질적으로 감소시키거나 또는 제거하는 것을 도울 수 있고, 결과적으로 IO 및/또는 비 IO 디바이스들의 성능과 신뢰성을 개선하는 것을 도울 수 있다.
본 발명개시의 양태들은 첨부 도면들과 함께 읽혀질 때 아래의 상세한 설명으로부터 최상으로 이해된다. 본 산업계에서의 일반적인 관행에 따라, 다양한 피처들은 실척도로 작도되지 않았음을 유념한다. 실제로, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1a 및 도 1b는 일부 실시예에 따른 핀 전계 효과 트랜지스터(finFET)의 등각도들이다.
도 2a 및 도 2b는 일부 실시예에 따른 finFET의 단면도들이다.
도 3은 일부 실시예에 따른 finFET를 제조하는 방법의 흐름도이다.
도 4a 내지 도 11a 및 도 4b 내지 도 11b는 일부 실시예에 따른 finFET의 제조 공정의 다양한 단계에서의 finFET의 등각도들이다.
도 12a 및 도 12b는 일부 실시예에 따른 finFET의 단면도들이다.
도 13은 일부 실시예에 따른 finFET를 제조하는 방법의 흐름도이다.
도 14a 내지 도 19a 및 도 14b 내지 도 19b는 일부 실시예에 따른 finFET의 제조 공정의 다양한 단계에서의 finFET의 등각도들이다.
이제부터 첨부 도면을 참조하여 예시적인 실시예들을 설명할 것이다. 도면들에서, 동일한 참조번호들은 일반적으로 동일하거나, 기능적으로 유사하고/유사하거나 구조적으로 유사한 엘리먼트들을 나타낸다.
아래의 발명개시는 제공되는 본 발명내용의 여러 특징들을 구현하기 위한 많은 여러 실시예들 또는 예시들을 제공한다. 본 발명개시를 단순화하기 위해 컴포넌트들 및 배열들의 특정예들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 한정적인 것으로 의도된 것은 아니다. 예를 들어, 이후의 상세설명에서 제2 피처상 위의 제1 피처의 형성은 제1 및 제2 피처들이 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제1 및 제2 피처들이 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 및 제2 피처들 사이에서 형성될 수 있는 실시예를 포함할 수 있다. 본 명세서에 사용되는 바와 같이, 제2 피처 상에서의 제1 피처의 형성은 제1 피처가 제2 피처와 직접 접촉하여 형성된다는 것을 의미한다. 또한, 본 발명개시는 다양한 예시들에서 참조 부호들 및/또는 문자들을 반복할 수 있다. 이러한 반복 그 자체는 논의되는 다양한 실시예들 및/또는 구성들간의 관계를 설명하는 것은 아니다.
또한, 도면들에서 도시된 하나의 엘리먼트 또는 피처에 대한 다른 엘리먼트(들) 또는 피처(들)의 관계를 설명하기 위해 "아래", "밑", "보다 낮은", "위", "보다 위" 등과 같은 공간 상대적 용어들이 설명의 용이성을 위해 여기서 이용될 수 있다. 공간 상대적 용어들은 도면들에서 도시된 배향에 더하여 이용중에 있거나 또는 동작중에 있는 디바이스의 상이한 배향들을 망라하도록 의도된 것이다. 장치는 이와달리 배향될 수 있고(90° 회전되거나 또는 다른 배향으로 회전됨), 이에 따라 여기서 이용되는 공간 상대적 기술어들이 이와 똑같이 해석될 수 있다.
핀(fin)들은 임의의 적절한 방법에 의해 패터닝될 수 있다. 예를 들어, 핀들은 이중 패터닝 또는 다중 패터닝 공정들을 비롯하여, 하나 이상의 포토리소그래피 공정들을 사용하여 패터닝될 수 있다. 일반적으로, 이중 패터닝 또는 다중 패터닝 공정들은 포토리소그래피 및 자기 정렬 공정들을 결합하여, 예를 들어, 단일의 직접 포토리소그래피 공정을 사용하여 얻을 수 있는 것보다 작은 피치들을 갖는 패턴들이 생성될 수 있게 해준다. 예를 들어, 일부 실시예들에서, 희생층이 기판 위에 형성되고 포토리소그래피 공정을 사용하여 패터닝된다. 스페이서들이 자기 정렬 공정을 사용하여 패터닝된 희생층과 나란히 형성된다. 그 후, 희생층은 제거되고, 잔존하는 스페이서들은 그 후에 핀들을 패터닝하는데 사용될 수 있다.
명세서에서 "하나의 실시예", "실시예", "예시적인 실시예", "예시" 등에 대한 언급들은 설명된 실시예가 특정한 특징, 구조, 또는 특성을 포함할 수는 있으나, 모든 실시예가 반드시 이러한 특정한 특징, 구조, 또는 특성을 포함할 수 있다는 것은 아님을 나타낸다는 것을 유의한다. 또한, 이러한 어구들은 반드시 동일한 실시예를 언급하는 것은 아니다. 더 나아가, 특정한 특징, 구조, 또는 특성이 실시예와 관련하여 설명될 때, 명시적으로 설명되었는지 아닌지에 상관없이 다른 실시예들과 결부시켜서 이러한 특징, 구조, 또는 특성을 실시하는 것은 관련 기술(들)의 당업자의 지식 내에 있을 것이다.
본 명세서에서의 어구 또는 용어는 설명을 위한 것일 뿐 제한성을 갖는 것은 아니며, 본 명세서의 용어 또는 어구는 본 명세서의 교시내용에 비추어 관련 기술(들)의 당업자에 의해 해석되어야 한다는 것이 이해될 것이다.
본 명세서에서 사용된 용어 "선택비(selectivity)"는 동일한 에칭 조건들 하에서의 두 개의 물질들의 에칭율 비를 지칭한다.
본 명세서에서 사용되는 용어 "약"은 본 반도체 디바이스와 관련된 특정 기술 노드에 기초하여 변할 수 있는 주어진 수량 값을 나타낸다. 특정 기술 노드에 기초하여, 용어 "약"은, 예를 들어, 해당 값의 10~30%(예컨대, 해당 값의 ±10%, ±20%, 또는 ±30%) 내에서 변하는 주어진 수량 값을 나타낼 수 있다.
본원에 사용된 용어 "실질적으로"는 주어진 수량 값이 해당 값의 ±5%만큼 변한다는 것을 나타낸다.
본 명세서에서 사용된 용어 "기판"은 후속 물질층들이 그 위에 첨가되는 물질을 설명한다. 기판 자체는 패터닝될 수 있다. 기판의 최상부에 첨가된 물질들은 패터닝되거나 또는 패터닝되지 않은 채로 남아있을 수 있다. 또한, 기판은, 예를 들어, 실리콘, 게르마늄, 갈륨 비소, 또는 인듐 인화물과 같은 광범위한 반도체 물질들의 어레이일 수 있다. 대안적으로, 기판은, 예를 들어, 유리 또는 사파이어 웨이퍼와 같이 전기적으로 비도전성인 물질로부터 제조될 수 있다.
본 명세서에서 사용된 용어 "하이 k"는 고 유전상수를 지칭한다. 반도체 디바이스 구조물들 및 제조 공정들의 분야에서, 하이 k는 SiO2의 유전상수보다 더 큰 유전상수(예컨대, 3.9보다 큼)를 지칭할 수 있다.
본 명세서에서 사용된 용어 "로우 k"는 작은 유전상수를 지칭한다. 반도체 디바이스 구조물들 및 제조 공정들의 분야에서, 로우 k는 SiO2의 유전상수보다 더 작은 유전상수(예컨대, 3.9 미만)를 지칭할 수 있다.
본 명세서에서 사용된 용어 "p형"은, 예컨대, 붕소와 같은 p형 도펀트로 도핑된 구조물, 층, 및/또는 영역을 정의한다.
본 명세서에서 사용된 용어 "n형"은, 예컨대, 인과 같은 n형 도펀트로 도핑된 구조물, 층, 및/또는 영역을 정의한다.
본 명세서에서 사용된 용어 "수직"은 기판의 표면에 명목상 수직인 것을 의미한다.
본 명세서에 사용된 용어 "임계 치수"는 finFET 및/또는 집적 회로의 엘리먼트의 최소 피처 크기(예를 들어, 선폭)를 지칭한다.
본 발명개시는 집적 회로의 입/출력(IO) 디바이스(예를 들어, IO finFET) 및/또는 비 IO 디바이스(예를 들어, 비 IO finFET)의 폴리실리콘 구조물들의 에칭 프로파일을 개선하기 위한 예시적인 방법을 제공한다. 폴리실리콘 구조물들은 IO 및/또는 비 IO 디바이스들의 인접한 핀 구조물들 사이의 높은 종횡비(예를 들어, 1:15, 1:18, 또는 1:20보다 더 큰 종횡비) 공간 내에서 제조될 수 있다. 예시적인 방법은 핀 구조물들에 대한 실질적인 손상없이 폴리실리콘 구조물들의 개선된 에칭 프로파일을 얻기 위해 핀 구조물들 상에 보호 영역들을 형성할 수 있다. 폴리실리콘 구조물들의 에칭 프로파일을 개선하는 것은 IO 및/또는 비 IO 디바이스들의 게이트 구조물들(예를 들어, 대체 금속 게이트 구조물들)의 후속 형성을 개선하는 것을 도울 수 있고, 결과적으로 IO 및/또는 비 IO 디바이스들의 성능과 신뢰성을 개선하는 것을 도울 수 있다.
예시적인 방법은 또한 폴리실리콘 구조물들의 형성 동안 IO 및/또는 비 IO 디바이스들의 인접한 핀 구조물들 사이의 높은 종횡비 공간에서 폴리실리콘 잔류물을 실질적으로 감소시키거나 제거하는 것을 도울 수 있다. 폴리실리콘 잔류물의 실질적인 감소 또는 제거는 IO 및 비 IO 디바이스들의 나중에 형성되는 소스/드레인(S/D) 영역들 및 게이트 구조물들 사이의 전류 누설을 실질적으로 감소시키거나 또는 제거하는 것을 도울 수 있고, 결과적으로 IO 및/또는 비 IO 디바이스들의 성능과 신뢰성을 개선하는 것을 도울 수 있다.
IO 디바이스들은 집적 회로(IC)의 주변 영역(또한 "IO 영역" 또는 "고전압 영역"이라고도 불리어짐)에 형성된 주변 회로(예를 들어, IO 회로)의 일부일 수 있다. 반대로, 비 IO 디바이스들은 IC의 코어 영역("논리 영역" 또는 "메모리 영역"이라고도 불리어짐)에 형성된 코어 회로("논리 회로" 또는 "메모리 회로"라고도 불리어짐)의 일부일 수 있다. IO 디바이스들은 IC의 입/출력 전압/전류를 처리하고 비 IO 디바이스들보다 더 많은 양의 전압 또는 전류 스윙을 견뎌내도록 구성될 수 있다. 일부 실시예에서, 비 IO 디바이스들은 입/출력 전압/전류를 직접 처리하도록 구성되지 않은 코어 디바이스, 논리 디바이스, 및/또는 메모리 디바이스라고 불리어진다. 일부 실시예에서, 비 IO 디바이스는, 예를 들어, NAND, NOR, INVERTER, 또는 이들의 조합과 같은 논리 게이트를 포함한다. 일부 실시예에서, 비 IO 디바이스는, 예를 들어, 정적 랜덤 액세스 메모리(SRAM) 디바이스와 같은 메모리 디바이스를 포함한다.
도 1a 및 도 1b는 일부 실시예에 따른 IO finFET(100A) 및 비 IO finFET(100B)의 등각도들이다. 도 1a에서의 엘리먼트들에 대한 아래의 논의는 달리 언급되지 않는 한, 도 1b에서 동일한 기호를 갖는 엘리먼트들에 적용된다. 각각의 도 1a 및 도 1b에서의 finFET(100A 및 100B)의 모습들은 설명의 목적을 위해 도시된 것이며, 실척도로 작도되지 않을 수 있다는 것을 알 것이다.
일부 실시예에서, IO 및 비 IO 디바이스들에 대한 상기 논의는 달리 언급되지 않는 한 IO 및 비 IO finFET(100A 및 100B)에 각각 적용된다. IO 및 비 IO finFET(100A 및 100B)은, 각각의 도 1a 및 도 1b에서 간략화를 위해 개별적으로 도시되어 있지만, 동일한 집적 회로(IC)(도시되지 않음)의 일부일 수 있고, 동일한 기판의 일부인 각각의 기판들(102A 및 102B) 상에 형성될 수 있다. 일부 실시예에서, IO 및 비 IO finFET(100A 및 100B)은 얕은 트렌치 격리(STI) 영역(104A 및 104B), 핀 구조물(106A 및 106B), 소스/드레인(S/D) 영역(108A 및 108B), 게이트 구조물(110A 및 110B), 스페이서(120A 및 120B), 에칭 정지층(ESL)(122A 및 122B), 및 층간 유전체(ILD)층(124A 및 124B)을 각각 포함할 수 있다. 일부 실시예에서, IO 및 비 IO finFET(100A 및 100B)는 n형 finFET 또는 p형 finFET 중 어느 하나일 수 있다. 일부 실시예에서, IO 및 비 IO finFET(100A 및 100B)는 각각 n형 및 p형 finFET, 또는 p형 및 n형 finFET일 수 있다.
도 1a 및 도 1b는 각각 2개의 핀 구조물들(106A 및 106B)을 각각 갖는 IO 및 비 finFET(100A 및 100B)를 도시하지만, IO 및 비 finFET(100A 및 100B)는 각각의 핀 구조물(106A 및 106B)과 유사한 하나 이상의 핀 구조물을 각각 가질 수 있다. 일부 실시예에서, 핀 구조물들(106A) 사이의 간격은 핀 구조물들(106B) 사이의 간격과 상이할 수 있다. 일부 실시예에서, IC는 각각의 IO 및 비 finFET(100A 및 100B)와 유사한 하나 이상의 IO 및 비 IO finFET을 가질 수 있다.
기판(102A 및 102B)은 각각 각각의 IO 및 비 finFET(100A 및 100B)가 형성되는 물리적 물질일 수 있다. 기판(102A 및 102B)은 각각 실리콘과 같은 반도체 물질일 수 있지만, 이에 한정되는 것은 아니다. 일부 실시예에서, 기판(102A 및 102B) 각각은 결정질 실리콘 기판(예를 들어, 웨이퍼)을 포함한다. 일부 실시예에서, 기판(102)은 (i) 게르마늄과 같은 원소 반도체; (ii) 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비소, 및/또는 인듐 안티몬을 비롯한 화합물 반도체; (iii) 실리콘 게르마늄 탄화물, 실리콘 게르마늄, 갈륨 비소 인화물, 갈륨 인듐 인화물, 갈륨 인듐 비소, 갈륨 인듐 비소 인화물, 알루미늄 인듐 비소, 및/또는 알루미늄 갈륨 비소를 비롯한 합금 반도체; 또는 (iv) 이들의 조합을 포함한다. 또한, 기판(102A 및 102B)은 설계 요건들에 따라 각각 도핑될 수 있다(예컨대, p형 기판 또는 n형 기판). 일부 실시예에서, 기판(102A 및 102B)은 각각 p형 도펀트(예컨대, 붕소, 인듐, 알루미늄, 또는 갈륨)로 도핑되거나 또는 n형 도펀트(예컨대, 인 또는 비소)로 도핑될 수 있다. 일부 실시예에서, 기판(102A 및 102B)은 서로에 대해 반대 유형 도펀트를 가질 수 있다.
STI 영역(104A 및 104B)은 서로로부터 그리고 기판(102A 및 102B) 상에 퇴적되거나 기판(102A 및 102B)에 집적된 이웃하는 능동 및 수동 엘리먼트(본원에서는 도시되지 않음)로부터 IO 및 비 finFET(100A 및 100B)에 대한 전기적 격리를 제공한다. STI 영역(104A 및 104B)은 각각 유전체 물질로 제조될 수 있다. 일부 실시예에서, STI 영역(104A 및 104B)은 각각 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, FSG(fluorine-doped silicate glass), 로우 k 유전체 물질, 및/또는 다른 적절한 절연 물질을 포함할 수 있다. 일부 실시예에서, STI 영역(104A 및 104B)은 각각 다층 구조를 포함할 수 있다. 일부 실시예에서, STI 영역(104A 및 104B)은 IO 및 비 IO finFET(100A 및 100B)의 제조 동안에 실질적으로 동시에 형성될 수 있다.
핀 구조물(106A 및 106B)은 Y 축을 따라 그리고 각각의 게이트 구조물(110A 및 110B)를 가로지른다. 각각의 STI 영역(104A 및 104B) 위로 연장되는 핀 구조물(106A 및 106B)의 일부분은 각각의 게이트 구조물(110A 및 110B)(도 1a 및 도 1b에서는 도시되지 않지만; 도 2a 및 도 2b에서는 도시됨)에 의해 감싸질 수 있다. 일부 실시예에서, 핀 구조물(106A 및 106B)은 각각 기판(102A 및 102B)과 유사한 물질을 포함할 수 있다. 일부 실시예에서, 핀 구조물(106A 및 106B)은 각각의 기판(102A 및 102B)의 포토리소그래픽 패터닝 및 에칭으로부터 각각 형성될 수 있다. 본원의 발명개시에 기초하여, 핀 구조물(106A 및 106B)을 위한 다른 물질이 본 발명개시의 범위와 사상 내에 있음이 인식될 것이다. 일부 실시예에서, 핀 구조물(106A 및 106B)은 IO 및 비 IO finFET(100A 및 100B)의 제조 동안에 실질적으로 동시에 형성될 수 있다.
핀 구조물(106A 및 106B) 및 S/D 영역(108A 및 108B)은 각각의 IO 및 비 IO finFET(100A 및 100B)에 대한 전류 운반 구조물이다. IO 및 비 IO finFET(100A 및 100B)의 채널 영역(도시되지 않음)은 각각의 게이트 구조물(110A 및 110B) 아래에 놓인 각자의 핀 구조물(106A 및 106B)의 일부분 내에 형성될 수 있다. S/D 영역(108A 및 108B)은 각각의 게이트 구조물(110A 및 110B)의 아래에 있지 않은 핀 구조물(106A 및 106B)의 일부분들에 대해 수행되는 에치 백 공정 후에 각각의 핀 구조물(106A 및 106B)의 최상면으로부터 각각 에피택셜로 형성될 수 있다. 일부 실시예에서, S/D 영역(108A 및 108B)은 IO 및 비 IO finFET(100A 및 100B)의 제조 동안에 실질적으로 동시에 형성될 수 있다. S/D 영역(108A 및 108B)은 핀 구조물(106A 및 106B)을 갖는 각각의 계면(109A 및 109B)을 형성한다. 일부 실시예에서, 계면(109A 및 109B)은 STI 영역(104A 및/또는 104B)의 최상면과 동일한 평면 상에 있다. 일부 실시예에서, 계면(109A 및 109B)은 STI 영역(104A 및/또는 104B)의 최상면 평면 아래에 있다.
일부 실시예에서, S/D 영역(108A 및 108B)은 각각 도 1a 및 도 1b에서 도시된 바와 같이 병합되지 않을 수 있다. S/D 영역(108A 및 108B) 대신에, IO 및 비 finFET(100A 및 100B)는 핀 구조물(106A 및 106B) 상에 병합된 에피택셜 S/D 영역(미도시됨)을 가질 수 있다. S/D 영역(108A 및 108B)은 각각 에피택셜 성장된 반도체 물질을 포함할 수 있다. 일부 실시예에서, 에피택셜 성장된 반도체 물질은 기판(102A 및/또는 102B)의 물질과 동일한 물질이다. 일부 실시예에서, 에피택셜 성장된 반도체 물질은 기판(102A 및/또는 102B)의 물질과는 상이한 물질을 포함한다. 에피택셜 성장된 반도체 물질은 다음을 포함할 수 있다: (i) 예를 들어, 게르마늄 또는 실리콘과 같은 반도체 물질; (ii) 예를 들어, 갈륨 비소 및/또는 알루미늄 갈륨 비소와 같은 화합물 반도체 물질; 또는 (iii) 예를 들어, 실리콘 게르마늄 및/또는 갈륨 비소 인화물과 같은 반도체 합금. 일부 실시예에서, S/D 영역(108A 및 108B)은 약 15㎚ 내지 약 25㎚의 범위의 각각의 높이(H1 및 H2)를 가질 수 있다. 일부 실시예에서, 높이(H1 및 H2)는 서로 동일하거나 상이할 수 있다.
일부 실시예에서, S/D 영역(108A 및 108B)은, (i) 예를 들어, 저압 CVD(LPCVD), 원자층 CVD(ALCVD), 초고진공 CVD(UHVCVD), 감압 CVD(RPCVD), 또는 임의의 적절한 CVD와 같은 화학적 기상 증착(CVD); (ii) 분자빔 에피택시(MBE) 공정; (iii) 임의의 적절한 에피택셜 공정; 또는 (iv) 이들의 조합에 의해 성장될 수 있다. 일부 실시예에서, S/D 영역(108A 및 108B)은 에피택셜 퇴적/부분적 에칭 공정에 의해 성장될 수 있으며, 이는 에피택셜 퇴적/부분적 에칭 공정을 적어도 한 번 반복한다. 이러한 반복되는 퇴적/부분적 에칭 공정을 "순환적 퇴적 에칭(cyclic deposition-etch; CDE) 공정"이라고도 부른다. 일부 실시예에서, 선택적 에피택셜 성장(selective epitaxial growth; SEG)에 의해 S/D 영역(108A 및 108B)이 성장될 수 있는데, 여기서 핀 구조물(106A 및 106B)의 노출면 상에서 반도체 물질의 선택적 성장을 촉진시키되, 절연 물질(예를 들어, STI 영역(104A 및 104B)의 유전체 물질) 상에서는 그러하지 않도록 하는 에칭 가스가 첨가된다.
일부 실시예에서, S/D 영역(108A 및 108B)은 p형 또는 n형일 수 있다. 일부 실시예에서, S/D 영역(108A 및 108B)은 서로에 대해 반대 도핑 유형을 가질 수 있다. 일부 실시예에서, p형 S/D 영역(108A 및 108B)은 SiGe를 포함할 수 있고, 예를 들어, 붕소, 인듐 또는 갈륨과 같은 p형 도펀트를 사용하여 에피택셜 성장 공정 동안 인시츄 도핑될 수 있다. p형 인시츄 도핑의 경우, 비제한적인 예시로서, 디보란(B2H6), 삼불화붕소(BF3)와 같은 p형 도핑 전구체, 및/또는 다른 p형 도핑 전구체가 사용될 수 있다.
일부 실시예에서, 각각의 p형 S/D 영역(108A 및 108B)은, SiGe를 포함하고 예를 들어 도핑 농도, 에피택셜 성장 공정 조건, 및/또는 Si에 대한 Ge의 상대적 농도에 기초하여 서로 상이할 수 있는 복수의 서브 영역(미도시됨)을 가질 수 있다. 일부 실시예에서, 각각의 서브 영역은 서로 유사하거나 상이한 두께를 가질 수 있고, 그 두께는 약 0.5㎚ 내지 약 5㎚의 범위일 수 있다. 일부 실시예에서, 계면(109A 및 109B)에 가장 가까운 서브 영역 내의 Ge의 원자 퍼센트는 계면(109A 및 109B)으로부터 가장 먼 서브 영역 내의 Ge의 원자 퍼센트보다 더 작을 수 있다. 일부 실시예에서, 서브 영역에서 임의의 잔류 원자 퍼센트가 Si이도록 하면서, 계면(109A 및 109B)에 가장 가까운 서브 영역은 약 15 원자 퍼센트 내지 약 35 원자 퍼센트의 범위의 Ge를 포함할 수 있는 반면에, 계면(109A 및 109B)으로부터 가장 먼 서브 영역은 약 25 원자 퍼센트 내지 약 50 원자 퍼센트의 범위의 Ge를 포함할 수 있다.
p형 S/D 영역(108A 및 108B)의 복수의 서브 영역은 약 10Torr 내지 약 300Torr의 압력 하에서, 그리고 약 500℃ 내지 약 700℃의 온도에서, 에칭제로서의 HCl, Ge 전구체로서의 GeH4, Si 전구체로서의 디클로로실란(DCS) 및/또는 SiH4, B 도펀트 전구체로서의 B2H6, H2 및/또는 N2와 같은 반응 가스를 이용하여 에피택셜 성장될 수 있다. 복수의 서브 영역에서의 Ge의 상이한 농도를 달성하기 위해, 일부 실시예에 따라, 각각의 성장 공정 동안 Ge 대 Si 전구체들의 유량비는 변한다. 예를 들어, 계면(109A 및 109B)에 가장 가까운 서브 영역의 에피택셜 성장 동안에는 약 9 내지 약 25의 범위의 Ge 대 Si 전구체들의 유량비가 사용될 수 있는 반면, 계면(109A 및 109B)으로부터 가장 먼 하위 영역의 에피택셜 성장 동안에는 약 6 미만의 Ge 대 Si 전구체들의 유량비가 사용될 수 있다.
p형 S/D 영역(108A 및 108B)의 복수의 하위 영역은, 일부 실시예에 따라, 서로에 대해 가변적인 p형 도펀트 농도를 가질 수 있다. 예를 들어, 계면(109A 및 109B)에 가장 가까운 서브 영역은 도핑되지 않을 수 있거나, 또는 계면(109A 및 109B)으로부터 가장 먼 하위 영역의 도펀트 농도(예를 들어, 약 1x1020 내지 약 3x1022atoms/㎤의 범위의 도펀트 농도)보다 더 낮은 도펀트 농도(예를 들어, 약 8x1020atoms/㎤ 미만의 도펀트 농도)를 가질 수 있다.
일부 실시예에서, n형 S/D 영역(108A 및 108B)은 Si를 각각 포함할 수 있고, 예를 들어, 인, 비소와 같은 n형 도펀트를 사용하여 에피택셜 성장 공정 동안 인시츄 도핑될 수 있다. n형 인시츄 도핑의 경우, 비제한적인 예시로서, 포스핀(PH3), 아르신(AsH3)과 같은 n형 도핑 전구체, 및/또는 다른 n형 도핑 전구체가 사용될 수 있다. 일부 실시예에서, n형 S/D 영역(108A 및 108B) 각각은 복수의 n형 서브 영역을 가질 수 있다. 도펀트의 유형을 제외하고, 복수의 n형 서브 영역은 두께, Si에 대한 상대적 Ge 농도, 도펀트 농도, 및/또는 에피택셜 성장 공정 조건들에서, 복수의 p형 서브 영역과 유사할 수 있다.
본원의 발명개시에 기초하여, 복수의 n형 및/또는 p형 서브 영역에 대한 다른 물질, 두께, Ge 농도, 및 도펀트 농도가 본 발명개시의 범위와 사상 내에 있음을 인식할 것이다.
IO FinFET(100A)의 게이트 구조물(110A)은 IO 산화물층(114A), 유전체층(116A), 및 게이트 전극(118A)을 포함한다. 일부 실시예에서, IO 산화물층(114A)은 약 1㎚ 내지 약 3㎚의 범위의 두께(114At)를 가질 수 있으며, 유전체층(116A)은 약 1㎚ 내지 약 5㎚의 범위의 두께(116At)를 가질 수 있다. 일부 실시예에서, 결합된 IO 산화물층(114A) 및 유전체층(116A)은 IO finFET(100A)의 게이트 유전체층을 형성할 수 있다. 일부 실시예에서, IO 산화물층(114A)은, 도 1a에서 도시된 바와 같이, IO 산화물층(114A)의 일부가 유전체층(116A) 아래에서 이 유전체층(116A)과 접촉하고, IO 산화물층(114A)의 다른 부분이 스페이서(120A) 아래에서 이 스페이서(120A)와 접촉할 수 있는 방식으로 Y축을 따라 연장될 수 있다.
게이트 구조물(110A)과는 대조적으로, 비 IO finFET(100B)의 게이트 구조물(110B)은 유전체층(116B) 및 게이트 전극(118B)을 포함할 수 있으며 임의의 IO 산화물층을 배제시킬 수 있다. 일부 실시예에서, 유전체층(116B)은 약 1㎚ 내지 약 5㎚의 범위의 두께(116Bt)를 가질 수 있다. 일부 실시예에서, IO 산화물층(114A)과 같은 어떠한 추가적인 IO 산화물층도 없는 유전체층(116A)은 비 IO finFET(100B)의 게이트 유전체층을 형성할 수 있다. 이와 같이, 일부 실시예에서, IO finFET(100A)의 게이트 유전체층은 비 IO finFET(100B)의 게이트 유전체층보다 더 두꺼울 수 있다. IO finFET(100A)의 보다 더 두꺼운 게이트 유전체층은 IC의 코어 회로와 비교하여 IO 및 비 IO finFET(100A 및 100B)을 갖는 IC의 주변 회로 및/또는 IO 회로에 인가되는 고전압/전류를 처리하는 것을 도울 수 있다.
일부 실시예에서, 비 IO finFET(100B)는 도 1b에서 도시된 바와 같이, 게이트 구조물(110B) 아래에 산화물층(114B)을 포함하지 않지만, 스페이서(120B) 아래에서는 산화물층(114B)을 포함할 수 있다. 일부 실시예에서, 산화물층(114B)은 약 1㎚ 내지 약 3㎚의 범위의 수직 두께를 가질 수 있다.
일부 실시예에서, 유전체층(116A 및 116B) 및 게이트 전극(118A 및 118B)은 IO 및 비 IO finFET(100A 및 100B)의 제조 동안에 게이트 대체 공정에 의해 실질적으로 동시에 형성될 수 있다. 게이트 구조물(110A 및 110B)은, 일부 실시예에 따라, 약 5㎚ 내지 약 50㎚의 범위인, Y축을 따른 각각의 수평 치수(예를 들어, 게이트 길이)(Lg1 및 Lg2)를 가질 수 있다. 일부 실시예에서, 게이트 전극(118A 및 118B)은 서로 동일하거나 상이한 (예를 들어, 게이트 길이를 따른) 수평 치수를 가질 수 있다.
일부 실시예에서, 유전체층(116A 및 116B)은 각각 실리콘 산화물을 포함할 수 있고, CVD, 원자층 증착(ALD), 물리적 기상 증착(PVD), 전자빔 증발, 또는 다른 적절한 공정에 의해 형성될 수 있다. 일부 실시예에서, 유전체층(116A 및 116B)은 각각, (i) 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산화질화물의 층, (ii) 예를 들어, 하프늄 산화물(HfO2), 티타늄 산화물(TiO2), 하프늄 지르코늄 산화물(HfZrO), 탄탈륨 산화물(Ta2O3), 하프늄 실리케이트(HfSiO4), 지르코늄 산화물(ZrO2), 지르코늄 실리케이트(ZrSiO2)와 같은 하이 k 유전체 물질, (iii) 리튬(Li), 베릴륨(Be), 망간(Mg), 칼슘(Ca), 스트론튬(Sr), 스칸듐(Sc), 이트륨(Y), 지르코늄(Zr), 알루미늄(Al), 란타늄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb) 또는 루테튬(Lu)의 산화물을 갖는 하이 k 유전체 물질, 또는 (iv) 이들의 조합을 포함할 수 있다. 하이 k 유전체층은 ALD 및/또는 다른 적절한 방법들에 의해 형성될 수 있다. 일부 실시예에서, 유전체층(116A 및 116B)은 각각 절연 물질층의 단일층 또는 스택을 포함할 수 있다. 본원의 발명개시에 기초하여, 유전체층(116A 및 116B)을 위한 다른 물질 및 형성 방법이 본 발명개시의 범위와 사상 내에 있음이 인식될 것이다.
일부 실시예에서, IO 산화물층(114A) 및 산화물층(114B)은 각각 실리콘 산화물을 포함할 수 있고, CVD, 원자층 증착(ALD), 물리적 기상 증착(PVD), 전자빔 증발, 또는 다른 적절한 공정에 의해 형성될 수 있다. 본원의 발명개시에 기초하여, IO 산화물층(114A) 및 산화물층(114B)을 위한 다른 산화물 물질 및 형성 방법이 본 발명개시의 범위와 사상 내에 있음이 인식될 것이다. 일부 실시예에서, 산화물층(114A 및 114B)은 IO 및 비 IO finFET(100A 및 100B)의 제조 동안에 실질적으로 동시에 퇴적될 수 있다.
게이트 전극(118A 및 118B)은 각각 게이트 일함수 금속층(도시되지 않음) 및 게이트 금속 충전층(도시되지 않음)을 포함할 수 있다. 일부 실시예에서, 게이트 전극(118A 및 118B)의 게이트 일함수 금속층 및 게이트 금속 충전층은 IO 및 비 IO finFET(100A 및 100B)의 제조 동안에 게이트 대체 공정에 의해 실질적으로 동시에 형성될 수 있다. 일부 실시예에서, 게이트 일함수 금속층은 유전체층(116A 및 116B) 상에 배치된다. 게이트 일함수 금속층은 각각 단일 금속층 또는 금속층들의 스택을 포함할 수 있다. 금속층들의 스택은 서로 유사하거나 상이한 일함수를 갖는 금속을 포함할 수 있다. 일부 실시예에서, 게이트 일함수 금속층은, 예를 들어, 알루미늄(Al), 구리(Cu), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 니켈 실리사이드(NiSi), 코발트 실리사이드(CoSi), 은(Ag), 탄탈륨 탄화물(TaC), 탄탈륨 실리콘 질화물(TaSiN), 탄탈륨 탄소 질화물(TaCN), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 질화물(TiAlN), 텅스텐 질화물(WN), 금속 합금, 및/또는 이들의 조합을 포함할 수 있다. 게이트 일함수 금속층은 CVD, PVD, ALD, 도금 또는 이들의 조합과 같은 적절한 공정을 이용하여 형성될 수 있다. 일부 실시예에서, 게이트 일함수 금속층은 약 2㎚ 내지 약 15㎚의 범위의 두께를 갖는다. 본원의 발명개시에 기초하여, 게이트 일함수 금속층을 위한 다른 물질, 형성 방법, 및 두께가 본 발명개시의 범위와 사상 내에 있음이 인식될 것이다.
게이트 금속 충전층은 각각 단일 금속층 또는 금속층들의 스택을 포함할 수 있다. 금속층들의 스택은 서로 상이한 금속들을 포함할 수 있다. 일부 실시예에서, 게이트 금속 충전층은 각각, 예를 들어, Ti, 은(Ag), Al, 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 탄화물(TaC), 탄탈륨 카보질화물(TaCN), 탄탈륨 실리콘 질화물(TaSiN), 망간(Mn), Zr, 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 루테늄(Ru), 몰리브덴(Mo), 텅스텐 질화물(WN), 구리(Cu), 텅스텐(W), 코발트(Co), 니켈(Ni), 티타늄 탄화물(TiC), 티타늄 알루미늄 탄화물(TiAlC), 탄탈륨 알루미늄 탄화물(TaAlC), 금속 합금, 및/또는 이들의 조합들과 같은 적절한 도전성 물질을 포함할 수 있다. 게이트 금속 충전층은 ALD, PVD, CVD, 또는 다른 적절한 퇴적 공정에 의해 형성될 수 있다. 본원의 발명개시에 기초하여, 게이트 금속 충전층을 위한 다른 물질 및 형성 방법이 본 발명개시의 범위와 사상 내에 있음이 인식될 것이다.
스페이서(120A 및 120B)는 각각의 게이트 구조물(110A 및 110B)의 측벽을 형성하고, 각각의 유전체층(116A 및 116B)과 접촉한다. 스페이서(120A 및 120B)는 각각, 예를 들어, 실리콘 산화물, 실리콘 질화물, 로우 k 물질, 또는 이들의 조합과 같은 절연 물질을 포함할 수 있다. 스페이서(120A 및 120B)는 각각 3.9미만(예를 들어, 3.5, 3, 또는 2.8 미만)의 유전상수를 갖는 로우 k 물질을 가질 수 있다. 일부 실시예에서, 스페이서(120A 및 120B) 각각은 약 7㎚ 내지 약 10㎚의 범위의 각각의 두께(102At 및 120Bt)를 가질 수 있다. 본원의 발명개시에 기초하여, 스페이서(120A 및 120B)를 위한 다른 물질 및 두께가 본 발명개시의 범위와 사상 내에 있음이 인식될 것이다.
에칭 정지층(ESL)(122A 및 122B)은 IO 및 비 IO finFET(100A 및 100B)의 후속 처리 동안 각각의 S/D 영역(108A 및 108B)을 보호하도록 구성될 수 있다. 이러한 보호는, 예를 들어, ILD 층(124A 및 124B) 및/또는 콘택트 구조물(도시되지 않음)의 형성 동안에 제공될 수 있다. ESL(122A 및 122B)은 각각의 스페이서(120A 및 120B)의 측벽들 상에 배치될 수 있다. 일부 실시예에서, ESL(122A 및 122B)은 각각, 예컨대, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산화질화물(SiON), 실리콘 탄화물(SiC), 실리콘 카보질화물(SiCN), 붕소 질화물(BN), 실리콘 붕소 질화물(SiBN), 실리콘 탄소 붕소 질화물(SiCBN), 또는 이들의 조합을 포함할 수 있다. 일부 실시예에서, ESL(122A 및 122B)은 각각, 저압 화학적 기상 증착(LPCVD), 플라즈마 강화 화학적 기상 증착(PECVD), 화학적 기상 증착(CVD)에 의해 형성된 실리콘 질화물 또는 실리콘 산화물, 또는 고 종횡비 공정(high-aspect-ratio process; HARP)에 의해 형성된 실리콘 산화물을 포함할 수 있다. 일부 실시예에서, ESL(122A 및 122B)은 각각, 약 3㎚ 내지 10㎚의 범위 또는 약 10㎚ 내지 약 30㎚의 범위의 두께(122At 및 122Bt)를 각각 가질 수 있다. 본원의 발명개시에 기초하여, ESL(122A 및 122B)을 위한 다른 물질, 형성 방법, 및 두께가 본 발명개시의 범위와 사상 내에 있음이 인식될 것이다.
ILD 층(124A 및 124B)은 ESL(122A 및 122B) 상에 각각 배치될 수 있고, ILD 층(124A 및 124B) 각각은 유동성 유전체 물질(예를 들어, 유동성 실리콘 산화물, 유동성 실리콘 질화물, 유동성 실리콘 산화질화물, 유동성 실리콘 탄화물, 또는 유동성 실리콘 옥시카바이드)에 적절한 퇴적 방법을 이용하여 퇴적되는 유전체 물질을 포함할 수 있다. 예를 들어, 유동성 실리콘 산화물은 유동성 CVD(flowable CVD; FCVD)를 사용하여 퇴적될 수 있다. 일부 실시예에서, 유전체 물질은 실리콘 산화물이다. 일부 실시예에서, ILD 층(124A 및 124B)은 약 50㎚ 내지 약 200㎚의 범위의, Z축을 따른 수직 두께를 가질 수 있다. 본원의 발명개시에 기초하여, ILD 층(124A 및 124B)을 위한 다른 물질, 두께, 및 형성 방법이 본 발명개시의 범위와 사상 내에 있음이 인식될 것이다.
도 1a 및 도 1b는 각각 IO 및 비 IO finFET을 위한 하나의 게이트 구조물(110A 및 110B)을 도시한다. 그러나, 본원의 발명개시에 기초하여, IO 및 비 IO finFET(100A 및/또는 100B)는 각각의 게이트 구조물(110A 및 110B)과 유사하고 이에 평행하게 있는 추가적인 게이트 구조물을 가질 수 있음을 알 것이다. 또한, IO 및 비 IO finFET(100A 및/또는 100B)는 게이트 콘택트 구조물, S/D 콘택트 구조물, 도전성 비아, 도전성 라인, 유전체층, 패시베이션층 등과 같은 다른 구조적 컴포넌트들(이들은 명료화를 위해 생략되었다)의 사용을 통해 집적 회로에 통합될 수 있다. 본원의 발명개시에 기초하여, STI 영역(104A 및 104B), 핀 구조물(106A 및 106B), S/D 영역(108A 및 108B), 게이트 구조물(110A 및 110B), 및 스페이서(120A 및 120B)의 단면 형상은 예시에 불과하며 이들을 제한시키려는 의도를 갖는 것이 아님을 인식할 것이다.
도 2a 및 도 2b는, 일부 실시예에 따른, 도 1a 및 도 1b의 IO 및 비 IO finFET(100A 및 100B)의 A-A 라인과 B-B 라인을 따른 단면도들이다. 도 1a 및 도 1b에서의 엘리먼트들과 동일한 기호를 갖는 도 2a 및 도 2b에서의 엘리먼트들은 상기에서 설명되었다. 도 2a 및 도 2b에서의 IO 및 비 IO finFET(100A 및 100B)의 모습들은 설명의 목적을 위해 도시된 것이며, 실척도로 작도되지 않을 수 있다는 것을 알 것이다. 본원의 발명개시에 기초하여, 도 2a 및 도 2b에서 도시된 STI 영역(104A 및 104B), 핀 구조물(106A 및 106B), 및 게이트 구조물(110A 및 110B)의 단면 형상은 예시에 불과하며 이들을 제한시키려는 의도를 갖는 것이 아님을 인식할 것이다.
도 2a에서 도시된 바와 같이, IO FinFET(100A)의 IO 산화물층(114A), 유전체층(116A), 및 게이트 전극(118A)은 STI 영역(104A) 위로 연장하는 핀 구조물(106A)의 부분들을 둘러싼다. 일부 실시예에서, IO 산화물층(114A)은 STI 영역(104A) 위로 연장하는 핀 구조물(106A)의 일부분의 최상면(106As) 상에서 제1 두께(114At1)를 갖는 제1 부분(114A1)을 가지며, STI 영역(104A)의 최상면(104As) 상과 STI 영역(104A) 위로 연장하는 핀 구조물(106A)의 일부분의 측벽 상에서 제2 두께(114At2)를 갖는 제2 부분(114A2)을 갖는다. 일부 실시예에서, 두께(114At1)는 두께(114At2)보다 약 0.5㎚ 내지 약 3㎚의 범위의 값만큼 더 클 수 있다. 일부 실시예에 따라, 두께(114At1)는 약 2㎚ 내지 약 5㎚의 범위일 수 있고, 두께(114At2)는 약 1㎚ 내지 약 3㎚의 범위일 수 있다.
최상면(106As) 상의 IO 산화물층(114A)의 보다 더 두꺼운 부분(114A1)은 게이트 대체 공정에서 게이트 구조물(110A)에 의해 나중에 대체될 수 있는 폴리실리콘 구조물(도 8a에서 도시된 엘리먼트(842A))의 패터닝 및 에칭 동안 핀 구조물(106A)을 보호하는 것을 도울 수 있다. IO 산화물층(114A)의 이들 보다 더 두꺼운 보호 부분(114A1)의 존재는 폴리실리콘 구조물(도 8a에서 도시된 엘리먼트(842A))의 형성 동안 핀 구조물(106A)을 실질적으로 에칭 및/또는 손상시키지 않고서 핀 구조물(106A)들 사이의 고 종횡비(예컨대, 1:15, 1:18, 또는 1:20보다 더 큰 종횡비) 공간(230A)으로부터 폴리실리콘을 제거하기 위해 다른 finFET에서 사용되는 것보다 더 긴 에칭 시간을 허용할 수 있다. 더 긴 에칭 시간은 공간(230A) 내의 폴리실리콘 잔류물을 실질적으로 감소시키거나 제거하고, 결과적으로 IO finFET(100A)의 성능 및 신뢰성을 향상시키는 것을 도울 수 있다. 따라서, IO 산화물층(114A)은 보호 산화물층으로서 작용할 수 있고, 또한 IO finFET(100A)의 게이트 유전체층의 일부를 형성할 수 있다.
일부 실시예에서, IO 산화물층(114A)의 보다 더 두꺼운 부분(114A1)은 핀 구조물(106A)의 최상면(106As) 상에 형성될 수 있다. 최상면(106As) 상의 이러한 더 두꺼운 부분(114A1)은 최상면(106As) 상에 도핑된 비정질 Si(a-Si)(도 6a에서 도시됨)를 형성한 후 도핑된 a-Si 층 상에 산화물 층을 퇴적시키고 도핑된 a-Si 및 퇴적된 산화물 층을 고온 어닐링 처리함으로써 형성될 수 있다. 도핑된 a-Si는 산화물층의 퇴적 동안 및 고온 어닐링 처리 동안 산화될 수 있다. 산화된 도핑된 a-Si 및 최상면(106As) 상의 퇴적된 산화물층의 결합된 부분들은 제1 두께(114At1)를 갖는 IO 산화물층(114A)의 더 두꺼운 부분(114A1)을 형성할 수 있다. 최상면(106As) 상에 더 두꺼운 IO 산화물층(114A)을 형성하는 공정은 도 5a 내지 도 7a 및 도 5b 내지 도 7b를 참조하여 더 상세하게 설명된다.
일부 실시예에서, 도 2a에서 도시된 바와 같이, 도핑된 a-Si의 부분들(228A)은 산화되지 않은 채로 남아 있을 수 있고, 최상면(106As)과 I0 산화물층(114A) 사이에 중간층을 형성할 수 있다. 부분들(228A)은 약 0.01㎚ 내지 약 5㎚의 범위의 수직 두께를 가질 수 있다. 일부 실시예에서, 무산화(unoxidized) 도핑된 a-Si가 없을 때 부분들(228A)은 IO finFET(100A)에서 부재(absent)할 수 있다.
일부 실시예에서, STI 영역(104A) 위로 연장하는 핀 구조물(106A)의 부분들은 각각, 약 40㎚ 내지 약 60㎚의 범위의 수직 높이를 가질 수 있고, 각각 약 5㎚ 내지 약 10㎚의 범위의 폭을 가질 수 있고, 약 20㎚ 내지 약 30㎚의 범위의 핀간 피치(fin-to-fin pitch)를 가질 수 있다.
도 2b를 참조하면, IO finFET(100A)과 마찬가지로, 비 IO FinFET(100B)의 유전체층(116B) 및 게이트 전극(118B)은 STI 영역(104B) 위로 연장하는 핀 구조물(106B)의 부분들을 둘러싼다. 또한, 도 2b에서 도시된 바와 같이, IO finFET(100A)와는 대조적으로, 비 IO finFET(100B)은 STI 영역(104B)의 최상면(104Bs) 상에 그리고 STI 영역(104B) 위로 연장하는 핀 구조물(106B)의 부분들과 유전체층(116B) 사이에 IO 산화물층(114A)과 유사한 IO 산화물층을 갖지 않을 수 있다. 그러나, 도 5b 내지 도 11b를 참조하여 이하에서 논의되는 바와 같이, IO 산화물층(114A)(도 2a를 참조하여 상기 논의됨)과 유사한 보호 산화물층(도 2b에서는 도시되지 않음, 도 1b 및 도 7b에서 도시된 엘리먼트(114B))은 비 IO finFET(100B)의 폴리실리콘 구조물(도 8b에서 도시된 엘리먼트(842B))의 형성 동안 핀 구조물(106B)을 보호하는데 사용될 수 있다. 보호 산화물층(114B)은 게이트 구조물(110B)의 형성 이전에 제거될 수 있다. IO 산화물층(114A)과 마찬가지로, 보호 산화물층은 폴리실리콘 구조물(도 8b에서 도시된 엘리먼트(842B))의 형성 동안 핀 구조물(106B)을 실질적으로 에칭 및/또는 손상시키지 않고서 핀 구조물(106B)들 사이의 고 종횡비(예컨대, 1:15, 1:18, 또는 1:20보다 더 큰 종횡비) 공간(230B)으로부터 폴리실리콘을 제거하기 위해 더 긴 에칭 시간을 허용할 수 있다. 더 긴 에칭 시간은 공간(230B) 내의 폴리실리콘 잔류물을 실질적으로 감소시키거나 제거하고, 결과적으로 IO finFET(100B)의 성능 및 신뢰성을 향상시키는 것을 도울 수 있다.
또한, 일부 실시예에 따라, IO finFET(100A)와는 대조적으로, 비 IO finFET(100B)은 STI 영역(104B) 위로 연장하는 핀 구조물(106B)의 부분들을 감싸되 STI 영역(104B)의 최상면(104Bs) 상에는 없는 산화물층(232)을 가질 수 있다. 일부 실시예에서, 핀 구조물(106B)의 측벽 상의 산화물층(232)의 부분들과 최상면(106Bs) 상 또는 부분들(228B) 상의 산화물층(232)의 부분들은 실질적으로 서로 동일한 두께를 가질 수 있다. 산화물층(232)은 비 IO finFET(100B)의 보호 산화물층을 제거한 후 습식 세정 공정 동안 형성될 수 있다. 일부 실시예에서, 산화물층(232)은 약 0.5㎚ 내지 약 2㎚의 범위의 두께를 가질 수 있다.
일부 실시예에서, IO finFET(100A)의 부분들(228A)과 마찬가지로, 비 IO finFET(100B)는 최상면(106Bs)과 산화물층(232) 사이에 중간층을 형성하는 도핑된 a-Si의 무산화 부분들(228B)을 가질 수 있다. 부분들(228B)은 약 0.01㎚ 내지 약 5㎚의 범위의 수직 두께를 가질 수 있다. 일부 실시예에서, 무산화 도핑된 a-Si가 없을 때 부분들(228B)은 비 IO finFET(100B)에서 부재할 수 있다.
일부 실시예에서, STI 영역(104B) 위로 연장하는 핀 구조물(106B)의 부분들은 각각, 약 40㎚ 내지 약 60㎚의 범위의 수직 높이를 가질 수 있고, 각각 약 5㎚ 내지 약 10㎚의 범위의 폭을 가질 수 있고, 약 20㎚ 내지 약 30㎚의 범위의 핀간 피치(fin-to-fin pitch)를 가질 수 있다. 일부 실시예에서, 핀 구조물(106A 및 106B)은 서로 같거나 상이한 높이, 폭, 및 핀간 피치를 가질 수 있다.
도 3은 일부 실시예에 따라, 도 1a 내지 도 2a 및 도 1b 내지 도 2b를 참조하여 기술된 IO 및 비 IO finFET(100A 및 100B)를 제조하기 위한 예시적인 방법(300)의 흐름도이다. 오직 예시적인 목적을 위해, 도 3에서 예시된 동작들은 도 4a 내지 도 11a, 및 도 4b 내지 도 11b에서 예시된, 디바이스들(100A, 100B)을 제조하기 위한 예시적인 제조 공정을 참조하여 설명될 것이다. 도 4a 내지 도 11a 및 도 4b 내지 도 11b는 일부 실시예에 따른, IO 및 비 IO finFET(100A 및 100B)의 다양한 제조 단계에서의 각각의 IO 및 비 IO finFET(100A 및 100B)의 등각도들이다. 동작들은 특정 응용들에 따라 다른 순서로 수행되거나 또는 수행되지 않을 수 있다. 방법(300)은 완전한 IO 및 비 IO finFET(100A 및 100B)을 생성하지 않는다는 것을 유념해야 한다. 따라서, 추가적인 공정들이 방법(300) 이전에, 그 도중에, 및 그 이후에 제공될 수 있다는 것과, 다른 몇몇의 공정들은 여기서 단지 간략하게 설명될 수 있다는 것이 이해된다. 도 1a 내지 도 1b 및 도 2a 내지 도 2b에서의 엘리먼트들과 동일한 기호를 갖는 도 4a 내지 도 11a 및 도 4b 내지 도 11b에서의 엘리먼트들은 상기에서 설명되었다.
동작(305)에서, 제1 및 제2 finFET들의 핀 구조물이 기판 상에 형성된다. 예를 들어, 도 4a 및 도 4b에서 도시된 바와 같이, IO finFET(100A)의 핀 구조물(106A) 및 비 IO finFET(100B)의 핀 구조물(106B)은 각각의 기판(102A 및 102B) 상에서 실질적으로 동시에 형성된다. 기판(102A 및 102B)은 동일한 기판의 상이한 부분들일 수 있다. 핀 구조물(106A 및 106B)은 에칭되지 않은 기판(102A 및 102B) 상에 형성된 패터닝된 하드 마스크층(434 및 436)을 통해 각각의 기판(102A 및 102B)을 동시에 에칭함으로써 형성될 수 있다. 일부 실시예에서, 하드 마스크층(434)은, 예를 들어, 열 산화 공정을 사용하여 형성된 실리콘 산화물을 포함하는 박막이다. 일부 실시예에서, 하드 마스크층(436)은, 예를 들어, 저압 화학적 기상 증착(LPCVD) 또는 플라즈마 강화 CVD(PECVD)를 사용하여 실리콘 질화물로 형성될 수 있다.
도 3을 참조하면, 동작(310)에서, STI 영역을 위한 절연 물질층이 퇴적되고, 패터닝된 하드 마스크층이 제거되어 절연 물질의 층 내에 리세싱된 영역을 형성한다. 예를 들어, 절연 물질층(104*)은 도 4a 및 도 4b의 구조물 상에 블랭킷 퇴적되고, 이어서 화학적 기계적 폴리싱(CMP) 공정 및 에칭 공정이 뒤따른 후, 실질적으로 동시에 도 5a 및 도 5b의 구조물이 형성될 수 있다. CMP 공정은 절연 물질층(104*)의 최상면(104s*)을 하드 마스크층(436)의 최상면(436s)과 실질적으로 동일 평면화(미도시됨)할 수 있다. 하드 마스크층(434, 436)을 제거하고 절연 물질층(104*) 내에서 리세싱된 영역(538A, 538B)을 형성하기 위해 CMP 공정에 이어서 에칭 공정(예를 들어, 염소계 에천트를 사용하는 반응성 이온 에칭)이 뒤따를 수 있다. 일부 실시예에서, 리세싱된 영역(538A, 538B)은 각각 약 5㎚ 내지 약 20㎚의 범위의 높이(538t)를 가질 수 있다.
일부 실시예에서, 절연 물질층(104*)은, 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, FSG(fluoride-doped silicate glass), 또는 로우 k 유전체 물질을 포함할 수 있다. 일부 실시예에서, 절연 물질층(104*)은 반응 전구체로서 실란(SiH4) 및 산소(O2)를 사용하여, 유동성 화학적 기상 증착(FCVD) 공정, 고밀도 플라즈마(HDP) CVD 공정을 사용하여 퇴적될 수 있다. 일부 실시예에서, 절연 물질층(104*)은 대기압 미만 CVD(SACVD) 공정 또는 고 종횡비 공정(HARP)을 사용하여 형성될 수 있으며, 여기서 공정 가스는 테트라에톡시실란(TEOS) 및/또는 오존(O3)을 포함할 수 있다. 일부 실시예에서, 절연 물질층(104*)은, 예를 들어, 수소 실세스퀴옥산(HSQ) 또는 메틸 실세스퀴옥산(MSQ)과 같은 스핀 온 유전체(spin-on-dielectric; SOD)를 사용하여 형성될 수 있다.
도 3을 참조하면, 동작(315)에서, 도핑된 비정질 Si(a-Si)층이 리세싱된 영역 내에 형성되고 STI 영역이 형성된다. 예를 들어, a-Si 층은 도 5a 및 도 5b의 구조물 상에 블랭킷 퇴적되고, 이어서 화학적 기계적 폴리싱(CMP) 공정, 도핑 공정, 및 에칭 공정이 뒤따른 후, 실질적으로 동시에 도 6a 및 도 6b의 구조물이 형성될 수 있다. a-Si 층은, 예를 들어, CVD, PVD, 또는 ALD 공정을 사용하여 블랭킷 퇴적될 수 있다. CMP 공정은 리세싱된 영역(538A 및 538B)이 a-Si 층(도시되지 않음)으로 채워지도록 a-Si 층의 최상면을 절연 물질층(104*)의 최상면(104s*)과 실질적으로 동일 평면화(도시되지 않음)할 수 있다. 일부 실시예에서, a-Si 층의 블랭킷 퇴적 대신에, a-Si 층들이 최상면(106As 및 106Bs) 상에서 에피택셜 성장되어 각각의 리세싱된 영역(538A 및 538B)을 채우고 이어서 CMP 공정에 의해 a-Si의 에피택셜층들의 최상면을 절연 물질층(104*)의 최상면(104s*)과 실질적으로 동일 평면화할 수 있다.
CMP 공정에 이어서, 리세싱된 영역(538A, 538B) 내의 a-Si 층들 내에, 예컨대, 불소 또는 산소와 같은 도펀트를 도입하여 도핑된 a-Si 층(640A 및 640B)을 형성하는 도핑 공정(예를 들어, 이온 주입)이 뒤따를 수 있다. a-Si 층(640A 및 640B) 내의 도펀트의 농도는 약 1x1015 내지 약 1x1023atoms/㎤의 범위일 수 있다. 일부 실시예에서, 도펀트는 실온에서 그리고 약 2keV 내지 약 10keV의 범위의 에너지로 a-Si 층 내로 이온 주입될 수 있다. 일부 실시예에서, CMP 공정은 도핑 공정 전에 수행되는 것 대신에 도핑 공정 후에 수행될 수 있다. 일부 실시예에서, 도핑된 a-Si 층(640A 및 640B)은 약 5㎚ 내지 약 20㎚의 범위의 각각의 두께(640At 및 640Bt)를 가질 수 있다.
도핑된 a-Si 층(640A 및 640B)의 형성에 이어서, 도 6a 및 도 6b에서 도시된 바와 같이 절연 물질층(104*)을 에치 백(etch back)하여 STI 영역(104A 및 104B)을 실질적으로 동시에 형성하기 위한 에칭 공정이 뒤따를 수 있다. 절연 물질층(104*)의 에치 백은, 예를 들어, 건식 에칭 공정, 습식 에칭 공정, 또는 이들의 조합에 의해 수행될 수 있다. 일부 실시예에서, 건식 에칭 공정은 약 1mTorr 내지 약 5mTorr의 범위의 압력과 함께, 옥타플루오로시클로부탄(C4F8), 아르곤(Ar), 산소(O2)와 헬륨(He), 플루오로폼(CHF3)와 He, 탄소 테트라플루오라이드(CF4), 디플루오로메탄(CH2F2), 염소(Cl2)와 O2, 브롬화 수소(HBr), O2와 He, 또는 이들의 조합을 갖는 가스 혼합물을 갖는 플라즈마 건식 에칭을 이용하는 것을 포함할 수 있다. 일부 실시예에서, 습식 에칭 공정은 희석된 불화 수소산(DHF) 처리, 과산화 암모늄 혼합물(APM), 황산 과산화 혼합물(SPM), 고온 탈이온수(DI 물), 또는 이들의 조합을 이용하는 것을 포함할 수 있다. 일부 실시예에서, 습식 에칭 공정은 에천트로서의 암모니아(NH3) 및 불화 수소산(HF), 및 예를 들어 Ar, 크세논(Xe), He, 또는 이들의 조합과 같은 불활성 가스를 사용하는 에칭 공정을 이용하는 것을 포함할 수 있다. 일부 실시예에서, 에칭 공정에서 이용되는 HF 및 NH3의 유량은 각각 약 10sccm 내지 약 100sccm의 범위(예를 들어, 약 20sccm, 30sccm 또는 40sccm)일 수 있다. 일부 실시예에서, 에칭 공정은 약 5mTorr 내지 약 100mTorr의 범위(예를 들어, 약 20mTorr, 약 30mTorr, 또는 약 40mTorr)의 압력에서, 그리고 약 50℃ 내지 약 120℃의 범위의 온도에서 수행될 수 있다.
도 3을 참조하면, 동작(320)에서, 제1 및 제2 finFET들의 각각의 핀 구조물 상에 IO 산화물층 및 보호 산화물층이 형성된다. 예를 들어, 산화물 물질층이 도 6a 및 도 6b의 구조물 상에 블랭킷 퇴적되고, 그 후 각각의 도 7a 및 도 7b에서 도시된 바와 같이, 고온 어닐링 공정에 의해 IO 산화물층(114A)과 보호 산화물층(114B)이 실질적으로 동시에 형성될 수 있다. 산화물층(114A 및 114B)은 동일한 연속 산화물층의 일부들일 수 있다. 산화물 물질층은, 예를 들어, 실리콘 산화물을 포함할 수 있으며, CVD, 원자층 증착(ALD), 플라즈마 강화 ALD(PEALD), 물리적 기상 증착(PVD), 전자빔 증발, 또는 다른 적절한 공정에 의해 형성될 수 있다. 일부 실시예에서, 산화물 물질층은 약 400W 내지 약 500W의 범위의 에너지로 그리고 약 300℃ 내지 약 500℃의 범위의 온도에서 PEALD를 사용하여 퇴적될 수 있다.
산화물 물질층의 퇴적에 이어서 고온 어닐링 공정이 뒤따를 수 있다. 일부 실시예에서, 산화물 물질층의 퇴적 후의 도 6a 및 도 6b의 구조물은 약 800℃ 내지 약 1050℃의 범위의 온도에서 산소 가스 흐름 하에서 건식 어닐링 공정을 거칠 수 있다. 산소 전구체 농도는 전체 가스 유량의 약 0.5% 내지 약 5%의 범위일 수 있다. 이러한 고온 어닐링 공정은 각각의 도 7a 및 도 7b에서 도시된 바와 같이, 도핑된 a-Si 층(640A 및 640B)의 부분들을, 각각의 최상면(106As 및 106Bs) 위에서 각각의 산화물층(114A 및 114B)의 부분들을 형성하는 산화물층으로 변환시킬 수 있다. 일부 실시예에서, 도핑된 a-Si 층(640A 및 640B)은 산화물층으로 변환될 수 있다. 변환 공정은 최상면에서의 산소 전구체의 더 많은 존재로 인해 도핑된 a-Si 층(640A 및 640B)의 최상부로부터 시작될 수 있다. 일부 실시예에서, 더 높은 어닐링 온도, a-Si 층 내의 더 큰 불소 도펀트 농도, 및 더 높은 산소 가스 유량과 같은 인자들은 도핑된 a-Si 층의 보다 더 빠른 변환율을 야기시킬 수 있고, 이어서, 더 빠른 변환율은 형성된 실리콘 산화물 물질의 더 큰 두께를 야기시킬 수 있다. 일부 실시예에서, 변환 공정은, 변환된 실리콘 산화물 물질의 공칭 두께가 어닐링 시간을 제어함으로써 달성될 수 있는 타이밍 공정일 수 있다. 일부 실시예에서, 어닐링 공정은 어닐링 시간이 1초와 같이 약 0.5초 내지 5초 사이일 수 있는 플래시 공정일 수 있다. 어닐링 공정의 결과로서, 각각의 최상면(106As 및 106Bs) 상의 각각의 산화물층(114A 및 114B)의 부분들(114A1 및 114B1)은 각각의 핀 구조물(106A 및 106B)의 측벽 상의 각각의 산화물층(114A 및 114B)의 부분들(114A2 및 114B2)보다 더 두꺼울 수 있다.
각각의 최상면(106As 및 106Bs) 상의 각각의 산화물층(114A 및 114B)의 부분들(114A1 및 114B1)은 도 6a 및 도 6b의 구조물 상의 산화물 물질층의 퇴적 동안 산화율을 촉진시킬 수 있는, 도핑된 a-Si 층(640A 및 640B) 내의 도펀트의 존재로 인해 더 큰 두께를 갖는다. 예를 들어, 불소 도핑된 a-Si 층(640A 및 640B)의 어닐링 공정 동안, 불소-실리콘 화학적 결합이 파괴될 수 있고 불소 원자는 실리콘 원자의 산화율을 증가시킬 수 있다. 도핑된 a-Si 층(640A 및 640B)은 각각의 핀 구조물(106A 및 106B)의 측벽 상에 퇴적되지 않기 때문에, 측벽 상의 부분들(114A2 및 114B2)은 각각의 최상면(106As 및 106Bs) 상의 부분들(114A1 및 114B1)보다 더 얇다. 이와 같이, 도핑된 a-Si 층(640A 및 640B)의 사용으로, 보다 더 두꺼운 산화물층이 핀 구조물(106A 및 106B)의 최상면(106As 및 106Bs) 상에 형성될 수 있다. 각각의 최상면(106As 및 106Bs) 상의 이러한 더 두꺼운 부분들(114A1 및 114B1)은 게이트 대체 공정에서 각각의 게이트 구조물(110A 및 110B)로 나중에 대체될 수 있는 각각의 폴리실리콘 구조물(도 8a 및 도 8b에서 도시된 엘리먼트(842A 및 842B))의 패터닝 및 에칭 동안 각각의 핀 구조물(106A 및 106B)을 보호하는 것을 도울 수 있다.
일부 실시예에서, 최상면(106As) 상의 IO 산화물층(114A)의 부분들(114A1)은 약 2㎚ 내지 약 5㎚의 범위의 제1 두께(114At1)를 가질 수 있다. 일부 실시예에서, 핀 구조물(106A)의 측벽 상과 STI 영역(104A) 상의 IO 산화물층(114A)의 부분들(114A2)은 약 1㎚ 내지 약 3㎚의 범위의 제2 두께(114At2)를 가질 수 있다. 일부 실시예에서, 두께(114At1)는 두께(114At2)보다 약 0.5㎚ 내지 약 3㎚의 범위의 값만큼 더 클 수 있다. 보호 산화물층(114B)의 두께(114Bt1, 114Bt2)는 각각의 두께(114At1, 114At2)와 실질적으로 동일할 수 있다.
도 7a 및 도 7b에서 더 도시된 바와 같이, 각각의 도핑된 a-Si 층(640A 및 640B)의 부분들(228A 및 228B)은 고온 어닐링 공정 동안 산화되지 않은 상태로 남아 있을 수 있고, 최상면(106As)과 IO 산화물층(114A) 사이에 그리고 최상면(106Bs)과 보호 산화물층(114B) 사이에 각각 중간층을 형성할 수 있다. 부분들(228A 및 228B)은 각각 약 0.01㎚ 내지 약 5㎚의 범위의 수직 두께를 가질 수 있다.
도 3을 참조하면, 동작(325)에서, 폴리실리콘 구조물이 제1 및 제2 finFET들의 IO 산화물층 및 보호 산화물층 상에 형성된다. 예를 들어, 도 8a 및 도 8b에서 도시된 바와 같이, 폴리실리콘 구조물(842A 및 842B)가 도 7a 및 도 7b의 구조물 상에 형성될 수 있다. 일부 실시예에서, 폴리실리콘 구조물(842A 및 842B)의 수직 치수는 약 90㎚ 내지 약 200㎚의 범위일 수 있다.
일부 실시예에서, 폴리실리콘 구조물(842A 및 842B)은 폴리실리콘의 블랭킷 퇴적, 및, 이어서 퇴적된 폴리실리콘의 포토리소그래피 및 에칭에 의해 실질적으로 동시에 형성될 수 있다. 퇴적 공정은 화학적 기상 증착(CVD), 물리적 기상 증착(PVD), 원자층 증착(ALD), 다른 적절한 퇴적 방법, 또는 이들의 조합을 포함할 수 있다. 포토리소그래피 공정은 포토레지스트 코팅(예컨대, 스핀 온 코팅), 소프트 베이킹, 마스크 정렬, 노광, 노광 후 베이킹, 포토레지스트 현상, 린싱, 드라잉(예컨대, 하드 베이킹), 다른 적절한 공정들, 또는 이들의 조합을 포함할 수 있다. 에칭 공정들은 건식 에칭, 습식 에칭, 및/또는 다른 에칭 방법들(예컨대, 반응 이온 에칭)을 포함할 수 있다.
일부 실시예에서, 폴리실리콘 구조물(842A 및 842B)을 형성하기 위해 퇴적된 폴리실리콘의 에칭은 네 번의 에칭 단계들을 포함할 수 있다. 일부 실시예에서, 제1 폴리실리콘 에칭 단계는 브롬화 수소(HBr), 산소(O2), 플루오로폼(CHF3), 및 염소(Cl2)를 갖는 가스 혼합물을 사용하는 단계를 포함할 수 있다. 일부 실시예에서, 제2 폴리실리콘 에칭 단계는 약 45mtorr 내지 약 60mtorr의 압력에서 HBr, O2, Cl2, 및 질소(N2)를 갖는 가스 혼합물을 사용하는 단계를 포함할 수 있다. 일부 실시예에서, 제3 폴리실리콘 에칭 단계는 약 45mtorr 내지 약 60mtorr의 압력에서 HBr, O2, Cl2, N2, 및 아르곤(Ar)을 갖는 가스 혼합물을 사용하는 단계를 포함할 수 있다. 일부 실시예에서, 제4 폴리실리콘 에칭 단계는 약 45mtorr 내지 약 60mtorr의 압력에서 HBr, O2, Cl2, 및 N2를 갖는 가스 혼합물을 사용하는 단계를 포함할 수 있다. 일부 실시예에서, 제1 폴리실리콘 에칭 단계는 제2, 제3, 및/또는 제4 폴리실리콘 에칭 단계보다 더 높은 폴리실리콘 에칭율을 가질 수 있다. 제1 폴리실리콘 에칭 단계는 폴리실리콘 구조물(842A 및 842B)의 일부가 아닌, 핀 구조물(106A 및 106B) 위의 블랭킷 퇴적된 폴리실리콘의 부분들을 에칭하는데 사용될 수 있다. 제2, 제3, 및 제4 폴리실리콘 에칭 단계는 폴리실리콘 구조물(842A 및 842B)의 일부가 아닌, 고 종횡비 공간(230A 및 230B) 내의 블랭킷 퇴적된 폴리실리콘의 부분들을 에칭하는데 사용될 수 있다.
퇴적된 폴리실리콘의 에칭 동안, 각각의 최상면(106As 및 106Bs) 상의 각각의 IO 산화물층(114A) 및 보호 산화물층(114B)의 더 두꺼운 부분들(114A1 및 114B1)은 각각의 핀 구조물(106A 및 106B)이 에칭 및/또는 손상되는 것을 방지하는 것을 도울 수 있다. 이러한 더 두꺼운 부분들(114A1 및 114B1)의 존재는 각각의 핀 구조물(106A, 106B) 사이의 고 종횡비(예를 들어, 1:15, 1:18, 또는 1:20보다 더 큰 종횡비) 공간(230A 및 230B)으로부터 퇴적된 폴리실리콘을 제거하기 위해 다른 finFET에서 사용되는 것보다 더 긴 에칭 시간을 허용할 수 있다. 더 긴 에칭 시간은 공간(230A 및 230B) 내의 폴리실리콘 잔류물을 실질적으로 감소시키거나 제거하고, 결과적으로 IO 및 비 IO finFET(100A 및 100B)의 성능 및 신뢰성을 향상시키는 것을 도울 수 있다.
일부 실시예에서, 폴리실리콘 구조물(842A 및 842B) 및 하드 마스크층(844A, 844B, 846A 및 846B)은 상기에서 논의된 게이트 구조물(110A 및 110B)을 형성하기 위해 후속 처리 동안 게이트 대체 공정에서 대체될 수 있다. 일부 실시예에서, 하드 마스크층(844A 및 846A) 및 하드 마스크층(844B 및 846B)은 폴리실리콘 구조물(842A 및 842B)을 후속 처리 단계들로부터 보호하도록 각각의 폴리실리콘 구조물(842A 및 842B) 상에 패터닝될 수 있다. 하드 마스크층(844A, 846A, 844B 및 846B)은, 예를 들어, 실리콘 질화물과 같은 절연 물질을 각각 포함할 수 있다.
도 3을 참조하면, 동작(330)에서, 폴리실리콘 구조물의 측벽 상에 스페이서가 형성되고 에피택셜 S/D 영역이 형성된다. 예를 들어, 도 9a 및 도 9b에서 도시된 바와 같이, 각각의 폴리실리콘 구조물(842A 및 842B)의 측벽 상에 스페이서(120A 및 120B)가 실질적으로 동시에 형성될 수 있고, 에피택셜 S/D 영역(108A 및 108B)이 각각의 핀 구조물(106A 및 106B)의 리세싱된 부분들 상에 실질적으로 동시에 형성될 수 있다.
스페이서(120A 및 120B)의 형성은 CVD, PVD, 또는 ALD 공정에 의한 도 8a 및 도 8b의 구조물 상의 절연 물질(예를 들어, 산화물 또는 질화물 물질)의 블랭킷 퇴적 및, 이어서, 포토리소그래피 및 에칭 공정(예를 들어, 반응성 이온 에칭 또는 염소 또는 플루오르계 에천트를 사용하는 다른 건식 에칭 공정)을 포함할 수 있다. 스페이서(120A 및 120B)는 각각, 일부 실시예에 따라, 약 5㎚ 내지 약 15㎚의 범위의 두께(120At 및 120Bt)를 각각 가질 수 있다.
스페이서(120A 및 120B)의 형성에 이어서, 각각의 폴리실리콘 구조물(842A 및 842B) 및 스페이서(120A 및 120B)에 의해 덮히지 않은 핀 구조물(106A 및 106B)의 부분들의 에치 백이 뒤따를 수 있다. 일부 실시예에서, 바이어싱된 에칭 공정이 핀 구조물(106A 및 106B)의 이러한 부분들을 에치 백하기 위해 수행될 수 있다. 에칭 공정은 약 1mTorr 내지 1000mTorr의 압력과, 약 50W 내지 약 1000W의 전력과, 약 20V 내지 약 500V의 바이어스 전압과, 약 40℃ 내지 약 60℃의 온도에서, HBr 및/또는 Cl2를 에칭 가스로서 사용하여 수행될 수 있다. 에칭 공정 동안, 폴리실리콘 구조물(842A 및 842B)은 각각의 하드 마스크층(844A 및 846A) 및 하드 마스크층(844B 및 846B)에 의해 에칭되는 것이 방지될 수 있다.
에치 백 공정에 이어서 각각의 핀 구조물(106A 및 106B)의 리세싱된 부분들 상에서의 S/D 영역(108A 및 108B)의 에피택셜 성장이 뒤따를 수 있다. 일부 실시예에서, S/D 영역(108A 및 108B)은, (i) 예를 들어, 저압 CVD(LPCVD), 원자층 CVD(ALCVD), 초고진공 CVD(UHVCVD), 감압 CVD(RPCVD), 또는 임의의 적절한 CVD와 같은 화학적 기상 증착(CVD); (ii) 분자빔 에피택시(MBE) 공정; (iii) 임의의 적절한 에피택셜 공정; 또는 (iv) 이들의 조합에 의해 성장될 수 있다. 일부 실시예에서, S/D 영역(108A 및 108B)은 에피택셜 퇴적/부분적 에칭 공정에 의해 성장될 수 있으며, 이는 에피택셜 퇴적/부분적 에칭 공정을 적어도 한 번 반복한다. 일부 실시예에서, 선택적 에피택셜 성장(selective epitaxial growth; SEG)에 의해 S/D 영역(108A 및 108B)이 성장될 수 있는데, 여기서 각각의 핀 구조물(106A 및 106B)의 리세싱된 부분들 상에서 반도체 물질의 선택적 성장을 촉진시키되, 절연 물질(예를 들어, STI 영역(104A 및 104B)의 유전체 물질) 상에서는 그러하지 않도록 하는 에칭 가스가 첨가된다.
일부 실시예에서, S/D 영역(108A 및 108B)들 둘 다는 p형 또는 n형일 수 있다. 일부 실시예에서, S/D 영역(108A 및 108B)은 서로에 대해 반대 도핑 유형을 가질 수 있다. 일부 실시예에서, p형의 S/D 영역(108A 및 108B)은 SiGe를 포함할 수 있고, 예를 들어, 붕소, 인듐 또는 갈륨과 같은 p형 도펀트를 사용하여 에피택셜 성장 공정 동안 인시츄 도핑될 수 있다. p형 인시츄 도핑의 경우, 비제한적인 예시로서, 디보란(B2H6), 삼불화붕소(BF3)와 같은 p형 도핑 전구체, 및/또는 다른 p형 도핑 전구체가 사용될 수 있다. 일부 실시예에서, n형의 S/D 영역(108A 및 108B)은 Si를 포함할 수 있고, 예를 들어, 인, 비소와 같은 n형 도펀트를 사용하여 에피택셜 성장 공정 동안 인시츄 도핑될 수 있다. n형 인시츄 도핑의 경우, 비제한적인 예시로서, 포스핀(PH3), 아르신(AsH3)과 같은 n형 도핑 전구체, 및/또는 다른 n형 도핑 전구체가 사용될 수 있다.
일부 실시예에서, 핀 구조물(106A 및 106B)의 부분들의 에치 백 및 핀 구조물(106A 및 106B)의 리세싱된 부분들 상에서의 S/D 영역(108A 및 108B)의 후속 성장 대신에, S/D 영역(108A 및 108B)은 STI 영역들(104A 및 104B) 위로 연장하고 각각의 폴리실리콘 구조물(842A 및 842B) 및 스페이서(120A 및 120B)에 의해 덮혀있지 않은 각각의 핀 구조물(106A 및 106B) 상에서 에피택셜 성장될 수 있다.
도 3을 참조하면, 동작(335)에서, 폴리실리콘 구조물이 제거된다. 예를 들어, 하드 마스크층(844A, 846A, 844B, 및 846B)과 함께 폴리실리콘 구조물(842A 및 842B)은 도 10a 및 도 10b의 구조물들을 형성하기 위해 IO 및 비 IO finFET들(100A 및 100B)로부터 제거될 수 있다. 폴리실리콘 구조물(842A 및 842B) 및 하드 마스크층(844A, 846A, 844B 및 846B)의 제거는 건식 에칭 공정(예를 들어, 반응성 이온 에칭) 또는 습식 에칭 공정을 사용하여 수행될 수 있다. 일부 실시예에서, 건식 에칭 공정에서 사용되는 가스 에천트는 염소, 불소, 브롬, 또는 이들의 조합을 포함할 수 있다. 일부 실시예에서, NH4OH 습식 에칭을 사용하여 폴리실리콘 구조물(842A 및 842B)을 제거하거나, 또는 건식 에칭 다음에 습식 에칭 공정을 사용하여 폴리실리콘 구조물(842A 및 842B)을 제거할 수 있다.
일부 실시예에서, 폴리실리콘 구조물(842A 및 842B)의 제거 전에, ESL(122A 및 122B), 및 ILD 층(124A 및 124B)이 도 10a 및 도 10b에서 도시된 바와 같이 형성될 수 있다. 일부 실시예에서, ESL(122A 및 122B)은 각각, 예컨대, SiNx, SiON, SiC, SiCN, BN, SiBN, SiCBN, 또는 이들의 조합을 포함할 수 있다. 일부 실시예에서, ESL(122A 및 122B)은 각각, 저압 화학적 기상 증착(LPCVD), 플라즈마 강화 화학적 기상 증착(PECVD), 화학적 기상 증착(CVD), 또는 원자층 증착(ALD)에 의해 형성된 실리콘 질화물을 포함할 수 있다. 일부 실시예에서, ILD 층(124A 및 124B)은 각각 유전체 물질을 포함할 수 있다. ILD 층(124A 및 124B)의 유전체 물질은 유동성 유전체 물질(예컨대, 유동성 실리콘 산화물)에 적절한 퇴적 방법을 사용하여 퇴적될 수 있다. 예를 들어, ILD 층(124A 및 124B)을 위해 유동성 실리콘 산화물이 유동성 CVD(FCVD)를 사용하여 퇴적될 수 있다.
도 3을 참조하면, 동작(340)에서, 제1 finFET의 IO 산화물층의 노출된 부분들을 마스킹하고 제2 finFET의 보호 산화물층의 노출된 부분들을 선택적으로 제거하기 위해 포토레지스트(PR)의 층이 퇴적된다. 예를 들어, PR 층(1150)은 도 11a의 구조물을 형성하기 위해 도 10a의 구조물 상에 퇴적될 수 있다. PR 층(1150)의 퇴적에 이어서, 폴리실리콘 구조물(842B) 아래에 있었던 보호 산화물층(114B)의 노출된 부분들을 선택적으로 제거하기 위한 에칭 공정이 뒤따를 수 있다. PR 층(1150)은 보호 산화물층(114B)의 노출된 부분들의 선택적 에칭 동안 IO 산화물층(114A)이 에칭되는 것을 방지하는 것을 돕는다. 보호 산화물층(114B)의 노출된 부분들의 제거는 건식 에칭 공정(예를 들어, 반응성 이온 에칭), 습식 에칭 공정(예를 들어, 희석된 HF를 사용함), 또는 이들의 조합을 사용하여 수행될 수 있다. 일부 실시예에서, 건식 에칭 공정에서 사용되는 가스 에천트는 염소, 불소, 브롬, 또는 이들의 조합을 포함할 수 있다. 보호 산화물층(114B)의 노출된 부분들의 제거에 이어서, PR 층(1150)의 제거가 뒤따를 수 있다.
도 3을 참조하면, 동작(345)에서, 게이트 구조물이 핀 구조물 위에 형성된다. 예를 들어, 도 1a 및 도 1b의 각각의 구조물을 형성하기 위해 PR 층(1150)의 제거 후 도 11a 및 도 11b의 각각의 구조물 내에 게이트 구조물(110A 및 110B)이 형성된다. 게이트 구조물(110A 및 110B) 각각의 형성은 각각의 유전체층(116A 및 116B)의 실질적인 동시 퇴적을 포함할 수 있다. 유전체층(116A 및 116B)은 각각 실리콘 산화물을 포함할 수 있고, CVD, 원자층 증착(ALD), 물리적 기상 증착(PVD), 전자빔 증발, 또는 다른 적절한 공정에 의해 형성될 수 있다. 일부 실시예에서, 유전체층(116A 및 116B)은 각각, (i) 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산화질화물의 층, (ii) 예를 들어, 하프늄 산화물(HfO2), TiO2, HfZrO, Ta2O3, HfSiO4, ZrO2, ZrSiO2와 같은 하이 k 유전체 물질, (iii) Li, Be, Mg, Ca, Sr, Sc, Y, Zr, Al, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, 또는 Lu의 산화물을 갖는 하이 k 유전체 물질, 또는 (iv) 이들의 조합을 포함할 수 있다. 하이 k 유전체층은 ALD 및/또는 다른 적절한 방법들에 의해 형성될 수 있다. 일부 실시예에서, 유전체층(116A 및 116B)은 각각 절연 물질층의 단일층 또는 스택을 포함할 수 있다.
유전체층(116A 및 116B)의 퇴적에 이어서, 게이트 전극(118A 및 118B)의 실질적인 동시 퇴적이 뒤따를 수 있다. 게이트 전극(118A 및 118B)은 각각 단일 금속층 또는 금속층들의 스택을 포함할 수 있다. 금속층들의 스택은 서로 상이한 금속들을 포함할 수 있다. 일부 실시예에서, 게이트 전극(118A 및 118B)은, 예컨대, Ti, Ag, Al, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, TaN, Ru, Mo, WN, Cu, W, Co, Ni, TiC, TiAlC, TaAlC, 금속 합금, 및/또는 이들의 조합과 같은 적절한 도전성 물질을 포함할 수 있다. 게이트 전극(118A 및 118B)은 ALD, PVD, CVD, 또는 다른 적절한 퇴적 공정에 의해 형성될 수 있다.
퇴적된 유전체층(116A, 116B) 및 게이트 전극(118A, 118B)은 CMP 공정에 의해 평탄화될 수 있다. CMP 공정은, 도 1a 및 도 1b에서 도시된 바와 같이, 유전체층(116A 및 116B)과 게이트 전극(118A 및 118B)의 최상면을 ILD 층(124A 및 124B)의 최상면과 실질적으로 동일 평면화할 수 있다.
도 12a 및 도 12b는, 일부 실시예에 따른, 도 1a 및 도 1b의 IO 및 비 IO finFET(100A 및 100B)의 A-A 라인과 B-B 라인을 따른 단면도들이다. 도 1a와 도 2a 및 도 1b와 도 2b에서의 엘리먼트들의 설명은 달리 언급되지 않는 한, 도 12a와 도 12b에서 동일한 기호를 갖는 엘리먼트들에 적용된다. 도 12a 및 도 12b에서의 IO 및 비 IO finFET(100A 및 100B)의 모습들은 설명의 목적을 위해 도시된 것이며, 실척도로 작도되지 않을 수 있다는 것을 알 것이다. 본원의 발명개시에 기초하여, 도 12a 및 도 12b에서 도시된 STI 영역(104A 및 104B), 핀 구조물(106A 및 106B), 및 게이트 구조물(110A 및 110B)의 단면 형상은 예시에 불과하며 이들을 제한시키려는 의도를 갖는 것이 아님을 인식할 것이다.
도 12a에서 도시된 바와 같이, IO FinFET(100A)의 IO 산화물층(114A), 유전체층(116A), 및 게이트 전극(118A)은 STI 영역(104A) 위로 연장하는 핀 구조물(106A)의 부분들을 둘러쌀 수 있다. 일부 실시예에서, IO 산화물층(114A)은 STI 영역(104A) 위로 연장하는 핀 구조물(106A)의 일부분의 최상면(106As) 상에서 제1 두께(114At3)를 갖는 제1 부분(114A3)을 가질 수 있으며, STI 영역(104A)의 최상면(104As) 상과 STI 영역(104A) 위로 연장하는 핀 구조물(106A)의 일부분의 측벽 상에서 제2 두께(114At4)를 갖는 제2 부분(114A4)을 가질 수 있다. 일부 실시예에서, 두께(114At3)는 두께(114At4)보다 약 0.5㎚ 내지 약 3㎚의 범위의 값만큼 더 클 수 있다. 일부 실시예에 따라, 두께(114At1)는 약 2㎚ 내지 약 5㎚의 범위일 수 있고, 두께(114At2)는 약 1㎚ 내지 약 3㎚의 범위일 수 있다. 일부 실시예에서, 도 12a에서 도시된 바와 같이, 각각의 부분들(114A3)은 핀 구조물(106A)들 중 하나와 그 측벽의 폭의 합인 폭(114Aw2)보다 더 큰 폭(114Aw1)을 가질 수 있다. 일부 실시예에서, 도 12a에서 도시된 바와 같이, 각각의 부분들(114A3)은 부분들(114A4)의 측벽을 횡측으로 약 0.1㎚ 내지 약 1㎚의 값만큼 넘어서 연장한다.
최상면(106As) 상의 IO 산화물층(114A)의 보다 더 두꺼운 부분(114A3)은 게이트 대체 공정에서 게이트 구조물(110A)에 의해 나중에 대체될 수 있는 폴리실리콘 구조물(도 17a에서 도시된 엘리먼트(842A))의 패터닝 및 에칭 동안 핀 구조물(106A)을 보호하는 것을 도울 수 있다. 이러한 보다 더 두꺼운 보호 부분(114A3)의 존재는 폴리실리콘 구조물(도 17a에서 도시된 엘리먼트(842A))의 형성 동안 핀 구조물(106A)을 실질적으로 에칭 및/또는 손상시키지 않고서 핀 구조물(106A)들 사이의 고 종횡비(예컨대, 1:15, 1:18, 또는 1:20보다 더 큰 종횡비) 공간(230A)으로부터 폴리실리콘을 제거하기 위해 다른 finFET에서 사용되는 것보다 더 긴 에칭 시간을 허용할 수 있다. 더 긴 에칭 시간은 공간(230A) 내의 폴리실리콘 잔류물을 실질적으로 감소시키거나 제거하고, 결과적으로 IO finFET(100A)의 성능 및 신뢰성을 향상시키는 것을 도울 수 있다.
일부 실시예에서, IO 산화물층(114A)의 보다 더 두꺼운 부분(114A3)은 핀 구조물(106A)의 최상면(106As) 상에서 성장될 수 있다. 최상면(106As) 상에서의 더 두꺼운 부분(114A3)의 이러한 더 두꺼운 성장은 최상면(106As) 상에 산화물층(도 16a에서 도시됨)을 형성하고, 이어서 퇴적된 산화물층의 산소 플라즈마 처리에 의해 수행될 수 있다. 최상면(106As) 상에서 IO 산화물층(114A)의 더 두꺼운 부분들(114A3)을 성장시키는 공정은 도 16a를 참조하여 더 상세하게 설명된다.
도 12b를 참조하면, IO finFET(100A)과 마찬가지로, 비 IO FinFET(100B)의 유전체층(116B) 및 게이트 전극(118B)은 STI 영역(104B) 위로 연장하는 핀 구조물(106B)의 부분들을 둘러쌀 수 있다. 또한, 도 12b에서 도시된 바와 같이, IO finFET(100A)와는 대조적으로, 비 IO finFET(100B)은 STI 영역(104B)의 최상면(104Bs) 상에 그리고 STI 영역(104B) 위로 연장하는 핀 구조물(106B)의 부분들과 유전체층(116B) 사이에 IO 산화물층(114A)과 유사한 IO 산화물층을 갖지 않을 수 있다. 그러나, 도 16을 참조하여 이하에서 논의되는 바와 같이, IO 산화물층(114A)(도 12a를 참조하여 상기 논의됨)과 유사한 보호 산화물층(도 12b에서는 도시되지 않음, 도 1b 및 도 16b에서 도시된 엘리먼트(114B))은 비 IO finFET(100B)의 폴리실리콘 구조물(도 17b에서 도시된 엘리먼트(842B))의 형성 동안 핀 구조물(106B)을 보호하는데 사용될 수 있다. 보호 산화물층(114B)은 게이트 구조물(110B)의 형성 이전에 제거될 수 있다. IO 산화물층(114A)과 마찬가지로, 보호 산화물층은 폴리실리콘 구조물(도 8b에서 도시된 엘리먼트(842B))의 형성 동안 핀 구조물(106B)을 실질적으로 에칭 및/또는 손상시키지 않고서 핀 구조물(106B)들 사이의 고 종횡비(예컨대, 1:15, 1:18, 또는 1:20보다 더 큰 종횡비) 공간(230B)으로부터 폴리실리콘을 제거하기 위해 더 긴 에칭 시간을 허용할 수 있다. 더 긴 에칭 시간은 공간(230B) 내의 폴리실리콘 잔류물을 실질적으로 감소시키거나 제거하고, 결과적으로 IO finFET(100B)의 성능 및 신뢰성을 향상시키는 것을 도울 수 있다.
도 13은 일부 실시예에 따라, 도 1a, 도 1b, 도 12a, 및 도 12b를 참조하여 상술된 IO 및 비 IO finFET(100A 및 100B)를 제조하기 위한 예시적인 방법(1300)의 흐름도이다. 오직 예시적인 목적을 위해, 도 13에서 예시된 동작들은 도 14a 내지 도 19a, 및 도 14b 내지 도 19b에서 예시된, 디바이스들(100A, 100B)을 제조하기 위한 예시적인 제조 공정을 참조하여 설명될 것이다. 도 14a 내지 도 19a 및 도 14b 내지 도 19b는 일부 실시예에 따른, IO 및 비 IO finFET(100A 및 100B)의 다양한 제조 단계에서의 각각의 IO 및 비 IO finFET(100A 및 100B)의 등각도들이다. 동작들은 특정 응용들에 따라 다른 순서로 수행되거나 또는 수행되지 않을 수 있다. 방법(1300)은 완전한 IO 및 비 IO finFET(100A 및 100B)을 생성하지 않는다는 것을 유념해야 한다. 따라서, 추가적인 공정들이 방법(1300) 이전에, 그 도중에, 및 그 이후에 제공될 수 있다는 것과, 다른 몇몇의 공정들은 여기서 단지 간략하게 설명될 수 있다는 것이 이해된다. 도 1a 내지 도 1b 및 도 12a 내지 도 12b에서의 엘리먼트들과 동일한 기호를 갖는 도 14a 내지 도 19a 및 도 14b 내지 도 19b에서의 엘리먼트들은 상기에서 설명되었다.
동작(1305)에서, 제1 및 제2 finFET들의 핀 구조물이 기판 상에 형성된다. 예를 들어, 도 14a 및 도 14b에서 도시된 바와 같이, IO finFET(100A)의 핀 구조물(106A) 및 비 IO finFET(100B)의 핀 구조물(106B)은 도 4a 및 도 4b를 참조하여 설명된 바와 같이 각각의 기판(102A 및 102B) 상에서 실질적으로 동시에 형성된다.
도 13을 참조하면, 동작(1310)에서, STI 영역을 위한 절연 물질층이 퇴적되고, 패터닝된 하드 마스크층이 제거되어 절연 물질의 층 내에 리세싱된 영역을 형성한다. 예를 들어, 절연 물질층(104*)은 도 14a 및 도 14b의 구조물 상에 블랭킷 퇴적되고, 이어서 화학적 기계적 폴리싱(CMP) 공정 및 에칭 공정이 뒤따른 후, 도 5a 및 도 5b를 참조하여 설명된 바와 같이, 실질적으로 동시에 도 15a 및 도 15b의 구조물이 형성될 수 있다.
도 13을 참조하면, 동작(1315)에서, 제1 및 제2 finFET들의 각각의 핀 구조물 상에 STI 영역이 형성되고, IO 산화물층과 보호 산화물층이 형성된다. 예를 들어, 도 16a 및 도 16b에서 도시된 바와 같이, STI 영역(104A 및 104B) 및 IO 산화물층(114A) 및 보호 산화물층(114B)이 형성될 수 있다. STI 영역(104A 및 104B)의 형성은 도 6a 및 도 6b를 참조하여 설명된 바와 같이 절연 물질층(104*)(도 15a 및 도 15b)을 에치 백하는 에칭 공정을 포함할 수 있다. STI 영역(104A 및 104B)의 형성에 이어서, 산화물 물질층의 퇴적과 산소 플라즈마 처리가 뒤따르고, IO 산화물층(114A) 및 보호 산화물층(114B)이 실질적으로 동시에 형성될 수 있다.
산화물 물질층은, 예를 들어, 실리콘 산화물을 포함할 수 있으며, CVD, 원자층 증착(ALD), 플라즈마 강화 ALD(PEALD), 물리적 기상 증착(PVD), 전자빔 증발, 또는 다른 적절한 공정에 의해 형성될 수 있다. 일부 실시예에서, 산화물 물질층은 약 400W 내지 약 500W의 범위의 에너지로 그리고 약 300℃ 내지 약 500℃의 범위의 온도에서 PEALD를 사용하여 퇴적될 수 있다. 퇴적된 산화물 물질의 두께는 약 2.5㎚ 내지 약 4㎚의 범위 내(예컨대, 약 3㎚)에 있을 수 있다.
퇴적 공정에 이어서 약 400W 내지 약 600W의 범위의 에너지에서의 퇴적된 산화물 물질층의 산소 플라즈마 처리가 뒤따를 수 있다. 산소 플라즈마 처리는 핀 구조물(106A 및 106B)의 최상부들을 실리콘 산화물 물질로 변환시킴으로써 퇴적된 산화물 물질층의 부분들을 두껍게하는 것을 도와주는 이방성 처리일 수 있다. 핀 구조물(106A 및 106B)의 최상면을 둘러싸는 산소 전구체의 더 큰 농도로 인해, 산소 플라즈마 처리는 핀 구조물(106A 및 106B)의 최상부들을 실리콘 산화물로 변환시킬 수는 있지만, 핀 구조물(106A 및 106B)의 측벽 상에 있는 퇴적된 산화물 물질층의 부분들을 실질적으로 두껍게 하지는 않을 수 있다. 산소 플라즈마 처리는 핀 구조물의 최상면을 실리콘 산화물로 변환시킬 수 있고, 또한 핀 구조물의 최상부에 있는 측벽면들의 부분을 실리콘 산화물로 변환시킬 수 있어서, 도 12a를 참조하여 상술한 플랫폼 형상의 더 두꺼운 부분들(114A3 및 114B3)을 초래시킨다. 산소 플라즈마 처리 공정은, 대략 실온에서, 예를 들어, 약 3초 내지 약 30초(예를 들어, 3초 내지 30초)의 범위와 같이 적절한 시구간 동안 수행될 수 있다. 산소 가스 유량 중의 산소 전구체 농도는 10% 내지 약 30%(예를 들어, 10% 내지 30%)일 수 있다. 일부 실시예에서, 더 높은 플라즈마 에너지, 더 긴 처리 시간, 및 더 높은 산소 가스 유량과 같은 인자들은 형성된 실리콘 산화물 물질의 더 큰 두께를 초래할 수 있다. 일부 실시예에서, 처리 공정은, 변환된 실리콘 산화물 물질의 공칭 두께가 처리 시간을 제어함으로써 달성될 수 있는 타이밍 공정일 수 있다.
도 13을 참조하면, 동작(1320)에서, 폴리실리콘 구조물이 제1 및 제2 finFET들의 IO 산화물층 및 보호 산화물층 상에 형성되고 에피택셜 S/D 영역들이 형성된다. 예를 들어, 도 17a 및 도 17b에서 도시된 바와 같이, 폴리실리콘 구조물(842A 및 842B)이 도 16a 및 도 16b의 각각의 구조물 상에서 형성될 수 있고, 도 8a와 도 9a 및 도 8b와 도 9b를 참조하여 설명한 바와 같이, 각각의 폴리실리콘 구조물(842A 및 842B)의 측벽 상에서 스페이서(120A 및 120B)가 실질적으로 동시에 형성될 수 있고, 에피택셜 S/D 영역(108A 및 108B)이 각각의 핀 구조물(106A 및 106B)의 리세싱된 부분들 상에서 실질적으로 동시에 형성될 수 있다.
폴리실리콘 구조물(842A 및 842B)의 형성 동안, 각각의 최상면(106As 및 106Bs) 상의 각각의 IO 산화물층(114A) 및 보호 산화물층(114B)의 더 두꺼운 부분들(114A3 및 114B3)(도 12a와 도 12b 및 도 16a와 도 16b에서 도시됨)은 각각의 핀 구조물(106A 및 106B)이 에칭 및/또는 손상되는 것을 방지하는 것을 도울 수 있다. 이러한 더 두꺼운 부분들(114A3 및 114B3)의 존재는 각각의 핀 구조물(106A, 106B) 사이의 고 종횡비(예를 들어, 1:15, 1:18, 또는 1:20보다 더 큰 종횡비) 공간(230A 및 230B)으로부터 퇴적된 폴리실리콘을 제거하기 위해 다른 finFET에서 사용되는 것보다 더 긴 에칭 시간을 허용할 수 있다. 더 긴 에칭 시간은 (도 16a와 도 16b에서 도시된) 공간(230A 및 230B) 내의 폴리실리콘 잔류물을 실질적으로 감소시키거나 제거하고, 결과적으로 IO 및 비 IO finFET(100A 및 100B)의 성능 및 신뢰성을 향상시키는 것을 도울 수 있다.
도 13을 참조하면, 동작(1325)에서, 폴리실리콘 구조물이 제거된다. 예를 들어, 하드 마스크층(844A, 846A, 844B, 및 846B)과 함께 폴리실리콘 구조물(842A 및 842B)은 도 18a 및 도 18b의 구조물들을 형성하기 위해 제거될 수 있다. 폴리실리콘 구조물(842A 및 842B) 및 하드 마스크층(844A, 846A, 844B 및 846B)의 제거는 도 10a 및 도 10b를 참조하여 설명된 바와 같이 수행될 수 있다. 일부 실시예에서, 폴리실리콘 구조물(842A 및 842B)의 제거 전에, ESL(122A 및 122B), 및 ILD 층(124A 및 124B)이 도 10a 및 도 10b를 참조하여 설명된 바와 같이 형성될 수 있다.
도 13을 참조하면, 동작(1330)에서, 제1 finFET의 IO 산화물층의 노출된 부분들을 마스킹하고 제2 finFET의 보호 산화물층의 노출된 부분들을 선택적으로 제거하기 위해 포토레지스트(PR)의 층이 퇴적된다. 예를 들어, PR 층(1150)은 도 19a의 구조물을 형성하기 위해 도 18a의 구조물 상에 퇴적될 수 있다. PR 층(1150)의 퇴적에 이어서, 도 17a에서 폴리실리콘 구조물(842B) 아래에 있었던 보호 산화물층(114B)의 노출된 부분들을 선택적으로 제거하기 위한 에칭 공정이 뒤따를 수 있다. PR 층(1150)은 보호 산화물층(114B)의 노출된 부분들의 선택적 에칭 동안 IO 산화물층(114A)이 에칭되는 것을 방지하는 것을 돕는다. 보호 산화물층(114B)의 노출된 부분들의 제거는 건식 에칭 공정(예를 들어, 반응성 이온 에칭), 습식 에칭 공정(예를 들어, 희석된 HF를 사용함), 또는 이들의 조합을 사용하여 수행될 수 있다. 일부 실시예에서, 건식 에칭 공정에서 사용되는 가스 에천트는 염소, 불소, 브롬, 또는 이들의 조합을 포함할 수 있다. 보호 산화물층(114B)의 노출된 부분들의 제거에 이어서, PR 층(1150)의 제거가 뒤따를 수 있다.
도 13을 참조하면, 동작(1335)에서, 게이트 구조물이 핀 구조물 위에 형성된다. 예를 들어, 상기 동작(345)에서 설명한 바와 같이, 도 1a 및 도 1b의 각각의 구조물을 형성하기 위해 PR 층(1150)의 제거 후 도 19a 및 도 19b의 각각의 구조물 내에 게이트 구조물(110A 및 110B)이 형성된다.
상기 실시예들은 집적 회로의 IO 디바이스(예를 들어, IO finFET(100A)) 및/또는 비 IO 디바이스(예를 들어, 비 IO finFET(100B))의 폴리실리콘 구조물들(예를 들어, 폴리실리콘 구조물(842A 및/또는 842B))의 에칭 프로파일을 개선하기 위한 구조물들 및 방법들을 설명한다. 폴리실리콘 구조물들은 IO 및/또는 비 IO 디바이스들의 인접한 핀 구조물들(예를 들어, 핀 구조물(106A 및/또는 106B)) 사이의 높은 종횡비(예를 들어, 1:15, 1:18, 또는 1:20보다 더 큰 종횡비) 공간 내에서 제조될 수 있다. 예시적인 방법은 핀 구조물들에 대한 실질적인 손상없이 폴리실리콘 구조물들의 개선된 에칭 프로파일을 얻기 위해 핀 구조물들 상에 보호 영역들(예를 들어, 산화물층(114A 및/또는 114B)을 형성할 수 있다. 폴리실리콘 구조물들의 에칭 프로파일을 개선하는 것은 IO 및/또는 비 IO 디바이스들의 게이트 구조물들(예를 들어, 게이트 구조물(110A 및/또는 110B))의 후속 형성을 개선하는 것을 도울 수 있고, 결과적으로 IO 및/또는 비 IO 디바이스들의 성능과 신뢰성을 개선하는 것을 도울 수 있다.
본 발명개시의 양태들을 본 발명분야의 당업자가 보다 잘 이해할 수 있도록 전술된 발명개시는 여러 개의 실시예들의 특징들을 약술해왔다. 본 발명분야의 당업자는 여기서 소개한 실시예들의 동일한 목적들을 수행하거나 및/또는 동일한 장점들을 달성하기 위한 다른 공정들 및 구조물들을 설계하거나 또는 수정하기 위한 기초로서 본 발명개시를 자신들이 손쉽게 이용할 수 있다는 것을 알아야 한다. 본 발명분야의 당업자는 또한 이와 같은 등가적 구성들은 본 발명개시의 사상과 범위를 이탈하지 않는다는 것과, 본 발명개시의 사상과 범위를 이탈하지 않고서 당업자가 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있다는 것을 자각해야 한다.
실시예들
실시예 1. 기판 상에 제1 핀 전계 효과 트랜지스터(finFET) 및 제2 핀 전계 효과 트랜지스터(finFET)를 형성하는 방법에 있어서,
상기 기판 상에 상기 제1 finFET 및 상기 제2 finFET의 제1 핀 구조물 및 제2 핀 구조물을 각각 형성하는 단계;
상기 제1 핀 구조물 및 상기 제2 핀 구조물의 최상면들 상에서 제1 두께 및 제2 두께를 각각 갖는 제1 산화물 영역 및 제2 산화물 영역을 형성하는 단계;
상기 제1 핀 구조물 및 상기 제2 핀 구조물의 측벽들 상에서 제3 두께 및 제4 두께를 각각 갖는 제3 산화물 영역 및 제4 산화물 영역을 형성하는 단계 - 상기 제1 두께 및 상기 제2 두께는 각각 상기 제3 두께 및 상기 제4 두께보다 더 큼 -;
상기 제1 산화물 영역 및 상기 제3 산화물 영역 상에 제1 폴리실리콘 구조물을 형성하는 단계;
상기 제2 산화물 영역 및 상기 제4 산화물 영역 상에 제2 폴리실리콘 구조물을 형성하는 단계;
상기 제1 핀 구조물 및 상기 제2 핀 구조물의 제1 리세싱된 부분 및 제2 리세싱된 부분 상에 제1 소스/드레인 영역 및 제2 소스/드레인 영역을 각각 형성하는 단계; 및
상기 제1 폴리실리콘 구조물 및 상기 제2 폴리실리콘 구조물을 각각 제1 게이트 구조물 및 제2 게이트 구조물로 대체시키는 단계를 포함하는 제1 핀 전계 효과 트랜지스터(finFET) 및 제2 핀 전계 효과 트랜지스터(finFET)를 형성하는 방법.
실시예 2. 실시예 1에 있어서, 상기 제1 산화물 영역 및 상기 제2 산화물 영역을 형성하는 단계는,
상기 제1 핀 구조물 및 상기 제2 핀 구조물 상에 각각 제1 비정질 영역 및 제2 비정질 영역 - 상기 제1 비정질 영역 및 상기 제2 비정질 영역은 각각 비정질 물질을 가짐 - 을 형성하는 단계;
상기 제1 비정질 영역 및 상기 제2 비정질 영역을 도핑하는 단계;
상기 제1 비정질 영역 및 상기 제2 비정질 영역 상에 각각, 그리고 상기 제1 핀 구조물 및 상기 제2 핀 구조물의 측벽들 상에 각각, 제1 산화물층 및 제2 산화물층을 퇴적하는 단계; 및
상기 제1 비정질 영역 및 상기 제2 비정질 영역과, 상기 제1 산화물층 및 상기 제2 산화물층을 어닐링하는 단계를 포함한 것인 제1 핀 전계 효과 트랜지스터(finFET) 및 제2 핀 전계 효과 트랜지스터(finFET)를 형성하는 방법.
실시예 3. 실시예 2에 있어서, 상기 제1 비정질 영역 및 상기 제2 비정질 영역을 형성하는 단계는,
상기 제1 핀 구조물 및 상기 제2 핀 구조물 상에 절연 물질층을 퇴적하는 단계;
상기 절연 물질층 내에, 그리고 상기 제1 핀 구조물 및 상기 제2 핀 구조물 상에 각각, 제1 리세싱된 영역 및 제2 리세싱된 영역을 형성하는 단계;
상기 제1 리세싱된 영역 및 상기 제2 리세싱된 영역을 채우도록 상기 절연 물질층 상에 비정질 물질층을 퇴적하는 단계; 및
상기 절연 물질층의 최상면을, 상기 제1 리세싱된 영역 및 상기 제2 리세싱된 영역 내의 상기 비정질 물질층의 다른 부분들의 최상면과 동일 평면화하도록, 상기 절연 물질층 상의 상기 비정질 물질층의 일부분을 제거하는 단계를 포함한 것인 제1 핀 전계 효과 트랜지스터(finFET) 및 제2 핀 전계 효과 트랜지스터(finFET)를 형성하는 방법.
실시예 4. 실시예 2에 있어서, 상기 제1 비정질 영역 또는 상기 제2 비정질 영역의 수직 치수는 약 5㎚ 내지 약 20㎚의 범위인 것인 제1 핀 전계 효과 트랜지스터(finFET) 및 제2 핀 전계 효과 트랜지스터(finFET)를 형성하는 방법.
실시예 5. 실시예 1에 있어서, 상기 제1 산화물 영역 및 상기 제2 산화물 영역을 형성하는 단계는,
상기 제1 핀 구조물 및 상기 제2 핀 구조물 상에 각각 제1 비정질 실리콘 영역 및 제2 비정질 실리콘 영역을 형성하는 단계;
불소 또는 산소 도펀트를 이용하여 상기 제1 비정질 실리콘 영역 및 상기 제2 비정질 실리콘 영역을 도핑하는 단계;
상기 제1 비정질 실리콘 영역 및 상기 제2 비정질 실리콘 영역 상에 각각 제1 산화물층 및 제2 산화물층을 퇴적하는 단계; 및
상기 제1 비정질 실리콘 영역 및 상기 제2 비정질 실리콘 영역과, 상기 제1 산화물층 및 상기 제2 산화물층을 어닐링하는 단계를 포함한 것인 제1 핀 전계 효과 트랜지스터(finFET) 및 제2 핀 전계 효과 트랜지스터(finFET)를 형성하는 방법.
실시예 6. 실시예 1에 있어서, 상기 제1 두께 또는 상기 제2 두께는 상기 제3 두께 또는 상기 제4 두께보다 약 0.5㎚ 내지 약 3㎚의 범위의 값만큼 더 큰 것인 제1 핀 전계 효과 트랜지스터(finFET) 및 제2 핀 전계 효과 트랜지스터(finFET)를 형성하는 방법.
실시예 7. 실시예 1에 있어서, 상기 제1 폴리실리콘 구조물 및 상기 제2 폴리실리콘 구조물을 각각 상기 제1 게이트 구조물 및 상기 제2 게이트 구조물로 대체시키는 단계는,
상기 제1 폴리실리콘 구조물 및 상기 제2 폴리실리콘 구조물을 제거하는 단계;
상기 제1 폴리실리콘 구조물을 제거함으로써 노출된 상기 제1 산화물 영역 및 상기 제3 산화물 영역의 부분들 상에 포토레지스트층을 퇴적하는 단계;
상기 제2 폴리실리콘 구조물을 제거함으로써 노출된 상기 제2 산화물 영역 및 상기 제4 산화물 영역의 부분들을 에칭하는 단계;
상기 제1 산화물 영역 및 상기 제3 산화물 영역의 상기 부분들 상에 상기 제1 게이트 구조물을 형성하는 단계; 및
상기 제2 산물 영역 및 상기 제4 산화물 영역의 상기 부분들 상에 상기 제2 게이트 구조물을 형성하는 단계를 포함한 것인 제1 핀 전계 효과 트랜지스터(finFET) 및 제2 핀 전계 효과 트랜지스터(finFET)를 형성하는 방법.
실시예 8. 실시예 1에 있어서, 상기 제1 산화물 영역 및 상기 제3 산화물 영역 상에 상기 제1 폴리실리콘 구조물을 형성하는 단계는,
상기 제1 산화물 영역 및 상기 제2 산화물 영역 상에 폴리실리콘층을 퇴적하는 단계; 및
상기 폴리실리콘층의 제1 부분 및 제2 부분을 제1 에칭율 및 제2 에칭율로 각각 에칭하는 단계를 포함하며, 상기 제1 에칭율은 상기 제2 에칭율보다 더 큰 것인 제1 핀 전계 효과 트랜지스터(finFET) 및 제2 핀 전계 효과 트랜지스터(finFET)를 형성하는 방법.
실시예 9. 기판 상에 제1 핀 전계 효과 트랜지스터(finFET) 및 제2 핀 전계 효과 트랜지스터(finFET)를 형성하는 방법에 있어서,
상기 기판 상에 상기 제1 finFET 및 상기 제2 finFET의 제1 핀 구조물 및 제2 핀 구조물을 각각 형성하는 단계;
상기 제1 핀 구조물 상에 제1 산화물층을 형성하는 단계 - 상기 제1 핀 구조물의 최상면 상의 상기 제1 산화물층의 제1 부분의 제1 두께는 상기 제1 핀 구조물의 측벽 상의 상기 제1 산화물층의 제2 부분의 제2 두께보다 더 큼 -;
상기 제2 핀 구조물 상에 제2 산화물층을 형성하는 단계 - 상기 제2 핀 구조물의 최상면 상의 상기 제2 산화물층의 제1 부분의 제1 두께는 상기 제2 핀 구조물의 측벽 상의 상기 제2 산화물층의 제2 부분의 제2 두께보다 더 큼 -;
상기 제1 산화물층 및 상기 제2 산화물층 상에 각각 제1 폴리실리콘 구조물 및 제2 폴리실리콘 구조물을 형성하는 단계; 및
상기 제1 핀 구조물 및 상기 제2 핀 구조물의 제1 리세싱된 부분 및 제2 리세싱된 부분 상에 각각 제1 소스/드레인 영역 및 제2 소스/드레인 영역을 형성하는 단계를 포함하는 제1 핀 전계 효과 트랜지스터(finFET) 및 제2 핀 전계 효과 트랜지스터(finFET)를 형성하는 방법.
실시예 10. 실시예 9에 있어서, 상기 제1 산화물층의 상기 제1 부분의 상기 제1 두께는 상기 제1 산화물층의 상기 제2 부분의 상기 제2 두께보다 약 0.5㎚ 내지 약 3㎚의 범위의 값만큼 더 큰 것인 제1 핀 전계 효과 트랜지스터(finFET) 및 제2 핀 전계 효과 트랜지스터(finFET)를 형성하는 방법.
실시예 11. 실시예 9에 있어서, 상기 제1 산화물층의 상기 제1 부분은 상기 제1 산화물층의 상기 제2 부분의 측벽을 횡측으로 약 0.1㎚ 내지 약 1㎚의 범위의 값만큼 넘어서 연장하는 것인 제1 핀 전계 효과 트랜지스터(finFET) 및 제2 핀 전계 효과 트랜지스터(finFET)를 형성하는 방법.
실시예 12. 실시예 9에 있어서, 상기 제1 산화물층 및 상기 제2 산화물층을 형성하는 단계는,
상기 제1 핀 구조물 및 상기 제2 핀 구조물 상에 산화물 물질층을 퇴적하는 단계; 및
상기 퇴적된 산화물 물질층을 산소 플라즈마로 처리하는 단계를 포함한 것인 제1 핀 전계 효과 트랜지스터(finFET) 및 제2 핀 전계 효과 트랜지스터(finFET)를 형성하는 방법.
실시예 13. 실시예 9에 있어서, 상기 제1 산화물층 및 상기 제2 산화물층을 형성하는 단계는,
상기 제1 핀 구조물 및 상기 제2 핀 구조물 상에 산화물 물질층을 퇴적하는 단계; 및
상기 퇴적된 산화물 물질층을 약 400W 내지 약 600W의 범위의 에너지에서 산소 플라즈마로 처리하는 단계를 포함한 것인 제1 핀 전계 효과 트랜지스터(finFET) 및 제2 핀 전계 효과 트랜지스터(finFET)를 형성하는 방법.
실시예 14. 실시예 9에 있어서, 상기 제1 폴리실리콘 구조물 및 상기 제2 폴리실리콘 구조물을 각각 제1 게이트 구조물 및 제2 게이트 구조물로 대체시키는 단계를 더 포함하는 제1 핀 전계 효과 트랜지스터(finFET) 및 제2 핀 전계 효과 트랜지스터(finFET)를 형성하는 방법.
실시예 15. 실시예 14에 있어서, 상기 제1 폴리실리콘 구조물 및 상기 제2 폴리실리콘 구조물을 각각 상기 제1 게이트 구조물 및 상기 제2 게이트 구조물로 대체시키는 단계는,
상기 제1 폴리실리콘 구조물 및 상기 제2 폴리실리콘 구조물을 제거하는 단계;
상기 제1 폴리실리콘 구조물을 제거함으로써 노출된 상기 제1 산화물층의 부분들 상에 포토레지스트층을 퇴적하는 단계;
상기 제2 폴리실리콘 구조물을 제거함으로써 노출된 상기 제2 산화물층의 부분들을 에칭하는 단계;
상기 제1 산화물층의 상기 부분들 상에 상기 제1 게이트 구조물을 형성하는 단계; 및
상기 제2 산화물층의 상기 부분들 상에 상기 제2 게이트 구조물을 형성하는 단계를 포함한 것인 제1 핀 전계 효과 트랜지스터(finFET) 및 제2 핀 전계 효과 트랜지스터(finFET)를 형성하는 방법.
실시예 16. 반도체 디바이스에 있어서,
기판 상의 제1 핀 전계 효과 트랜지스터(finFET); 및
상기 기판 상의 제2 FinFET
를 포함하고,
상기 finFET는,
상기 기판 상의 제1 핀 구조물,
상기 제1 핀 구조물 상의 제1 에피택셜 소스/드레인 영역, 및
상기 제1 핀 구조물 상에서 제1 산화물층을 갖는 제1 게이트 구조물을 포함하고, 상기 제1 핀 구조물의 최상면 상의 상기 제1 산화물층의 제1 부분의 제1 두께는 상기 제1 핀 구조물의 측벽 상의 상기 제1 산화물층의 제2 부분의 제2 두께보다 더 크고,
상기 제2 FinFET은,
상기 기판 상의 제2 핀 구조물,
상기 제2 핀 구조물 상의 제2 에피택셜 소스/드레인 영역, 및
상기 제2 핀 구조물 상에서 제2 산화물층을 갖는 제2 게이트 구조물을 포함하고, 상기 제2 핀 구조물의 최상면 상의 상기 제2 산화물층의 제1 부분의 제1 두께는 상기 제2 핀 구조물의 측벽 상의 상기 제2 산화물층의 제2 부분의 제2 두께와 같은 것인 반도체 디바이스.
실시예 17. 실시예 16에 있어서, 상기 제1 핀 구조물 및 상기 제2 핀 구조물의 최상면들 상의 제1 비정질 실리콘층 및 제2 비정질 실리콘층을 더 포함하는 반도체 디바이스.
실시예 18. 실시예 16에 있어서, 상기 제1 산화물층의 상기 제1 부분의 상기 제1 두께는 상기 제1 산화물층의 상기 제2 부분의 상기 제2 두께보다 약 0.5㎚ 내지 약 3㎚의 범위의 값만큼 더 큰 것인 반도체 디바이스.
실시예 19. 실시예 16에 있어서, 상기 제1 게이트 구조물은,
상기 제1 산화물층 상의 유전체층; 및
상기 유전체층 상의 게이트 전극을 더 포함한 것인 반도체 디바이스.
실시예 20. 실시예 16에 있어서, 상기 제1 게이트 구조물의 측벽들 상의 스페이서들을 더 포함하며, 상기 제1 산화물층은 상기 스페이서들 아래로 연장하는 것인 반도체 디바이스.

Claims (10)

  1. 기판 상에 제1 핀 전계 효과 트랜지스터(finFET) 및 제2 핀 전계 효과 트랜지스터(finFET)를 형성하는 방법에 있어서,
    상기 기판 상에 상기 제1 finFET 및 상기 제2 finFET의 제1 핀 구조물 및 제2 핀 구조물을 각각 형성하는 단계;
    상기 제1 핀 구조물 및 상기 제2 핀 구조물의 최상면들 상에서 제1 두께 및 제2 두께를 각각 갖는 제1 산화물 영역 및 제2 산화물 영역을 형성하는 단계로서, 상기 제1 산화물 영역 및 상기 제2 산화물 영역을 형성하는 단계는:
    상기 제1 핀 구조물 및 상기 제2 핀 구조물 상에 각각 제1 비정질 영역 및 제2 비정질 영역 - 상기 제1 비정질 영역 및 상기 제2 비정질 영역은 각각 비정질 물질을 가짐 - 을 형성하는 단계와,
    상기 제1 비정질 영역 및 상기 제2 비정질 영역 상에 각각, 그리고 상기 제1 핀 구조물 및 상기 제2 핀 구조물의 측벽들 상에 각각, 제1 산화물층 및 제2 산화물층을 퇴적하는 단계와,
    상기 제1 비정질 영역 및 상기 제2 비정질 영역과, 상기 제1 산화물층 및 상기 제2 산화물층을 어닐링하여, 상기 제1 비정질 영역 및 상기 제2 비정질 영역의 적어도 일부가 산화되는 것인, 상기 어닐링하는 단계
    를 포함하는 것인, 상기 제1 산화물 영역 및 상기 제2 산화물 영역을 형성하는 단계;
    상기 제1 핀 구조물 및 상기 제2 핀 구조물의 측벽들 상에서 제3 두께 및 제4 두께를 각각 갖는 제3 산화물 영역 및 제4 산화물 영역을 형성하는 단계 - 상기 제1 두께 및 상기 제2 두께는 각각 상기 제3 두께 및 상기 제4 두께보다 더 큼 -;
    상기 제1 산화물 영역 및 상기 제3 산화물 영역 상에 제1 폴리실리콘 구조물을 형성하는 단계;
    상기 제2 산화물 영역 및 상기 제4 산화물 영역 상에 제2 폴리실리콘 구조물을 형성하는 단계;
    상기 제1 핀 구조물 및 상기 제2 핀 구조물의 제1 리세싱된 부분 및 제2 리세싱된 부분 상에 제1 소스/드레인 영역 및 제2 소스/드레인 영역을 각각 형성하는 단계; 및
    상기 제1 폴리실리콘 구조물 및 상기 제2 폴리실리콘 구조물을 각각 제1 게이트 구조물 및 제2 게이트 구조물로 대체시키는 단계
    를 포함하는 제1 핀 전계 효과 트랜지스터(finFET) 및 제2 핀 전계 효과 트랜지스터(finFET)를 형성하는 방법.
  2. 제1항에 있어서,
    상기 제1 산화물 영역 및 상기 제2 산화물 영역을 형성하는 단계는,
    상기 제1 비정질 영역 및 상기 제2 비정질 영역을 도핑하는 단계;
    를 더 포함한 것인 제1 핀 전계 효과 트랜지스터(finFET) 및 제2 핀 전계 효과 트랜지스터(finFET)를 형성하는 방법.
  3. 제2항에 있어서,
    상기 제1 비정질 영역 및 상기 제2 비정질 영역을 형성하는 단계는,
    상기 제1 핀 구조물 및 상기 제2 핀 구조물 상에 절연 물질층을 퇴적하는 단계;
    상기 절연 물질층 내에, 그리고 상기 제1 핀 구조물 및 상기 제2 핀 구조물 상에 각각, 제1 리세싱된 영역 및 제2 리세싱된 영역을 형성하는 단계;
    상기 제1 리세싱된 영역 및 상기 제2 리세싱된 영역을 채우도록 상기 절연 물질층 상에 비정질 물질층을 퇴적하는 단계; 및
    상기 절연 물질층의 최상면을, 상기 제1 리세싱된 영역 및 상기 제2 리세싱된 영역 내의 상기 비정질 물질층의 다른 부분들의 최상면과 동일 평면화하도록, 상기 절연 물질층 상의 상기 비정질 물질층의 일부분을 제거하는 단계
    를 포함한 것인 제1 핀 전계 효과 트랜지스터(finFET) 및 제2 핀 전계 효과 트랜지스터(finFET)를 형성하는 방법.
  4. 제1항에 있어서,
    상기 제1 산화물 영역 및 상기 제2 산화물 영역을 형성하는 단계는,
    불소 또는 산소 도펀트를 이용하여 상기 제1 비정질 영역 및 상기 제2 비정질 영역을 도핑하는 단계;
    를 더 포함한 것인 제1 핀 전계 효과 트랜지스터(finFET) 및 제2 핀 전계 효과 트랜지스터(finFET)를 형성하는 방법.
  5. 제1항에 있어서,
    상기 제1 폴리실리콘 구조물 및 상기 제2 폴리실리콘 구조물을 각각 상기 제1 게이트 구조물 및 상기 제2 게이트 구조물로 대체시키는 단계는,
    상기 제1 폴리실리콘 구조물 및 상기 제2 폴리실리콘 구조물을 제거하는 단계;
    상기 제1 폴리실리콘 구조물을 제거함으로써 노출된 상기 제1 산화물 영역 및 상기 제3 산화물 영역의 부분들 상에 포토레지스트층을 퇴적하는 단계;
    상기 제2 폴리실리콘 구조물을 제거함으로써 노출된 상기 제2 산화물 영역 및 상기 제4 산화물 영역의 부분들을 에칭하는 단계;
    상기 제1 산화물 영역 및 상기 제3 산화물 영역의 상기 부분들 상에 상기 제1 게이트 구조물을 형성하는 단계; 및
    상기 제2 산화물 영역 및 상기 제4 산화물 영역의 상기 부분들 상에 상기 제2 게이트 구조물을 형성하는 단계
    를 포함한 것인 제1 핀 전계 효과 트랜지스터(finFET) 및 제2 핀 전계 효과 트랜지스터(finFET)를 형성하는 방법.
  6. 제1항에 있어서,
    상기 제1 산화물 영역 및 상기 제3 산화물 영역 상에 상기 제1 폴리실리콘 구조물을 형성하는 단계는,
    상기 제1 산화물 영역 및 상기 제2 산화물 영역 상에 폴리실리콘층을 퇴적하는 단계; 및
    상기 폴리실리콘층의 제1 부분 및 제2 부분을 제1 에칭율 및 제2 에칭율로 각각 에칭하여, 상기 제1 산화물 영역과 상기 제3 산화물 영역 상에 상기 제1 폴리실리콘 구조물을 남기는 단계
    를 포함하며,
    상기 제1 부분은 상기 제1 및 제2 핀 구조물의 최상면보다 높이 위치한 상기 폴리실리콘층의 부분이고, 상기 제2 부분은 상기 폴리실리콘층에서 상기 제1 부분 및 상기 제1 폴리실리콘 구조물을 제외한 나머지 부분이며,
    상기 제1 에칭율은 상기 제2 에칭율보다 더 큰 것인 제1 핀 전계 효과 트랜지스터(finFET) 및 제2 핀 전계 효과 트랜지스터(finFET)를 형성하는 방법.
  7. 기판 상에 제1 핀 전계 효과 트랜지스터(finFET) 및 제2 핀 전계 효과 트랜지스터(finFET)를 형성하는 방법에 있어서,
    상기 기판 상에 상기 제1 finFET 및 상기 제2 finFET의 제1 핀 구조물 및 제2 핀 구조물을 각각 형성하는 단계;
    상기 제1 핀 구조물 상에 제1 산화물층을 형성하는 단계 - 상기 제1 핀 구조물의 최상면 상의 상기 제1 산화물층의 제1 부분의 제1 두께는 상기 제1 핀 구조물의 측벽 상의 상기 제1 산화물층의 제2 부분의 제2 두께보다 더 큼 -;
    상기 제2 핀 구조물 상에 제2 산화물층을 형성하는 단계 - 상기 제2 핀 구조물의 최상면 상의 상기 제2 산화물층의 제1 부분의 제1 두께는 상기 제2 핀 구조물의 측벽 상의 상기 제2 산화물층의 제2 부분의 제2 두께보다 더 큼 -;
    상기 제1 산화물층 및 상기 제2 산화물층 상에 각각 제1 폴리실리콘 구조물 및 제2 폴리실리콘 구조물을 형성하는 단계; 및
    상기 제1 핀 구조물 및 상기 제2 핀 구조물의 제1 리세싱된 부분 및 제2 리세싱된 부분 상에 각각 제1 소스/드레인 영역 및 제2 소스/드레인 영역을 형성하는 단계
    를 포함하고,
    상기 제1 핀 구조물 및 상기 제2 핀 구조물의 최상면들 상에는 제1 비정질 실리콘층 및 제2 비정질 실리콘층이 형성된 것인 제1 핀 전계 효과 트랜지스터(finFET) 및 제2 핀 전계 효과 트랜지스터(finFET)를 형성하는 방법.
  8. 반도체 디바이스에 있어서,
    기판 상의 제1 핀 전계 효과 트랜지스터(finFET); 및
    상기 기판 상의 제2 finFET
    를 포함하고,
    상기 제1 finFET은,
    상기 기판 상의 제1 핀 구조물,
    상기 제1 핀 구조물 상의 제1 에피택셜 소스/드레인 영역, 및
    상기 제1 핀 구조물 상에서 제1 산화물층을 갖는 제1 게이트 구조물을 포함하고, 상기 제1 핀 구조물의 최상면 상의 상기 제1 산화물층의 제1 부분의 제1 두께는 상기 제1 핀 구조물의 측벽 상의 상기 제1 산화물층의 제2 부분의 제2 두께보다 더 크며,
    상기 제2 finFET은,
    상기 기판 상의 제2 핀 구조물,
    상기 제2 핀 구조물 상의 제2 에피택셜 소스/드레인 영역, 및
    상기 제2 핀 구조물 상에서 제2 산화물층을 갖는 제2 게이트 구조물을 포함하고, 상기 제2 핀 구조물의 최상면 상의 상기 제2 산화물층의 제1 부분의 제1 두께는 상기 제2 핀 구조물의 측벽 상의 상기 제2 산화물층의 제2 부분의 제2 두께와 같고,
    상기 제1 핀 구조물 및 상기 제2 핀 구조물의 최상면들 상의 제1 비정질 실리콘층 및 제2 비정질 실리콘층을 더 포함하는 것인 반도체 디바이스.
  9. 삭제
  10. 제8항에 있어서,
    상기 제1 게이트 구조물의 측벽들 상의 스페이서들
    을 더 포함하며, 상기 제1 산화물층은 상기 스페이서들 아래로 연장하는 것인 반도체 디바이스.
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