TWI654671B - 半導體裝置與其製作方法 - Google Patents

半導體裝置與其製作方法

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TWI654671B
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江國誠
王志豪
潘冠廷
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台灣積體電路製造股份有限公司
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    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
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Abstract

一種在基板上形成第一及第二鰭式場效電晶體之方法包括在基板上分別形成第一及第二鰭式場效電晶體之第一及第二鰭片結構，及分別在第一及第二鰭片結構上形成第一及第二氧化區域。接著，在第一及第二鰭片結構上形成第三與第四氧化區域，第一及第二氧化區域的厚度分別大於第三與第四氧化區域的厚度。接著，在第一與第三氧化區域上形成第一多晶矽結構，及在第二與第四氧化區域上形成第二多晶矽結構。在第一及第二鰭片結構之第一及第二凹槽部分上分別形成第一及第二源極/汲極區域，及分別用第一及第二閘極結構替換第一及第二多晶矽結構。

Description

半導體裝置與其製作方法
本揭露是關於一種場效電晶體的製作方法。
隨著半導體技術之發展，對更高儲存容量、更快處理系統、更高效能及更低成本之需求不斷增長。為滿足此等需求，半導體工業持續縮小半導體裝置尺寸，如金氧半導體場效電晶體(metal oxide semiconductor field effect transistor；MOSFET)，包括平面的金氧半導體場效電晶體及鰭式(fin field effect transistor；finFET)。此種縮小已增大半導體製造流程之複雜性。
在一些實施例中，一種在基板上形成第一及第二鰭式場效電晶體(fin field effect transistor；finFET)之方法包括分別在基板上形成第一及第二鰭式場效電晶體之第一及第二鰭片結構，及分別在第一及第二鰭片結構頂表面上形成具有第一及第二厚度之第一及第二氧化區域。此方法進一步包括形成第三與第四氧化區域，此等氧化區域在第 一及第二鰭片結構側壁上分別具有第三與第四厚度。第一及第二厚度分別大於第三與第四厚度。此方法進一步包括在第一與第三氧化區域上形成第一多晶矽結構，及在第二與第四氧化區域上形成第二多晶矽結構。此方法亦包括在第一及第二鰭片結構之第一及第二凹槽部分上分別形成第一及第二源極/汲極區域，及分別用第一及第二閘極結構替換第一及第二多晶矽結構。
在一些實施例中，一種在基板上形成第一及第二鰭式場效電晶體(fin field effect transistor；finFET)之方法包括分別在基板上形成第一及第二鰭式場效電晶體之第一及第二鰭片結構。此方法進一步包括在第一鰭片結構上形成第一氧化層，及在第二鰭片結構上形成第二氧化層。第一鰭片結構頂表面上之第一氧化層的第一部分之第一厚度大於第一鰭片結構側壁上之第一氧化層的第二部分之第二厚度。第二鰭片結構頂表面上之第二氧化層的第一部分之第一厚度小於第二鰭片結構側壁上之第二氧化層的第二部分之第二厚度。此方法進一步包括在第一及第二氧化層上分別形成第一及第二多晶矽結構，及在第一及第二鰭片結構的第一及第二凹槽部分上分別形成第一及第二源極/汲極區域。
在一些實施例中，半導體裝置在基板上包括第一及第二鰭式場效電晶體(fin field effect transistor；finFET)。第一鰭式場效電晶體在基板上包括第一鰭片結構，在第一鰭片結構上包括第一磊晶源極/汲極區域，及在 第一鰭片結構上具有第一氧化層的第一閘極結構。第一鰭片結構頂表面上之第一氧化層的第一部分之第一厚度大於第一鰭片結構側壁上之第一氧化層的第二部分之第二厚度。第二鰭式場效電晶體在基板上包括第二鰭片結構，在第二鰭片結構上包括第二磊晶源極/汲極區域，及在第二鰭片結構上具有第二氧化層的第二閘極結構。第二鰭片結構頂表面上之第二氧化層的第一部分之第一厚度大體上等於第二鰭片結構側壁上之第二氧化層的第二部分之第二厚度。
100A‧‧‧輸入輸出鰭式場效電晶體
100B‧‧‧非輸入輸出鰭式場效電晶體
102A‧‧‧基板
102B‧‧‧基板
104*‧‧‧絕緣材料層
104A‧‧‧淺溝隔離區域
104As‧‧‧頂表面
104B‧‧‧淺溝隔離區域
104Bs‧‧‧頂表面
104s*‧‧‧頂表面
106A‧‧‧鰭片結構
106As‧‧‧頂表面
106B‧‧‧鰭片結構
106Bs‧‧‧頂表面
108A‧‧‧源極/汲極區域
108B‧‧‧磊晶源極/汲極區域
109A‧‧‧界面
109B‧‧‧界面
110A‧‧‧閘極結構
110B‧‧‧閘極結構
114A‧‧‧氧化層
114A1‧‧‧第一部分
114A2‧‧‧第二部分
114A3‧‧‧第一部分
114A4‧‧‧第二部分
114As‧‧‧頂表面
114At‧‧‧厚度
114At1‧‧‧第一厚度
114At2‧‧‧第二厚度
114At3‧‧‧第一厚度
114At4‧‧‧第二厚度
114Aw1‧‧‧寬度
114Aw2‧‧‧寬度
114B‧‧‧氧化層
114B1‧‧‧部分
114B2‧‧‧部分
114B3‧‧‧部分
114Bt1‧‧‧厚度
114Bt2‧‧‧厚度
116A‧‧‧介電層
116B‧‧‧介電層
118A‧‧‧閘電極
118B‧‧‧閘電極
120A‧‧‧間隔物
120At‧‧‧厚度
120B‧‧‧間隔物
120Bt‧‧‧厚度
122A‧‧‧蝕刻停止層
122At‧‧‧厚度
122B‧‧‧蝕刻停止層
122Bt‧‧‧厚度
124‧‧‧閘電極
124A‧‧‧層間介電質層
124B‧‧‧層間介電質層
228A‧‧‧摻雜非晶矽之部分
228B‧‧‧摻雜非晶矽之部分
230A‧‧‧空間
230B‧‧‧空間
232‧‧‧氧化層
300‧‧‧示例性方法
305‧‧‧步驟
310‧‧‧步驟
315‧‧‧步驟
320‧‧‧步驟
325‧‧‧步驟
330‧‧‧步驟
335‧‧‧步驟
340‧‧‧步驟
345‧‧‧步驟
434‧‧‧硬質遮罩層
436‧‧‧硬質遮罩層
436s‧‧‧頂表面
538A‧‧‧凹槽區域
538B‧‧‧凹槽區域
538t‧‧‧高度
640A‧‧‧摻雜非晶矽層
640At‧‧‧厚度
640B‧‧‧摻雜非晶矽層
640Bt‧‧‧厚度
842A‧‧‧多晶矽結構
842B‧‧‧多晶矽結構
844A‧‧‧硬質遮罩層
844B‧‧‧硬質遮罩層
846A‧‧‧硬質遮罩層
846B‧‧‧硬質遮罩層
1150‧‧‧光阻劑層
1300‧‧‧示例性方法
1305‧‧‧操作
1310‧‧‧操作
1315‧‧‧操作
1320‧‧‧操作
1325‧‧‧操作
1330‧‧‧操作
本揭露之態樣在結合附圖閱讀時可根據下文之詳細說明進行最佳理解。應注意，依據工業常例，多種特徵並非按比例繪製。實際上，為了清晰論述，多種特徵之尺寸可任意增大或減小。
第1A-1B圖是依據一些實施例之鰭式場效電晶體(fin field effect transistor；finFET)之等角視圖。
第2A-2B圖是依據一些實施例之鰭式場效電晶體之橫剖面視圖。
第3圖是依據一些實施例之用於製造鰭式場效電晶體之一方法的流程圖。
第4A-11A圖及第4B-11B圖是依據一些實施例之鰭式場效電晶體在其製造流程多個階段之等角視圖。
第12A-12B圖是依據一些實施例之鰭式場效電晶體之橫剖面視圖。
第13圖是依據一些實施例之用於製造鰭式場效電晶體之一方法的流程圖。
第14A-19A圖及第14B-19B圖是依據一些實施例之鰭式場效電晶體在其製造流程多個階段之等角視圖。
現將藉由參考附圖而描述說明性實施例。在此等附圖中，類似元件符號一般指示相同、類似功能及/或類似結構之元件。
以下揭示內容提供眾多不同的實施例或實施例以用於實施本揭露提供之標的物的不同特徵。下文將描述組件及排列之特定實施例以簡化本揭露。此等組件及排列當然僅為實施例，及不意欲進行限制。例如，在下文之描述中，第一特徵在第二特徵上方的形成可包括其中第一特徵與第二特徵以直接接觸方式而形成的實施例，及亦可包括其中在第一特徵與第二特徵之間形成額外特徵以使得第一特徵與第二特徵無法直接接觸之實施例。如本揭露中所使用，第一特徵在第二特徵上之形成意謂著第一特徵與第二特徵直接接觸而形成。此外，本揭露之多個實施例中可重複出現元件符號數字及/或字母。此重複自身並不指示所論述之多種實施例及/或配置之間的關係。
為便於描述，本揭露中可使用諸如「下方(beneath)」、「以下(below)」、「下部(lower)」、「上 方(above)」、「上部(upper)」等等空間相對術語，以描述圖式中所圖示一個元件或特徵與另一或更多個元件或特徵之關係。空間相對術語意欲包含在使用或操作中之裝置除圖式中繪示之定向以外的不同定向。設備可經定向(旋轉90度或其他定向)，及可個別地類似解釋本揭露中使用之空間相對描述詞。
鰭片可藉由任何適合的方法而圖案化。例如，鰭片可藉由使用一或更多個光微影製程而經圖案化，所述製程包括雙圖案化或多圖案化製程。一般而言，雙圖案化或多圖案化製程組合光微影及自對準製程，允許產生某種圖案，此等圖案具有例如小於藉由使用單次直光微影製程可獲得的節距之節距。例如，在一些實施例中，犧牲層形成於基板上方及藉由使用光微影製程而經圖案化。間隔物藉由使用自對準製程而形成於圖案化犧牲層旁邊。犧牲層隨後被移除，及剩餘間隔物可用以圖案化鰭片。
應注意，本說明書中對「一個實施例(one embodiment)」、「一實施例(an embodiment)」、「一示例性實施例(an example embodiment)」、「示範例(exemplary)」等等之引用指示所述實施例可包括一特定特徵、結構，或特性，但每一實施例未必包括此特定特徵、結構，或特性。此外，此等短語未必指示相同實施例。而且，當結合一實施例描述一特定特徵、結構或特性時，熟習本領域技術者可結合其他實施例(無論明確描述與否)實現此種特徵、結構或特性。
將理解，本揭露用詞或術語是以描述為目的，而非限制，以使得本說明書之術語或用詞將由彼等熟習相關技術者根據本揭露教授內容解釋。
如本揭露中所使用，術語「選擇性(selectivity)」係指兩種材料在相同蝕刻條件下的蝕刻速率比。
如本揭露中所使用，術語「大約(about)」指示一給定數量值，此值可基於關連於標的半導體裝置之一特定技術而變化。基於此特定技術節點，術語「大約(about)」可指示給定數量值，此值在例如此值之10%至30%內變化(例如，此值之±10%、±20%，或±30%)。
如本揭露中所使用，術語「大體上(substantially)」指示給定數量值，此值變化為±5%。
如本揭露中所使用，術語「基板(substrate)」描述一材料，在此材料上添加後續材料層。基板自身可經圖案化。在基板頂部添加之材料可經圖案化或可保持未圖案化。此外，基板可為較寬之半導體材料陣列，例如矽、鍺、砷化鎵、磷化銦，等等。或者，基板可由例如玻璃或藍寶石晶圓之不導電材料製成。
如本揭露中所使用，術語「高介電常數(high-k)」係指較高的介電常數。在半導體裝置結構及製造流程領域，高介電常數係指大於SiO2之介電常數的介電常數(例如大於3.9)。
如本揭露中所使用，術語「低介電常數(low-k)」係指較小的介電常數。在半導體裝置結構及製造流程領域，低介電常數係指小於SiO2之介電常數的介電常數(例如小於3.9)。
如本揭露中所使用，術語「p型(p-type)」定義摻雜有例如硼之p型摻雜劑之一結構、層及/或區域。
如本揭露中所使用，術語「n型(n-type)」定義摻雜有例如磷之n型摻雜劑之一結構、層及/或區域。
如本揭露中所使用，術語「垂直(vertical)」意謂著法線垂直於基板表面。
如本揭露中所使用，術語「關鍵尺寸(critical dimension)」係指鰭式場效電晶體及/或積體電路元件之最小特徵尺寸(例如線寬)。
本揭露提供用於提高積體電路之輸入/輸出(input/output；IO)裝置(例如輸入輸出鰭式場效電晶體)及/或非輸入輸出裝置(例如非輸入輸出鰭式場效電晶體)之多晶矽結構之蝕刻輪廓的示例性方法。多晶矽結構可在輸入輸出及/或非輸入輸出裝置的相鄰鰭片結構之間的較大深寬比空間(深寬比大於1：15、1：18，或1：20)內製造而成。示例性方法可在鰭片結構上形成保護區域以獲得多晶矽結構之改良蝕刻輪廓，而不會大幅損傷鰭片結構。改良多晶矽結構之蝕刻輪廓可有助於改良輸入輸出及/或非輸入輸出裝置之閘極結構(例如替換金屬閘極結構)之後續形成，及因 此有助於改良輸入輸出及/或非輸入輸出裝置之效能及可靠性。
示例性方法亦可有助於在多晶矽結構之形成期間，大幅減少或消除輸入輸出及/或非輸入輸出裝置之相鄰鰭片結構之間的大深寬比空間中之多晶矽殘餘物。大幅減少或消除多晶矽殘餘物可有助於大體上減少或消除隨後形成之源極/汲極(source/drain；S/D)區域與輸入輸出及非輸入輸出裝置之閘極結構之間的電流洩漏，及因此有助於改良輸入輸出及/或非輸入輸出裝置的效能及可靠性。
輸入輸出裝置可屬於形成於積體電路(integrated circuit；IC)周邊區域(亦可被稱作「輸入輸出區域」或「高壓區域」)中之周邊電路(例如，輸入輸出電路)。相反，非輸入輸出裝置可屬於形成於積體電路核心區域(亦可被稱作「邏輯區域」或「記憶體電路」)中之核心電路(亦可被稱作「邏輯電路」或「記憶體電路」)。輸入輸出裝置可經配置以處理積體電路之輸入/輸出電壓/電流，及耐受比非輸入輸出裝置更大的電壓或電流擺動量。在一些實施例中，非輸入輸出裝置被稱作核心裝置、邏輯裝置，及/或記憶體裝置，上述裝置未經配置以直接處理輸入/輸出電壓/電流。在一些實施例中，非輸入輸出裝置包括例如反及閘、反或閘、反相器之邏輯閘，或上述各者之組合。在一些實施例中，非輸入輸出裝置包括一記憶體裝置，例如靜態隨機存取記憶體(static random-access memory；SRAM)裝置。
第1A圖及第1B圖分別是根據一些實施例之輸入輸出鰭式場效電晶體100A及非輸入輸出鰭式場效電晶體100B之等角視圖。下文中對第1A圖中之元件的論述適用於在第1B圖中具有相同注記之元件，除非另行提及。將認可，第1A圖及第1B圖各自中之鰭式場效電晶體100A及100B視圖經圖示以實現說明目的，且未必按比例描繪。
在一些實施例中，輸入輸出及非輸入輸出裝置之上述論述分別適用於輸入輸出及非輸入輸出鰭式場效電晶體100A及100B，除非另行提及。輸入輸出及非輸入輸出鰭式場效電晶體100A及100B可屬於同一積體電路(integrated circuit；IC)(未圖示)，及可形成於屬於同一基板的個別基板102A及102B上，即使為簡單起見，此等基板在各自之第1A圖及第1B圖中單獨說明。在一些實施例中，輸入輸出及非輸入輸出鰭式場效電晶體100A及100B可分別包括淺溝隔離(shallow trench isolation；STI)區域104A及104B、鰭片結構106A及106B、源極/汲極(source/drain；S/D)區域108A及108B、閘極結構110A及110B、間隔物120A及120B、蝕刻停止層(etch stop layer；ESL)122A及122B，及層間介電質(interlayer dielectric；ILD)層124A及124B。在一些實施例中，輸入輸出及非輸入輸出鰭式場效電晶體100A及100B可為n型鰭式場效電晶體或p型鰭式場效電晶體。在一些實施例中，輸入輸出及非輸入輸出鰭式場效電晶體100A及100B可分別為n型及p型鰭式場效電晶體，或分別為p型及n型鰭式場效電晶體。
即使第1A圖及第1B圖圖示輸入輸出及非鰭式場效電晶體100A及100B，每一者具有個別的兩個鰭片結構106A及106B，但輸入輸出及非鰭式場效電晶體100A及100B中每一者可具有類似於個別鰭片結構106A及106B的一或更多個鰭片結構。在一些實施例中，鰭片結構106A之間的間距可不同於鰭片結構106B之間的間距。在一些實施例中，積體電路可具有類似於個別的輸入輸出及非鰭式場效電晶體100A及100B的一或更多個輸入輸出及非輸入輸出鰭式場效電晶體。
基板102A及102B中每一者可為一實體材料，個別的輸入輸出及非鰭式場效電晶體100A及100B形成於此實體材料上。基板102A及102B中每一者可為半導體材料，如但並非限於矽。在一些實施例中，基板102A及102B中每一者包括晶態矽基板(例如，晶圓)。在一些實施例中，基板102A及104B包括(i)元素半導體，如鍺；(ii)化合物半導體，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦，及/或銻化銦；(iii)合金半導體，包括碳化矽鍺、矽鍺、鎵砷磷、鎵磷化銦、鎵砷化銦、鎵銦砷磷、鋁砷化銦，及/或鋁砷化鎵；(iv)上述各者之組合。此外，基板102A及102B中每一者可取決於設計需求(例如p型基板或n型基板)而經摻雜。在一些實施例中，基板102A及102B中每一者可摻雜有p型摻雜劑(例如，硼、銦、鋁，或鎵)或n型摻雜劑(例如，磷或砷)。在一些實施例中，基板102A及102B可相對於彼此具有相反類型摻雜劑。
淺溝隔離區域104A及104B向輸入輸出及非鰭式場效電晶體100A及100B提供與彼此的電絕緣，及與整合或沉積在基板102A及102B上之鄰接主動及被動元件(本揭露未說明)的電絕緣。在一些實施例中，淺溝隔離區域104A及104B中每一者可包括氧化矽、氮化矽、氮氧化矽、氟摻雜矽玻璃(FSG)、低介電常數介電材料，及/或其他適合之絕緣材料。在一些實施例中，淺溝隔離區域104A及104B中每一者可包括一多層結構。在一些實施例中，淺溝隔離區域104A及104B可在輸入輸出及非輸入輸出鰭式場效電晶體100A及100B之製造期間大體上同時形成。
鰭片結構106A及106B沿Y軸橫穿並穿過個別的閘極結構110A及110B。在個別的淺溝隔離區域104A及104B上方延伸之鰭片結構106A及106B的部分可被個別的閘極結構110A及110B環繞(第1A圖及第1B圖中未圖示；第2A圖及第2B圖中圖示)。在一些實施例中，鰭片結構106A及106B中每一者可包括類似於基板102A及102B之材料。在一些實施例中，鰭片結構106A及106B中每一者可利用個別基板102A及102B之光微影圖案化及蝕刻而形成。基於本揭露揭示內容，將認可，用於鰭片結構106A及106B的其他材料處於本揭露之範疇及精神內。在一些實施例中，鰭片結構106A及106B可在輸入輸出及非輸入輸出鰭式場效電晶體100A及100B之製造期間大體上同時形成。
鰭片結構106A及106B及源極/汲極區域108A及108B為載流結構，用於個別的輸入輸出及非輸入輸出鰭 式場效電晶體100A及100B。輸入輸出及非輸入輸出鰭式場效電晶體100A及100B之通道區域(未圖示)可形成於其個別的鰭片結構106A及106B之位於個別的閘極結構110A及110B下方的部分中。在對鰭片結構106A及106B中不位於個別的閘極結構110及110A下方的部分實施回蝕製程之後，源極/汲極區域108A及108B中每一者可從個別的鰭片結構106A及106B之頂表面磊晶形成。在一些實施例中，源極/汲極區域108A及108B可在輸入輸出及非輸入輸出鰭式場效電晶體100A及100B之製造期間大體上同時形成。源極/汲極區域108A及108B形成與鰭片結構106A及106B之個別的界面109A及109B。在一些實施例中，界面109A及109B位於淺溝隔離區域104A及/或104B之頂表面所在的同一平面上。在一些實施例中，界面109A及109B低於淺溝隔離區域104A及/或104B之頂表面所在的平面。
在一些實施例中，源極/汲極區域108A及108B可經拆分，如第1A圖及第1B圖分別所示。替代源極/汲極區域108A及108B，輸入輸出及非鰭式場效電晶體100A及100B在鰭片結構106A及106B上可具有合併之磊晶源極/汲極區域(未圖示)。源極/汲極區域108A及108B中每一者可包括磊晶生長的半導體材料。在一些實施例中，磊晶生長半導體材料與基板102A及/或102B之材料為同一材料。在一些實施例中，磊晶生長半導體材料包括與基板102A及/或102B之材料不同的材料。磊晶生長半導體材料可包括：(i)半導體材料，例如鍺或矽；(ii)化合物半導體材料，例如 砷化鎵及/或砷化鎵鋁；或(iii)半導體合金，例如矽鍺及/或磷化鎵。在一些實施例中，源極/汲極區域108A及108B可具有個別的高度H1及H2，此等高度範圍從約15nm至約25nm。在一些實施例中，高度H1及H2可彼此相等或不同。
在一些實施例中，源極/汲極區域108A及108B可藉由以下方式而生長：(i)化學氣相沉積(chemical vapor deposition；CVD)，例如藉由低壓化學氣相沉積(low pressure CVD；LPCVD)、原子層化學氣相沉積(atomic layer CVD；ALCVD)、超高真空化學氣相沉積(ultrahigh vacuum CVD；UHVCVD)、減壓化學氣相沉積(reduced pressure CVD；RPCVD)，或任何適合的化學氣相沉積；(ii)分子束磊晶(molecular beam epitaxy；MBE)製程；(iii)任何適合的磊晶製程；或(iv)上述各者之組合。在一些實施例中，源極/汲極區域108A及108B可藉由磊晶沉積/部分蝕刻製程而生長，此磊晶沉積/部分蝕刻製程重複至少一次。此種重複沉積/部分蝕刻製程亦被稱作「循環沉積蝕刻(cyclic deposition etch；CDE)製程」。在一些實施例中，源極/汲極區域108A及108B可藉由選擇性磊晶生長(selective epitaxial growth；SEG)而生長，此製程中，添加蝕刻氣體以促進半導體材料在鰭片結構106A及106B之曝露表面上之選擇性生長，而非在絕緣材料(例如淺溝隔離區域104A及104B之介電材料)上之生長。
在一些實施例中，源極/汲極區域108A及108B可為p型或n型。在一些實施例中，源極/汲極區域108A及 108B可相對於彼此而具有相反摻雜類型。在一些實施例中，p型源極/汲極區域108A及108B可包括SiGe，並可在磊晶生長製程期間藉由使用p型摻雜劑原位摻雜，摻雜劑例如硼、銦，或鎵。對於p型原位摻雜而言，可使用p型摻雜前驅物，如(而不限於)乙硼烷(B2H6)、三氟化硼(BF3)，及/或其他p型摻雜前驅物。
在一些實施例中，p型源極/汲極區域108A及108B中每一者可具有複數個子區域(未圖示)，彼等子區域包括SiGe，並可基於例如摻雜濃度、磊晶生長製程條件，及/或Ge相對於矽之相對濃度而彼此不同。在一些實施例中，每一子區域可具有類似於或不同於彼此之厚度，且厚度範圍可從約0.5nm至約5nm。在一些實施例中，鍺在最靠近界面109A及109B的子區域中之原子百分數可小於鍺在最遠離界面109A及109B之子區域中之原子百分數。在一些實施例中，最靠近界面109A及109B之子區域可包括範圍自約15原子%至約35原子%之鍺，而最遠離界面109A及109B的子區域則可包括範圍自約25原子%至約50原子%之鍺，子區域中剩餘的任何原子%為矽。
p型源極/汲極區域108A及108B之複數個子區域可在約10Torr至約300Torr的壓力及約攝氏500度至約攝氏700度之溫度下，藉由使用諸如HCl之反應氣體作為蝕刻劑、GeH4作為鍺前驅物、二氯矽烷(DCS)及/或SiH4作為矽前驅物、B2H6作為硼摻雜劑前驅物、H2及/或N2而進行磊晶生長。根據一些實施例，為在複數個子區域中達到不同 鍺濃度，鍺與矽前驅物之流速比在其各自生長製程期間變化。例如，在最靠近界面109A及109B之子區域的磊晶生長期間可使用範圍自約9至約25鍺與矽前驅物之流速比，而在最遠離界面109A及109B的子區域生長期間則可使用小於約6之鍺與矽前驅物之流速比。
根據一些實施例，p型源極/汲極區域108A及108B之複數個子區域可相對於彼此而具有不同的p型摻雜劑濃度。例如，最靠近界面109A及109B之子區域可為無摻雜，或可具有比最遠離界面109A及109B之子區域之摻雜劑濃度(例如，範圍自約1x1020至約3x1022原子/cm3之摻雜劑濃度)更低之摻雜劑濃度(例如，小於約8x1020原子/cm3之摻雜劑濃度)。
在一些實施例中，n型源極/汲極區域108A及108B中每一者可包括矽，及可在磊晶生長製程期間藉由使用例如磷或砷之n型摻雜劑原位摻雜。對於n型原位摻雜，可使用n型摻雜前驅物，如(但不限於)膦(PH3)、胂(AsH3)，及/或其他n型摻雜前驅物。在一些實施例中，n型源極/汲極區域108A及108B中每一個可具有複數個n型子區域。除摻雜劑類型之外，複數個n型子區域在厚度、相對於矽之相對鍺濃度、摻雜劑濃度，及/或磊晶生長製程條件方面可類似於複數個p型子區域。
基於本揭露揭示內容，將認可，複數個n型及/或p型子區域之其他材料、厚度、鍺濃度及摻雜劑濃度處於本揭露之範疇及精神內。
輸入輸出鰭式場效電晶體100A之閘極結構110A包括輸入輸出氧化層114A、介電層116A及閘電極118A。在一些實施例中，輸入輸出氧化層114A可具有範圍自約1nm至約3nm的厚度114At，及介電層116A可具有範圍自約1nm至約5nm之厚度116At。在一些實施例中，經組合之輸入輸出氧化層114A及介電層116A可形成輸入輸出鰭式場效電晶體100A之閘極介電層。在一些實施例中，輸入輸出氧化層114A可以某種方式沿Y軸延伸，以使得輸入輸出氧化物114A之一部分可低於及接觸介電層116A，且輸入輸出氧化物114之另一部分可低於及接觸間隔物120A，如第1A圖所示。
與閘極結構110A相反，非輸入輸出鰭式場效電晶體100B之閘極結構110B可包括介電層116B及閘電極118B，且可排除任何輸入輸出氧化層。在一些實施例中，介電層116B可具有範圍自約1nm至約5nm之厚度116Bt。在一些實施例中，沒有任何類似於輸入輸出氧化層114A之額外輸入輸出氧化層的介電層116A可形成非輸入輸出鰭式場效電晶體100B之閘極介電層。由此，在一些實施例中，輸入輸出鰭式場效電晶體100A之閘極介電層可厚於非輸入輸出鰭式場效電晶體100B之閘極介電層。與積體電路之核心電路相比，輸入輸出鰭式場效電晶體100A之較厚的閘極介電層可有助於處理應用於積體電路之周邊及/或輸入輸出電路的更高電壓/電流，此周邊及/或輸入輸出電路具有輸入輸出及非輸入輸出鰭式場效電晶體100A及100B。
在一些實施例中，非輸入輸出鰭式場效電晶體100B在閘極結構110B下並未包括氧化層114B，但可在間隔物120B下包括氧化層114B，如第1B圖所示。在一些實施例中，氧化層114B可具有範圍自約1nm至約3之垂直厚度。
在一些實施例中，在輸入輸出及非輸入輸出鰭式場效電晶體100A及100B之製造期間，介電層116A及116B及閘電極118A及118B可藉由閘極置換製程大體上同時形成。根據一些實施例，閘極結構110A及110B可具有沿Y軸的個別水平尺寸(例如閘極長度)Lg1及Lg2，此等尺寸範圍自約5nm至約50nm。在一些實施例中，閘電極118A及118B可具有等於或不同於彼此的水平尺寸(例如沿閘極長度)。
在一些實施例中，介電層116A及116B中每一者可包括氧化矽，及藉由化學氣相沉積、原子層沉積(atomic layer deposition；ALD)、物理氣相沉積(physical vapor deposition；PVD)、電子射束蒸發，或其他適合製程而形成。在一些實施例中，介電層116A及116B中每一者可包括(i)氧化矽、氮化矽及/或氮氧化矽層，(ii)高介電常數介電材料，例如氧化鉿(HfO2)、二氧化鈦(TiO2)、氧化鋯鉿(HfZrO)、氧化鉭(Ta2O3)、矽酸鉿(HfSiO4)、氧化鋯(ZrO2)、矽酸鋯(ZrSiO2)，(iii)高介電常數介電材料，具有鋰(Li)、鈹(Be)、鎂(Mg)、鈣(Ca)、鍶(Sr)、鈧(Sc)、釔(Y)、鋯(Zr)、鋁(Al)、鑭(La)、鈰(Ce)、 鐠(Pr)、釹(Nd)、釤(Sm)、銪(Eu)、釓(Gd)、鋱(Tb)、鏑(Dy)、鈥(Ho)、鉺(Er)、銩(Tm)、鐿(Yb)，或鑥(Lu)之氧化物，或(iv)上述各者之組合。高介電常數介電層可藉由原子層沉積及/或其他適合的方法形成。在一些實施例中，介電層116A及116B中每一者可包括單層絕緣材料或絕緣材料層堆疊。基於本揭露揭示內容，將認可，用於介電層116A及116B的其他材料及形成方法處於本揭露之範疇及精神內。
在一些實施例中，輸入輸出氧化層114A及氧化層114B中每一者可包括氧化矽，及藉由化學氣相沉積、原子層沉積(atomic layer deposition；ALD)、物理氣相沉積(physical vapor deposition；PVD)、電子射束蒸發，或其他適合製程而形成。基於本揭露揭示內容，將認可，用於輸入輸出氧化層114A及氧化層114B的其他氧化物材料及形成方法處於本揭露之範疇及精神內。在一些實施例中，氧化層114A及114B可在輸入輸出及非輸入輸出鰭式場效電晶體100A及100B之製造期間大體上同時沉積。
閘電極118A及118B中每一者可包括閘極功函數金屬層(未圖示)及閘極金屬填充層(未圖示)。在一些實施例中，在輸入輸出及非輸入輸出鰭式場效電晶體100A及100B製造期間，閘電極118A及118B之閘極功函數金屬層及閘極金屬填充層可藉由閘極置換製程而大體上同時地形成。在一些實施例中，閘極功函數金屬層安置在介電層116A及116B上。閘極功函數金屬層中每一者可包括單金屬 層或金屬層堆疊。金屬層堆疊可包括具有彼此類似或不同之功函數的金屬。在一些實施例中，閘極功函數金屬層可包括例如鋁(Al)、銅(Cu)、鎢(W)、鈦(Ti)、鉭(Ta)、氮化鈦(TiN)、氮化鉭(TaN)、矽化鎳(NiSi)、矽化鈷(CoSi)、銀(Ag)、碳化鉭(TaC)、氮化鉭碳(TaSiN)、碳氮化鉭(TaCN)、鈦鋁(TiAl)、氮化鈦鋁(TiAlN)、氮化鎢(WN)、金屬合金，及/或上述各者之組合。閘極功函數金屬層可藉由使用適合的製程而形成，如原子層沉積、化學氣相沉積、物理氣相沉積、電鍍，或上述各者之組合。在一些實施例中，閘極功函數金屬層具有範圍自約2nm至約15nm之厚度。基於本揭露揭示內容，將認可，用於閘極功函數金屬層的其他材料、形成方法及厚度處於本揭露之範疇及精神內。
閘極金屬填充層中每一者可包括單金屬層或金屬層堆疊。金屬層堆疊可包括具有彼此不同之金屬。在一些實施例中，閘極金屬填充層中每一者可包括適合的導電材料，例如Ti、銀(Ag)、鋁(Al)、氮化鈦鋁(TiAlN)、碳氮化鉭(TaCN)、氮化矽鉭(TaSiN)、錳(Mn)、鋯(Zr)、氮化鈦(TiN)、氮化鉭(TaN)、釕(Ru)、鉬(Mo)、氮化鎢(WN)、銅(Cu)、鎢(W)、鈷(Co)、鎳(Ni)、碳化鈦(TiC)、碳化鋁鈦(TiAlC)、碳化鋁鉭(TaAlC)、金屬合金，及/或上述各者之組合。閘極金屬填充層可藉由原子層沉積、物理氣相沉積、化學氣相沉積或其他適合的沉積製程而形成。基於本揭露揭示內容，將認可，用於閘極金屬填充層的其他材料及形成方法處於本揭露之範疇及精神內。
間隔物120A及120B形成個別閘極結構110A及110B之側壁，及接觸個別的介電層116A及116B。間隔物120A及120B中每一者可包括絕緣材料，例如氧化矽、氮化矽、低介電常數材料，或上述各者之組合。間隔物120A及120B中每一者可具有介電常數小於3.9(例如小於3.5、3或2.8)之低介電常數材料。在一些實施例中，間隔物120A及120B中每一者可具有在範圍自約7nm至約10nm中之個別厚度102At及120Bt。基於本揭露揭示內容，將認可，用於間隔物120A及120B的其他材料及厚度處於本揭露之範疇及精神內。
蝕刻停止層122A及122B可經配置以在輸入輸出及非輸入輸出鰭式場效電晶體100A及100B之後續處理期間保護個別的源極/汲極區域108A及108B。此保護可例如在層間介電質層124A及124B及/或接觸構造(未圖示)形成期間提供。蝕刻停止層122A及122B可安置在個別的間隔物120A及120B之側壁上。在一些實施例中，蝕刻停止層122A及122B中每一者可包括例如：氮化矽(SiNx)、氧化矽(SiOx)、氮氧化矽(SiON)、碳化矽(SiC)、碳氮化矽(SiCN)、氮化硼(BN)、氮化硼矽(SiBN)、碳氮化硼矽(SiCBN)，或上述各者之組合。在一些實施例中，蝕刻停止層122A及122B中每一者可包括藉由低壓化學氣相沉積(low pressure chemical vapor deposition；LPCVD)、電漿增強化學氣相沉積(plasma enhanced chemical vapor deposition；PECVD)、化學氣相沉積(chemical vapor deposition；CVD)形成的氮化矽或氧化矽，或藉由高深寬比製程(high aspect ratio process；HARP)形成的氧化矽。在一些實施例中，蝕刻停止層122A及122B中每一者可具有厚度122At及122Bt，此等厚度分別在自約3nm至至10nm或從約10nm至約30nm的範圍中。基於本揭露揭示內容，將認可，用於蝕刻停止層122A及122B的其他材料、形成方法及厚度處於本揭露之範疇及精神內。
層間介電質層124A及124B可經分別安置在蝕刻停止層122A及122B上，且層間介電質層124A及124B中每一者可包括藉由使用適用於流動介電材料(例如流動氧化矽、流動氮化矽、流動氮氧化矽、流動碳化矽或流動碳氧化矽)的沉積方法而沉積的介電材料。例如，流動氧化矽可藉由使用流動化學氣相沉積(flowable CVD；FCVD)而沉積。在一些實施例中，介電材料是氧化矽。在一些實施例中，層間介電質層124A及124B可具有沿Z軸之一垂直厚度，此厚度範圍自約50nm至約200nm。基於本揭露揭示內容，將認可，用於層間介電質層124A及124B的其他材料、厚度及形成方法處於本揭露之範疇及精神內。
第1A及1B圖分別圖示用於輸入輸出及非輸入輸出鰭式場效電晶體之一個閘極結構110A及110B。然而，基於本揭露揭示內容，將認可，輸入輸出及非輸入輸出鰭式場效電晶體100A及/或100B可具有額外閘極結構，此等閘極結構類似於且平行於個別的閘極結構110A及110B。此外，輸入輸出及非輸入輸出鰭式場效電晶體100A及/或 100B可經由使用其他結構組件而併入積體電路，其他結構組件如閘極觸點結構、源極/汲極接觸結構、導電通孔、導電線、介電層、鈍化層、等等，上述各者為描述明晰起見而被省略。基於本揭露揭示內容，將認可，淺溝隔離區域104A及104B、鰭片結構106A及106B、源極/汲極區域108A及108B、閘極結構110A及110B，及間隔物120A及120B之橫剖面形狀為說明性，而非意在限制。
第2A圖及第2B圖是根據一些實施例，分別沿第1A圖及第1B圖之輸入輸出及非輸入輸出鰭式場效電晶體100A及100B之線路A-A及B-B的橫剖面視圖。上文描述了與第1A圖及第1B圖中元件具有相同註記之第2A圖及第2B圖中之元件。將認可，第2A圖及第2B圖中之輸入輸出及非輸入輸出鰭式場效電晶體100A及100B視圖經圖示以實現說明目的，且未必按比例描繪。基於本揭露揭示內容，將認可，第2A圖及第2B圖中圖示的淺溝隔離區域104A及104B、鰭片結構106A及106B，及閘極結構110A及110B之橫剖面形狀為說明性，而非意在限制。
如第2A圖所示，輸入輸出鰭式場效電晶體100A之輸入輸出氧化層114A、介電層116A，及閘電極118A環繞鰭片結構106A中在淺溝隔離區域104A上方延伸的部分。在一些實施例中，輸入輸出氧化層114A具有第一部分114A1及具有第二部分114A2，第一部分114A1在延伸於淺溝隔離區域104A上方的鰭片結構106A部分的頂表面106As上具有第一厚度114At1，且第二部分114A2在淺溝 隔離區域104A之頂表面104As上及延伸於淺溝隔離區域104A上方的鰭片結構106A部分的側壁上具有第二厚度114At2。在一些實施例中，厚度114At1可大於厚度114At2達一值，此值範圍從約0.5nm至約3nm。根據一些實施例，厚度114At1範圍可自約2nm至約5nm及厚度114At2範圍可自約1nm至約3nm。
輸入輸出氧化層114A在頂表面106As上的更厚部分114A1可有助於在圖案化及蝕刻多晶矽結構(第8A圖中圖示元件842A)期間保護鰭片結構106A，此多晶矽結構隨後可在閘極置換製程中替換為閘極結構110A。與用於其他鰭式場效電晶體的蝕刻時長相比，輸入輸出氧化層114A之此等更厚的保護性部分114A1之存在可允許更長的蝕刻時長，以用於在多晶矽結構(第8A圖中圖示元件842A)形成期間，從鰭片結構106A之間的大深寬比空間230A(例如大於1：15、1：18或1：20的深寬比)移除多晶矽，而大體上不會蝕刻及/或損壞鰭片結構106A。更長的蝕刻時長可有助於大體上減少或消除空間230A中之多晶矽殘餘物，並因此改良輸入輸出鰭式場效電晶體100A之效能及可靠性。因而，輸入輸出氧化層114A可充當保護性氧化層，及形成輸入輸出鰭式場效電晶體100A的閘極介電層之一部分。
在一些實施例中，輸入輸出氧化層114A之較厚部分114A1可形成於鰭片結構106A之頂表面106As上。頂表面106As上之此種較厚部分114A1可藉由在頂表面106As上形成摻雜非晶矽(a-Si)(第6A圖中圖示)，隨 後在摻雜非晶矽層上沉積氧化層，並對摻雜非晶矽及沉積氧化層進行高溫退火處理而實施。摻雜非晶矽可在氧化層沉積期間及在高溫退火處理期間經氧化。頂表面106As上之組合的氧化摻雜非晶矽及部分沉積氧化層可形成輸入輸出氧化層114A之更厚部分114A1，此等部分具有第一厚度114At1。參考第5A-7A圖及第5B-7B圖而更詳細地描述在頂表面106As上形成更厚的輸入輸出氧化層114A之製程。
在一些實施例中，如第2A圖所示，摻雜非晶矽之部分228A可保留未氧化，並在頂表面106As與輸入輸出氧化層114A之間形成間層。部分228A可具有範圍自約0.01nm至約5nm的垂直厚度。在一些實施例中，沒有未氧化的摻雜非晶矽時，輸入輸出鰭式場效電晶體100A中可不存在部分228A。
在一些實施例中，在淺溝隔離區域104A上方延伸的鰭片結構106A部分中每一者可具有範圍自約40nm至約60nm的垂直高度，且每一者可具有範圍從約5nm至約10nm的寬度，且可具有範圍從約20nm至約30nm的鰭到鰭節距。
請參照第2B圖，與輸入輸出鰭式場效電晶體100A類似，非輸入輸出鰭式場效電晶體100B之介電層116B與閘電極118B環繞於淺溝隔離區域104B上方延伸的鰭片結構106B部分。同時，第2B圖中圖示，與輸入輸出鰭式場效電晶體100A相反，非輸入輸出鰭式場效電晶體100B在淺溝隔離區域104B之頂表面104Bs上及在介電層116B 與於淺溝隔離區域104B上方延伸之鰭片結構106B部分之間可能不具有類似於輸入輸出氧化層114A之輸入輸出氧化層。然而，如下文參考第5B-11B圖之論述，類似於輸入輸出氧化層114A(上文參考第2A圖論述)之一保護性氧化層(第2B圖中未圖示；第1B圖與第7B圖中圖示元件114B)可用以在非輸入輸出鰭式場效電晶體100B之多晶矽結構(第8B圖中圖示元件842B)形成期間保護鰭片結構106B。在形成閘極結構110B之前，可移除保護性氧化層114B。類似於輸入輸出氧化層114A，保護性氧化層可允許更長的蝕刻時長，以用於在多晶矽結構(第8B圖中圖示元件842B)形成期間，從鰭片結構106B之間的大深寬比空間230B(例如大於1：15、1：18或1：20的深寬比)移除多晶矽，而大體上不會蝕刻及/或損壞鰭片結構106B。更長的蝕刻時長可有助於大體上減少或消除空間230B中之多晶矽殘餘物，並因此改良非輸入輸出鰭式場效電晶體100B之效能及可靠性。
此外，根據一些實施例，與輸入輸出鰭式場效電晶體100A相反，非輸入輸出鰭式場效電晶體100B可具有氧化層232，此氧化層被於淺溝隔離區域104B上方而非在淺溝隔離區域104B之頂表面104Bs上延伸的鰭片結構106B部分環繞。在一些實施例中，頂表面106Bs上或部分228B上之氧化層232部分，或鰭片結構106B之側壁上的氧化層232部分可大體上相對於彼此具有相等厚度。氧化層232可在移除非輸入輸出鰭式場效電晶體100B之保護性氧 化層後的濕式清潔製程期間形成。在一些實施例中，氧化層232可具有範圍從約0.5nm至約2nm的厚度。
在一些實施例中，類似於輸入輸出鰭式場效電晶體100A之部分228A，非輸入輸出鰭式場效電晶體100B可具有未氧化之摻雜非晶矽部分228B，此部分形成頂表面106Bs與氧化層232之間的間層。部分228B可具有範圍從約0.01nm至約5nm之垂直厚度。在一些實施例中，當沒有未氧化之摻雜非晶矽時，非輸入輸出鰭式場效電晶體100B中可不存在部分228B。
在一些實施例中，在淺溝隔離區域104B上方延伸的鰭片結構106B部分中每一者可具有範圍自約40nm至約60nm的垂直高度，且每一者可具有範圍從約5nm至約10nm的寬度，且可具有範圍從約20nm至約30nm的鰭到鰭節距。在一些實施例中，鰭片結構106A及106B可具有彼此相等或不同的高度、寬度與鰭到鰭節距。
第3圖是根據一些實施例的示例性方法300之流程圖，此方法用於製造輸入輸出及非輸入輸出鰭式場效電晶體100A及100B，如參考第1A-2A圖及第1B-2B圖所述。為實現說明性目的，第3圖中說明的操作將參考示例性製造製程描述，此製造製程用於製造裝置100A與100B，如第4A-11A圖與第4B-11B圖中分別說明。第4A-11A圖及第4B-11B圖是依據一些實施例之個別的輸入輸出及非輸入輸出鰭式場效電晶體100A及100B在其多個製造階段中之等角視圖。可以不同次序實施操作，或取決於特定應用而不實 施。應注意，方法300未產生完整的輸入輸出及非輸入輸出鰭式場效電晶體100A及100B。因此，應理解，可在方法300之前、期間，及之後提供額外製程，且本揭露僅簡短描述一些其他製程。上文描述了第4A-11A圖及第4B-11B圖中之元件，此等元件具有與第1A-1B圖及第2A-2B圖中之元件相同的註記。
在操作305中，第一及第二鰭式場效電晶體之鰭片結構形成於基板上。例如，如第4A圖及第4B圖所示，輸入輸出鰭式場效電晶體100A之鰭片結構106A及非輸入輸出鰭式場效電晶體100B之鰭片結構106B大體上同時形成於個別的基板102A及102B上。基板102A及102B可為相同基板的不同部分。鰭片結構106A及106B可藉由同時蝕刻個別的基板102A及102B穿過形成於未蝕刻基板102A及102B上之圖案化硬質遮罩層434及436而形成。在一些實施例中，硬質遮罩層434是一薄膜，此薄膜包括藉由使用例如熱氧化製程而形成的氧化矽。在一些實施例中，藉由使用例如低壓化學氣相沉積(low pressure chemical vapor deposition；LPCVD)或電漿增強化學氣相沉積(plasma enhanced chemical vapor deposition；PECVD)，可由氮化矽形成硬質遮罩層436。
參考第3圖，在操作310中，沉積用於淺溝隔離區域中之絕緣材料層，且圖案化硬質遮罩層被移除以在絕緣材料層內形成凹槽區域。例如，絕緣材料層104*可經毯覆沉積在第4A圖及第4B圖之結構上，隨後經化學機械拋光 (chemical mechanical polishing；CMP)製程及蝕刻製程以大體上同時形成第5A圖及第5B圖之結構。化學機械拋光製程可大體上使絕緣材料層104*之頂表面104s*與硬質遮罩層436之頂表面436s共平面。化學機械拋光製程之後可進行蝕刻製程(例如藉由使用氯基蝕刻劑的反應離子蝕刻)以移除硬質遮罩層434及436並在絕緣材料層104*內形成凹槽區域538A及538B。在一些實施例中，凹槽區域538A及538B中每一者可具有範圍自約5nm至約20nm的高度538t。
在一些實施例中，絕緣材料層104*可包括例如氧化矽、氮化矽、氮氧化矽、氟化物摻雜矽玻璃(FSG)，或低介電常數介電材料。在一些實施例中，絕緣材料層104*可藉由使用流動化學氣相沉積(flowable chemical vapor deposition；FCVD)製程、高密度電漿(high density plasma；HDP)化學氣相沉積製程而沉積，並使用矽烷(SiH4)及氧(O2)作為反應前驅物。在一些實施例中，絕緣材料層104*可藉由使用次大氣壓化學氣相沉積(sub-atmospheric CVD；SACVD)製程或大深寬比製程(high aspect ratio process；HARP)而形成，其中製程氣體可包括正矽酸乙酯(TEOS)及/或臭氧(O3)。在一些實施例中，絕緣材料層104*可藉由使用旋塗介電質(spin-on dielectric；SOD)而形成，例如氫倍半矽氧烷(HSQ)或甲基倍半矽氧烷(MSQ)。
參考第3圖，在操作315中，形成摻雜非晶矽層於凹槽區域內，且形成淺溝隔離區域。例如，非晶矽層可經毯覆沉積在第5A圖及第5B圖之結構上，隨後經化學機械拋光(chemical mechanical polishing；CMP)製程、摻雜製程及蝕刻製程以大體上同時形成第6A圖及第6B圖之結構。非晶矽層可藉由使用例如化學氣相沉積、物理氣相沉積或原子層沉積製程而毯覆沉積。化學機械拋光製程可大體上使非晶矽層之頂表面與絕緣材料層104*之頂表面104s*大體上共平面(未圖示)，以使得凹槽區域538A及538B填充非晶矽層(未圖示)。在一些實施例中，取代非晶矽層之毯覆沉積，非晶矽層可在頂表面106As及106Bs上磊晶生長以填充個別的凹槽區域538A及538B，隨後進行化學機械拋光製程以大體上使非晶矽之磊晶層頂表面與絕緣材料層104*之頂表面104s*共平面。
化學機械拋光製程之後可進行摻雜製程(例如離子佈植)以將例如氟或氧之摻雜劑引入凹槽區域538A及538B內之非晶矽層以形成摻雜非晶矽層640A及640B。摻雜劑在非晶矽層640A及640B中之濃度範圍可自約1x1015至約1x1023原子/cm3。在一些實施例中，摻雜劑可在室溫下及在範圍從約2keV至約10keV的能量下經離子佈植至非晶矽層內。在一些實施例中，可在摻雜製程之後，而非在摻雜製程之前實施化學機械拋光製程。在一些實施例中，摻雜非晶矽層640A及640B可具有範圍從約5nm至約20nm的個別厚度640At及640Bt。
摻雜非晶矽層640A及640B形成之後可進行蝕刻製程以回蝕絕緣材料層104*及大體上同時形成淺溝隔離區域104A及104B，如第6A圖及第6B圖中所示。絕緣材料層104*之回蝕可藉由例如乾式蝕刻製程、濕式蝕刻製程或上述各者之組合而實施。在一些實施例中，乾式蝕刻製程可包括使用電漿利用混合氣體，在範圍自約1mTorr至約5mTorr的壓力下進行乾式蝕刻，此混合氣體具有八氟環丁烷(C4F8)、氬(Ar)、氧(O2)及氦(He)、三氟甲烷(CHF3)及氦、四氟化碳(CF4)、二氟甲烷(CH2F2)、氯(Cl2)及O2、溴化氫(HBr)、O2及氦，或上述各者之組合。在一些實施例中，濕式蝕刻製程可包括使用稀釋氫氟酸(DHF)處理、過氧化銨混合物(APM)、過氧化硫混合物(SPM)、熱去離子水，或上述各者之組合。在一些實施例中，濕式蝕刻製程可包括使用蝕刻製程，此製程使用氨(NH3)及氫氟酸(HF)作為蝕刻劑，及使用例如氬、氙(Xe)、氦或上述各者之組合的惰性氣體。在一些實施例中，蝕刻製程中使用的HF及NH3之流速中每一者範圍可自約10sccm至約100sccm(例如約20sccm、30sccm或40sccm)。在一些實施例中，蝕刻製程可在範圍自約5mTorr至約100mTorr的壓力(例如約20mTorr、約30mtorr，或約40mTorr)及範圍自約攝氏50度至約攝氏120度的高溫下實施。
參照第3圖，在操作320中，輸入輸出氧化層及保護性氧化層形成於第一及第二鰭式場效電晶體中個別的鰭片結構上。例如，氧化物材料層可毯覆沉積在第6A圖及 第6B圖之結構上，隨後進行高溫退火製程以大體上同時形成輸入輸出氧化層114A及保護性氧化層114B，如個別的第7A圖及第7B圖所示。氧化層114A及114B可為同一連續氧化層的部分。氧化物材料層可包括例如氧化矽，及可藉由化學氣相沉積、原子層沉積(atomic layer deposition；ALD)、電漿增強原子層沉積(plasma enhanced ALD；PEALD)、物理氣相沉積(physical vapor deposition；PVD)、電子射束蒸發，或其他適合製程而形成。在一些實施例中，氧化物材料層可藉由使用電漿增強原子層沉積，在範圍從約400W至約500W的能量及範圍從約攝氏300度至攝氏500度之溫度下沉積。
氧化物材料層之沉積之後可進行高溫退火製程。在一些實施例中，第6A圖及第6B圖之結構在氧化物材料層沉積之後可在氧氣流下在範圍從約攝氏800度至約攝氏1050度的溫度下經受乾式退火製程。氧前驅濃度可處於總氣流速之約0.5%至約5%範圍內。此高溫退火製程可將摻雜非晶矽層640A及640B部分轉換為氧化層，此等氧化層形成位於個別頂表面106As及106Bs上方的個別氧化層114A及114B之部分，如個別第7A圖及第7B圖所示。在一些實施例中，摻雜非晶矽層640A及640B可轉換為氧化層。由於頂表面處存在更多氧前驅物，因此轉換製程可始於摻雜非晶矽層640A及640B頂部。在一些實施例中，諸如更高退火溫度、非晶矽層中更大氟摻雜劑濃度，及更高氧氣流速之因素可致使摻雜非晶矽層之更快轉換速率；接著，更快的轉換速 率可致使所形成氧化矽材料之更大厚度。在一些實施例中，轉換製程可為定時製程，其中轉換氧化矽材料之標稱厚度可藉由控制退火時長而實現。在一些實施例中，退火製程可為快閃製程，其中退火時長可在約0.5秒至5秒之間，如1秒。由於退火製程，個別頂表面106As及106Bs上之個別氧化層114A及114B之部分114A1及114B1可厚於個別鰭片結構106A及10B之側壁上的個別氧化層114A及114B之部分114A2及114B2。
個別頂表面106As及106Bs上之個別氧化層114A及114B之部分114A1及114B1具有更大厚度，此歸因於在氧化物材料層沉積於第6A圖及第6B圖之結構上的期間，摻雜非晶矽層640A及640B中存在摻雜劑，此等摻雜劑可促進氧化速度。例如，在氟摻雜非晶矽層640A及640B之退火製程期間，氟矽化學鍵可能斷裂，且氟原子可提高矽原子之氧化速度。因為摻雜非晶矽層640A及640B不沉積在個別鰭片結構106A及106B之側壁上，因此側壁上之部分114A2及114B2薄於個別頂表面106As及106Bs上之部分114A1及114B1。因而，藉由利用摻雜非晶矽層640A及640B，更厚的氧化層可形成於鰭片結構106A及106B之頂表面106As及106Bs上。個別頂表面106As及106Bs上的此等更厚部分114A1及114B1可有助於在圖案化及蝕刻個別的多晶矽結構(第8A圖及第8B圖中圖示元件842A及842B)期間保護個別的鰭片結構106A及106B，此等多晶矽結構隨 後可在閘極置換製程中替換為個別的閘極結構110A及110B。
在一些實施例中，頂表面106As上之輸入輸出氧化層114A之部分114A1可具有範圍自約2nm至約5nm的第一厚度114At1。在一些實施例中，鰭片結構106A之側壁上及淺溝隔離區域104A上之輸入輸出氧化層114A之部分114A2可具有範圍從約1nm至約3nm的第二厚度114At2。在一些實施例中，厚度114At1可大於厚度114At2達一值，此值範圍從約0.5nm至約3nm。保護性氧化層114B之厚度114Bt1及114Bt2可大體上等於個別厚度114At1及114At2。
第7A圖及第7B圖中進一步圖示，在高溫退火製程期間，個別摻雜非晶矽層640A及640B之部分228A及228B可保留不氧化，且分別可在頂表面106As與輸入輸出氧化層114A之間及在頂表面106Bs與保護性氧化層114B之間形成間層。部分228A與228B中每一者具有範圍從約0.01nm至約5nm之垂直厚度。
參照第3圖，在操作325中，形成多晶矽結構於輸入輸出氧化層上，及第一及第二鰭式場效電晶體之保護性氧化層上。例如，如第8A圖與第8B圖所示，多晶矽結構842A與842B可形成於第7A圖與第7B圖之結構上。在一些實施例中，多晶矽結構842A與842B之垂向厚度可處於自約90nm至約200nm的範圍中。
在一些實施例中，多晶矽結構842A與842B可藉由毯覆沉積多晶矽，隨後光微影與蝕刻已沉積之多晶矽而大體上同時形成。沉積製程可包括化學氣相沉積(chemical vapor deposition；CVD)、物理氣相沉積(physical vapor deposition；PVD)、原子層沉積(atomic layer deposition；ALD)、其他適合的沉積方法，或上述各者之組合。光微影可包括光阻劑塗覆(例如旋塗塗覆)、軟烘乾、遮罩對準、曝露、曝露後烘乾、光阻劑顯影、漂洗、乾燥(例如硬烘乾)、其他適合的製程，或上述各者之組合。蝕刻製程可包括乾式蝕刻、濕式蝕刻及/或其他蝕刻方法(例如反應性離子蝕刻)。
在一些實施例中，蝕刻已沉積多晶矽以形成多晶矽結構842A與842B可包括四個蝕刻步驟。在一些實施例中，第一多晶矽蝕刻步驟可包括使用具有溴化氫(HBr)、氧(O2)、三氟甲烷(CHF3)與氯(Cl2)之混合氣體。在一些實施例中，第二多晶矽蝕刻步驟可包括在約45mtorr至約60mtorr之壓力下使用具有HBr、O2、Cl2與氮(N2)之混合氣體。在一些實施例中，第三多晶矽蝕刻步驟可包括在約45mtorr至約60mtorr之壓力下使用具有HBr、O2、Cl2、N2與氬(Ar)之混合氣體。在一些實施例中，第四多晶矽蝕刻步驟可包括在約45mtorr至約60mtorr之壓力下使用具有HBr、O2、Cl2與N2之混合氣體。在一些實施例中，第一多晶矽蝕刻步驟可具有比第二、第三及/或第四多晶矽蝕刻步驟更高的多晶矽蝕刻速率。第一多晶矽蝕刻步驟可用以蝕刻 鰭片結構106A及106B上方多晶矽的毯覆沉積部分，此等部分不屬於多晶矽結構842A與842B。第二、第三，與第四多晶矽蝕刻步驟可用以蝕刻大深寬比空間230A與230B內的多晶矽毯覆沉積部分，此等部分不屬於多晶矽結構842A與842B。
在沉積多晶矽之蝕刻期間，個別的輸入輸出氧化層114A與保護性氧化層114B在個別的頂表面106As與106Bs上之更厚部分114A1與114B1可有助於保護個別的鰭片結構106A及106B免於被蝕刻及/或損壞。與用於其他鰭式場效電晶體之蝕刻時長相比，此等更厚部分114A1與114B1之存在可允許更長的蝕刻時長，以用於從個別的鰭片結構106A及106B之間的大深寬比空間230A與230B(例如深寬比大於1：15、1：18或1：20)中移除已沉積的多晶矽。更長的蝕刻時長可有助於大體上減少或消除空間230A與230B中之多晶矽殘餘物，並因此改良輸入輸出及非輸入輸出鰭式場效電晶體100A及100B之效能及可靠性。
在一些實施例中，在後續處理期間，多晶矽結構842A與842B與硬質遮罩層844A、844B、846A及846B可在閘極置換製程中被替換，以形成上文論述之閘極結構110A與110B。在一些實施例中，硬質遮罩層844A及846A及硬質遮罩層844B及846B可在個別的多晶矽結構842A及842B上經圖案化，以在後續處理步驟中保護多晶矽結構842A及842B。硬質遮罩層844A、846A、844B及846B中每一者可包括絕緣材料，例如氮化矽。
參照第3圖，在操作330中，形成間隔物於多晶矽結構側壁上，且形成磊晶源極/汲極區域。例如，如第9A圖及第9B圖所示，間隔物120A及120B可大體上同時形成於個別的多晶矽結構842A及842B之側壁上，及磊晶源極/汲極區域108A及108B可大體上同時形成於個別的鰭片結構106A及106B之凹槽部分上。
間隔物120A及120B之形成可包括：在第8A圖及第8B圖之結構上，藉由化學氣相沉積、物理氣相沉積或原子層沉積製程，隨後進行光微影及蝕刻製程(例如反應性離子蝕刻或其他使用氯或氟基蝕刻劑的乾式蝕刻製程)來毯覆沉積絕緣材料(例如氧化物或氮化物材料)。根據一些實施例，間隔物120A及120B中每一者可分別具有範圍自約5nm至約15nm的厚度120At及120Bt。
間隔物120A及120B之形成後可對鰭片結構106A及106B中未被個別多晶矽結構842A及842B及間隔物120A及120B覆蓋的部分進行回蝕。在一些實施例中，可執行偏移蝕刻製程以回蝕鰭片結構106A及106B之此等部分。可在約1mTorr至約1000mTorr之壓力、約50W至約1000W之功率、約20V至約500V之偏壓、約攝氏40度至約攝氏60度之溫度下，藉由使用HBr及/或Cl2作為蝕刻氣體來實施蝕刻製程。在蝕刻製程期間，可保護多晶矽結構842A及842B以免於受個別硬質遮罩層844A及846A及硬質遮罩層844B及846B蝕刻。
回蝕製程之後，可在個別的鰭片結構106A及106B之凹槽部分上執行源極/汲極區域108A及108B之磊晶生長。在一些實施例中，源極/汲極區域108A及108B可藉由以下方式而生長：(i)化學氣相沉積(chemical vapor deposition；CVD)，例如藉由低壓化學氣相沉積(low pressure CVD；LPCVD)、原子層化學氣相沉積(atomic layer CVD；ALCVD)、超高真空化學氣相沉積(ultrahigh vacuum CVD；UHVCVD)、減壓化學氣相沉積(reduced pressure CVD；RPCVD)，或任何適合的化學氣相沉積；(ii)分子束磊晶(molecular beam epitaxy；MBE)製程；(iii)任何適合的磊晶製程；或(iv)上述各者之組合。在一些實施例中，源極/汲極區域108A及108B可藉由磊晶沉積/部分蝕刻製程而生長，此磊晶沉積/部分蝕刻製程重複至少一次。在一些實施例中，源極/汲極區域108A及108B可藉由選擇性磊晶生長(selective epitaxial growth；SEG)而生長，此製程中，添加蝕刻氣體以促進半導體材料在個別的鰭片結構106A及106B之凹槽部分上之選擇性生長，而非在絕緣材料(例如淺溝隔離區域104A及104B之介電材料)上之生長。
在一些實施例中，源極/汲極區域108A及108B均可為p型或n型。在一些實施例中，源極/汲極區域108A及108B可相對於彼此而具有相反摻雜類型。在一些實施例中，p型源極/汲極區域108A及108B可包括SiGe，並可在磊晶生長製程期間藉由使用例如硼、銦或鎵之p型摻雜劑原 位摻雜。對於p型原位摻雜而言，可使用p型摻雜前驅物，如(而不限於)乙硼烷(B2H6)、三氟化硼(BF3)，及/或其他p型摻雜前驅物。在一些實施例中，n型源極/汲極區域108A及108B中每一者可包括矽，及可在磊晶生長製程期間藉由使用例如磷或砷之n型摻雜劑原位摻雜。對於n型原位摻雜，可使用n型摻雜前驅物，如(但不限於)膦(PH3)、胂(AsH3)，及/或其他n型摻雜前驅物。
在一些實施例中，不進行鰭片結構106A及106B之部分之回蝕及在鰭片結構106A及106B之凹槽部分上源極/汲極區域108A及108B之後續生長，而是可在於淺溝隔離區域104A及104B上方延伸且未被個別的多晶矽結構842A及842B及間隔物120A及120B覆蓋的個別鰭片結構106A及106B上磊晶生長源極/汲極區域108A及108B。
參照第3圖，在操作335中，移除多晶矽結構。例如，多晶矽結構842A及842B與硬質遮罩層844A、846A、844B及846B一起可從輸入輸出及非輸入輸出鰭式場效電晶體100A及100B中移除，以形成第10A圖及第10B圖之結構。多晶矽結構842A及842B及硬質遮罩層844A、846A、844B及846b之移除可藉由使用乾式蝕刻製程(例如反應離子蝕刻)或濕式蝕刻製程而實施。在一些實施例中，乾式蝕刻製程中使用的氣體蝕刻劑可包括氯、氟、溴或上述各者之組合。在一些實施例中，NH4OH濕式蝕刻可用以移除多晶矽結構842A及842B，或在乾式蝕刻後進行濕式蝕刻製程可用以移除多晶矽結構842A及842B。
在一些實施例中，在移除多晶矽結構842A及842B之前，可形成蝕刻停止層122A及122B，及層間介電質層124A及124B，如第10A圖及第10B圖所示。在一些實施例中，蝕刻停止層122A及122B中每一者可包括例如SiNx、SiON、SiC、SiCN、BN、SiBN、SiCBN，或上述各者之組合。在一些實施例中，蝕刻停止層122A及122B中每一者可包括藉由低壓化學氣相沉積(low pressure chemical vapor deposition；LPCVD)、電漿增強化學氣相沉積(plasma enhanced chemical vapor deposition；PECVD)、化學氣相沉積(chemical vapor deposition；CVD)，或原子層沉積(chemical vapor deposition；CVD)形成的氮化矽。在一些實施例中，層間介電質層124A及124B中每一者可包括一介電材料。層間介電質層124A及124B之介電材料可藉由使用適合於流動介電材料(例如流動氧化矽)的沉積方法而經沉積。例如，流動氧化矽可藉由使用流動化學氣相沉積(flowable CVD；FCVD)而沉積以用於層間介電質層124A及124B。
參照第3圖，在操作340中，沉積光阻劑(photoresist；PR)層以遮蔽第一鰭式場效電晶體之輸入輸出氧化層的曝露部分，及有選擇地移除第二鰭式場效電晶體之保護性氧化層之曝露部分。例如，光阻劑層1150可沉積在第10A圖之結構上以形成第11A圖之結構。光阻劑層1150之沉積後，可進行蝕刻製程以有選擇地移除位於多晶矽結構842B下方之保護性氧化層114B之曝露部分。光阻劑 層1150有助於在保護性氧化層114B之曝露部分之選擇蝕刻期間，保護輸入輸出氧化層114A免於蝕刻。保護性氧化層114B之曝露部分之移除可藉由使用乾式蝕刻製程(例如反應離子蝕刻)、濕式蝕刻製程(例如藉由使用稀釋HF)或上述各者之組合而實施。在一些實施例中，乾式蝕刻製程中使用的氣體蝕刻劑可包括氯、氟、溴或上述各者之組合。保護性氧化層114B之曝露部分之移除後，可進行光阻劑層1150之移除。
參照第3圖，在操作345中，閘極結構形成在鰭片結構上方。例如，在光阻劑層1150被移除以形成第1A圖及第1B圖之個別結構之後，閘極結構110A及110B形成於第11A圖及第11B圖之個別結構中。閘極結構110A及110B中每一者之形成可包括個別介電層116A及116B之大體上同時沉積。介電層116A及116B中每一者可包括氧化矽，及可藉由化學氣相沉積、原子層沉積(atomic layer deposition；ALD)、物理氣相沉積(physical vapor deposition；PVD)、電子射束蒸發，或其他適合製程而形成。在一些實施例中，介電層116A及116B中每一者可包括(i)氧化矽、氮化矽，及/或氮氧化矽之層，(ii)高介電常數介電材料，例如氧化鉿(HfO2)、TiO2、HfZrO、Ta2O3、HfSiO4、ZrO2、ZrSiO2，(iii)高介電常數介電材料，具有Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb，或Lu之氧化物，或(iv)上述各者之組合。高介電常數介電層可藉 由原子層沉積及/或其他適合的方法而形成。在一些實施例中，介電層116A及116B中每一者可包括單層絕緣材料或絕緣材料層堆疊。
介電層116A及116B之沉積後，可大體上同時進行閘電極118A及118B之沉積。閘電極118A及118B中每一者可包括單金屬層或金屬層堆疊。金屬層堆疊可包括具有彼此不同之金屬。在一些實施例中，閘電極124可包括適合的導電材料，例如Ti、Ag、Al、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、WN、Cu、W、Co、Ni、TiC、TiAlC、TaAlC，金屬合金，及/或上述各者之組合。閘電極124可藉由原子層沉積、物理氣相沉積、化學氣相沉積或其他適合的沉積製程而形成。
已沉積介電層116A及116B及閘電極118A及118B可藉由化學機械拋光製程而經平面化。化學機械拋光製程可大體上使介電層116A及116B及閘電極118A及118B之頂表面與層間介電質層124A及124B之頂表面共平面，如第1A圖及第1B圖所示。
第12A圖及第12B圖是根據一些實施例，分別沿第1A圖及第1B圖之輸入輸出及非輸入輸出鰭式場效電晶體100A及100B之線路A-A及B-B的橫剖面視圖。本揭露中對第1A-2A圖及第1B-2B圖中之元件的描述適用於在第12A圖與第12B圖中具有相同註記之元件，除非另行提及。將認可，第12A圖及第12B圖中之輸入輸出及非輸入輸出鰭式場效電晶體100A及100B視圖經圖示以實現說明目的，且 未必按比例描繪。基於本揭露揭示內容，將認可，第12A圖及第12B圖中圖示的淺溝隔離區域104A及104B、鰭片結構106A及106B，及閘極結構110A及110B之橫剖面形狀為說明性，而非意在限制。
如第12A圖所示，輸入輸出鰭式場效電晶體100A之輸入輸出氧化層114A、介電層116A，及閘電極118A可環繞鰭片結構106A中在淺溝隔離區域104A上方延伸的部分。在一些實施例中，輸入輸出氧化層114A可具有第一部分114A3及可具有第二部分114A4，第一部分114A3在延伸於淺溝隔離區域104A上方的鰭片結構106A部分的頂表面106As上具有第一厚度114At3，且第二部分114A4在淺溝隔離區域104A之頂表面104As上及延伸於淺溝隔離區域104A上方的鰭片結構106A部分的側壁上具有第二厚度114At4。在一些實施例中，厚度114At3可大於厚度114At4達一值，此值範圍從約0.5nm至約3nm。根據一些實施例，厚度114At1範圍可自約2nm至約5nm及厚度114At2範圍可自約1nm至約3nm。在一些實施例中，如第12A圖所示，部分114A3中每一者可具有寬度114Aw1，此寬度大於寬度114Aw2，且為鰭片結構106A中一者與其側壁之寬度總和。在一些實施例中，如第12A圖所示，部分114A3中每一者橫向延伸超過部分114A4之側壁達一值，此值為約0.1nm至約1nm。
輸入輸出氧化層114A在頂表面106As上的更厚部分114A3可有助於在圖案化及蝕刻多晶矽結構(第17A 圖中圖示元件842A)期間保護鰭片結構106A，此多晶矽結構隨後可在閘極置換製程中替換為閘極結構110A。與用於其他鰭式場效電晶體的蝕刻時長相比，此等更厚的保護性部分114A3之存在可允許更長的蝕刻時長，以用於在多晶矽結構(第17A圖中圖示元件842A)形成期間，從鰭片結構106A之間的大深寬比空間230A(例如大於1：15、1：18或1：20的深寬比)移除多晶矽，而大體上不會蝕刻及/或損壞鰭片結構106A。更長的蝕刻時長可有助於大體上減少或消除空間230A中之多晶矽殘餘物，並因此改良輸入輸出鰭式場效電晶體100A之效能及可靠性。
在一些實施例中，輸入輸出氧化層114A之較厚部分114A3可生長於鰭片結構106A之頂表面106As上。此種更厚部分114A3在頂表面106As上之更厚生長可藉由在頂表面106As上形成氧化層(第16A圖中圖示)，隨後對已沉積的氧化層進行氧電漿處理而實施。根據第16A圖而更詳細地描述在頂表面106As上生長輸入輸出氧化層114A之更厚部分114A3之製程。
請參照第12B圖，與輸入輸出鰭式場效電晶體100A類似，非輸入輸出鰭式場效電晶體100B之介電層116B與閘電極118B可環繞於淺溝隔離區域104B上方延伸的鰭片結構106B部分。同時，第12B圖中圖示，與輸入輸出鰭式場效電晶體100A相反，非輸入輸出鰭式場效電晶體100B在淺溝隔離區域104B之頂表面104Bs上及在介電層116B與於淺溝隔離區域104B上方延伸之鰭片結構106B部 分之間可能不具有類似於輸入輸出氧化層114A之輸入輸出氧化層。然而，如下文參考第16圖之論述，類似於輸入輸出氧化層114A(上文參考第12A圖論述)之一保護性氧化層(第12B圖中未圖示；第1B圖與第16B圖中圖示元件114B)可用以在非輸入輸出鰭式場效電晶體100B之多晶矽結構(第17B圖中圖示元件842B)形成期間保護鰭片結構106B。在形成閘極結構110B之前，可移除保護性氧化層114B。類似於輸入輸出氧化層114A，保護性氧化層可允許更長的蝕刻時長，以用於在多晶矽結構(第8B圖中圖示元件842B)形成期間，從鰭片結構106B之間的大深寬比空間230B(例如大於1：15、1：18或1：20的深寬比)移除多晶矽，而大體上不會蝕刻及/或損壞鰭片結構106B。更長的蝕刻時長可有助於大體上減少或消除空間230B中之多晶矽殘餘物，並因此改良非輸入輸出鰭式場效電晶體100B之效能及可靠性。
第13圖是根據一些實施例的示例性方法1300之流程圖，此方法用於製造輸入輸出及非輸入輸出鰭式場效電晶體100A及100B，如上文參考第1A圖、第1B圖、第12A圖及第12B圖所述。為實現說明性目的，第13圖中說明的操作將參考示例性製造製程描述，此製造製程用於製造裝置100A與100B，如第14A-19A圖與第14B-19B圖中分別說明。第14A-19A圖及第14B-19B圖是依據一些實施例之個別的輸入輸出及非輸入輸出鰭式場效電晶體100A及100B在其多個製造階段中之等角視圖。可以不同次序實施操作， 或取決於特定應用而不實施。應注意，方法1300未產生完整的輸入輸出及非輸入輸出鰭式場效電晶體100A及100B。因此，應理解，可在方法1300之前、期間，及之後提供額外製程，且本揭露僅可簡短描述一些其他製程。上文描述了第14A-19A圖及第14B-19B圖中之元件，此等元件具有與第1A-1B圖及第12A-12B圖中之元件相同的註記。
在操作1305中，第一及第二鰭式場效電晶體之鰭片結構形成於基板上。例如，如第14A圖及第14B圖所示，輸入輸出鰭式場效電晶體100A之鰭片結構106A及非輸入輸出鰭式場效電晶體100B之鰭片結構106B大體上同時形成於個別的基板102A及102B上，如參考第4A圖與第4B圖所述。
參照第13圖，在操作1310中，沉積用於淺溝隔離區域中之絕緣材料層，且移除圖案化硬質遮罩層以在絕緣材料層內形成凹槽區域。例如，絕緣材料層104*可經毯覆沉積在第14A圖及第14B圖之結構上，隨後經化學機械拋光(chemical mechanical polishing；CMP)製程及蝕刻製程以大體上同時形成第15A圖及第15B圖之結構，如參考第5A圖及第5B圖所述。
參照第13圖，在操作1320中，形成淺溝隔離區域，且輸入輸出氧化層及保護性氧化層形成於第一及第二鰭式場效電晶體中個別的鰭片結構上。例如，如第16A圖與第16B圖所示，可形成淺溝隔離區域104A與104B與輸入輸出氧化層114A與保護性氧化層114B。淺溝隔離區域104A與 104B之形成可包括進行蝕刻製程以回蝕絕緣材料層104*(第15A圖與第15B圖)，如參考第6A圖及第6B圖所述。淺溝隔離區域104A與104B之形成後，可進行氧化物材料層之沉積與氧電漿處理以大體上同時形成輸入輸出氧化層114A與保護性氧化層114B。
氧化物材料層可包括例如氧化矽，及可藉由化學氣相沉積、原子層沉積(atomic layer deposition；ALD)、電漿增強原子層沉積(plasma enhanced ALD；PEALD)、物理氣相沉積(physical vapor deposition；PVD)、電子射束蒸發，或其他適合製程而形成。在一些實施例中，氧化物材料層可藉由使用電漿增強原子層沉積，在範圍從約400W至約500W的能量及範圍從約攝氏300度至攝氏500度之溫度下沉積。已沉積氧化物材料的厚度可在約2.5nm至約4nm之間(例如3nm)。
沉積製程後，可在範圍從約400W至約600W的能量下對已沉積氧化物材料層進行氧電漿處理。氧電漿處理可為非等向性處理，有助於藉由將鰭片結構106A及106B之頂部部分轉換為氧化矽材料而使沉積的氧化物材料層部分變厚。歸因於圍繞鰭片結構106A及106B頂表面的氧前驅物濃度更大，氧電漿處理可將鰭片結構106A及106B之頂部部分轉換為氧化矽，但無法大體上使沉積的氧化物材料層中不在鰭片結構106A及106B側壁上的部分變厚。氧電漿處理可將鰭片結構頂表面轉換為氧化矽，且亦可將位於鰭片結構頂部的側壁表面一部分轉換為氧化矽，從而產生上文參考第 12A圖所述的平臺形狀的更厚部分114A3與114B3。氧電漿處理製程可在約室溫下實施達一適合時段，例如在約3秒至約30秒範圍中(例如3秒至30秒)。氧氣流速之氧前驅物濃度可在10%至約30%之間(例如10%至30%)。在一些實施例中，諸如更高電漿能、更長處理時間，及更大氧氣流率之因數可使得已形成氧化矽材料的厚度更大。在一些實施例中，處理製程可為定時製程，其中轉換氧化矽材料之標稱厚度可藉由控制處理時長而實現。
參照第13圖，在操作1320中，多晶矽結構形成於輸入輸出氧化層上，及形成第一及第二鰭式場效電晶體之保護性氧化層與磊晶源極/汲極區域形成。例如，如第17A圖與第17B圖所示，多晶矽結構842A與842B可形成於第16A圖與第16B圖之個別結構上，間隔物120A與120B可大體上同時形成於個別多晶矽結構842A與842B之側壁上，且磊晶源極/汲極區域108A及108B可大體上同時形成於個別的鰭片結構106A及106B之凹槽部分上，如參考第8A-9A圖及第8B-9B圖所述。
在多晶矽結構842A與842B之形成期間，個別的頂表面106As與106Bs上之個別的輸入輸出氧化層114A與保護性氧化層114B之更厚部分114A3與114B3(第12A-12B圖及第16A-16B圖中圖示)可有助於保護個別的鰭片結構106A及106B免於被蝕刻及/或損壞。與用於其他鰭式場效電晶體之蝕刻時長相比，此等更厚部分114A3與114B3之存在可允許更長的蝕刻時長，以用於從個別的鰭片 結構106A及106B之間的大深寬比空間230A與230B(例如深寬比大於1：15、1：18或1：20)中移除已沉積的多晶矽。更長的蝕刻時長可有助於大體上減少或消除空間230A與230B中之多晶矽殘餘物(第16A圖與第16B圖中圖示)，並因此改良輸入輸出及非輸入輸出鰭式場效電晶體100A及100B之效能及可靠性。
參照第13圖，在操作1325中，移除多晶矽結構。例如，多晶矽結構842A與842B與硬質遮罩層844A、846A、844B與846B一起可被移除以形成第18A圖與第18B圖之結構。可實施多晶矽結構842A與842B與硬質遮罩層844A、846A、844B與846B之移除，如參考第10A圖及第10B圖所述。在一些實施例中，在移除多晶矽結構842A及842B之前，可形成蝕刻停止層122A及122B及層間介電質層124A及124B，如參考第10A圖及第10B圖所述。
參照第13圖，在操作1330中，沉積光阻劑(photoresist；PR)層以遮蔽第一鰭式場效電晶體之輸入輸出氧化層的曝露部分，及有選擇地移除第二鰭式場效電晶體之保護性氧化層之曝露部分。例如，光阻劑層1150可沉積在第18A圖之結構上以形成第19A圖之結構。光阻劑層1150之沉積後，可進行蝕刻製程以有選擇地移除第17A圖中位於多晶矽結構842B下方之保護性氧化層114B之曝露部分。光阻劑層1150有助於在保護性氧化層114B之曝露部分之選擇蝕刻期間，保護輸入輸出氧化層114A免遭蝕刻。保護性氧化層114B之曝露部分之移除可藉由使用乾式蝕刻 製程(例如反應離子蝕刻)、濕式蝕刻製程(例如藉由使用稀釋HF)或上述各者之組合而實施。在一些實施例中，乾式蝕刻製程中使用的氣體蝕刻劑可包括氯、氟、溴或上述各者之組合。保護性氧化層114B之曝露部分之移除後，可進行光阻劑層1150之移除。
參照第13圖，在操作335中，閘極結構形成在鰭片結構上方。例如，在光阻劑層1150被移除以如上文操作345中所述形成第1A圖及第1B圖之個別結構之後，閘極結構110A及110B形成於第19A圖與第19B圖之個別結構中。
上述實施例描述了用於改良積體電路之輸入輸出裝置(例如輸入輸出鰭式場效電晶體100A)及/或非輸入輸出裝置(例如非輸入輸出鰭式場效電晶體100B)之多晶矽結構(例如多晶矽結構842A及/或842B)之蝕刻輪廓的結構與方法。多晶矽結構可在輸入輸出及/或非輸入輸出裝置的相鄰鰭片結構(例如鰭片結構106A及/或106B)之間的較大深寬比空間(例如，深寬比大於1：15、1：18，或1：20)內製造而成。示例性方法可在鰭片結構上形成保護區域(例如氧化層114A及/或114B)以獲得多晶矽結構之改良蝕刻輪廓，而不大幅損傷鰭片結構。改良多晶矽結構之蝕刻輪廓可有助於改良輸入輸出及/或非輸入輸出裝置之閘極結構(例如閘極結構110A及/或110B)之後續形成，及因此有助於改良輸入輸出及/或非輸入輸出裝置之效能及可靠性。
示例性方法亦可有助於在多晶矽結構之形成期間，大體上減少或消除輸入輸出及/或非輸入輸出裝置之相鄰鰭片結構之間的大深寬比空間中之多晶矽殘餘物。大幅減少或消除多晶矽殘餘物可有助於大體上減少或消除隨後形成之源極/汲極(source/drain；S/D)區域與輸入輸出及非輸入輸出裝置之閘極結構之間的電流洩漏，及因此有助於改良輸入輸出及/或非輸入輸出裝置的效能及可靠性。
在一些實施例中，一種在基板上形成第一及第二鰭式場效電晶體(fin field effect transistor；finFET)之方法包括分別在基板上形成第一及第二鰭式場效電晶體之第一及第二鰭片結構，及分別在第一及第二鰭片結構頂表面上形成具有第一及第二厚度之第一及第二氧化區域。此方法進一步包括形成第三與第四氧化區域，此等氧化區域在第一及第二鰭片結構側壁上分別具有第三與第四厚度。第一及第二厚度分別大於第三與第四厚度。此方法進一步包括在第一與第三氧化區域上形成第一多晶矽結構，及在第二與第四氧化區域上形成第二多晶矽結構。此方法亦包括在第一及第二鰭片結構之第一及第二凹槽部分上分別形成第一及第二源極/汲極區域，及分別用第一及第二閘極結構替換第一及第二多晶矽結構。
在一些實施例中，一種在基板上形成第一及第二鰭式場效電晶體(fin field effect transistor；finFET)之方法包括分別在基板上形成第一及第二鰭式場效電晶體之第一及第二鰭片結構。此方法進一步包括在第一 鰭片結構上形成第一氧化層，及在第二鰭片結構上形成第二氧化層。第一鰭片結構頂表面上之第一氧化層的第一部分之第一厚度大於第一鰭片結構側壁上之第一氧化層的第二部分之第二厚度。第二鰭片結構頂表面上之第二氧化層的第一部分之第一厚度小於第二鰭片結構側壁上之第二氧化層的第二部分之第二厚度。此方法進一步包括在第一及第二氧化層上分別形成第一及第二多晶矽結構，及在第一及第二鰭片結構的第一及第二凹槽部分上分別形成第一及第二源極/汲極區域。
在一些實施例中，半導體裝置在基板上包括第一及第二鰭式場效電晶體(fin field effect transistor；finFET)。第一鰭式場效電晶體在基板上包括第一鰭片結構，在第一鰭片結構上包括第一磊晶源極/汲極區域，及在第一鰭片結構上具有第一氧化層的第一閘極結構。第一鰭片結構頂表面上之第一氧化層的第一部分之第一厚度大於第一鰭片結構側壁上之第一氧化層的第二部分之第二厚度。第二鰭式場效電晶體在基板上包括第二鰭片結構，在第二鰭片結構上包括第二磊晶源極/汲極區域，及在第二鰭片結構上具有第二氧化層的第二閘極結構。第二鰭片結構頂表面上之第二氧化層的第一部分之第一厚度大體上等於第二鰭片結構側壁上之第二氧化層的第二部分之第二厚度。
在一些實施例中，在基板上形成鰭式場效電晶體(fin field effect transistor；finFET)之一方法包括在基板上形成鰭片結構，在鰭片結構頂表面上形成具有第一 厚度的第一氧化區域，及在鰭片結構側壁上形成具有第二厚度的第二氧化區域。第一厚度大於第二厚度。此方法進一步包括在第一及第二氧化區域上形成多晶矽結構，在鰭片結構之凹槽部分上形成磊晶源極/汲極區域，及用閘極結構替換多晶矽結構。
在一些實施例中，在基板上形成鰭式場效電晶體(fin field effect transistor；finFET)之一方法包括在基板上形成鰭片結構，在鰭片結構上形成氧化層。鰭片結構頂表面上之氧化層的第一部分之第一厚度大於鰭片結構側壁上之氧化層的第二部分之第二厚度。此方法進一步包括在氧化層上形成多晶矽結構與在鰭片結構之凹槽部分上形成源極/汲極區域。
在一些實施例中，鰭式場效電晶體(fin field effect transistor；finFET)在基板上包括鰭片結構，在鰭片結構上包括磊晶源極/汲極區域，及包括閘極結構。閘極結構在鰭片結構上包括氧化層，在氧化層上包括介電層，且在介電層上包括閘電極。鰭片結構頂表面上之氧化層的第一部分之第一厚度大於鰭片結構側壁上之氧化層的第二部分之第二厚度。
前述揭示案概括數個實施例之特徵，以便彼等熟習此項技術者可更佳地理解本揭露之態樣。彼等熟習此項技術者應瞭解，本揭露可易於用作設計或修正其他製程及結構之基礎，以實現與本揭露介紹之實施例相同的目的及/或達到與其相同的優勢。彼等熟習此項技術者亦應瞭解，此 種同等構造不脫離本揭露之精神及範疇，及可在不脫離本揭露精神及範疇之情況下在本揭露中進行多種變更、取代及更動。

Claims (9)

  1. 一種用於在基板上形成第一及第二鰭式場效電晶體之方法，所述方法包括以下步驟：在位於所述基板的所述第一及第二鰭式場效電晶體上分別形成第一及第二鰭片結構；在所述第一及第二鰭片結構之頂表面上分別形成第一及第二氧化區域，所述第一及第二氧化區域具有第一及第二厚度；在所述第一及第二鰭片結構的側壁上分別形成第三與第四氧化區域，所述第三與第四氧化區域具有第三與第四厚度，所述第一及第二厚度分別大於所述第三與第四厚度；在所述第一與第三氧化區域上形成第一多晶矽結構；在所述第二與第四氧化區域上形成第二多晶矽結構；在所述第一及第二鰭片結構之第一及第二凹槽部分上分別形成第一及第二源極/汲極區域；以及用第一及第二閘極結構分別替換所述第一及第二多晶矽結構。
  2. 如請求項1所述之方法，其中形成所述第一及第二氧化區域之步驟包括：在所述第一及第二鰭片結構上分別形成第一及第二非晶區域，所述第一及第二非晶區域中的每一者具有一非晶材料；摻雜所述第一及第二非晶區域；在所述第一及第二非晶區域上及在所述第一及第二鰭片結構之側壁上分別沉積第一及第二氧化層；以及退火所述第一及第二非晶區域與所述第一及第二氧化層。
  3. 如請求項2所述之方法，其中形成所述第一及第二非晶區域之步驟包括：在所述第一及第二鰭片結構上沉積絕緣材料層；在所述絕緣材料層內與在所述第一及第二鰭片結構上分別形成第一及第二凹槽區域；在所述絕緣材料層上沉積非晶材料層，以填充所述第一及第二凹槽區域；以及移除所述絕緣材料層上的部份的所述非晶材料層，以使所述絕緣材料層之頂表面與所述非晶材料在所述第一及第二凹槽區域內之其他部分的頂表面共平面。
  4. 如請求項2所述之方法，其中所述第一及第二非晶區域的垂直尺寸的範圍從約5奈米至約20奈米。
  5. 如請求項1所述之方法，其中分別用所述第一及第二閘極結構替換所述第一及第二多晶矽結構之步驟包含：移除所述第一及第二多晶矽結構；在所述第一與第三氧化區域中藉由移除所述第一多晶矽結構而曝露的部分上沉積一光阻劑層；蝕刻所述第二與第四氧化區域中藉由移除所述第二多晶矽結構而曝露的部分；在所述第一與第三氧化區域的所述部分上形成所述第一閘極結構；以及在所述第二與第四氧化區域的所述部分上形成所述第二閘極結構。
  6. 一種用於在基板上形成第一及第二鰭式場效電晶體的方法，所述方法包括以下步驟：在位於所述基板上的所述第一及第二鰭式場效電晶體上分別形成第一及第二鰭片結構；在所述第一鰭片結構上形成第一氧化層，其中所述第一鰭片結構之頂表面上的所述第一氧化層之第一部分之第一厚度大於所述第一鰭片結構之側壁上之所述第一氧化層的第二部分之第二厚度；在所述第二鰭片結構上形成第二氧化層，其中所述第二鰭片結構之頂表面上的所述第二氧化層之第一部分之第一厚度大於所述第二鰭片結構之側壁上之所述第二氧化層的第二部分之第二厚度；分別在所述第一及第二氧化層上形成第一及第二多晶矽結構；以及在所述第一及第二鰭片結構之第一及第二凹槽部分上分別形成第一及第二源極/汲極區域，其中形成所述第一及第二氧化層之步驟包含：沉積氧化材料層於所述第一及第二鰭片結構上；以及氧電漿處理沉積的所述氧化材料層，以加厚所述第一氧化層之所述第一部分與所述第二氧化層之所述第一部分。
  7. 如請求項6所述之方法，其中所述第一氧化層的所述第一部分橫向延伸超出所述第一氧化層的所述第二部分約0.1奈米至約1奈米。
  8. 一種半導體裝置，包含：一第一鰭式場效電晶體，位於一基板上，所述第一鰭式場效電晶體包括：一第一鰭片結構，位於所述基板上，一第一磊晶源極/汲極區域，位於所述第一鰭片結構上，一第一閘極結構，包含位在所述第一鰭片結構的一第一氧化層，所述第一鰭片結構之一頂表面上的所述第一氧化層之一第一部分之一第一厚度大於所述第一鰭片結構之一側壁上之所述第一氧化層的一第二部分之一第二厚度，以及一間隔物，形成在所述第一閘極結構的側壁上，其中所述第一氧化層在所述間隔物下方延伸；以及一第二鰭式場效電晶體，位於所述基板上，所述第二鰭式場效電晶體包含：一第二鰭片結構，位於所述基板上，一第二磊晶源極/汲極區域，位於所述第二鰭片結構上，以及一第二閘極結構，包含位在所述第二鰭片結構上的一第二氧化層，所述第二鰭片結構之一頂表面上的所述第二氧化層之一第一部分之一第一厚度大體上等於所述第二鰭片結構之一側壁上之所述第二氧化層的一第二部分之一第二厚度。
  9. 如請求項8所述之半導體裝置，其中所述第一氧化層的所述第一部分的所述第一厚度大於所述第一氧化層的所述第二部分的所述第二厚度約0.5奈米至約3奈米。
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