JP2003197787A - フラッシュメモリセル及びその製造方法 - Google Patents
フラッシュメモリセル及びその製造方法Info
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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Abstract
(57)【要約】
【課題】 マスク工程を減少させて製品の収率向上及び
コスト節減効果を有しかつ素子特性に優れたフラッシュ
メモリセルの製造方法を提供すること。 【解決手段】 半導体基板を活性領域と非活性領域に定
義するためのトレンチと、前記トレンチを埋め込み、所
定の突出部を有するトレンチ絶縁膜と、前記活性領域に
形成される不純物領域と、前記突出部を境界として孤立
し、凸凹部を有するフローティングゲートと、前記フロ
ーティングゲート上に形成される誘電体膜及びコントロ
ールゲートとを含んでなる。
コスト節減効果を有しかつ素子特性に優れたフラッシュ
メモリセルの製造方法を提供すること。 【解決手段】 半導体基板を活性領域と非活性領域に定
義するためのトレンチと、前記トレンチを埋め込み、所
定の突出部を有するトレンチ絶縁膜と、前記活性領域に
形成される不純物領域と、前記突出部を境界として孤立
し、凸凹部を有するフローティングゲートと、前記フロ
ーティングゲート上に形成される誘電体膜及びコントロ
ールゲートとを含んでなる。
Description
【０００１】
【発明の属する技術分野】本発明は、フラッシュメモリ
セル及びその製造方法に関し、特に、フラッシュメモリ
セルの自己整列フローティングゲート(self aligned fl
oating gate)形成時に発生するモウト(Moat)を防止する
と共に、フローティングゲートとコントロールゲート間
のカップリング比を向上させることが可能なフラッシュ
メモリセル及びその製造方法に関する。
セル及びその製造方法に関し、特に、フラッシュメモリ
セルの自己整列フローティングゲート(self aligned fl
oating gate)形成時に発生するモウト(Moat)を防止する
と共に、フローティングゲートとコントロールゲート間
のカップリング比を向上させることが可能なフラッシュ
メモリセル及びその製造方法に関する。
【０００２】
【従来の技術】一般に、フラッシュメモリセル(flash m
emory cell)は素子分離工程としてＳＴＩ(shallow tren
ch isolation)工程を用いて実現しているが、マスクパ
ターニング(mask patterning)を用いたフローティング
ゲートのアイソレーション(isolation)工程時にマスク
臨界寸法(critical dimension;ＣＤ)の変化によってウ
ェーハ均一性(wafer uniformity)が非常に不良であって
均一なフローティングゲートの実現が容易でなく、カッ
プリング比(coupling ratio)の変化によってメモリセル
のプログラム及び消去フェール(fail)などの問題が発生
している。さらに、高集積化される設計特性上、０.１
５μｍ以下の小さいスペース具現時にマスク工程が一層
難しくなって均一なフローティングゲートの実現が重要
な要素として作用するフラッシュメモリセル製造工程が
一層さらに難しくなっている。
emory cell)は素子分離工程としてＳＴＩ(shallow tren
ch isolation)工程を用いて実現しているが、マスクパ
ターニング(mask patterning)を用いたフローティング
ゲートのアイソレーション(isolation)工程時にマスク
臨界寸法(critical dimension;ＣＤ)の変化によってウ
ェーハ均一性(wafer uniformity)が非常に不良であって
均一なフローティングゲートの実現が容易でなく、カッ
プリング比(coupling ratio)の変化によってメモリセル
のプログラム及び消去フェール(fail)などの問題が発生
している。さらに、高集積化される設計特性上、０.１
５μｍ以下の小さいスペース具現時にマスク工程が一層
難しくなって均一なフローティングゲートの実現が重要
な要素として作用するフラッシュメモリセル製造工程が
一層さらに難しくなっている。
【０００３】このような理由でフローティングゲートが
均一に形成されない場合、カップリング比の差異が激し
くなってメモリセルのプログラム及び消去時に過消去(o
vererase)などの問題が発生することにより、素子の動
作速度が低下し、低い電圧による素子の動作が不可能に
なるなど素子の特性に悪い影響を及ぼしている。また、
マスク工程の増加によって製品の歩留まり低下及びコス
ト上昇の原因になっている。そして、ＳＴＩ或いはＮＳ
−ＬＯＣＯＳ(Nitride-Spacer Local Oxidation of Sil
icon)工程で共に発生するモウト（即ち、フィールド酸
化膜の活性領域付近が後続のエッチング工程によって凹
んだ形態）によって素子のフェールなどが発生している
が、高集積化されるフラッシュ素子においてモウトが発
生していないセルを確保してカップリング比を高めるこ
とが最も重要な問題として台頭してきた。
均一に形成されない場合、カップリング比の差異が激し
くなってメモリセルのプログラム及び消去時に過消去(o
vererase)などの問題が発生することにより、素子の動
作速度が低下し、低い電圧による素子の動作が不可能に
なるなど素子の特性に悪い影響を及ぼしている。また、
マスク工程の増加によって製品の歩留まり低下及びコス
ト上昇の原因になっている。そして、ＳＴＩ或いはＮＳ
−ＬＯＣＯＳ(Nitride-Spacer Local Oxidation of Sil
icon)工程で共に発生するモウト（即ち、フィールド酸
化膜の活性領域付近が後続のエッチング工程によって凹
んだ形態）によって素子のフェールなどが発生している
が、高集積化されるフラッシュ素子においてモウトが発
生していないセルを確保してカップリング比を高めるこ
とが最も重要な問題として台頭してきた。
【０００４】
【発明が解決しようとする課題】従って、本発明は、か
かる問題を解決するために創案されたもので、その目的
は、マスク工程を減少させて製品の収率向上及びコスト
節減効果を有しかつ素子特性に優れたフラッシュメモリ
セルの製造方法を提供することにある。
かる問題を解決するために創案されたもので、その目的
は、マスク工程を減少させて製品の収率向上及びコスト
節減効果を有しかつ素子特性に優れたフラッシュメモリ
セルの製造方法を提供することにある。
【０００５】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、半導体基板を活性領域と非活性領域に定
義するためのトレンチと、前記トレンチを埋め込み、所
定の突出部を有するトレンチ絶縁膜と、前記活性領域に
形成される不純物領域と、前記突出部を境界として孤立
し、凸凹部を有するフローティングゲートと、前記フロ
ーティングゲート上に形成される誘電体膜及びコントロ
ールゲートとを含んでなるフラッシュメモリセルを提供
する。
に、本発明は、半導体基板を活性領域と非活性領域に定
義するためのトレンチと、前記トレンチを埋め込み、所
定の突出部を有するトレンチ絶縁膜と、前記活性領域に
形成される不純物領域と、前記突出部を境界として孤立
し、凸凹部を有するフローティングゲートと、前記フロ
ーティングゲート上に形成される誘電体膜及びコントロ
ールゲートとを含んでなるフラッシュメモリセルを提供
する。
【０００６】また、本発明は、半導体基板上にパッド層
を形成する段階と、前記半導体基板にトレンチを形成す
る段階と、前記トレンチを埋め込むように突出部を有す
るトレンチ絶縁膜を形成する段階と、前記突出部を境界
として孤立し、上部が凸凹状を有するフローティングゲ
ートを形成する段階と、前記フローティングゲート上に
誘電体膜及びコントロールゲートを形成する段階とを含
んでなるフラッシュメモリセルの製造方法を提供する。
を形成する段階と、前記半導体基板にトレンチを形成す
る段階と、前記トレンチを埋め込むように突出部を有す
るトレンチ絶縁膜を形成する段階と、前記突出部を境界
として孤立し、上部が凸凹状を有するフローティングゲ
ートを形成する段階と、前記フローティングゲート上に
誘電体膜及びコントロールゲートを形成する段階とを含
んでなるフラッシュメモリセルの製造方法を提供する。
【０００７】
【発明の実施の形態】以下、添付図に基づいて本発明の
好適な実施例を詳細に説明する。
好適な実施例を詳細に説明する。
【０００８】図１〜図７は本発明の実施例に係るフラッ
シュメモリセルの製造方法を説明するために示したフラ
ッシュメモリセルの断面図である。
シュメモリセルの製造方法を説明するために示したフラ
ッシュメモリセルの断面図である。
【０００９】図１（ａ）を参照すると、半導体基板１０
上にパッド層となるパッド酸化膜１２及びパッド窒化膜
１４を順次形成して積層構造とする。この際、パッド酸
化膜１２は、前記半導体基板１０の上部表面の結晶欠陥
または表面処理のために、７５０℃以上、且つ９００℃
以下の温度で乾式または湿式酸化方式を行って７０Å以
上、且つ１００Å以下の厚さに形成する。パッド窒化膜
１４はＬＰ−ＣＶＤ法で２５００Å以上、且つ３５００
Å以下の厚さに比較的厚く形成する。
上にパッド層となるパッド酸化膜１２及びパッド窒化膜
１４を順次形成して積層構造とする。この際、パッド酸
化膜１２は、前記半導体基板１０の上部表面の結晶欠陥
または表面処理のために、７５０℃以上、且つ９００℃
以下の温度で乾式または湿式酸化方式を行って７０Å以
上、且つ１００Å以下の厚さに形成する。パッド窒化膜
１４はＬＰ−ＣＶＤ法で２５００Å以上、且つ３５００
Å以下の厚さに比較的厚く形成する。
【００１０】また、半導体基板１０は、パッド酸化膜１
２を形成する前に、前処理洗浄工程によって洗浄する。
ここで、洗浄工程は、半導体基板１０をＤＨＦ(Diluted
HF;５０：１の比率でＨ２Ｏで希釈したＨＦ溶液)また
はＢＯＥ(Buffer Oxide Etchant;ＨＦとＮＨ４Ｆを１０
０：１または３００：１で混合した溶液)が充填された
容器に浸漬し、ＤＩウォータ(deionized water)で洗浄
した後、半導体基板１０に残在するパーティクルを除去
するために、さらに半導体基板１０をＳＣ−１(ＮＨ４
ＯＨ／Ｈ２Ｏ２／Ｈ２Ｏ溶液が所定の比率で混合された
溶液)が充填された容器に浸漬しＤＩウォータで洗浄し
た後、半導体基板１０を乾燥させる工程からなる。
２を形成する前に、前処理洗浄工程によって洗浄する。
ここで、洗浄工程は、半導体基板１０をＤＨＦ(Diluted
HF;５０：１の比率でＨ２Ｏで希釈したＨＦ溶液)また
はＢＯＥ(Buffer Oxide Etchant;ＨＦとＮＨ４Ｆを１０
０：１または３００：１で混合した溶液)が充填された
容器に浸漬し、ＤＩウォータ(deionized water)で洗浄
した後、半導体基板１０に残在するパーティクルを除去
するために、さらに半導体基板１０をＳＣ−１(ＮＨ４
ＯＨ／Ｈ２Ｏ２／Ｈ２Ｏ溶液が所定の比率で混合された
溶液)が充填された容器に浸漬しＤＩウォータで洗浄し
た後、半導体基板１０を乾燥させる工程からなる。
【００１１】図１（ｂ）を参照すると、アイソレーショ
ンＩＳＯマスクを用いたＳＴＩ工程を行って前記パッド
窒化膜１４及びパッド酸化膜１２を含んだ半導体基板１
０の所定の部位をエッチングすることにより、半導体基
板１０の所定の部位が凹むようにトレンチ１６を形成す
る。この際、トレンチ１６の内部傾斜面は７５°以上、
且つ８５°以下程度の傾斜角を有し、パッド窒化膜１４
はほぼ垂直なプロファイルを有する。ここで、半導体基
板１０はトレンチ１６によって活性領域と非活性領域
（即ち、トレンチが形成された領域）に分離される。
ンＩＳＯマスクを用いたＳＴＩ工程を行って前記パッド
窒化膜１４及びパッド酸化膜１２を含んだ半導体基板１
０の所定の部位をエッチングすることにより、半導体基
板１０の所定の部位が凹むようにトレンチ１６を形成す
る。この際、トレンチ１６の内部傾斜面は７５°以上、
且つ８５°以下程度の傾斜角を有し、パッド窒化膜１４
はほぼ垂直なプロファイルを有する。ここで、半導体基
板１０はトレンチ１６によって活性領域と非活性領域
（即ち、トレンチが形成された領域）に分離される。
【００１２】図１（ｃ）を参照すると、ウォール犠牲(S
acrificial;ＳＡＣ)酸化工程を乾式酸化方式で行ってト
レンチ１６の内部面のシリコンを成長させることによ
り、トレンチ１６の内部面に１５０Å以上、且つ２５０
Å以下の厚さに犠牲酸化膜１８を形成する。この際、ウ
ォール犠牲（ＳＡＣ）酸化工程は、トレンチ１６の内部
面のエッチング損傷を補償し且つ最上端部位（即ち、パ
ッド酸化膜と接触する部位）をラウンディング状に形成
するために、１０００℃以上、且つ１１５０℃以下の温
度で乾式酸化方式によって実施する。
acrificial;ＳＡＣ)酸化工程を乾式酸化方式で行ってト
レンチ１６の内部面のシリコンを成長させることによ
り、トレンチ１６の内部面に１５０Å以上、且つ２５０
Å以下の厚さに犠牲酸化膜１８を形成する。この際、ウ
ォール犠牲（ＳＡＣ）酸化工程は、トレンチ１６の内部
面のエッチング損傷を補償し且つ最上端部位（即ち、パ
ッド酸化膜と接触する部位）をラウンディング状に形成
するために、１０００℃以上、且つ１１５０℃以下の温
度で乾式酸化方式によって実施する。
【００１３】また、ウォール犠牲酸化工程を行う前に、
トレンチ１６の内部面に形成された自然酸化膜を除去す
るために前処理洗浄工程を行う。ここで、前処理洗浄工
程は、ＤＨＦまたはＢＯＥが充填された容器に浸漬し、
ＤＩウォータで洗浄した後、パーティクルを除去するた
めに、さらに半導体基板１０をＳＣ−１が充填された容
器に浸漬しＤＩウォータで洗浄した後、半導体基板１０
を乾燥させる工程からなる。
トレンチ１６の内部面に形成された自然酸化膜を除去す
るために前処理洗浄工程を行う。ここで、前処理洗浄工
程は、ＤＨＦまたはＢＯＥが充填された容器に浸漬し、
ＤＩウォータで洗浄した後、パーティクルを除去するた
めに、さらに半導体基板１０をＳＣ−１が充填された容
器に浸漬しＤＩウォータで洗浄した後、半導体基板１０
を乾燥させる工程からなる。
【００１４】図２（ａ）を参照すると、犠牲酸化膜１８
の厚さをターゲットとした洗浄工程を行って犠牲酸化膜
１８を除去した後、トレンチ１６の底面(bottom)がラウ
ンド状となるようにウォール酸化工程を行うことによ
り、トレンチ１６の内部面にウォール酸化膜２０を３０
０Å以上、且つ４５０Å以下の厚さに形成する。この
際、ウォール酸化工程は７５０℃以上、且つ８５０℃以
下の温度で湿式酸化方式によって実施する。
の厚さをターゲットとした洗浄工程を行って犠牲酸化膜
１８を除去した後、トレンチ１６の底面(bottom)がラウ
ンド状となるようにウォール酸化工程を行うことによ
り、トレンチ１６の内部面にウォール酸化膜２０を３０
０Å以上、且つ４５０Å以下の厚さに形成する。この
際、ウォール酸化工程は７５０℃以上、且つ８５０℃以
下の温度で湿式酸化方式によって実施する。
【００１５】ここで、犠牲酸化膜１８を除去するための
洗浄工程は、ＤＨＦまたはＢＯＥが充填された容器に浸
漬し、ＤＩウォータで洗浄した後、パーティクルを除去
するために、さらに半導体基板１０をＳＣ−１が充填さ
れた容器に浸漬しＤＩウォータで洗浄した後、半導体基
板１０を乾燥させる工程からなる。
洗浄工程は、ＤＨＦまたはＢＯＥが充填された容器に浸
漬し、ＤＩウォータで洗浄した後、パーティクルを除去
するために、さらに半導体基板１０をＳＣ−１が充填さ
れた容器に浸漬しＤＩウォータで洗浄した後、半導体基
板１０を乾燥させる工程からなる。
【００１６】図２（ｂ）を参照すると、全体構造上にＤ
ＣＳ(ＳｉＨ２Ｃｌ２)を基本とするＨＴＯ(High Temper
ature Oxide)を薄く蒸着した後、高温で緻密化工程を行
うことにより、１００Å以上、且つ１２０Å以下の厚さ
にライナー酸化膜２２を形成する。この際、緻密化工程
はＮ２雰囲気中、１０００℃以上、且つ１１００℃以下
の高温で２０分以上、且つ３０分間以下で行う。この緻
密化工程によってライナー酸化膜２２の組織が緻密にな
ってエッチング抵抗性が増加することにより、ＳＴＩ工
程時に発生するモウトの形成を抑制するとともに漏洩電
流を防止することができる。
ＣＳ(ＳｉＨ２Ｃｌ２)を基本とするＨＴＯ(High Temper
ature Oxide)を薄く蒸着した後、高温で緻密化工程を行
うことにより、１００Å以上、且つ１２０Å以下の厚さ
にライナー酸化膜２２を形成する。この際、緻密化工程
はＮ２雰囲気中、１０００℃以上、且つ１１００℃以下
の高温で２０分以上、且つ３０分間以下で行う。この緻
密化工程によってライナー酸化膜２２の組織が緻密にな
ってエッチング抵抗性が増加することにより、ＳＴＩ工
程時に発生するモウトの形成を抑制するとともに漏洩電
流を防止することができる。
【００１７】図３（ａ）を参照すると、全体構造上にト
レンチ１６を埋め込むようにＨＤＰ(High Density Plas
ma)酸化膜を用いた蒸着工程を行うことにより、５００
０Å〜１００００Åの厚さにトレンチ絶縁膜２４を形成
する。この際、トレンチ絶縁膜２４を蒸着するための蒸
着工程は、トレンチ１６の内部にボイドが発生しないよ
うにギャップフィリング(Gap filling)工程で実施され
る。
レンチ１６を埋め込むようにＨＤＰ(High Density Plas
ma)酸化膜を用いた蒸着工程を行うことにより、５００
０Å〜１００００Åの厚さにトレンチ絶縁膜２４を形成
する。この際、トレンチ絶縁膜２４を蒸着するための蒸
着工程は、トレンチ１６の内部にボイドが発生しないよ
うにギャップフィリング(Gap filling)工程で実施され
る。
【００１８】図３（ｂ）を参照すると、全体構造上にパ
ッド窒化膜１４をエッチングバリア層(Stop barrier)と
して平坦化工程（ＣＭＰ；chemical mechanical polish
ing）を行ってトレンチ絶縁膜２４を研磨することによ
り、パッド窒化膜１４を境界としてトレンチ絶縁膜２４
が孤立することになる。この際、平坦化工程はパッド窒
化膜１４がオーバーエッチングされないように実施す
る。
ッド窒化膜１４をエッチングバリア層(Stop barrier)と
して平坦化工程（ＣＭＰ；chemical mechanical polish
ing）を行ってトレンチ絶縁膜２４を研磨することによ
り、パッド窒化膜１４を境界としてトレンチ絶縁膜２４
が孤立することになる。この際、平坦化工程はパッド窒
化膜１４がオーバーエッチングされないように実施す
る。
【００１９】図４（ａ）を参照すると、全体構造上にパ
ッド酸化膜１２をエッチングバリア層としてＨ３ＰＯ４
(燐酸)ディップアウト(dip out)を用いた洗浄工程から
なるストリップ工程を行ってパッド窒化膜１４を除去す
ることにより、上部構造が突出形態を有するトレンチ絶
縁膜２４を形成する。
ッド酸化膜１２をエッチングバリア層としてＨ３ＰＯ４
(燐酸)ディップアウト(dip out)を用いた洗浄工程から
なるストリップ工程を行ってパッド窒化膜１４を除去す
ることにより、上部構造が突出形態を有するトレンチ絶
縁膜２４を形成する。
【００２０】図４（ｂ）を参照すると、全体構造上にパ
ッド酸化膜１２をエッチングバリア層としてＨＦディッ
プアウトを用いた洗浄工程を行うことにより、パッド酸
化膜１２を除去すると同時にトレンチ絶縁膜２４の突出
部を所定の幅にエッチングする。この際、洗浄工程はＤ
ＨＦまたはＢＯＥが充填された容器に浸漬し、ＤＩウォ
ータで洗浄した後、パーティクルを除去するために、さ
らに半導体基板１０をＳＣ−１が充填された容器に浸漬
しＤＩウォータで洗浄した後、半導体基板１０を乾燥さ
せる工程からなる。また、洗浄工程はディップタイム(D
ip time)を調節して実施する。これにより、洗浄工程時
にトレンチ絶縁膜２４を所望の厚さだけエッチングする
ことができるため、トレンチ絶縁膜２４に発生するモウ
トを抑制すると共に、後続の工程によって形成されるフ
ローティングゲートのスペーシング(spacing)を最小化
することができる。ＨＦディップアウトタイムはパッド
層の下部層であるパッド酸化膜１２を完全に除去するよ
うに設定される。
ッド酸化膜１２をエッチングバリア層としてＨＦディッ
プアウトを用いた洗浄工程を行うことにより、パッド酸
化膜１２を除去すると同時にトレンチ絶縁膜２４の突出
部を所定の幅にエッチングする。この際、洗浄工程はＤ
ＨＦまたはＢＯＥが充填された容器に浸漬し、ＤＩウォ
ータで洗浄した後、パーティクルを除去するために、さ
らに半導体基板１０をＳＣ−１が充填された容器に浸漬
しＤＩウォータで洗浄した後、半導体基板１０を乾燥さ
せる工程からなる。また、洗浄工程はディップタイム(D
ip time)を調節して実施する。これにより、洗浄工程時
にトレンチ絶縁膜２４を所望の厚さだけエッチングする
ことができるため、トレンチ絶縁膜２４に発生するモウ
トを抑制すると共に、後続の工程によって形成されるフ
ローティングゲートのスペーシング(spacing)を最小化
することができる。ＨＦディップアウトタイムはパッド
層の下部層であるパッド酸化膜１２を完全に除去するよ
うに設定される。
【００２１】次に、ウェルイオン注入工程及びしきい値
電圧（ＶＴ）イオン注入工程のために活性領域上にしき
い値電圧スクリーン酸化工程(VT screen oxidation)を
行うことにより、５０Å以上、且つ７０Å以下の厚さに
スクリーン酸化膜２６を形成する。この際、しきい値電
圧スクリーン酸化工程は７５０℃以上、且つ９００℃以
下の温度で湿式または乾式酸化方式で実施する。
電圧（ＶＴ）イオン注入工程のために活性領域上にしき
い値電圧スクリーン酸化工程(VT screen oxidation)を
行うことにより、５０Å以上、且つ７０Å以下の厚さに
スクリーン酸化膜２６を形成する。この際、しきい値電
圧スクリーン酸化工程は７５０℃以上、且つ９００℃以
下の温度で湿式または乾式酸化方式で実施する。
【００２２】図５（ａ）を参照すると、ウェルイオン注
入工程を行って半導体基板１０の活性領域にウェル領域
（図示せず）を形成し、しきい値電圧イオン注入工程を
行って不純物領域を形成する。
入工程を行って半導体基板１０の活性領域にウェル領域
（図示せず）を形成し、しきい値電圧イオン注入工程を
行って不純物領域を形成する。
【００２３】次に、洗浄工程を行ってスクリーン酸化膜
２６を除去した後、スクリーン酸化膜２６の除去部位に
トンネル酸化膜２８を形成する。この際、トンネル酸化
膜２８は、７５０℃以上、且つ８００℃以下の温度で湿
式酸化方式を実施して蒸着した後、半導体基板１０との
界面欠陥密度を最小化するために、９００℃以上、且つ
９１０℃以下の温度でＮ２を用いて２０分以上、且つ３
０分間以下で熱処理を行うことにより形成する。また、
スクリーン酸化膜２６を除去するための洗浄工程はＤＨ
ＦまたはＢＯＥが充填された容器に浸漬し、ＤＩウォー
タで洗浄した後、パーティクルを除去するために、さら
に半導体基板１０をＳＣ−１が充填された容器に浸漬し
ＤＩウォータで洗浄した後、半導体基板１０を乾燥させ
る工程からなる。
２６を除去した後、スクリーン酸化膜２６の除去部位に
トンネル酸化膜２８を形成する。この際、トンネル酸化
膜２８は、７５０℃以上、且つ８００℃以下の温度で湿
式酸化方式を実施して蒸着した後、半導体基板１０との
界面欠陥密度を最小化するために、９００℃以上、且つ
９１０℃以下の温度でＮ２を用いて２０分以上、且つ３
０分間以下で熱処理を行うことにより形成する。また、
スクリーン酸化膜２６を除去するための洗浄工程はＤＨ
ＦまたはＢＯＥが充填された容器に浸漬し、ＤＩウォー
タで洗浄した後、パーティクルを除去するために、さら
に半導体基板１０をＳＣ−１が充填された容器に浸漬し
ＤＩウォータで洗浄した後、半導体基板１０を乾燥させ
る工程からなる。
【００２４】次に、グレーンサイズが最小化されて電界
集中を防止するように、全体構造上にＳｉＨ４またはＳ
ｉ２Ｈ６とＰＨ３ガス雰囲気中で５８０℃以上、且つ６
２０℃以下の温度と０.１Torr以上、且つ３Torr以下の
低圧条件のＬＰ−ＣＶＤ方式で蒸着工程を行うことによ
り、フローティングゲート用第１ポリシリコン層３０を
形成する。また、第１ポリシリコン層３０は、１.５Ｅ
２０atoms/cc〜３.０Ｅ２０atoms/cc程度のドーピング
レベルでリン（Ｐ）（例えばＰ型の場合）を注入して１
０００Å以上、且つ２０００Å以下の厚さに形成する。
集中を防止するように、全体構造上にＳｉＨ４またはＳ
ｉ２Ｈ６とＰＨ３ガス雰囲気中で５８０℃以上、且つ６
２０℃以下の温度と０.１Torr以上、且つ３Torr以下の
低圧条件のＬＰ−ＣＶＤ方式で蒸着工程を行うことによ
り、フローティングゲート用第１ポリシリコン層３０を
形成する。また、第１ポリシリコン層３０は、１.５Ｅ
２０atoms/cc〜３.０Ｅ２０atoms/cc程度のドーピング
レベルでリン（Ｐ）（例えばＰ型の場合）を注入して１
０００Å以上、且つ２０００Å以下の厚さに形成する。
【００２５】図５（ｂ）を参照すると、全体構造上にト
レンチ絶縁膜２４の突出部をエッチングバリア層として
平坦化工程ＣＭＰを行って第１ポリシリコン層３０を研
磨することにより、トレンチ絶縁膜２４の突出部を境界
として第１ポリシリコン層３０を孤立させてフローティ
ングゲート３２を形成する。この際、フローティングゲ
ート３２は厚さ１０００Å以上、且つ１４００Å以下程
度に均一に形成する。
レンチ絶縁膜２４の突出部をエッチングバリア層として
平坦化工程ＣＭＰを行って第１ポリシリコン層３０を研
磨することにより、トレンチ絶縁膜２４の突出部を境界
として第１ポリシリコン層３０を孤立させてフローティ
ングゲート３２を形成する。この際、フローティングゲ
ート３２は厚さ１０００Å以上、且つ１４００Å以下程
度に均一に形成する。
【００２６】図６（ａ）を参照すると、全体構造上にネ
ガティブフォトレジストを蒸着した後、アイソレーショ
ン（ＩＳＯ）マスクを用いた露光工程を行ってネガティ
ブフォトレジストをパターニングすることにより、隣接
しているフローティングゲート３２と重畳するようにフ
ローティングゲート用マスク３４を形成する。
ガティブフォトレジストを蒸着した後、アイソレーショ
ン（ＩＳＯ）マスクを用いた露光工程を行ってネガティ
ブフォトレジストをパターニングすることにより、隣接
しているフローティングゲート３２と重畳するようにフ
ローティングゲート用マスク３４を形成する。
【００２７】図６（ｂ）を参照すると、フローティング
ゲート用マスク３４を用いたエッチング工程を２００Å
以上、且つ４００Å以下程度のエッチングターゲットで
実施することにより、フローティングゲート３２の上部
を凸凹状にパターニングする。このようにフローティン
グゲート３２の上部を凸凹状（凸凹部）にして最大の表
面積を確保することにより、後続の工程によって形成さ
れるコントロールゲートとのカップリング比を増加させ
ることができる。前記凸凹部は、フローティングゲート
３２の最上部から２００Å以上、且つ４００Å以下の深
さに形成される。
ゲート用マスク３４を用いたエッチング工程を２００Å
以上、且つ４００Å以下程度のエッチングターゲットで
実施することにより、フローティングゲート３２の上部
を凸凹状にパターニングする。このようにフローティン
グゲート３２の上部を凸凹状（凸凹部）にして最大の表
面積を確保することにより、後続の工程によって形成さ
れるコントロールゲートとのカップリング比を増加させ
ることができる。前記凸凹部は、フローティングゲート
３２の最上部から２００Å以上、且つ４００Å以下の深
さに形成される。
【００２８】図７（ａ）を参照すると、ディップタイム
を調節して洗浄工程を行うことにより、フローティング
ゲート３２の間に形成されたトレンチ絶縁膜２４の突出
部を所定の厚さだけエッチングする。これにより、フロ
ーティングゲート３２間のスペーシングは、従来のフロ
ーティングゲートマスクを用いたエッチング工程によっ
て実現することより小さい幅を有することができる。こ
こで、洗浄工程は半導体基板をＤＨＦまたはＢＯＥが充
填された容器に浸漬し、ＤＩウォータで洗浄した後、パ
ーティクルを除去するために、さらに半導体基板１０を
ＳＣ−１が充填された容器に浸漬しＤＩウォータで洗浄
した後、半導体基板１０を乾燥させる工程からなる。
を調節して洗浄工程を行うことにより、フローティング
ゲート３２の間に形成されたトレンチ絶縁膜２４の突出
部を所定の厚さだけエッチングする。これにより、フロ
ーティングゲート３２間のスペーシングは、従来のフロ
ーティングゲートマスクを用いたエッチング工程によっ
て実現することより小さい幅を有することができる。こ
こで、洗浄工程は半導体基板をＤＨＦまたはＢＯＥが充
填された容器に浸漬し、ＤＩウォータで洗浄した後、パ
ーティクルを除去するために、さらに半導体基板１０を
ＳＣ−１が充填された容器に浸漬しＤＩウォータで洗浄
した後、半導体基板１０を乾燥させる工程からなる。
【００２９】図７（ｂ）を参照すると、全体構造上にＯ
ＮＯ(Oxide/Nitride/Oxide)構造の誘電体膜３６を形成
する。この際、誘電体膜３６の下部と上部を形成する酸
化膜は、部分的に優れた耐圧とＴＤＤＢ(Time Dependen
t Dielectric Breakdown)特性に優れたＤＣＳ(ＳｉＨ２
Ｃｌ２)とＮ２ＯガスをソースとするＨＴＯを用いて３
５Å以上、且つ６０Å以下の厚さに形成するが、６００
℃〜７００℃の温度でローディングした後、０.１Torr
以上、且つ３Torr以下の低圧下で約８１０℃〜８５０℃
に昇温させるＬＰ−ＣＶＤ方式で形成する。また、誘電
体膜３６の下部と上部との間に形成される窒化膜は反応
ガスとしてＮＨ３とＤＣＳガスを用いて５０Å以上、且
つ６５Å以下の厚さに形成するが、６５０℃以上、且つ
８００℃以下の温度と１Torr以上、且つ３Torr以下の低
圧下でＬＰ−ＣＶＤ方式によって形成する。
ＮＯ(Oxide/Nitride/Oxide)構造の誘電体膜３６を形成
する。この際、誘電体膜３６の下部と上部を形成する酸
化膜は、部分的に優れた耐圧とＴＤＤＢ(Time Dependen
t Dielectric Breakdown)特性に優れたＤＣＳ(ＳｉＨ２
Ｃｌ２)とＮ２ＯガスをソースとするＨＴＯを用いて３
５Å以上、且つ６０Å以下の厚さに形成するが、６００
℃〜７００℃の温度でローディングした後、０.１Torr
以上、且つ３Torr以下の低圧下で約８１０℃〜８５０℃
に昇温させるＬＰ−ＣＶＤ方式で形成する。また、誘電
体膜３６の下部と上部との間に形成される窒化膜は反応
ガスとしてＮＨ３とＤＣＳガスを用いて５０Å以上、且
つ６５Å以下の厚さに形成するが、６５０℃以上、且つ
８００℃以下の温度と１Torr以上、且つ３Torr以下の低
圧下でＬＰ−ＣＶＤ方式によって形成する。
【００３０】次に、誘電体膜３６の質を向上させ、半導
体基板１０の上部に形成された層のインタフェースを強
化させるために熱処理工程を実施する。この際、熱処理
工程は７５０℃以上、且つ８００℃以下の温度にて湿式
酸化方式によってスチーム熱処理を実施する。ここで、
誘電体膜３６の形成工程と熱処理工程は素子特性に適す
る厚さに形成するが、各層間への自然酸化膜の形成また
は不純物の汚染を予防するために、工程間ほぼ遅延なく
実施する。
体基板１０の上部に形成された層のインタフェースを強
化させるために熱処理工程を実施する。この際、熱処理
工程は７５０℃以上、且つ８００℃以下の温度にて湿式
酸化方式によってスチーム熱処理を実施する。ここで、
誘電体膜３６の形成工程と熱処理工程は素子特性に適す
る厚さに形成するが、各層間への自然酸化膜の形成また
は不純物の汚染を予防するために、工程間ほぼ遅延なく
実施する。
【００３１】次に、全体構造上に第２ポリシリコン層３
８及びタングステンシリサイド層４０を順次形成する。
この際、第２ポリシリコン層３８は後続の工程であるタ
ングステンシリサイド層４０の形成時に誘電体膜３６に
置換固溶されて酸化膜の厚さ増加を誘発することが可能
なフッ素Ｆの拡散を防止するために、ドープト層とアン
ドープト層の二重構造にＬＰ−ＣＶＤ方式によって形成
する。
８及びタングステンシリサイド層４０を順次形成する。
この際、第２ポリシリコン層３８は後続の工程であるタ
ングステンシリサイド層４０の形成時に誘電体膜３６に
置換固溶されて酸化膜の厚さ増加を誘発することが可能
なフッ素Ｆの拡散を防止するために、ドープト層とアン
ドープト層の二重構造にＬＰ−ＣＶＤ方式によって形成
する。
【００３２】ここで、後続のタングステンシリサイド層
４０の形成時にシーム(seam)形成を抑制してワードライ
ンのＲｓ(sheet resistance)を減少させるために、ドー
プト層とアンドープト層は、１：２〜６：１の膜厚比率
で、フローティングゲート３２のスペーシングの十分な
埋め込みが行われるように全厚５００Å以上、且つ１０
００Å以下程度に形成する。また、ドープト層とアンド
ープト層はドープトポリシリコン膜をＳｉＨ４またはＳ
ｉ２Ｈ６のようなシリコンソースガスとＰＨ３ガスを用
いてドープト層を形成した後、ＰＨ３ガスをチャンバ内
に提供することなく連続的にアンドープト層を形成す
る。また、第２ポリシリコン層３８は５１０℃以上、且
つ５５０℃以下の温度で０.１Torr以上、且つ３Torr以
下の低圧条件で形成する。
４０の形成時にシーム(seam)形成を抑制してワードライ
ンのＲｓ(sheet resistance)を減少させるために、ドー
プト層とアンドープト層は、１：２〜６：１の膜厚比率
で、フローティングゲート３２のスペーシングの十分な
埋め込みが行われるように全厚５００Å以上、且つ１０
００Å以下程度に形成する。また、ドープト層とアンド
ープト層はドープトポリシリコン膜をＳｉＨ４またはＳ
ｉ２Ｈ６のようなシリコンソースガスとＰＨ３ガスを用
いてドープト層を形成した後、ＰＨ３ガスをチャンバ内
に提供することなく連続的にアンドープト層を形成す
る。また、第２ポリシリコン層３８は５１０℃以上、且
つ５５０℃以下の温度で０.１Torr以上、且つ３Torr以
下の低圧条件で形成する。
【００３３】一方、タングステンシリサイド層４０は、
低いフッ素Ｆ含有量、低い熱処理ストレス及び良い接着
強度を有するＭＳ(ＳｉＨ４)またはＤＣＳとＷＦ６の反
応を用いて３００℃以上、且つ５００℃以下の温度で適
切なステップカバレッジ(step coverage)を実現しなが
らＲｓを最小化させることが可能な２.０〜２.８の化学
量論比で形成する。
低いフッ素Ｆ含有量、低い熱処理ストレス及び良い接着
強度を有するＭＳ(ＳｉＨ４)またはＤＣＳとＷＦ６の反
応を用いて３００℃以上、且つ５００℃以下の温度で適
切なステップカバレッジ(step coverage)を実現しなが
らＲｓを最小化させることが可能な２.０〜２.８の化学
量論比で形成する。
【００３４】次に、全体構造上にＳｉＯｘＮｙまたはＳ
ｉ３Ｎ４を用いて反射防止膜（図示せず）を形成した
後、ゲート用マスクを用いて反射防止膜、タングステン
シリサイド層４０、第２ポリシリコン層３８及び誘電体
膜３６を順次エッチングしてコントロールゲート（図示
せず）を形成する。
ｉ３Ｎ４を用いて反射防止膜（図示せず）を形成した
後、ゲート用マスクを用いて反射防止膜、タングステン
シリサイド層４０、第２ポリシリコン層３８及び誘電体
膜３６を順次エッチングしてコントロールゲート（図示
せず）を形成する。
【００３５】
【発明の効果】以上述べたように、本発明は、フローテ
ィングゲート形成工程までマスク工程としてＩＳＯマス
ク工程のみを実施することにより、ＩＳＯマスク、キー
(Key)マスク及びフローティングゲート用マスクを含ん
で３回のマスク工程が行われる従来技術の工程に比べて
著しく工程の単純化を図ることができるため、製品の収
率向上とコスト節減効果を奏する。
ィングゲート形成工程までマスク工程としてＩＳＯマス
ク工程のみを実施することにより、ＩＳＯマスク、キー
(Key)マスク及びフローティングゲート用マスクを含ん
で３回のマスク工程が行われる従来技術の工程に比べて
著しく工程の単純化を図ることができるため、製品の収
率向上とコスト節減効果を奏する。
【００３６】また、本発明は、ウォール犠牲（ＳＡＣ）
酸化工程及びウォール酸化工程時に蒸着ターゲットを調
節してトレンチの上端部位をラウンド状に形成すること
により、円満なトレンチ形成が可能であって活性領域Ｃ
Ｄを最小化することができる。
酸化工程及びウォール酸化工程時に蒸着ターゲットを調
節してトレンチの上端部位をラウンド状に形成すること
により、円満なトレンチ形成が可能であって活性領域Ｃ
Ｄを最小化することができる。
【００３７】また、本発明は、ギャップフィリングされ
たＨＤＰ酸化膜を残した後、バッファポリシリコン膜を
全て酸化させ、活性領域上に形成されたターゲットを用
いてＤＨＦ洗浄工程を実施することにより、ニップル状
に突出するＨＤＰ酸化膜の幅を調節し、モウトが発生し
ないＳＴＩのプロファイル形成が容易である。
たＨＤＰ酸化膜を残した後、バッファポリシリコン膜を
全て酸化させ、活性領域上に形成されたターゲットを用
いてＤＨＦ洗浄工程を実施することにより、ニップル状
に突出するＨＤＰ酸化膜の幅を調節し、モウトが発生し
ないＳＴＩのプロファイル形成が容易である。
【００３８】また、本発明は、上述したように、小さい
サイズの素子実現が容易であって、マスク及びエッチン
グ工程で行ってきた従来の技術を脱皮することにより、
マスク及びエッチング工程による臨界寸法（ＣＤ）の変
化を最小化してウェーハ全般に亘って均一なフローティ
ングゲートを実現することができる。
サイズの素子実現が容易であって、マスク及びエッチン
グ工程で行ってきた従来の技術を脱皮することにより、
マスク及びエッチング工程による臨界寸法（ＣＤ）の変
化を最小化してウェーハ全般に亘って均一なフローティ
ングゲートを実現することができる。
【００３９】また、本発明は、均一なフローティングゲ
ートを実現することにより、カップリング比の変化を減
少させてフラッシュメモリ素子の特性を向上させること
ができ、活性臨界寸法を小さくすることにより、カップ
リング比を極大化することができる。
ートを実現することにより、カップリング比の変化を減
少させてフラッシュメモリ素子の特性を向上させること
ができ、活性臨界寸法を小さくすることにより、カップ
リング比を極大化することができる。
【００４０】また、フローティングゲートの上部を凸凹
状にしてフローティングゲートの表面積を増加させるこ
とにより、誘電体膜にかかるキャパシタンスが増加して
カップリング比を極大化することができる。
状にしてフローティングゲートの表面積を増加させるこ
とにより、誘電体膜にかかるキャパシタンスが増加して
カップリング比を極大化することができる。
【００４１】また、本発明は、パッド窒化膜の厚さを用
いたＨＤＦ酸化膜の高さ調節、バッファポリシリコン膜
の酸化を用いた活性領域上の酸化膜の厚さ増加調節及び
ＤＨＦディップタイム調節によるモウト発生抑制が可能
であって、誘電体膜の前処理工程によるフローティング
ゲートの表面積調節など様々な工程マージンの確保が可
能である。
いたＨＤＦ酸化膜の高さ調節、バッファポリシリコン膜
の酸化を用いた活性領域上の酸化膜の厚さ増加調節及び
ＤＨＦディップタイム調節によるモウト発生抑制が可能
であって、誘電体膜の前処理工程によるフローティング
ゲートの表面積調節など様々な工程マージンの確保が可
能である。
【００４２】また、本発明は、複雑な工程／装備の追加
所要なく既存の装備と工程を用いて応用／適用可能なの
で、０.１３μｍ級以上の高集積フラッシュメモリセル
の実現のための工程マージンの確保が容易である。
所要なく既存の装備と工程を用いて応用／適用可能なの
で、０.１３μｍ級以上の高集積フラッシュメモリセル
の実現のための工程マージンの確保が容易である。
【図１】本発明の実施例に係るフラッシュメモリセル及
びその製造方法を説明するために示した断面図である。
びその製造方法を説明するために示した断面図である。
【図２】本発明の実施例に係るフラッシュメモリセル及
びその製造方法を説明するために示した断面図である。
びその製造方法を説明するために示した断面図である。
【図３】本発明の実施例に係るフラッシュメモリセル及
びその製造方法を説明するために示した断面図である。
びその製造方法を説明するために示した断面図である。
【図４】本発明の実施例に係るフラッシュメモリセル及
びその製造方法を説明するために示した断面図である。
びその製造方法を説明するために示した断面図である。
【図５】本発明の実施例に係るフラッシュメモリセル及
びその製造方法を説明するために示した断面図である。
びその製造方法を説明するために示した断面図である。
【図６】本発明の実施例に係るフラッシュメモリセル及
びその製造方法を説明するために示した断面図である。
びその製造方法を説明するために示した断面図である。
【図７】本発明の実施例に係るフラッシュメモリセル及
びその製造方法を説明するために示した断面図である。
びその製造方法を説明するために示した断面図である。
１０ 半導体基板
１２ パッド酸化膜
１４ パッド窒化膜
１６ トレンチ
１８ 犠牲酸化膜
２０ ウォール酸化膜
２２ ライナー酸化膜
２４ トレンチ絶縁膜
２６ スクリーン酸化膜
２８ トンネル酸化膜
３０ 第１ポリシリコン層
３２ フローティングゲート
３０ 第１ポリシリコン層
３２ フローティングゲート
３４ フローティングゲート用マスク
３６ 誘電体膜
３８ 第２ポリシリコン層
４０ タングステンシリサイド層
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１４年１２月１０日（２００２．１２．
１０）
１０）
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正内容】
【図１】
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図２
【補正方法】変更
【補正内容】
【図２】
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図３
【補正方法】変更
【補正内容】
【図３】
フロントページの続き
Ｆターム(参考） 5F032 AA36 AA37 AA44 AA45 AA77
BA01 CA03 CA17 CA23 DA03
DA04 DA22 DA24 DA33 DA53
DA74
5F083 EP03 EP27 EP55 ER22 GA22
GA27 JA04 JA35 NA01 PR01
PR05 PR12 PR21 PR40
5F101 BA12 BA29 BA36 BD35 BD37
BH02 BH03 BH04 BH15
Claims (27)
- 【請求項１】 半導体基板を活性領域と非活性領域に定
義するためのトレンチと、 前記トレンチを埋め込み、所定の突出部を有するトレン
チ絶縁膜と、 前記活性領域に形成される不純物領域と、 前記突出部を境界として孤立し、凸凹部を有するフロー
ティングゲートと、 前記フローティングゲート上に形成される誘電体膜及び
コントロールゲートとを含んでなることを特徴とするフ
ラッシュメモリセル。 - 【請求項２】 前記凸凹部は、前記フローティングゲー
トの最上部から２００Å以上、且つ４００Å以下の深さ
に形成されることを特徴とする請求項１記載のフラッシ
ュメモリセル。 - 【請求項３】 半導体基板上にパッド層を形成する段階
と、 前記半導体基板にトレンチを形成する段階と、 前記トレンチを埋め込むように突出部を有するトレンチ
絶縁膜を形成する段階と、 前記突出部を境界として孤立し、上部が凸凹状を有する
フローティングゲートを形成する段階と、 前記フローティングゲート上に誘電体膜及びコントロー
ルゲートを形成する段階とを含んでなることを特徴とす
るフラッシュメモリセルの製造方法。 - 【請求項４】 前記パッド層は、パッド酸化膜とパッド
窒化膜の積層構造からなることを特徴とする請求項３記
載のフラッシュメモリセルの製造方法。 - 【請求項５】 前記パッド酸化膜は、７５０℃以上、且
つ９００℃以下の温度で乾式または湿式酸化方式を用い
て７０Å以上、且つ１００Å以下の厚さに形成すること
を特徴とする請求項４記載のフラッシュメモリセルの製
造方法。 - 【請求項６】 前記パッド窒化膜は、２５００Å以上、
且つ３５００Å以下の厚さに形成することを特徴とする
請求項４記載のフラッシュメモリセルの製造方法。 - 【請求項７】 前記トレンチは、内部傾斜面が７５°以
上、且つ８５°以下程度の傾斜角を有することを特徴と
する請求項３記載のフラッシュメモリセルの製造方法。 - 【請求項８】 前記トレンチを形成した後、前記トレン
チの内部面に犠牲酸化膜を形成する段階と、 前記犠牲酸化膜を除去した後、ウォール酸化膜を形成す
る段階と、 前記トレンチの内部面にライナー酸化膜を形成する段階
とをさらに含むことを特徴とする請求項３記載のフラッ
シュメモリセルの製造方法。 - 【請求項９】 前記犠牲酸化膜は、前記トレンチの内部
面に１０００℃以上、且つ１１５０℃以下の温度にて乾
式酸化方式を用いて１５０Å以上、且つ２５０Å以下の
厚さに形成することを特徴とする請求項８記載のフラッ
シュメモリ素子の製造方法。 - 【請求項１０】 前記ウォール酸化膜は、７５０℃以
上、且つ８５０℃以下の温度で湿式酸化方式を用いて３
００Å以上、且つ４５０Å以下の厚さに形成することを
特徴とする請求項８記載のフラッシュメモリ素子の製造
方法。 - 【請求項１１】 前記ライナー酸化膜は、ＤＣＳを基本
とするＨＴＯを薄く蒸着した後、高温で緻密化工程を行
って１００Å以上、且つ１２０Å以下の厚さに形成する
ことを特徴とする請求項８記載のフラッシュメモリセル
の製造方法。 - 【請求項１２】 前記緻密化工程は、１０００℃以上、
且つ１１００℃以下の高温でＮ２雰囲気中にて２０分以
上、且つ３０分間以下で実施することを特徴とする請求
項１１記載のフラッシュメモリセルの製造方法。 - 【請求項１３】 前記トレンチ絶縁膜の形成段階は、全
体構造上にＨＤＰ酸化膜を用いたギャップフィリング工
程によって蒸着する段階と、 前記パッド層の上部層をエッチングバリア層として平坦
化工程を行う段階と、 前記パッド層の上部層を除去して前記トレンチ絶縁膜の
突出部を露出させる段階と、 前記パッド層の下部層を除去すると同時に、前記突出部
を所定の幅にエッチングするためのエッチング工程を行
う段階とを含んでなることを特徴とする請求項３記載の
フラッシュメモリセルの製造方法。 - 【請求項１４】 前記パッド層の上部層は、Ｈ３ＰＯ４
ディップアウトを用いた洗浄工程によって除去すること
を特徴とする請求項１３記載のフラッシュメモリセルの
製造方法。 - 【請求項１５】 前記エッチング工程は、ＤＨＦとＳＣ
−１を用いた洗浄工程で実施するが、ＨＦディップアウ
トタイムは前記パッド層の下部層を完全に除去するよう
に設定されることを特徴とする請求項１３記載のフラッ
シュメモリセルの製造方法。 - 【請求項１６】 前記フローティングゲートを形成する
前に、前記半導体基板上に７５０℃以上、且つ９００℃
以下の温度で湿式または乾式酸化方式によって５０Å以
上、且つ７０Å以下の厚さにスクリーン酸化膜を形成す
る段階と、 前記半導体基板上にウェルイオン注入工程としきい値電
圧イオン注入工程を行ってウェル領域及び不純物領域を
形成する段階と、 前記スクリーン酸化膜を除去した後、トンネル酸化膜を
形成する段階とをさらに含むことを特徴とする請求項１
３記載のフラッシュメモリセルの製造方法。 - 【請求項１７】 前記トンネル酸化膜は、７５０℃以
上、且つ８００℃以下の湿式酸化方式で形成した後、９
００℃以上、且つ９１０℃以下の温度でＮ２を用いて２
０分以上、且つ３０分間以下で熱処理を行って形成する
ことを特徴とする請求項１６記載のフラッシュメモリセ
ルの製造方法。 - 【請求項１８】 前記フローティングゲートの形成段階
は、全体構造上にポリシリコン層を形成する段階と、 前記ポリシリコン層を、前記突出部をエッチングバリア
層として用いた平坦化工程によって孤立させる段階と、 アイソレーションマスクを用いたエッチング工程によっ
て前記ポリシリコン層の上部を凸凹状にエッチングする
段階とを含んでなることを特徴とする請求項３記載のフ
ラッシュメモリセルの製造方法。 - 【請求項１９】 前記ポリシリコン層は、ＳｉＨ４また
はＳｉ２Ｈ６とＰＨ ３ガス雰囲気中で５８０℃以上、且
つ６２０℃以下の温度と０.１Torr以上、且つ３Torr以
下の低圧条件のＬＰ−ＣＶＤ方式によって形成すること
を特徴とする請求項１８記載のフラッシュメモリセルの
製造方法。 - 【請求項２０】 前記ポリシリコン層は、１０００Å以
上、且つ１４００Å以下の厚さに均一に孤立することを
特徴とする請求項１８記載のフラッシュメモリセルの製
造方法。 - 【請求項２１】 前記凸凹部は、前記ポリシリコン層の
上部から２００Å以上、且つ４００Å以下の深さに形成
することを特徴とする請求項１８記載のフラッシュメモ
リセルの製造方法。 - 【請求項２２】 前記誘電体膜は、ＤＣＳ(ＳｉＨ２Ｃ
ｌ２)とＮ２ＯガスをソースとするＨＴＯで３５Å以
上、且つ６０Å以下の厚さに形成される第１酸化膜と、 前記第１酸化膜の上部に反応ガスとしてＮＨ３とＤＣＳ
ガスを用いて１Torr以上、且つ３Torr以下の低圧下、６
５０℃以上、且つ８００℃以下の温度でＬＰ−ＣＶＤ方
式によって５０Å以上、且つ６５Å以下の厚さに形成さ
れる窒化膜と、 前記窒化膜の上部にＤＣＳ(ＳｉＨ２Ｃｌ２)とＮ２Ｏガ
スをソースとするＨＴＯで３５Å以上、且つ６０Å以下
の厚さに形成される第２酸化膜とからなることを特徴と
する請求項３記載のフラッシュメモリセルの製造方法。 - 【請求項２３】 前記誘電体膜を形成した後、湿式酸化
方式によって７５０℃以上、且つ８００℃以下の温度で
スチーム熱処理を行う段階をさらに含むことを特徴とす
る請求項３記載のフラッシュメモリセルの製造方法。 - 【請求項２４】 前記コントロールゲートは、ドープト
層とアンドープト層の二重構造でＬＰ−ＣＶＤ方式を用
いて形成することを特徴とする請求項３記載のフラッシ
ュメモリセルの製造方法。 - 【請求項２５】 前記ドープト層と前記アンドープト層
は、１：２〜６：１の薄膜厚比率で全厚が５００Å以
上、且つ１０００Å以下程度となるように形成すること
を特徴とする請求項２４記載のフラッシュメモリセルの
製造方法。 - 【請求項２６】 前記コントロールゲートは、５１０℃
以上、且つ５５０℃以下の温度で０.１Torr以上、且つ
３Torr以下の低圧条件で形成することを特徴とする請求
項３記載のフラッシュメモリセルの製造方法。 - 【請求項２７】 前記コントロールゲートを形成した
後、ＭＳ(ＳｉＨ４)またはＤＣＳとＷＦ６の反応を用い
て３００℃以上、且つ５００℃以下の温度で２.０〜２.
８の化学量論比にてタングステンシリサイド層を形成す
る段階をさらに含むことを特徴とする請求項３記載のフ
ラッシュメモリセルの製造方法。
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