JP2000188346A - 酸化膜／窒化膜／酸化膜誘電層の形成方法 - Google Patents
酸化膜／窒化膜／酸化膜誘電層の形成方法Info
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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Abstract
(57)【要約】
【課題】 酸化膜／窒化膜／酸化膜（ＯＮＯ）誘電層の
形成方法を提供する。 【解決手段】 半導体基板１００の上部に形成されたポ
リシリコンパターンと、ポリシリコンパターンを含む半
導体基板の上部に順次に積層された第１酸化膜層１１４
／窒化膜層１１６／第２酸化膜層１１８を備えて、ポリ
シリコンパターンの端での第１酸化膜層１１４の厚さに
対するポリシリコンパターンの上部面、または側面での
第１酸化膜層厚さの比が約１．４以下であることを特徴
とする。
形成方法を提供する。 【解決手段】 半導体基板１００の上部に形成されたポ
リシリコンパターンと、ポリシリコンパターンを含む半
導体基板の上部に順次に積層された第１酸化膜層１１４
／窒化膜層１１６／第２酸化膜層１１８を備えて、ポリ
シリコンパターンの端での第１酸化膜層１１４の厚さに
対するポリシリコンパターンの上部面、または側面での
第１酸化膜層厚さの比が約１．４以下であることを特徴
とする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、特に酸化膜／窒化膜／酸化膜（ＯＮ
Ｏ）の誘電層を有する半導体装置及びその製造方法に関
する。
の製造方法に関し、特に酸化膜／窒化膜／酸化膜（ＯＮ
Ｏ）の誘電層を有する半導体装置及びその製造方法に関
する。
【０００２】
【従来の技術】半導体メモリ装置は、ＤＲＡＭ（Dynami
c Random Access Memory）及びＳＲＡＭ（Static Rando
m Access Memory）のように時間の経過によりデータを
消失する揮発性としてデータの入・出力が速いＲＡＭ製
品と、一回のデータの入力によりその状態は維持可能で
あるが、データの入・出力が遅いＲＯＭ（Read Only Me
mory）製品とに大別される。このようなＲＯＭ製品中
で、電気的な方法でデータを記録及び消去することので
きるＥＥＰＲＯＭ（electrically erasable and progra
mmable ROM）とフラッシューメモリに対する需要が増え
つつある。前記フラッシューメモリ装置は、高速に電気
的消去できるＥＥＰＲＯＭの進歩されたものであって、
回路ボードから除去せずに、Ｆ−Ｎトンネリング（Fowl
er−Nordheimtunneling）、または熱電子（hot electro
n）を用いて、電気的にデータの入・出力を制御するも
のである。
c Random Access Memory）及びＳＲＡＭ（Static Rando
m Access Memory）のように時間の経過によりデータを
消失する揮発性としてデータの入・出力が速いＲＡＭ製
品と、一回のデータの入力によりその状態は維持可能で
あるが、データの入・出力が遅いＲＯＭ（Read Only Me
mory）製品とに大別される。このようなＲＯＭ製品中
で、電気的な方法でデータを記録及び消去することので
きるＥＥＰＲＯＭ（electrically erasable and progra
mmable ROM）とフラッシューメモリに対する需要が増え
つつある。前記フラッシューメモリ装置は、高速に電気
的消去できるＥＥＰＲＯＭの進歩されたものであって、
回路ボードから除去せずに、Ｆ−Ｎトンネリング（Fowl
er−Nordheimtunneling）、または熱電子（hot electro
n）を用いて、電気的にデータの入・出力を制御するも
のである。
【０００３】特に、高集積フラッシューメモリ装置は、
磁気ディスクメモリ（magnetic disk memory）装置を代
替できることに期待される。これは、小さいセル面積と
速いアクセス時間（access time）、そして少ない電力
消耗などの利点を有しているためである。しかし、フラ
ッシューメモリ装置が磁気ディスクメモリを代替するた
めには、ビット当たり原価をもっと低減しなければなら
ず、このために、工程回数を減少させ、セルの大きさを
もっと縮小させることが要求される。これによって、半
導体基板にアクティブ領域を定義するためのアクティブ
パターンとフローティングゲートのパターンを同一に形
成することによって、ビットライン間の離隔距離を縮小
させてメモリセルのサイズを減少させることができる、
いわゆる、自己整列された浅いトレンチ素子分離（self
−aligned shallow trench isolation；以下、‘ＳＡ−
ＳＴＩ’という。）構造を有するフラッシューメモリセ
ルが提案されている。
磁気ディスクメモリ（magnetic disk memory）装置を代
替できることに期待される。これは、小さいセル面積と
速いアクセス時間（access time）、そして少ない電力
消耗などの利点を有しているためである。しかし、フラ
ッシューメモリ装置が磁気ディスクメモリを代替するた
めには、ビット当たり原価をもっと低減しなければなら
ず、このために、工程回数を減少させ、セルの大きさを
もっと縮小させることが要求される。これによって、半
導体基板にアクティブ領域を定義するためのアクティブ
パターンとフローティングゲートのパターンを同一に形
成することによって、ビットライン間の離隔距離を縮小
させてメモリセルのサイズを減少させることができる、
いわゆる、自己整列された浅いトレンチ素子分離（self
−aligned shallow trench isolation；以下、‘ＳＡ−
ＳＴＩ’という。）構造を有するフラッシューメモリセ
ルが提案されている。
【０００４】通常のＳＡ−ＳＴＩ構造を有するフラッシ
ューメモリセルは、ＳＴＩ領域によりアクティブ領域が
定義されたシリコン基板の上部にＦ−Ｎトンネリングの
ためのトンネル酸化膜層を介して形成されたフローティ
ングゲートと、フローティングゲートの上部に層間誘電
層を介して形成されたコントロールゲートのスタック形
ゲート構造に形成される。
ューメモリセルは、ＳＴＩ領域によりアクティブ領域が
定義されたシリコン基板の上部にＦ−Ｎトンネリングの
ためのトンネル酸化膜層を介して形成されたフローティ
ングゲートと、フローティングゲートの上部に層間誘電
層を介して形成されたコントロールゲートのスタック形
ゲート構造に形成される。
【０００５】データの貯蔵はコントロールゲートと基板
に適宜な電圧を印加して、フローティングゲートに電子
を取り込むか、取り出すことによって行われる。この
時、層間誘電層は、フローティングゲートに充填された
電荷特性を維持させ、コントロールゲートの電圧をフロ
ーティングゲートに伝達する役割をする。コントロール
ゲートに印加した電圧をフローティングゲートに多く誘
導するためには、フローティングゲートとコントロール
ゲートとの間で高いカップリング係数を維持しなければ
ならない。
に適宜な電圧を印加して、フローティングゲートに電子
を取り込むか、取り出すことによって行われる。この
時、層間誘電層は、フローティングゲートに充填された
電荷特性を維持させ、コントロールゲートの電圧をフロ
ーティングゲートに伝達する役割をする。コントロール
ゲートに印加した電圧をフローティングゲートに多く誘
導するためには、フローティングゲートとコントロール
ゲートとの間で高いカップリング係数を維持しなければ
ならない。
【０００６】カップリング係数（Ｒ）は、
【数１】 であるので、カップリング係数を増加させるためには、
層間誘電層のキャパシタンスＣONOを増加させなければ
ならない（ここで、ＣTOはトンネル酸化膜層のキャパシ
タンスである）。
層間誘電層のキャパシタンスＣONOを増加させなければ
ならない（ここで、ＣTOはトンネル酸化膜層のキャパシ
タンスである）。
【０００７】また、キャパシタンス（Ｃ）は、
【数２】 （ここで、εは誘電定数であり、Ａ及びＴはそれぞれ層
間誘電層の面積及び厚さである。）の式を満足するの
で、結果的に高いカップリング係数を得るためには、層
間誘電層の面積を増加させるか、厚さを減少させなけれ
ばならない。
間誘電層の面積及び厚さである。）の式を満足するの
で、結果的に高いカップリング係数を得るためには、層
間誘電層の面積を増加させるか、厚さを減少させなけれ
ばならない。
【０００８】しかし、ドーピングされたポリシリコンか
らなるフローティングゲートの上部に薄い熱酸化膜を形
成することは現実的に非常に難しいだけでなく、漏洩電
流が増加するとの問題があるため、現在は層間誘電層と
して、酸化膜より誘電定数が大きい酸化膜／窒化膜／酸
化膜の複合膜を主に用いている。即ち、熱酸化工程によ
り第１酸化膜を成長させた後、その上部に低圧化学気相
蒸着（low pressure chemical vapor deposition；ＬＰ
ＣＶＤ）方法で窒化膜を蒸着し、さらに熱酸化工程によ
り第２酸化膜を成長させる。例えば、２５６Ｍｂ級以上
のフラッシューメモリ装置においては、フローティング
ゲートに用いられるドーピングされた第２ポリシリコン
層を酸化させ、約１００Å厚さの第１酸化膜を成長させ
た後、その上に約１３０Å厚さの窒化膜を蒸着し、この
窒化膜を酸化させ、約４０Å厚さの第２酸化膜を成長さ
せることにより等価酸化膜の厚さが約１００〜２００Å
である層間誘電層を形成する。
らなるフローティングゲートの上部に薄い熱酸化膜を形
成することは現実的に非常に難しいだけでなく、漏洩電
流が増加するとの問題があるため、現在は層間誘電層と
して、酸化膜より誘電定数が大きい酸化膜／窒化膜／酸
化膜の複合膜を主に用いている。即ち、熱酸化工程によ
り第１酸化膜を成長させた後、その上部に低圧化学気相
蒸着（low pressure chemical vapor deposition；ＬＰ
ＣＶＤ）方法で窒化膜を蒸着し、さらに熱酸化工程によ
り第２酸化膜を成長させる。例えば、２５６Ｍｂ級以上
のフラッシューメモリ装置においては、フローティング
ゲートに用いられるドーピングされた第２ポリシリコン
層を酸化させ、約１００Å厚さの第１酸化膜を成長させ
た後、その上に約１３０Å厚さの窒化膜を蒸着し、この
窒化膜を酸化させ、約４０Å厚さの第２酸化膜を成長さ
せることにより等価酸化膜の厚さが約１００〜２００Å
である層間誘電層を形成する。
【０００９】第２酸化膜は、酸化膜に比べて構造的に緻
密でない窒化膜で発生し得るピンホール（pin−hole）
を防ぐためのもので、ＯＮＯ誘電層の絶縁特性を左右す
る。第２酸化膜は、ベアシリコン基板（bare silicon s
ubstrate）上で１５００〜２０００Å程の厚さに成長さ
れるように湿式酸化法により形成するが、基板の全面に
窒化膜が覆われているので、窒化膜上では約２０〜７０
Å厚さに成長するようになる。湿式酸化法として１５０
０〜２０００Å厚さの第２酸化膜を形成させるために
は、通常、９５０℃以上の高温工程が伴われれるので、
トンネル酸化膜層と接触しているフローティングゲート
のポリシリコングレインが大いに成長して、トンネル酸
化膜層に応力を加えてトンネル酸化膜層を劣化させるこ
とができる。これを防止するために第２酸化膜をとても
薄く形成する場合にはかえって漏洩電流が増える。
密でない窒化膜で発生し得るピンホール（pin−hole）
を防ぐためのもので、ＯＮＯ誘電層の絶縁特性を左右す
る。第２酸化膜は、ベアシリコン基板（bare silicon s
ubstrate）上で１５００〜２０００Å程の厚さに成長さ
れるように湿式酸化法により形成するが、基板の全面に
窒化膜が覆われているので、窒化膜上では約２０〜７０
Å厚さに成長するようになる。湿式酸化法として１５０
０〜２０００Å厚さの第２酸化膜を形成させるために
は、通常、９５０℃以上の高温工程が伴われれるので、
トンネル酸化膜層と接触しているフローティングゲート
のポリシリコングレインが大いに成長して、トンネル酸
化膜層に応力を加えてトンネル酸化膜層を劣化させるこ
とができる。これを防止するために第２酸化膜をとても
薄く形成する場合にはかえって漏洩電流が増える。
【００１０】また、ポリシリコンのドーピング濃度が高
いほど、その上に形成される熱酸化膜は酸化増進（oxid
ation enhancement）効果により厚さが増加するので、
フローティングゲートの上部に形成される第１酸化膜の
厚さを薄くコントロールすることがずいぶん難しい。１
Ｇ級以上の超高集積フラッシューメモリ装置において
は、ＯＮＯ層間誘電層の厚さ目標が約１１０〜１４０Å
になろうと予測されるので、層間誘電層の酸化膜を熱酸
化方法で形成する場合には膜厚さを減少させて、カップ
リング係数を高めることに限界がある。
いほど、その上に形成される熱酸化膜は酸化増進（oxid
ation enhancement）効果により厚さが増加するので、
フローティングゲートの上部に形成される第１酸化膜の
厚さを薄くコントロールすることがずいぶん難しい。１
Ｇ級以上の超高集積フラッシューメモリ装置において
は、ＯＮＯ層間誘電層の厚さ目標が約１１０〜１４０Å
になろうと予測されるので、層間誘電層の酸化膜を熱酸
化方法で形成する場合には膜厚さを減少させて、カップ
リング係数を高めることに限界がある。
【００１１】また、熱酸化工程でフローティングゲート
の上部に層間誘電層の第１酸化膜を形成すると、ドーピ
ングされたポリシリコンからなるフローティングゲート
の端ではシリコン格子が少なくて、酸素とシリコン間の
反応が少なく生じる。従って、フローティングゲートの
端で第１酸化膜の厚さがフローティングゲートの側面、
または上部面での厚さに比べてずっと薄くようになっ
て、この部位に電界が集中されることにより絶縁破壊
（breakdown)特性が低下される。
の上部に層間誘電層の第１酸化膜を形成すると、ドーピ
ングされたポリシリコンからなるフローティングゲート
の端ではシリコン格子が少なくて、酸素とシリコン間の
反応が少なく生じる。従って、フローティングゲートの
端で第１酸化膜の厚さがフローティングゲートの側面、
または上部面での厚さに比べてずっと薄くようになっ
て、この部位に電界が集中されることにより絶縁破壊
（breakdown)特性が低下される。
【００１２】
【発明が解決しようとする課題】従って、本発明の目的
は、高い信頼性のＯＮＯ誘電層を有する半導体装置を提
供することにある。本発明の他の目的は、キャパシタン
スを増加させて信頼性を向上させることができるＯＮＯ
誘電層を有する半導体装置の製造方法を提供することに
ある。本発明のさらなる他の目的は、高いカップリング
係数を有する非揮発性メモリ装置の製造方法を提供する
ことにある。
は、高い信頼性のＯＮＯ誘電層を有する半導体装置を提
供することにある。本発明の他の目的は、キャパシタン
スを増加させて信頼性を向上させることができるＯＮＯ
誘電層を有する半導体装置の製造方法を提供することに
ある。本発明のさらなる他の目的は、高いカップリング
係数を有する非揮発性メモリ装置の製造方法を提供する
ことにある。
【００１３】
【課題が解決するための手段】このような目的を達成す
るために、本発明は、半導体基板の上部に形成されたポ
リシリコンパターン、及び前記ポリシリコンパターンを
含む前記半導体基板の上部に順次に積層された第１酸化
膜層／窒化膜層／第２酸化膜層を備えて、前記ポリシリ
コンパターンの端での前記第１酸化膜層厚さに対する前
記ポリシリコンパターンの上部面、または側面での前記
第１酸化膜層厚さの比が約１．４以下であることを特徴
とする半導体装置を提供する。
るために、本発明は、半導体基板の上部に形成されたポ
リシリコンパターン、及び前記ポリシリコンパターンを
含む前記半導体基板の上部に順次に積層された第１酸化
膜層／窒化膜層／第２酸化膜層を備えて、前記ポリシリ
コンパターンの端での前記第１酸化膜層厚さに対する前
記ポリシリコンパターンの上部面、または側面での前記
第１酸化膜層厚さの比が約１．４以下であることを特徴
とする半導体装置を提供する。
【００１４】また、前記目的を達成するために、本発明
は、半導体基板の上部に形成されたポリシリコンパター
ン、前記ポリシリコンパターンを含む前記半導体基板の
上部に低圧化学気相蒸着方法で形成された第１酸化膜
層、前記第１酸化膜層の上部に形成された窒化膜層、及
び前記窒化膜層の上部に低圧化学気相蒸着方法で形成さ
れた第２酸化膜層を備えて、前記ポリシリコンパターン
の端での前記第１酸化膜層厚さに対する前記ポリシリコ
ンパターンの上部面、または側面での前記第１酸化膜層
厚さの比が約１．４以下であることを特徴とする半導体
装置を提供する。
は、半導体基板の上部に形成されたポリシリコンパター
ン、前記ポリシリコンパターンを含む前記半導体基板の
上部に低圧化学気相蒸着方法で形成された第１酸化膜
層、前記第１酸化膜層の上部に形成された窒化膜層、及
び前記窒化膜層の上部に低圧化学気相蒸着方法で形成さ
れた第２酸化膜層を備えて、前記ポリシリコンパターン
の端での前記第１酸化膜層厚さに対する前記ポリシリコ
ンパターンの上部面、または側面での前記第１酸化膜層
厚さの比が約１．４以下であることを特徴とする半導体
装置を提供する。
【００１５】好ましくは、第１酸化膜層は５％以下の窒
素を含む表面層を有する。好ましくは、第２酸化膜層は
５％以下の窒素を含む表面層を有する。好ましくは、ポ
リシリコンパターンは少なくとも一つの凹凸部を有す
る。
素を含む表面層を有する。好ましくは、第２酸化膜層は
５％以下の窒素を含む表面層を有する。好ましくは、ポ
リシリコンパターンは少なくとも一つの凹凸部を有す
る。
【００１６】前記他の目的を達成するために、本発明
は、第１酸化膜／窒化膜／第２酸化膜の誘電層を有する
半導体装置の製造方法において、（ａ）半導体基板の上
部に６５０〜８００℃の温度及び１〜１００Ｐａの圧力
で低圧化学気相蒸着方法で第１酸化膜層を蒸着する段
階、（ｂ）Ｎ2Ｏ、またはＮＯあるいはＮＨ3雰囲気下で
前記半導体基板を第１アニリング(annealing)して前記
第１酸化膜層内に５％以下の窒素を含む表面層を形成す
る段階、（ｃ）前記第１酸化膜層の上部に窒化膜層を蒸
着する段階、（ｄ）前記窒化膜層の上部に６５０〜８０
０℃の温度及び１〜１００Ｐａの圧力で低圧化学気相蒸
着方法で第２酸化膜層を蒸着する段階、（ｅ）Ｎ2Ｏ、
またはＮＯあるいはＮＨ3雰囲気下で前記半導体基板を
第２アニリングして前記第２酸化膜層内に５％以下の窒
素を含む表面層を形成する段階を備えることを特徴とす
る半導体装置の製造方法を提供する。
は、第１酸化膜／窒化膜／第２酸化膜の誘電層を有する
半導体装置の製造方法において、（ａ）半導体基板の上
部に６５０〜８００℃の温度及び１〜１００Ｐａの圧力
で低圧化学気相蒸着方法で第１酸化膜層を蒸着する段
階、（ｂ）Ｎ2Ｏ、またはＮＯあるいはＮＨ3雰囲気下で
前記半導体基板を第１アニリング(annealing)して前記
第１酸化膜層内に５％以下の窒素を含む表面層を形成す
る段階、（ｃ）前記第１酸化膜層の上部に窒化膜層を蒸
着する段階、（ｄ）前記窒化膜層の上部に６５０〜８０
０℃の温度及び１〜１００Ｐａの圧力で低圧化学気相蒸
着方法で第２酸化膜層を蒸着する段階、（ｅ）Ｎ2Ｏ、
またはＮＯあるいはＮＨ3雰囲気下で前記半導体基板を
第２アニリングして前記第２酸化膜層内に５％以下の窒
素を含む表面層を形成する段階を備えることを特徴とす
る半導体装置の製造方法を提供する。
【００１７】好ましくは、第１アニリング段階は７００
〜１０００℃の温度で実施する。好ましくは、第１アニ
リング段階前に乾式、または湿式酸化を実施する段階を
さらに備える。好ましくは、第２アニリング段階は７０
０〜１０００℃の温度で実施する。好ましくは、第２ア
ニリング段階前に乾式、または湿式酸化を実施する段階
をさらに備える。好ましくは、（ａ）段階と（ｂ）段階
はインシチュー(in-situ)に進行する。好ましくは、
（ｄ）段階と（ｅ）段階はインシチューに進行する。好
ましくは、（ａ）段階乃至（ｅ）段階はインシチューに
進行する。
〜１０００℃の温度で実施する。好ましくは、第１アニ
リング段階前に乾式、または湿式酸化を実施する段階を
さらに備える。好ましくは、第２アニリング段階は７０
０〜１０００℃の温度で実施する。好ましくは、第２ア
ニリング段階前に乾式、または湿式酸化を実施する段階
をさらに備える。好ましくは、（ａ）段階と（ｂ）段階
はインシチュー(in-situ)に進行する。好ましくは、
（ｄ）段階と（ｅ）段階はインシチューに進行する。好
ましくは、（ａ）段階乃至（ｅ）段階はインシチューに
進行する。
【００１８】前記さらなる他の目的を達成するために、
本発明は、フローティングゲートと前記フローティング
ゲートの上部に層間誘電層を介して形成されたコントロ
ールゲートのスタック形ゲートメモリセルを有する非揮
発性メモリ装置の製造方法において、半導体基板の上部
にアクティブ領域を定義するための素子分離領域を形成
する段階と、前記素子分離領域が形成された前記半導体
基板の上部にフローティングゲートに用いられるポリシ
リコン層を蒸着する段階と、（ａ）前記ポリシリコン層
が形成された前記半導体基板の上部に６５０〜８００℃
の温度及び１〜１００Ｐａの圧力で低圧化学気相蒸着方
法で第１酸化膜層を蒸着する段階、（ｂ）Ｎ2Ｏ、また
はＮＯあるいはＮＨ3雰囲気下で前記半導体基板を第１
アニリングして前記第１酸化膜層内に５％以下の窒素を
含む表面層を形成する段階、（ｃ）前記第１酸化膜層の
上部に窒化膜層を蒸着する段階、（ｄ）前記窒化膜層の
上部に６５０〜８００℃の温度及び１〜１００Ｐａの圧
力で低圧化学気相蒸着方法で第２酸化膜層を蒸着する段
階、（ｅ）Ｎ2Ｏ、またはＮＯあるいはＮＨ3雰囲気下で
前記半導体基板を第２アニリングして前記第２酸化膜層
内に５％以下の窒素を含む表面層を形成する段階からな
る層間誘電層を形成する段階と、前記層間誘電層の上部
にコントロールゲートに用いられるポリシリコン層を蒸
着する段階をさらに備えることを特徴とする非揮発性メ
モリ装置の製造方法を提供する。
本発明は、フローティングゲートと前記フローティング
ゲートの上部に層間誘電層を介して形成されたコントロ
ールゲートのスタック形ゲートメモリセルを有する非揮
発性メモリ装置の製造方法において、半導体基板の上部
にアクティブ領域を定義するための素子分離領域を形成
する段階と、前記素子分離領域が形成された前記半導体
基板の上部にフローティングゲートに用いられるポリシ
リコン層を蒸着する段階と、（ａ）前記ポリシリコン層
が形成された前記半導体基板の上部に６５０〜８００℃
の温度及び１〜１００Ｐａの圧力で低圧化学気相蒸着方
法で第１酸化膜層を蒸着する段階、（ｂ）Ｎ2Ｏ、また
はＮＯあるいはＮＨ3雰囲気下で前記半導体基板を第１
アニリングして前記第１酸化膜層内に５％以下の窒素を
含む表面層を形成する段階、（ｃ）前記第１酸化膜層の
上部に窒化膜層を蒸着する段階、（ｄ）前記窒化膜層の
上部に６５０〜８００℃の温度及び１〜１００Ｐａの圧
力で低圧化学気相蒸着方法で第２酸化膜層を蒸着する段
階、（ｅ）Ｎ2Ｏ、またはＮＯあるいはＮＨ3雰囲気下で
前記半導体基板を第２アニリングして前記第２酸化膜層
内に５％以下の窒素を含む表面層を形成する段階からな
る層間誘電層を形成する段階と、前記層間誘電層の上部
にコントロールゲートに用いられるポリシリコン層を蒸
着する段階をさらに備えることを特徴とする非揮発性メ
モリ装置の製造方法を提供する。
【００１９】素子分離領域を形成する段階は、半導体基
板の上部にトンネル酸化膜層及びフローティングゲート
に用いられるポリシリコン層を順次に蒸着する段階、ポ
リシリコン層の上部にハードマスク層を形成し、ハード
マスク層をアクティブパターンにパタニング（patterni
ng）する段階、パタニングされたハードマスク層を用い
てポリシリコン層及び半導体基板を食刻しトレンチを形
成する段階、パタニングされたハードマスク層の上部及
びトレンチの内部にトレンチが埋め込まれるように酸化
膜を蒸着する段階、及び酸化膜を食刻してポリシリコン
層を露出させる段階を備える。
板の上部にトンネル酸化膜層及びフローティングゲート
に用いられるポリシリコン層を順次に蒸着する段階、ポ
リシリコン層の上部にハードマスク層を形成し、ハード
マスク層をアクティブパターンにパタニング（patterni
ng）する段階、パタニングされたハードマスク層を用い
てポリシリコン層及び半導体基板を食刻しトレンチを形
成する段階、パタニングされたハードマスク層の上部及
びトレンチの内部にトレンチが埋め込まれるように酸化
膜を蒸着する段階、及び酸化膜を食刻してポリシリコン
層を露出させる段階を備える。
【００２０】好ましくは、ポリシリコン層は６００℃以
上の温度で結晶状にインシチュードーピングしつつ蒸着
する。または、結晶状の薄膜を蒸着する第１段階、イン
シチュードーピングしつつ非晶質状の薄膜を蒸着する第
２段階、及び結晶状の薄膜を蒸着する第３段階にポリシ
リコン層を蒸着する。好ましくは、フローティングゲー
トに用いられるポリシリコン層を蒸着する段階で、ポリ
シリコン層を少なくとも一つの凹凸部が形成されるよう
にパタニングすることができる。
上の温度で結晶状にインシチュードーピングしつつ蒸着
する。または、結晶状の薄膜を蒸着する第１段階、イン
シチュードーピングしつつ非晶質状の薄膜を蒸着する第
２段階、及び結晶状の薄膜を蒸着する第３段階にポリシ
リコン層を蒸着する。好ましくは、フローティングゲー
トに用いられるポリシリコン層を蒸着する段階で、ポリ
シリコン層を少なくとも一つの凹凸部が形成されるよう
にパタニングすることができる。
【００２１】上述したように本発明によると、ＯＮＯ誘
電層で下部及び上部の酸化膜をＬＰＣＶＤ方法で形成
し、その厚さを薄くコントロールすることによりカップ
リング係数を増加させることができる。また、各ＬＰＣ
ＶＤ工程後、Ｎ2Ｏ、またはＮＯあるいはＮＨ3雰囲気の
アニリングを実施してＬＰＣＶＤ酸化膜を緻密化（dens
ification）することにより、漏洩電流を減少させて、
電荷維持（charge retention）特性を向上させることが
できる。また、Ｎ2Ｏ、またはＮＯあるいはＮＨ3雰囲気
のアニリングによりＯＮＯ誘電層の各ＬＰＣＶＤ酸化膜
内に５％以下の窒素を含む表面層を形成することによ
り、界面トラップ密度を減少させてＯＮＯ誘電層の絶縁
破壊特性を向上させることができる。
電層で下部及び上部の酸化膜をＬＰＣＶＤ方法で形成
し、その厚さを薄くコントロールすることによりカップ
リング係数を増加させることができる。また、各ＬＰＣ
ＶＤ工程後、Ｎ2Ｏ、またはＮＯあるいはＮＨ3雰囲気の
アニリングを実施してＬＰＣＶＤ酸化膜を緻密化（dens
ification）することにより、漏洩電流を減少させて、
電荷維持（charge retention）特性を向上させることが
できる。また、Ｎ2Ｏ、またはＮＯあるいはＮＨ3雰囲気
のアニリングによりＯＮＯ誘電層の各ＬＰＣＶＤ酸化膜
内に５％以下の窒素を含む表面層を形成することによ
り、界面トラップ密度を減少させてＯＮＯ誘電層の絶縁
破壊特性を向上させることができる。
【００２２】
【発明の実施の形態】以下、添付図を参照しつつ本発明
の望ましい実施形態を詳細に説明する。図１は本発明に
よるフラッシューメモリ装置の平面図であり、図２及び
図３は図１のビットライン方向及びワードライン方向に
従うメモリセルの断面図である。
の望ましい実施形態を詳細に説明する。図１は本発明に
よるフラッシューメモリ装置の平面図であり、図２及び
図３は図１のビットライン方向及びワードライン方向に
従うメモリセルの断面図である。
【００２３】図１を参照すると、本発明のフラッシュー
メモリセルは、ストリング選択ライン（string select
line；ＳＳＬ）と接地選択ライン（ground select lin
e；ＧＳＬ）をそれぞれゲートにする二つの選択トラン
ジスタにワードライン（Ｗ／Ｌ１、Ｗ／Ｌ２、…、Ｗ／
Ｌ１６）１２３をゲートにする複数のセルトランジスタ
が直列に連結されて一つのストリング（string）を構成
する。ストリングはビットライン（Ｂ／Ｌ１、Ｂ／Ｌ
２、…）１３７に複数個並列に連結され一つのブロック
を構成し、このブロックはビットラインコンタクト１３
２を中心に対称的に配置されている。
メモリセルは、ストリング選択ライン（string select
line；ＳＳＬ）と接地選択ライン（ground select lin
e；ＧＳＬ）をそれぞれゲートにする二つの選択トラン
ジスタにワードライン（Ｗ／Ｌ１、Ｗ／Ｌ２、…、Ｗ／
Ｌ１６）１２３をゲートにする複数のセルトランジスタ
が直列に連結されて一つのストリング（string）を構成
する。ストリングはビットライン（Ｂ／Ｌ１、Ｂ／Ｌ
２、…）１３７に複数個並列に連結され一つのブロック
を構成し、このブロックはビットラインコンタクト１３
２を中心に対称的に配置されている。
【００２４】図２及び図３を参照すると、ストリング選
択トランジスタ（ＳＳＴ）と接地選択トランジスタ（Ｇ
ＳＴ）は、データを貯蔵するフローティングゲートが不
要なトランジスタであるので、メモリセルアレイ内の素
子分離領域の上部でバッティングコンタクト１２５を通
じてフローティングゲート１０４、１１２とコントロー
ルゲート１２３を金属リンク（metal link）に連結す
る。従って、選択トランジスタ（ＳＳＴ，ＧＳＴ）は電
気的に１層のゲートを有するＭＯＳトランジスタとして
動作するようになる。ストリング選択トランジスタ（Ｓ
ＳＴ）のドレインにはビットラインコンタクトホール１
３２を通じてビットライン１３７が連結され、接地選択
トランジスタ（ＧＳＴ）のソースには共通ソースライン
（common source line；ＣＳＬ）（図示せず）が連結さ
れる。
択トランジスタ（ＳＳＴ）と接地選択トランジスタ（Ｇ
ＳＴ）は、データを貯蔵するフローティングゲートが不
要なトランジスタであるので、メモリセルアレイ内の素
子分離領域の上部でバッティングコンタクト１２５を通
じてフローティングゲート１０４、１１２とコントロー
ルゲート１２３を金属リンク（metal link）に連結す
る。従って、選択トランジスタ（ＳＳＴ，ＧＳＴ）は電
気的に１層のゲートを有するＭＯＳトランジスタとして
動作するようになる。ストリング選択トランジスタ（Ｓ
ＳＴ）のドレインにはビットラインコンタクトホール１
３２を通じてビットライン１３７が連結され、接地選択
トランジスタ（ＧＳＴ）のソースには共通ソースライン
（common source line；ＣＳＬ）（図示せず）が連結さ
れる。
【００２５】ビットライン１３７は抵抗を減少させるた
めにポリシリコン層１３４と金属シリサイド層１３６が
積層されたポリサイド構造に形成される。好ましくは、
ビットラインコンタクトホール１３２下部の接合濃度は
セルトランジスタのソース／ドレインより高い濃度にド
ーピングされる。セルトランジスタはＳＴＩ領域１１０
によりアクティブ領域が定義された半導体基板１００の
上部にＦ−Ｎトンネリングのためのトンネル酸化膜層１
０２を介して形成されたフローティングゲート１０４、
１１２と、フローティングゲート１０４、１１２の上部
に層間誘電層１１９を介して形成されたコントロールゲ
ート１２３のスタック形ゲート構造に構成される。好ま
しくは、セルトランジスタのソース／ドレイン領域１２
８はＮ-領域とＮ+領域からなったＬＤＤ構造に形成され
る。
めにポリシリコン層１３４と金属シリサイド層１３６が
積層されたポリサイド構造に形成される。好ましくは、
ビットラインコンタクトホール１３２下部の接合濃度は
セルトランジスタのソース／ドレインより高い濃度にド
ーピングされる。セルトランジスタはＳＴＩ領域１１０
によりアクティブ領域が定義された半導体基板１００の
上部にＦ−Ｎトンネリングのためのトンネル酸化膜層１
０２を介して形成されたフローティングゲート１０４、
１１２と、フローティングゲート１０４、１１２の上部
に層間誘電層１１９を介して形成されたコントロールゲ
ート１２３のスタック形ゲート構造に構成される。好ま
しくは、セルトランジスタのソース／ドレイン領域１２
８はＮ-領域とＮ+領域からなったＬＤＤ構造に形成され
る。
【００２６】フローティングゲートはアクティブパター
ンと同じようにパタニングされた第１ポリシリコン層１
０４と、アクティブ領域とアクティブ領域の両側のＳＴ
Ｉ領域１１０の縁の一部領域にわたるようにパタニング
された第２ポリシリコン層１１２とからなる。ＳＡ−Ｓ
ＴＩ構造のフラッシューメモリセルによると、アクティ
ブパターンと同じように形成される第１ポリシリコン層
１０４の面積が既存のフローティングゲート面積より小
さくなるので、カップリング係数を高く維持するため
に、第２ポリシリコン層１１２を追加蒸着してフローテ
ィングゲートの側壁高さを増加させることにより層間誘
電層１１９の面積を大きくする。
ンと同じようにパタニングされた第１ポリシリコン層１
０４と、アクティブ領域とアクティブ領域の両側のＳＴ
Ｉ領域１１０の縁の一部領域にわたるようにパタニング
された第２ポリシリコン層１１２とからなる。ＳＡ−Ｓ
ＴＩ構造のフラッシューメモリセルによると、アクティ
ブパターンと同じように形成される第１ポリシリコン層
１０４の面積が既存のフローティングゲート面積より小
さくなるので、カップリング係数を高く維持するため
に、第２ポリシリコン層１１２を追加蒸着してフローテ
ィングゲートの側壁高さを増加させることにより層間誘
電層１１９の面積を大きくする。
【００２７】コントロールゲート１２３は、隣接のセル
のコントロールゲート１２３と連結されてワードライン
を形成し、低い比抵抗値を有するためにポリシリコン層
１２０と金属シリサイド層１２２が積層されたポリサイ
ド構造に形成される。層間誘電層１１９は、フローティ
ングゲート１０４、１１２に充填された電荷特性を維持
させ、コントロールゲート１２３の電圧をフローティン
グゲート１０４、１１２に伝達するためのもので、第１
酸化膜１１４／窒化膜１１６／第２酸化膜１１８の複合
膜に形成する。従来にはＯＮＯ誘電層の各酸化膜を熱酸
化工程に形成したが、本発明では、第１酸化膜１１４及
び第２酸化膜１１６をそれぞれ６５０〜８００℃の温度
及び１〜１００Ｐａの圧力で、ＬＰＣＶＤ方法で蒸着し
てからＮ2Ｏ、またはＮＯあるいはＮＨ3雰囲気でアニリ
ングする。
のコントロールゲート１２３と連結されてワードライン
を形成し、低い比抵抗値を有するためにポリシリコン層
１２０と金属シリサイド層１２２が積層されたポリサイ
ド構造に形成される。層間誘電層１１９は、フローティ
ングゲート１０４、１１２に充填された電荷特性を維持
させ、コントロールゲート１２３の電圧をフローティン
グゲート１０４、１１２に伝達するためのもので、第１
酸化膜１１４／窒化膜１１６／第２酸化膜１１８の複合
膜に形成する。従来にはＯＮＯ誘電層の各酸化膜を熱酸
化工程に形成したが、本発明では、第１酸化膜１１４及
び第２酸化膜１１６をそれぞれ６５０〜８００℃の温度
及び１〜１００Ｐａの圧力で、ＬＰＣＶＤ方法で蒸着し
てからＮ2Ｏ、またはＮＯあるいはＮＨ3雰囲気でアニリ
ングする。
【００２８】一般的に、ＬＰＣＶＤ方法は２５０Ｐａ以
下の低圧で蒸着するので、反応ガス分子の拡散度を増加
させ優れた均一性（uniformity）及び等角の段差塗布性
（conformal step coverage）を有する膜を得ることが
できる。また、低圧動作はガス上反応を減少させて微粒
子汚染を抑制することができ、ＡＰＣＶＤやＰＥＣＶＤ
方法に比べて比較的高温で蒸着が起こすため緻密な膜を
得ることができる。従って、６５０〜８００℃の温度及
び１〜１００Ｐａの圧力でＬＰＣＶＤ酸化膜を蒸着する
と、低圧による遅い蒸着速度により酸化膜の厚さを薄く
コントロールすることができ、ＡＰＣＶＤ、またはＰＥ
ＣＶＤ酸化膜に比べてもっと緻密な膜を形成することが
できる。また、ＬＰＣＶＤ酸化膜を蒸着した後、Ｎ
2Ｏ、またはＮＯあるいはＮＨ3雰囲気のアニリングによ
り膜をもっと緻密化するので、最終的に熱酸化膜とほぼ
同一な膜特性を持ちながら、その厚さがずっと減少され
た酸化膜を得ることができる。従って、本発明による
と、ＯＮＯ層間誘電層１１９の厚さを減少させカップリ
ング係数を増加させることができ、膜の緻密化により漏
洩電流が減少され電荷維持特性が向上する。
下の低圧で蒸着するので、反応ガス分子の拡散度を増加
させ優れた均一性（uniformity）及び等角の段差塗布性
（conformal step coverage）を有する膜を得ることが
できる。また、低圧動作はガス上反応を減少させて微粒
子汚染を抑制することができ、ＡＰＣＶＤやＰＥＣＶＤ
方法に比べて比較的高温で蒸着が起こすため緻密な膜を
得ることができる。従って、６５０〜８００℃の温度及
び１〜１００Ｐａの圧力でＬＰＣＶＤ酸化膜を蒸着する
と、低圧による遅い蒸着速度により酸化膜の厚さを薄く
コントロールすることができ、ＡＰＣＶＤ、またはＰＥ
ＣＶＤ酸化膜に比べてもっと緻密な膜を形成することが
できる。また、ＬＰＣＶＤ酸化膜を蒸着した後、Ｎ
2Ｏ、またはＮＯあるいはＮＨ3雰囲気のアニリングによ
り膜をもっと緻密化するので、最終的に熱酸化膜とほぼ
同一な膜特性を持ちながら、その厚さがずっと減少され
た酸化膜を得ることができる。従って、本発明による
と、ＯＮＯ層間誘電層１１９の厚さを減少させカップリ
ング係数を増加させることができ、膜の緻密化により漏
洩電流が減少され電荷維持特性が向上する。
【００２９】本発明によるＯＮＯ層間誘電層１１９で第
１及び第２ＬＰＣＶＤ酸化膜１１４、１１８は、それぞ
れＮ2Ｏ、またはＮＯあるいはＮＨ3雰囲気のアニリング
により５％以下の窒素を含む表面層を有するようにな
る。即ち、ＬＰＣＶＤ酸化膜１１４、１１８の表面でＳ
ｉ−ダングリングボンド（dangling bond)が減少され、
結合力が強いＳｉ−Ｎ結合が形成される。この結合はフ
ローティングゲート１１２から注入される熱電子（hot
electron）により破壊されにくく、熱や電界応力下にも
安定した膜を作る。フローティングゲート１１２と第１
酸化膜１１４との界面近所に存在する窒素は、注入され
た電子が第１酸化膜１１４内にトラップされにくくする
ようにし、第１酸化膜１１４内の破れた結合サイト（si
te）にトラップされる熱電子数を減少させる。従って、
界面トラップ密度が減少されて膜の絶縁破壊特性が向上
する。また、第２酸化膜１１８と第１酸化膜１１４内に
それぞれ形成された窒素表面層は後続熱処理工程による
コントロールゲート１３４、またはフローティングゲー
ト１１２にドーピングされているドーパントの外拡散
（out−diffusion）を物理的に阻止する役割をする。
１及び第２ＬＰＣＶＤ酸化膜１１４、１１８は、それぞ
れＮ2Ｏ、またはＮＯあるいはＮＨ3雰囲気のアニリング
により５％以下の窒素を含む表面層を有するようにな
る。即ち、ＬＰＣＶＤ酸化膜１１４、１１８の表面でＳ
ｉ−ダングリングボンド（dangling bond)が減少され、
結合力が強いＳｉ−Ｎ結合が形成される。この結合はフ
ローティングゲート１１２から注入される熱電子（hot
electron）により破壊されにくく、熱や電界応力下にも
安定した膜を作る。フローティングゲート１１２と第１
酸化膜１１４との界面近所に存在する窒素は、注入され
た電子が第１酸化膜１１４内にトラップされにくくする
ようにし、第１酸化膜１１４内の破れた結合サイト（si
te）にトラップされる熱電子数を減少させる。従って、
界面トラップ密度が減少されて膜の絶縁破壊特性が向上
する。また、第２酸化膜１１８と第１酸化膜１１４内に
それぞれ形成された窒素表面層は後続熱処理工程による
コントロールゲート１３４、またはフローティングゲー
ト１１２にドーピングされているドーパントの外拡散
（out−diffusion）を物理的に阻止する役割をする。
【００３０】一般的に窒素は最外殻電子が５であるの
で、酸化膜と下地層との界面では、３個のシリコン原子
と結合するのに対して、酸化膜のバルク内では２個のシ
リコン原子と結合して一つの電子が残るようになる。こ
の電子はバルク内でダングリングボンドに残るようにな
り、後続く酸化工程時、水素（Ｈ）が十分に存在する
と、このダングリングボンドが水素により埋められるよ
うになる。しかし、窒素が５％以上含まれる場合には、
後続酸化工程を進行した後にも酸化膜のバルク内にダン
グリングボンドが多量存在するようになって、これらが
トラップサイト(trap site）に作用することによって漏
洩電流を発生させる原因になる。従って、本発明ではＮ
2Ｏ、またはＮＯあるいはＮＨ3雰囲気のアニリングによ
り５％以下の窒素を含む表面層を有するＬＰＣＶＤ酸化
膜を形成することにより、漏洩電流を減少させて高信頼
性の酸化膜を得ることができる。
で、酸化膜と下地層との界面では、３個のシリコン原子
と結合するのに対して、酸化膜のバルク内では２個のシ
リコン原子と結合して一つの電子が残るようになる。こ
の電子はバルク内でダングリングボンドに残るようにな
り、後続く酸化工程時、水素（Ｈ）が十分に存在する
と、このダングリングボンドが水素により埋められるよ
うになる。しかし、窒素が５％以上含まれる場合には、
後続酸化工程を進行した後にも酸化膜のバルク内にダン
グリングボンドが多量存在するようになって、これらが
トラップサイト(trap site）に作用することによって漏
洩電流を発生させる原因になる。従って、本発明ではＮ
2Ｏ、またはＮＯあるいはＮＨ3雰囲気のアニリングによ
り５％以下の窒素を含む表面層を有するＬＰＣＶＤ酸化
膜を形成することにより、漏洩電流を減少させて高信頼
性の酸化膜を得ることができる。
【００３１】図２及び図３において、説明のない符号１
２４はワードラインキャッピング層であり、説明のない
符号１３０はゲートとビットライン１３７を絶縁させる
ための第１層間絶縁層であり、説明のない符号１３８は
ビットライン１３７と金属配線層（図示せず）を絶縁さ
せるための第２層間絶縁層である。
２４はワードラインキャッピング層であり、説明のない
符号１３０はゲートとビットライン１３７を絶縁させる
ための第１層間絶縁層であり、説明のない符号１３８は
ビットライン１３７と金属配線層（図示せず）を絶縁さ
せるための第２層間絶縁層である。
【００３２】図４は図３の‘Ｂ’を拡大して示した概略
図である。図４を参照すると、本発明のＯＮＯ層間誘電
層１１９は第１及び第２酸化膜１１４、１１８が優れた
均一性及び等角塗布性を有するＬＰＣＶＤ方法で形成す
るので、熱酸化工程を用いる従来の方法に比べてフロー
ティングゲート１１２の全面に均一な厚さで蒸着され
る。一般的に、９０°にパタニングされたフローティグ
ゲートの全面に熱酸化方法に酸化膜を形成する場合、フ
ローティングゲートの上部面での酸化膜の厚さを１とす
る時、フローティングゲートの端での酸化膜の厚さは、
図である。図４を参照すると、本発明のＯＮＯ層間誘電
層１１９は第１及び第２酸化膜１１４、１１８が優れた
均一性及び等角塗布性を有するＬＰＣＶＤ方法で形成す
るので、熱酸化工程を用いる従来の方法に比べてフロー
ティングゲート１１２の全面に均一な厚さで蒸着され
る。一般的に、９０°にパタニングされたフローティグ
ゲートの全面に熱酸化方法に酸化膜を形成する場合、フ
ローティングゲートの上部面での酸化膜の厚さを１とす
る時、フローティングゲートの端での酸化膜の厚さは、
【数３】 になる。従って、本発明によるＬＰＣＶＤ方法で形成さ
れる第１酸化膜１１４は、フローティングゲート１１２
の端（ａ）での第１酸化膜１１４厚さに対するフローテ
ィングゲート１１２の側面、または上部面での第１酸化
膜１１４厚さ（ｂ、ｃ）の比が約１．４以下に形成され
る。
れる第１酸化膜１１４は、フローティングゲート１１２
の端（ａ）での第１酸化膜１１４厚さに対するフローテ
ィングゲート１１２の側面、または上部面での第１酸化
膜１１４厚さ（ｂ、ｃ）の比が約１．４以下に形成され
る。
【００３３】図５乃至図９は、本発明の一実施形態によ
るフラッシューメモリ装置の製造方法を説明するための
断面図として、メモリセルをワードライン方向に切った
断面図である。図５は第１ポリシリコン層１０４及びト
レンチ１０８を形成する段階である。
るフラッシューメモリ装置の製造方法を説明するための
断面図として、メモリセルをワードライン方向に切った
断面図である。図５は第１ポリシリコン層１０４及びト
レンチ１０８を形成する段階である。
【００３４】Ｐ形半導体基板１００の表面に写真及びイ
オン注入工程を用いてＮ形不純物を注入してから、高温
熱処理によりこのＮ形不純物を所定の深さまで拡散させ
ることにより、Ｎ形ウェル(well)（図示せず）を形成す
る。写真及びイオン注入工程を用いてＮ形ウェルを除い
た基板表面及びＮ形ウェル内のセルアレイ領域にＰ形不
純物を注入してから、これを高温熱処理により拡散させ
ることにより、Ｐ形ウェル（図示せず）を形成する。通
常は周辺回路部のＰＭＯＳトランジスタが形成されるウ
ェルをＰ形ウェル、Ｎ形ウェル内のセルアレイ領域に形
成されるウェルをポケットＰ形ウェル（pocket p-wel
l）という。
オン注入工程を用いてＮ形不純物を注入してから、高温
熱処理によりこのＮ形不純物を所定の深さまで拡散させ
ることにより、Ｎ形ウェル(well)（図示せず）を形成す
る。写真及びイオン注入工程を用いてＮ形ウェルを除い
た基板表面及びＮ形ウェル内のセルアレイ領域にＰ形不
純物を注入してから、これを高温熱処理により拡散させ
ることにより、Ｐ形ウェル（図示せず）を形成する。通
常は周辺回路部のＰＭＯＳトランジスタが形成されるウ
ェルをＰ形ウェル、Ｎ形ウェル内のセルアレイ領域に形
成されるウェルをポケットＰ形ウェル（pocket p-wel
l）という。
【００３５】続いて、基板１００の上部に酸化膜層、ま
たはオクシナイトライド層（oxynitride）を約７０〜１
００Åの厚さで薄く成長させることによりセルトランジ
スタのトンネル酸化膜層１０２を形成する。フラッシュ
ーメモリ装置の特徴中の一つである貯蔵されたデータを
保存する能力はトンネル酸化膜層１０２の信頼性に基づ
くので、‘プログラミング’と‘除去’動作を繰り返す
回数に制限的な要素として作用するようになる。通常的
にメモリ製品として用いるためには、１００万回以上の
‘プログラミング’と‘除去’動作が反復できなければ
ならない。好ましくは、７００ｍTorr以下の低い圧力で
ゲッタリング(gettering)のため少量のＨＣｌガスを添
加しつつ、Ｏ2、Ｈ2及びＮ2Ｏガスを用いた湿式酸化方
法で耐久性（endurance）が優れたトンネル酸化膜層１
０２を形成する。このように低圧でトンネル酸化膜層１
０２を形成するようになると、膜の緻密性を増加させな
がら、厚さを容易にコントロールすることができる。
たはオクシナイトライド層（oxynitride）を約７０〜１
００Åの厚さで薄く成長させることによりセルトランジ
スタのトンネル酸化膜層１０２を形成する。フラッシュ
ーメモリ装置の特徴中の一つである貯蔵されたデータを
保存する能力はトンネル酸化膜層１０２の信頼性に基づ
くので、‘プログラミング’と‘除去’動作を繰り返す
回数に制限的な要素として作用するようになる。通常的
にメモリ製品として用いるためには、１００万回以上の
‘プログラミング’と‘除去’動作が反復できなければ
ならない。好ましくは、７００ｍTorr以下の低い圧力で
ゲッタリング(gettering)のため少量のＨＣｌガスを添
加しつつ、Ｏ2、Ｈ2及びＮ2Ｏガスを用いた湿式酸化方
法で耐久性（endurance）が優れたトンネル酸化膜層１
０２を形成する。このように低圧でトンネル酸化膜層１
０２を形成するようになると、膜の緻密性を増加させな
がら、厚さを容易にコントロールすることができる。
【００３６】続いて、トンネル酸化膜層１０２の上部に
フローティングゲートに用いられる第１ポリシリコン層
１０４をＬＰＣＶＤ方法により約３００〜１０００Åの
厚さで形成する。通常、ゲートに用いられるポリシリコ
ン膜は約６２０℃の温度で結晶状に蒸着された後、ＰＯ
Ｃｌ3拡散やイオン注入により高濃度のＮ形不純物にド
ーピングされる。しかし、ＰＯＣｌ3拡散やイオン注入
によるドーピング方法は、すでに形成されているポリシ
リコン膜の結晶粒子境界（grain boundary）に沿ってド
ーパントが移動されトンネル酸化膜層１０２に浸透する
ことによってトンネル酸化膜層１０２を劣化させること
ができる。
フローティングゲートに用いられる第１ポリシリコン層
１０４をＬＰＣＶＤ方法により約３００〜１０００Åの
厚さで形成する。通常、ゲートに用いられるポリシリコ
ン膜は約６２０℃の温度で結晶状に蒸着された後、ＰＯ
Ｃｌ3拡散やイオン注入により高濃度のＮ形不純物にド
ーピングされる。しかし、ＰＯＣｌ3拡散やイオン注入
によるドーピング方法は、すでに形成されているポリシ
リコン膜の結晶粒子境界（grain boundary）に沿ってド
ーパントが移動されトンネル酸化膜層１０２に浸透する
ことによってトンネル酸化膜層１０２を劣化させること
ができる。
【００３７】また、ポリシリコン膜を非晶質状に蒸着し
つつインシチュードーピングさせる場合には、後続熱処
理により非晶質状から結晶状へ状転移されながら、薄膜
の嵩が縮小し、ポリシリコン膜とトンネル酸化膜層１０
２間の界面にとても大きな応力が発生しトンネル酸化膜
層１０２の信頼性を劣化させるようになる。従って、本
発明によると、第１ポリシリコン層１０４を６００℃以
上の温度で結晶状にインシチュードーピングしつつ蒸着
するか、同一なＬＰＣＶＤチャンバ内において、３段階
の蒸着方法で第１ポリシリコン層１０４を形成する。
つつインシチュードーピングさせる場合には、後続熱処
理により非晶質状から結晶状へ状転移されながら、薄膜
の嵩が縮小し、ポリシリコン膜とトンネル酸化膜層１０
２間の界面にとても大きな応力が発生しトンネル酸化膜
層１０２の信頼性を劣化させるようになる。従って、本
発明によると、第１ポリシリコン層１０４を６００℃以
上の温度で結晶状にインシチュードーピングしつつ蒸着
するか、同一なＬＰＣＶＤチャンバ内において、３段階
の蒸着方法で第１ポリシリコン層１０４を形成する。
【００３８】後者の方法を具体的に説明すると、１〜１
００Ｐａの圧力及び６００〜６４０℃の温度でＳｉＨ4
ガスを熱分解して結晶状の薄膜を約１０〜１００Åの厚
さに蒸着する第１段階と、１〜１００Ｐａの圧力及び５
２０〜５６０℃の温度でシラン（ＳｉＨ4）とホスフィ
ン（ＰＨ3)ガスを用いて、インシチュードーピングしつ
つ非晶質状の薄膜を蒸着する第２段階と、１〜１００Ｐ
ａの圧力及び６００〜６４０℃の温度でＳｉＨ4ガスを
熱分解して結晶状の薄膜を約１０〜１００Åの厚さに蒸
着する第３段階とに第１ポリシリコン層１０４を形成す
る。この方法によると、後続熱処理工程により第１ポリ
シリコン層１０４内のドーパントが下部のトンネル酸化
膜層１０２に拡散されるのが抑制されるので、トンネル
酸化膜層１０２の劣化を防止することができる。
００Ｐａの圧力及び６００〜６４０℃の温度でＳｉＨ4
ガスを熱分解して結晶状の薄膜を約１０〜１００Åの厚
さに蒸着する第１段階と、１〜１００Ｐａの圧力及び５
２０〜５６０℃の温度でシラン（ＳｉＨ4）とホスフィ
ン（ＰＨ3)ガスを用いて、インシチュードーピングしつ
つ非晶質状の薄膜を蒸着する第２段階と、１〜１００Ｐ
ａの圧力及び６００〜６４０℃の温度でＳｉＨ4ガスを
熱分解して結晶状の薄膜を約１０〜１００Åの厚さに蒸
着する第３段階とに第１ポリシリコン層１０４を形成す
る。この方法によると、後続熱処理工程により第１ポリ
シリコン層１０４内のドーパントが下部のトンネル酸化
膜層１０２に拡散されるのが抑制されるので、トンネル
酸化膜層１０２の劣化を防止することができる。
【００３９】続いて、第１ポリシリコン層１０４の上部
にＬＰＣＶＤ方法でシリコン窒化膜層１０６を約１５０
０〜２０００Åの厚さに蒸着する。シリコン窒化膜層１
０６は後続化学物理的研磨（chemical mechanical poli
shing；ＣＭＰ）工程時、研磨終了層として作用する。
シリコン窒化膜層１０６の上部に高温酸化膜層（highte
mperature oxide layer）１０７をＬＰＣＶＤ方法によ
り約１０００〜２０００Åの厚さで蒸着してから、その
上部にＳｉＯＮを約８００Åの厚さに蒸着して、反射防
止層（anti−reflective layer；図示せず）を形成す
る。反射防止層は後続写真工程時、光の乱反射を防止す
る役割をし、後続トレンチ食刻工程時、除去される。
にＬＰＣＶＤ方法でシリコン窒化膜層１０６を約１５０
０〜２０００Åの厚さに蒸着する。シリコン窒化膜層１
０６は後続化学物理的研磨（chemical mechanical poli
shing；ＣＭＰ）工程時、研磨終了層として作用する。
シリコン窒化膜層１０６の上部に高温酸化膜層（highte
mperature oxide layer）１０７をＬＰＣＶＤ方法によ
り約１０００〜２０００Åの厚さで蒸着してから、その
上部にＳｉＯＮを約８００Åの厚さに蒸着して、反射防
止層（anti−reflective layer；図示せず）を形成す
る。反射防止層は後続写真工程時、光の乱反射を防止す
る役割をし、後続トレンチ食刻工程時、除去される。
【００４０】続いて、写真及び食刻工程を通じて反射防
止層及び高温酸化膜層１０７を食刻してアクティブ領域
を定義するハードマスクパターンを形成する。ハードマ
スクパターンを食刻マスクとして用いてシリコン窒化膜
層１０６及び第１ポリシリコン層１０４を順次に食刻
し、続いて基板１００を所定深さで食刻してトレンチ１
０８を形成する。好ましくは、トレンチ１０８を形成す
るための食刻工程の最終の段階で乾式食刻条件を等方性
食刻に変更進行することによって、トレンチ１０８の下
部をラウンドプロファィルに具現する。
止層及び高温酸化膜層１０７を食刻してアクティブ領域
を定義するハードマスクパターンを形成する。ハードマ
スクパターンを食刻マスクとして用いてシリコン窒化膜
層１０６及び第１ポリシリコン層１０４を順次に食刻
し、続いて基板１００を所定深さで食刻してトレンチ１
０８を形成する。好ましくは、トレンチ１０８を形成す
るための食刻工程の最終の段階で乾式食刻条件を等方性
食刻に変更進行することによって、トレンチ１０８の下
部をラウンドプロファィルに具現する。
【００４１】図６はＳＴＩ領域１１０を形成する段階を
示す。上述したようにトレンチ１０８を形成した後、高
温酸化膜層１０７を除去する。続いて、トレンチ１０８
の内部及びシリコン窒化膜層１０６の上部にＵＳＧ、ま
たは高密度プラズマ（ＨＤＰ）酸化膜のようなギャップ
充填特性が優れた酸化膜層１１０を約５０００Åの厚さ
で蒸着した後、その上部にＰＥ−ＴＥＯＳ膜を約２００
０〜４０００Åの厚さで蒸着してキャッピング酸化膜層
（図示せず）を形成する。キャッピング酸化膜層は、ト
レンチ１０８が埋め込まれている酸化膜層１１０の界面
応力を緩和させ、酸化膜層１１０をしっかり覆うために
形成する。続いて、シリコン窒化膜層１０６が露出され
るまで酸化膜層１１０をＣＭＰ方法で研磨することによ
り平坦化された酸化膜に埋め込まれたＳＴＩ領域を形成
する。
示す。上述したようにトレンチ１０８を形成した後、高
温酸化膜層１０７を除去する。続いて、トレンチ１０８
の内部及びシリコン窒化膜層１０６の上部にＵＳＧ、ま
たは高密度プラズマ（ＨＤＰ）酸化膜のようなギャップ
充填特性が優れた酸化膜層１１０を約５０００Åの厚さ
で蒸着した後、その上部にＰＥ−ＴＥＯＳ膜を約２００
０〜４０００Åの厚さで蒸着してキャッピング酸化膜層
（図示せず）を形成する。キャッピング酸化膜層は、ト
レンチ１０８が埋め込まれている酸化膜層１１０の界面
応力を緩和させ、酸化膜層１１０をしっかり覆うために
形成する。続いて、シリコン窒化膜層１０６が露出され
るまで酸化膜層１１０をＣＭＰ方法で研磨することによ
り平坦化された酸化膜に埋め込まれたＳＴＩ領域を形成
する。
【００４２】図７は、第２ポリシリコン層１１２を形成
する段階を示す。上述したようにＳＴＩ領域１１０を形
成してから、シリコン窒化膜層１０６を燐酸ストリップ
方法で除去して第１ポリシリコン層１０４を露出させ
る。続いて、結果物の上部にフローティングゲードに用
いられる第２ポリシリコン層１１２をＬＰＣＶＤ方法に
より約３０００Å以上の厚さに形成する。第２ポリシリ
コン層１１２は後続工程で形成されるＯＮＯ層間誘電層
の面積を増加させるために形成するもので、第１ポリシ
リコン層１０４と共にフローティングゲートに提供され
る。トンネル酸化膜層１０２と直接接触している層は第
１ポリシリコン層１０４であるので、第２ポリシリコン
層１１２は通常的なドーピング方法、即ちＰＯＣｌ3拡
散、イオン注入、またはインシチュードーピングにより
ドーピングしてもよい。また、必要な場合には第１ポリ
シリコン層１０４の場合と同一な方法で６００℃の以上
の温度で結晶状にインシチュードーピングしつつ蒸着す
るか、同一なＬＰＣＶＤチャンバ内で３段階に蒸着して
第２ポリシリコン層１１２を形成することもできる。
する段階を示す。上述したようにＳＴＩ領域１１０を形
成してから、シリコン窒化膜層１０６を燐酸ストリップ
方法で除去して第１ポリシリコン層１０４を露出させ
る。続いて、結果物の上部にフローティングゲードに用
いられる第２ポリシリコン層１１２をＬＰＣＶＤ方法に
より約３０００Å以上の厚さに形成する。第２ポリシリ
コン層１１２は後続工程で形成されるＯＮＯ層間誘電層
の面積を増加させるために形成するもので、第１ポリシ
リコン層１０４と共にフローティングゲートに提供され
る。トンネル酸化膜層１０２と直接接触している層は第
１ポリシリコン層１０４であるので、第２ポリシリコン
層１１２は通常的なドーピング方法、即ちＰＯＣｌ3拡
散、イオン注入、またはインシチュードーピングにより
ドーピングしてもよい。また、必要な場合には第１ポリ
シリコン層１０４の場合と同一な方法で６００℃の以上
の温度で結晶状にインシチュードーピングしつつ蒸着す
るか、同一なＬＰＣＶＤチャンバ内で３段階に蒸着して
第２ポリシリコン層１１２を形成することもできる。
【００４３】続いて、写真及び食刻工程でセルアレイの
ＳＴＩ領域１１０の上部の第２ポリシリコン層１１２を
除去することにより、ビットラインに沿って隣接したセ
ルトランジスタ間のフローティングゲートを互いに分離
させる。図８はＯＮＯ層間誘電層１１９を形成する段階
を示す。上述したように第２ポリシリコン層１１２を形
成した後、結果物の上部にフローティングゲートとコン
トロールゲートを絶縁させるためにＯＮＯからなる層間
誘電層１１９を形成する。具体的に、基板１００を約４
００〜６５０℃の温度に維持されているＬＰＣＶＤチャ
ンバにロディングさせた後、温度を約６５０〜８００℃
に上げて、約１〜１００Ｐａの圧力でＳｉＨ4とＮ2Ｏガ
スを供給し、ＳｉＯ2膜１１４を約２０〜８０Åの厚さ
に蒸着する。この時、ＳｉＨ4ガスの代わりにＳｉ2Ｈ2
Ｃｌ2ガスを用いることもできる。
ＳＴＩ領域１１０の上部の第２ポリシリコン層１１２を
除去することにより、ビットラインに沿って隣接したセ
ルトランジスタ間のフローティングゲートを互いに分離
させる。図８はＯＮＯ層間誘電層１１９を形成する段階
を示す。上述したように第２ポリシリコン層１１２を形
成した後、結果物の上部にフローティングゲートとコン
トロールゲートを絶縁させるためにＯＮＯからなる層間
誘電層１１９を形成する。具体的に、基板１００を約４
００〜６５０℃の温度に維持されているＬＰＣＶＤチャ
ンバにロディングさせた後、温度を約６５０〜８００℃
に上げて、約１〜１００Ｐａの圧力でＳｉＨ4とＮ2Ｏガ
スを供給し、ＳｉＯ2膜１１４を約２０〜８０Åの厚さ
に蒸着する。この時、ＳｉＨ4ガスの代わりにＳｉ2Ｈ2
Ｃｌ2ガスを用いることもできる。
【００４４】続いて、インシチューに温度を約７００〜
１０００℃、好ましくは８００〜８５０℃に上げて、Ｎ
2Ｏ、またはＮＯあるいはＮＨ3雰囲気下で第１アニリン
グを実施して約１０〜５０Åの厚さでＳｉＯ2膜を成長
させる。望ましくは、アニリングする時、Ｎ2Ｏガスの
流速は約２００sccm（standard cubic centimeter perm
inute）である。従来の熱酸化方法で第１酸化膜を形成
した場合にはドーピングされたポリシリコンとからなる
フローティングゲートの上部で第１酸化膜の成長が増進
されて、その厚さを薄くコントロールすることが難し
く、ドーピングされたポリシリコン層からドーパントが
第１酸化膜に移動して漏洩電流が多量発生した。
１０００℃、好ましくは８００〜８５０℃に上げて、Ｎ
2Ｏ、またはＮＯあるいはＮＨ3雰囲気下で第１アニリン
グを実施して約１０〜５０Åの厚さでＳｉＯ2膜を成長
させる。望ましくは、アニリングする時、Ｎ2Ｏガスの
流速は約２００sccm（standard cubic centimeter perm
inute）である。従来の熱酸化方法で第１酸化膜を形成
した場合にはドーピングされたポリシリコンとからなる
フローティングゲートの上部で第１酸化膜の成長が増進
されて、その厚さを薄くコントロールすることが難し
く、ドーピングされたポリシリコン層からドーパントが
第１酸化膜に移動して漏洩電流が多量発生した。
【００４５】これに対して、本発明では遅い蒸着速度を
有するＬＰＣＶＤ方法で第１酸化膜１１４を形成するの
で、その厚さを薄くコントロールすることができる。ま
た、ＬＰＣＶＤ方法で第１酸化膜１１４を形成してか
ら、ＮＯ、またはＮ2Ｏ雰囲気下で第１アニリングを実
施して膜を緻密化し、膜内に窒素を含む表面層を形成す
るので、下部のドーピングされたポリシリコン層からド
ーパントが浸透されることが抑制され、漏洩電流が減少
する。ここで、第１酸化膜１１４の蒸着工程と第１アニ
リング工程は上述したようにインーシチューに進行する
こともでき、別の反応チャンバで進行することもでき
る。
有するＬＰＣＶＤ方法で第１酸化膜１１４を形成するの
で、その厚さを薄くコントロールすることができる。ま
た、ＬＰＣＶＤ方法で第１酸化膜１１４を形成してか
ら、ＮＯ、またはＮ2Ｏ雰囲気下で第１アニリングを実
施して膜を緻密化し、膜内に窒素を含む表面層を形成す
るので、下部のドーピングされたポリシリコン層からド
ーパントが浸透されることが抑制され、漏洩電流が減少
する。ここで、第１酸化膜１１４の蒸着工程と第１アニ
リング工程は上述したようにインーシチューに進行する
こともでき、別の反応チャンバで進行することもでき
る。
【００４６】蒸着工程とアニリング工程を別の反応チャ
ンバで進行する場合には、アニリング温度を増加させ膜
をもっと緻密化させ得るという利点がある。ＮＯガスは
Ｎ2Ｏガスに比べて低い温度で分解されるので、アニリ
ングする時、ＮＯガスを用いると、アニリング温度を低
くするという利点がある。これに対して、ＮＯガスは有
毒性ガス（toxic gas）であるので、環境汚染側面では
Ｎ2Ｏガスを用いるのが有利である。次に、ＬＰＣＶＤ
チャンバ内で約７８０℃の温度及び約３０Ｐａの圧力で
Ｓｉ 2Ｈ2Ｃｌ2とＮＨ3ガスを用いて第１酸化膜１１４の
上部に約２０〜１００Å厚さのＳｉ3Ｎ4膜１１６を蒸着
する。
ンバで進行する場合には、アニリング温度を増加させ膜
をもっと緻密化させ得るという利点がある。ＮＯガスは
Ｎ2Ｏガスに比べて低い温度で分解されるので、アニリ
ングする時、ＮＯガスを用いると、アニリング温度を低
くするという利点がある。これに対して、ＮＯガスは有
毒性ガス（toxic gas）であるので、環境汚染側面では
Ｎ2Ｏガスを用いるのが有利である。次に、ＬＰＣＶＤ
チャンバ内で約７８０℃の温度及び約３０Ｐａの圧力で
Ｓｉ 2Ｈ2Ｃｌ2とＮＨ3ガスを用いて第１酸化膜１１４の
上部に約２０〜１００Å厚さのＳｉ3Ｎ4膜１１６を蒸着
する。
【００４７】次に、ＬＰＣＶＤチャンバ内で約６５０〜
８００℃の温度及び約１〜１００Ｐａの圧力でＳｉＨ4
とＮ2Ｏガスを供給し、ＳｉＯ2膜１１８を約２０〜８０
Åの厚さで蒸着してから、インシチューに温度を約７０
０〜１０００℃、最適には８００〜８５０℃に上げ、約
２００sccmのＮ2Ｏ、またはＮＯ雰囲気下で第２アニリ
ングを実施して、約１０〜５０Åの厚さでＳｉＯ2膜を
成長させる。従来の熱酸化方法で第２酸化膜を形成した
場合には、９５０℃以上の高温で湿式酸化を実施するの
で、ヒートバゼット（heat budget）が増加する問題が
発生したが、本発明では第２酸化膜１１８を約６５０〜
８００℃の低温でＬＰＣＶＤ方法で形成するので、トン
ネル酸化膜層１０２の劣化やトランジスタのしきい電圧
変動のような問題を防止することができる。ここで、第
２酸化膜１１８の蒸着工程と第２アニリング工程はイン
シチューに進行することもでき、別の反応チャンバで進
行することもできる。
８００℃の温度及び約１〜１００Ｐａの圧力でＳｉＨ4
とＮ2Ｏガスを供給し、ＳｉＯ2膜１１８を約２０〜８０
Åの厚さで蒸着してから、インシチューに温度を約７０
０〜１０００℃、最適には８００〜８５０℃に上げ、約
２００sccmのＮ2Ｏ、またはＮＯ雰囲気下で第２アニリ
ングを実施して、約１０〜５０Åの厚さでＳｉＯ2膜を
成長させる。従来の熱酸化方法で第２酸化膜を形成した
場合には、９５０℃以上の高温で湿式酸化を実施するの
で、ヒートバゼット（heat budget）が増加する問題が
発生したが、本発明では第２酸化膜１１８を約６５０〜
８００℃の低温でＬＰＣＶＤ方法で形成するので、トン
ネル酸化膜層１０２の劣化やトランジスタのしきい電圧
変動のような問題を防止することができる。ここで、第
２酸化膜１１８の蒸着工程と第２アニリング工程はイン
シチューに進行することもでき、別の反応チャンバで進
行することもできる。
【００４８】図９はコントロールゲード１２３を形成す
る段階を示す。上述したようにＬＰＣＶＤ ＯＮＯとか
らなる層間誘電層１１９を形成した後、結果物の上部に
Ｎ+形にドーピングされたポリシリコン層１２０とＷＳ
ｉx、ＴｉＳｉx、ＴａＳｉxのような金属シリサイド層
１２２が積層されたコントロールゲート１２３を形成す
る。好ましくは、コントロールゲートのポリシリコン層
１２０は約１０００Åの厚さで形成し、金属シリサイド
層１２２は約１０００〜１５００Åの厚さで形成する。
る段階を示す。上述したようにＬＰＣＶＤ ＯＮＯとか
らなる層間誘電層１１９を形成した後、結果物の上部に
Ｎ+形にドーピングされたポリシリコン層１２０とＷＳ
ｉx、ＴｉＳｉx、ＴａＳｉxのような金属シリサイド層
１２２が積層されたコントロールゲート１２３を形成す
る。好ましくは、コントロールゲートのポリシリコン層
１２０は約１０００Åの厚さで形成し、金属シリサイド
層１２２は約１０００〜１５００Åの厚さで形成する。
【００４９】好ましくは、コントロールゲートポリシリ
コン層１２０はフローティングゲート用第１ポリシリコ
ン層１０４と同様に６００℃以上の温度で結晶状にイン
シチュードーピングしつつ蒸着する。または、同一なＬ
ＰＣＶＤチャンバ内で１〜１００Ｐａの圧力及び６００
〜６４０℃の温度でＳｉＨ4ガスを熱分解して結晶状の
薄膜を約１０〜１００Åの厚さに蒸着する第１段階と、
１〜１００Ｐａの圧力及び５２０〜５６０℃の温度でＳ
ｉＨ4とＰＨ３ガスを用いてインシチュードーピングし
つつ非晶質状の薄膜を蒸着する第２段階と、１〜１００
Ｐａの圧力及び６００〜６４０℃の温度でＳｉＨ4ガス
を熱分解して結晶状の薄膜を約１０〜１００Åの厚さで
蒸着する第３段階とに、コントロールゲートポリシリコ
ン層１２０を形成することができる。この方法による
と、後続熱処理工程によりコントロールゲートポリシリ
コン層１２０内のドーパントがＯＮＯ層間誘電層１１９
の上部酸化膜１１８に拡散されるのが抑制されるので、
上部酸化膜１１８の劣化を防止することができる。
コン層１２０はフローティングゲート用第１ポリシリコ
ン層１０４と同様に６００℃以上の温度で結晶状にイン
シチュードーピングしつつ蒸着する。または、同一なＬ
ＰＣＶＤチャンバ内で１〜１００Ｐａの圧力及び６００
〜６４０℃の温度でＳｉＨ4ガスを熱分解して結晶状の
薄膜を約１０〜１００Åの厚さに蒸着する第１段階と、
１〜１００Ｐａの圧力及び５２０〜５６０℃の温度でＳ
ｉＨ4とＰＨ３ガスを用いてインシチュードーピングし
つつ非晶質状の薄膜を蒸着する第２段階と、１〜１００
Ｐａの圧力及び６００〜６４０℃の温度でＳｉＨ4ガス
を熱分解して結晶状の薄膜を約１０〜１００Åの厚さで
蒸着する第３段階とに、コントロールゲートポリシリコ
ン層１２０を形成することができる。この方法による
と、後続熱処理工程によりコントロールゲートポリシリ
コン層１２０内のドーパントがＯＮＯ層間誘電層１１９
の上部酸化膜１１８に拡散されるのが抑制されるので、
上部酸化膜１１８の劣化を防止することができる。
【００５０】次に、コントロールゲード１２３の上部に
ワードラインキャッピング層１２４として、例えば、Ｐ
Ｅ−ＴＥＯＳ膜を約２０００Åの厚さに蒸着してから、
写真及び食刻工程を通じてワードラインキャッピング層
１２４、コントロールゲート１２３、層間誘電層１１９
及びフローティングゲート１１２、１０４を食刻するこ
とにより、セルトランジスタ及び選択トランジスタのゲ
ートを形成する。
ワードラインキャッピング層１２４として、例えば、Ｐ
Ｅ−ＴＥＯＳ膜を約２０００Åの厚さに蒸着してから、
写真及び食刻工程を通じてワードラインキャッピング層
１２４、コントロールゲート１２３、層間誘電層１１９
及びフローティングゲート１１２、１０４を食刻するこ
とにより、セルトランジスタ及び選択トランジスタのゲ
ートを形成する。
【００５１】以下、熱酸化膜を適用した従来のＯＮＯ誘
電層と本発明のＬＰＣＶＤ ＯＮＯ誘電層の電荷維持特
性及び信頼性を比較した実験結果を説明する。本実験で
はＯＮＯ誘電層の厚さ設計値を１６０Åに設定したが、
ＴＥＭ（Transmission electron microscopy）上で従来
のＯＮＯ誘電層の厚さを測定した結果、下部酸化膜がベ
アウェーバ上で４０Å厚さで成長する時、フローティン
グゲード用ポリシリコン層上ではドーパントによる酸化
増進効果により約８４Åの厚さに示した。また、窒化膜
は熱酸化工程で上部酸化膜を形成する時、約２０Å消耗
され８０Åの厚さに示した。従って、従来のＯＮＯ誘電
層の最終の厚さは約１９０Åに測定されて、本発明のＬ
ＰＣＶＤ ＯＮＯ誘電層は１６０Åの厚さに形成され
た。
電層と本発明のＬＰＣＶＤ ＯＮＯ誘電層の電荷維持特
性及び信頼性を比較した実験結果を説明する。本実験で
はＯＮＯ誘電層の厚さ設計値を１６０Åに設定したが、
ＴＥＭ（Transmission electron microscopy）上で従来
のＯＮＯ誘電層の厚さを測定した結果、下部酸化膜がベ
アウェーバ上で４０Å厚さで成長する時、フローティン
グゲード用ポリシリコン層上ではドーパントによる酸化
増進効果により約８４Åの厚さに示した。また、窒化膜
は熱酸化工程で上部酸化膜を形成する時、約２０Å消耗
され８０Åの厚さに示した。従って、従来のＯＮＯ誘電
層の最終の厚さは約１９０Åに測定されて、本発明のＬ
ＰＣＶＤ ＯＮＯ誘電層は１６０Åの厚さに形成され
た。
【００５２】図１０は従来方法及び本発明によりそれぞ
れ形成されたＯＮＯ誘電層の電荷維持特性を比較示した
グラフであり、３００℃の温度でベーク（bake）時間に
従うセルトランジスタのしきい電圧変化値（ΔVth）を
示す。ここで、記号△は熱酸化方法で形成した従来のＯ
ＮＯ誘電層の電荷維持特性を、記号□はＬＰＣＶＤ方法
でＯＮＯ誘電層を形成した後、８５０℃で３０分間湿式
酸化を実施した場合を、記号◇は本発明によるＬＰＣＶ
Ｄ ＯＮＯ誘電層を形成した後、８３０℃で６０分間Ｎ2
Ｏアニリングを実施した場合をそれぞれ示す。
れ形成されたＯＮＯ誘電層の電荷維持特性を比較示した
グラフであり、３００℃の温度でベーク（bake）時間に
従うセルトランジスタのしきい電圧変化値（ΔVth）を
示す。ここで、記号△は熱酸化方法で形成した従来のＯ
ＮＯ誘電層の電荷維持特性を、記号□はＬＰＣＶＤ方法
でＯＮＯ誘電層を形成した後、８５０℃で３０分間湿式
酸化を実施した場合を、記号◇は本発明によるＬＰＣＶ
Ｄ ＯＮＯ誘電層を形成した後、８３０℃で６０分間Ｎ2
Ｏアニリングを実施した場合をそれぞれ示す。
【００５３】図１０を参照すると、３００℃で１２０時
間のベーク応力を加えた結果、熱酸化方法で形成したＯ
ＮＯ誘電層のΔVthは４．３Ｖであり、湿式酸化を実施
したＬＰＣＶＤ ＯＮＯ誘電層のΔVthは２．８Ｖであ
り、本発明によるＬＰＣＶＤＯＮＯ誘電層のΔVthは
２．２Ｖに示した。従って、本発明によるＬＰＣＶＤ
ＯＮＯ誘電層の電荷維持特性が一番優れている。これは
Ｎ2ＯアニリングによりＬＰＣＶＤ酸化膜が熱酸化膜と
ほぼ同じほどに緻密化されているだけではなく、ＬＰＣ
ＶＤ酸化膜内に形成された窒素含有層がコントロールゲ
ートやフローティングゲートにドーピングされているド
ーパントが酸化膜に拡散され漏洩電流を発生させること
を阻止する役割をするためである。
間のベーク応力を加えた結果、熱酸化方法で形成したＯ
ＮＯ誘電層のΔVthは４．３Ｖであり、湿式酸化を実施
したＬＰＣＶＤ ＯＮＯ誘電層のΔVthは２．８Ｖであ
り、本発明によるＬＰＣＶＤＯＮＯ誘電層のΔVthは
２．２Ｖに示した。従って、本発明によるＬＰＣＶＤ
ＯＮＯ誘電層の電荷維持特性が一番優れている。これは
Ｎ2ＯアニリングによりＬＰＣＶＤ酸化膜が熱酸化膜と
ほぼ同じほどに緻密化されているだけではなく、ＬＰＣ
ＶＤ酸化膜内に形成された窒素含有層がコントロールゲ
ートやフローティングゲートにドーピングされているド
ーパントが酸化膜に拡散され漏洩電流を発生させること
を阻止する役割をするためである。
【００５４】図１１は従来方法及び本発明によりそれぞ
れ形成されたＯＮＯ誘電層の漏洩電流特性を比較して示
したグラフである。図１１を参照すると、熱酸化膜を適
用した従来のＯＮＯ誘電層の等価酸化膜厚さが本発明に
よるＬＰＣＶＤ ＯＮＯ誘電層の等価酸化膜厚さより大
きいにもかかわらず、絶縁破壊電界値が２Ｖ程低く示
し、漏洩電流も大きく示すことがわかる。
れ形成されたＯＮＯ誘電層の漏洩電流特性を比較して示
したグラフである。図１１を参照すると、熱酸化膜を適
用した従来のＯＮＯ誘電層の等価酸化膜厚さが本発明に
よるＬＰＣＶＤ ＯＮＯ誘電層の等価酸化膜厚さより大
きいにもかかわらず、絶縁破壊電界値が２Ｖ程低く示
し、漏洩電流も大きく示すことがわかる。
【００５５】図１２は従来の方法及び本発明によりそれ
ぞれ形成されたＯＮＯ誘電層の絶縁破壊特性を比較示し
たグラフとして、ＱBDは電流を１０mA／cm2に一定に印
加しつつ絶縁破壊される時間を電荷量に割った値であ
る。ここで、記号●は熱酸化方法で形成した従来のＯＮ
Ｏ誘電層のＱBD値を、記号□は本発明によるＬＰＣＶＤ
ＯＮＯ誘電層のＱBD値を示す。
ぞれ形成されたＯＮＯ誘電層の絶縁破壊特性を比較示し
たグラフとして、ＱBDは電流を１０mA／cm2に一定に印
加しつつ絶縁破壊される時間を電荷量に割った値であ
る。ここで、記号●は熱酸化方法で形成した従来のＯＮ
Ｏ誘電層のＱBD値を、記号□は本発明によるＬＰＣＶＤ
ＯＮＯ誘電層のＱBD値を示す。
【００５６】図１２を参照すると、熱酸化膜を適用した
従来のＯＮＯ誘電層に比べて本発明のＬＰＣＶＤ ＯＮ
Ｏ誘電層のＱBD値がもっと大きく示される。これは、Ｌ
ＰＣＶＤ酸化膜内に窒素が含有されることにより熱や電
界応力に強いＳｉ−Ｎ結合が増加し、膜の信頼性を向上
させたためである。本実験結果、本発明のＬＰＣＶＤ
ＯＮＯ誘電層は薄い等価酸化膜厚さにもかかわらず、電
荷維持特性を向上させ、従来方法に比べてカップリング
係数を４〜６％程増加させることが示された。
従来のＯＮＯ誘電層に比べて本発明のＬＰＣＶＤ ＯＮ
Ｏ誘電層のＱBD値がもっと大きく示される。これは、Ｌ
ＰＣＶＤ酸化膜内に窒素が含有されることにより熱や電
界応力に強いＳｉ−Ｎ結合が増加し、膜の信頼性を向上
させたためである。本実験結果、本発明のＬＰＣＶＤ
ＯＮＯ誘電層は薄い等価酸化膜厚さにもかかわらず、電
荷維持特性を向上させ、従来方法に比べてカップリング
係数を４〜６％程増加させることが示された。
【００５７】図１３は本発明の他の実施形態により製造
されたフラッシューメモリ装置のメモリセルを示した断
面図である。図１３を参照すると、フローティングゲー
ト用第２ポリシリコン層１１２を蒸着し、写真及び食刻
工程によりＳＴＩ領域１１０の上部の第２ポリシリコン
層１１２を食刻してから、別のマスクを用いて第２ポリ
シリコン層１１２に少なくとも一つの凹凸部が形成され
るように第２ポリシリコン層１１２をパタニングする。
または、一つのマスクを適用してＳＴＩ領域１１０の第
２ポリシリコン層１１２を除去する時、セルアレイの第
２ポリシリコン層１１２に少なくとも一つの凹凸部が形
成されるように、共にパタニングすることもできる。
されたフラッシューメモリ装置のメモリセルを示した断
面図である。図１３を参照すると、フローティングゲー
ト用第２ポリシリコン層１１２を蒸着し、写真及び食刻
工程によりＳＴＩ領域１１０の上部の第２ポリシリコン
層１１２を食刻してから、別のマスクを用いて第２ポリ
シリコン層１１２に少なくとも一つの凹凸部が形成され
るように第２ポリシリコン層１１２をパタニングする。
または、一つのマスクを適用してＳＴＩ領域１１０の第
２ポリシリコン層１１２を除去する時、セルアレイの第
２ポリシリコン層１１２に少なくとも一つの凹凸部が形
成されるように、共にパタニングすることもできる。
【００５８】このように、第２ポリシリコン層１１２に
凹凸部を形成するようになると、後続工程で形成される
ＯＮＯ誘電層１１９の面積が大きくなるので、キャパシ
タンスＣＯＮＯを増加させ、高いカップリング係数を得
ることができる。凹凸部を有する第２ポリシリコン層に
熱酸化膜を適用した従来のＯＮＯ誘電層を形成する場合
には、第２ポリシリコン層の端部分で下部酸化膜の厚さ
が薄くなる現状により漏洩電流が大いに増加するように
なるが、本発明によるＬＰＣＶＤ ＯＮＯ誘電層は第２
ポリシリコン層の上面、側面及び端部分で均一な厚さで
形成されるので、漏洩電流を増加せずにカップリング係
数を高めることができる。
凹凸部を形成するようになると、後続工程で形成される
ＯＮＯ誘電層１１９の面積が大きくなるので、キャパシ
タンスＣＯＮＯを増加させ、高いカップリング係数を得
ることができる。凹凸部を有する第２ポリシリコン層に
熱酸化膜を適用した従来のＯＮＯ誘電層を形成する場合
には、第２ポリシリコン層の端部分で下部酸化膜の厚さ
が薄くなる現状により漏洩電流が大いに増加するように
なるが、本発明によるＬＰＣＶＤ ＯＮＯ誘電層は第２
ポリシリコン層の上面、側面及び端部分で均一な厚さで
形成されるので、漏洩電流を増加せずにカップリング係
数を高めることができる。
【００５９】本発明の望ましい他の実施形態によると、
ＬＰＣＶＤ ＯＮＯ誘電層を形成する時、窒化膜を蒸着
してから、ＮＯ、またはＮ2ＯあるいはＮＨ3雰囲気下で
第２アニリングを先ず実施し、第２酸化膜をＬＰＣＶＤ
方法で蒸着することができる。本発明の望ましいさらな
る他の実施形態によると、ＬＰＣＶＤ ＯＮＯ誘電層を
形成する時、各アニリング前に乾式、または湿式酸化工
程をさらに進行し得る。上述した本発明の実施形態はフ
ラッシューメモリ装置のＯＮＯ層間誘電層を示している
が、ＭＯＳトランジスタのゲート酸化膜層やＤＲＡＭキ
ャパシタの誘電体層に本発明のＬＰＣＶＤ蒸着後、アニ
リング工程の適用ができるのは明らかである。
ＬＰＣＶＤ ＯＮＯ誘電層を形成する時、窒化膜を蒸着
してから、ＮＯ、またはＮ2ＯあるいはＮＨ3雰囲気下で
第２アニリングを先ず実施し、第２酸化膜をＬＰＣＶＤ
方法で蒸着することができる。本発明の望ましいさらな
る他の実施形態によると、ＬＰＣＶＤ ＯＮＯ誘電層を
形成する時、各アニリング前に乾式、または湿式酸化工
程をさらに進行し得る。上述した本発明の実施形態はフ
ラッシューメモリ装置のＯＮＯ層間誘電層を示している
が、ＭＯＳトランジスタのゲート酸化膜層やＤＲＡＭキ
ャパシタの誘電体層に本発明のＬＰＣＶＤ蒸着後、アニ
リング工程の適用ができるのは明らかである。
【００６０】
【発明の効果】以上から述べてきたように本発明による
と、ＯＮＯ誘電層で下部及び上部の酸化膜をＬＰＣＶＤ
方法で形成し、その厚さを薄くコントロールすることに
よりカップリング係数を増加させ得る。また、各ＬＰＣ
ＶＤ工程後、Ｎ2Ｏ、またはＮＯあるいはＮＨ3雰囲気の
アニリングを実施してＬＰＣＶＤ酸化膜を緻密化するこ
とにより漏洩電流を減少させ、電荷維持特性を向上させ
得る。また、Ｎ2Ｏ、またはＮＯあるいはＮＨ3雰囲気の
アニリングによりＯＮＯ誘電層の各ＬＰＣＶＤ酸化膜内
に５％以下の窒素を含む表面層を形成することによっ
て、界面トラップ密度を減少させ、ＯＮＯ誘電層の絶縁
破壊特性を向上させることができる。
と、ＯＮＯ誘電層で下部及び上部の酸化膜をＬＰＣＶＤ
方法で形成し、その厚さを薄くコントロールすることに
よりカップリング係数を増加させ得る。また、各ＬＰＣ
ＶＤ工程後、Ｎ2Ｏ、またはＮＯあるいはＮＨ3雰囲気の
アニリングを実施してＬＰＣＶＤ酸化膜を緻密化するこ
とにより漏洩電流を減少させ、電荷維持特性を向上させ
得る。また、Ｎ2Ｏ、またはＮＯあるいはＮＨ3雰囲気の
アニリングによりＯＮＯ誘電層の各ＬＰＣＶＤ酸化膜内
に５％以下の窒素を含む表面層を形成することによっ
て、界面トラップ密度を減少させ、ＯＮＯ誘電層の絶縁
破壊特性を向上させることができる。
【図１】 本発明によるフラッシューメモリ装置の平面
図である。
図である。
【図２】 図１のビットライン方向に従うメモリセルの
断面図である。
断面図である。
【図３】 図１のワードライン方向に従うメモリセルの
断面図である。
断面図である。
【図４】 図３の‘Ｂ’を拡大して示した概略図であ
る。
る。
【図５】 本発明の一実施形態によるフラッシューメモ
リ装置の製造方法を説明するための断面図である。
リ装置の製造方法を説明するための断面図である。
【図６】 本発明の一実施形態によるフラッシューメモ
リ装置の製造方法を説明するための断面図である。
リ装置の製造方法を説明するための断面図である。
【図７】 本発明の一実施形態によるフラッシューメモ
リ装置の製造方法を説明するための断面図である。
リ装置の製造方法を説明するための断面図である。
【図８】 本発明の一実施形態によるフラッシューメモ
リ装置の製造方法を説明するための断面図である。
リ装置の製造方法を説明するための断面図である。
【図９】 本発明の一実施形態によるフラッシューメモ
リ装置の製造方法を説明するための断面図である。
リ装置の製造方法を説明するための断面図である。
【図１０】 従来方法及び本発明によりそれぞれ形成さ
れたＯＮＯ誘電層の電荷維持特性を比較示したグラフで
ある。
れたＯＮＯ誘電層の電荷維持特性を比較示したグラフで
ある。
【図１１】 従来方法及び本発明によりそれぞれ形成さ
れたＯＮＯ誘電層の漏洩電流特性を比較示したグラフで
ある。
れたＯＮＯ誘電層の漏洩電流特性を比較示したグラフで
ある。
【図１２】 従来方法及び本発明によりそれぞれ形成さ
れたＯＮＯ誘電層の絶縁破壊特性を比較示したグラフで
ある。
れたＯＮＯ誘電層の絶縁破壊特性を比較示したグラフで
ある。
【図１３】 本発明の他の実施形態により製造されたフ
ラッシューメモリ装置のメモリセルを示した断面図であ
る。
ラッシューメモリ装置のメモリセルを示した断面図であ
る。
１００ 半導体基板 １０２ トンネル酸化膜層 １０４ 第１ポリシリコン層 １１０ ＳＴＩ領域 １１２ 第２ポリシリコン層 １１４ 第１酸化膜 １１６ 窒化膜 １１８ 第２酸化膜 １１９ 層間誘電層 １２０ ポリシリコン層 １２２ 金属シリサイト層 １２３ コントロールゲート １２４ ワードラインキャッピング層
Claims (29)
- 【請求項１】 半導体基板の上部に形成されたポリシリ
コンパターンと、 前記ポリシリコンパターンを含む前記半導体基板の上部
に順次に積層された第１酸化膜層／窒化膜層／第２酸化
膜層を備えて、 前記ポリシリコンパターンの端での前記第１酸化膜層の
厚さに対する前記ポリシリコンパターンの上部面、また
は側面での前記第１酸化膜層厚さの比が約１．４以下で
あることを特徴とする半導体装置。 - 【請求項２】 半導体基板の上部に形成されたポリシリ
コンパターンと、 前記ポリシリコンパターンを含む前記半導体基板の上部
に低圧化学気相蒸着方法で形成された第１酸化膜層と、 前記第１酸化膜層の上部に形成された窒化膜層と、 前記窒化膜層の上部に低圧化学気相蒸着方法で形成され
た第２酸化膜層を備えて、 前記ポリシリコンパターンの端での前記第１酸化膜層の
厚さに対する前記ポリシリコンパターンの上部面、また
は側面での前記第１酸化膜層厚さの比が約１．４以下で
あることを特徴とする半導体装置。 - 【請求項３】 前記第１酸化膜層は、５％以下の窒素を
含む表面層を有することを特徴とする請求項２に記載の
半導体装置。 - 【請求項４】 前記第２酸化膜層は、５％以下の窒素を
含む表面層を有することを特徴とする請求項２に記載の
半導体装置。 - 【請求項５】 前記ポリシリコンパターンは、少なくと
も一つの凹凸部を有することを特徴とする請求項２に記
載の半導体装置。 - 【請求項６】 第１酸化膜／窒化膜／第２酸化膜の誘電
層を有する半導体装置の製造方法において、 （ａ）半導体基板の上部に６５０〜８００℃の温度及び
１〜１００Ｐａの圧力で低圧化学気相蒸着方法で第１酸
化膜層を蒸着する段階と、 （ｂ）Ｎ2Ｏ、またはＮＯあるいはＮＨ3雰囲気下で前記
半導体基板を第１アニリングし、前記第１酸化膜層内に
５％以下の窒素を含む表面層を形成する段階と、 （ｃ）前記第１酸化膜層の上部に窒化膜層を蒸着する段
階と、 （ｄ）前記窒化膜層の上部に６５０〜８００℃の温度及
び１〜１００Ｐａの圧力で低圧化学気相蒸着方法で第２
酸化膜層を蒸着する段階と、 （ｅ）Ｎ2Ｏ、またはＮＯあるいはＮＨ3雰囲気下で前記
半導体基板を第２アニリングし、前記第２酸化膜層内に
５％以下の窒素を含む表面層を形成する段階とを備える
ことを特徴とする半導体装置の製造方法。 - 【請求項７】 前記第１アニリング段階は、７００〜１
０００℃の温度で実施することを特徴とする請求項６に
記載の半導体装置の製造方法。 - 【請求項８】 前記第１アニリング段階前に乾式、また
は湿式酸化を実施する段階をさらに備えることを特徴と
する請求項６に記載の半導体装置の製造方法。 - 【請求項９】 前記第２アニリング段階は、７００〜１
０００℃の温度で実施することを特徴とする請求項６に
記載の半導体装置の製造方法。 - 【請求項１０】 前記第２アニリング段階前に乾式、ま
たは湿式酸化を実施する段階をさらに備えることを特徴
とする請求項６に記載の半導体装置の製造方法。 - 【請求項１１】 前記（ａ）段階と前記（ｂ）段階は、
インシチュー（in-situ)に進行することを特徴とする請
求項６に記載の半導体装置の製造方法。 - 【請求項１２】 前記（ｄ）段階と前記（ｅ）段階は、
インシチューに進行することを特徴とする請求項６に記
載の半導体装置の製造方法。 - 【請求項１３】 前記（ａ）段階乃至前記（ｅ）段階
は、インシチューに進行することを特徴とする請求項６
に記載の半導体装置の製造方法。 - 【請求項１４】 フローティングゲートと前記フローテ
ィングゲートの上部に層間誘電層を介して形成されたコ
ントロールゲートのスタック形ゲートメモリセルを有す
る非揮発性メモリ装置の製造方法において、 半導体基板の上部にアクティブ領域を定義するための素
子分離領域を形成する段階と、 前記素子分離領域が形成された前記半導体基板の上部に
フローティングゲートに用いられるポリシリコン層を蒸
着する段階と、 （ａ）前記ポリシリコン層が形成された前記半導体基板
の上部に６５０〜８００℃の温度及び１〜１００Ｐａの
圧力で低圧化学気相蒸着方法で、第１酸化膜層を蒸着す
る段階、（ｂ）Ｎ2Ｏ、またはＮＯあるいはＮＨ3雰囲気
下で前記半導体基板を第１アニリングして、前記第１酸
化膜層内に５％以下の窒素を含む表面層を形成する段
階、（ｃ）前記第１酸化膜層の上部に窒化膜層を蒸着す
る段階、（ｄ）前記窒化膜層の上部に６５０〜８００℃
の温度及び１〜１００Ｐａ圧力で低圧化学気相蒸着方法
で第２酸化膜層を蒸着する段階、（ｅ）Ｎ2Ｏ、または
ＮＯあるいはＮＨ3雰囲気下で前記半導体基板を第２ア
ニリングして前記第２酸化膜層内に５％以下の窒素を含
む表面層を形成する段階からなる層間誘電層を形成する
段階と、 前記層間誘電層の上部にコントロールゲートに用いられ
るポリシリコン層を蒸着する段階とをさらに備えること
を特徴とする非揮発性メモリ装置の製造方法。 - 【請求項１５】 前記素子分離領域を形成する段階は、 前記半導体基板の上部にトンネル酸化膜層及びフローテ
ィングゲートに用いられるポリシリコン層を順次に蒸着
する段階と、 前記ポリシリコン層の上部にハードマスク層を形成し、
前記ハードマスク層をアクティブパターンにパタニング
する段階と、 前記パタニングされたハードマスク層を用いて前記ポリ
シリコン層及び前記半導体基板を食刻してトレンチを形
成する段階と、 前記パタニングされたハードマスク層の上部及び前記ト
レンチの内部に前記トレンチが埋め込まれるように酸化
膜を蒸着する段階と、 前記酸化膜を食刻して前記ポリシリコン層を露出させる
段階とを備えることを特徴とする請求項１４に記載の非
揮発性メモリ装置の製造方法。 - 【請求項１６】 前記ポリシリコン層は、６００℃以上
の温度で結晶状にインシチュードーピングしつつ蒸着す
ることを特徴とする請求項１５に記載の非揮発性メモリ
装置の製造方法。 - 【請求項１７】 前記ポリシリコン層は、結晶状の薄膜
を蒸着する第１段階、インシチュードーピングしつつ非
晶質状の薄膜を蒸着する第２段階、及び結晶状の薄膜を
蒸着する第３段階に蒸着することを特徴とする請求項１
５に記載の非揮発性メモリ装置の製造方法。 - 【請求項１８】 前記フローティングゲートに用いられ
るポリシリコン層は、６００℃以上の温度で結晶状にイ
ンシチュードーピングしつつ蒸着することを特徴とする
請求項１４に記載の非揮発性メモリ装置の製造方法。 - 【請求項１９】 前記フローティングゲートに用いられ
るポリシリコン層は、結晶状の薄膜を蒸着する第１段
階、インシチュードーピングしつつ非晶質状の薄膜を蒸
着する第２段階、及び結晶状の薄膜を蒸着する第３段階
に蒸着することを特徴とする請求項１４に記載の非揮発
性メモリ装置の製造方法。 - 【請求項２０】 前記フローティングゲートに用いられ
るポリシリコン層を蒸着する段階において、前記ポリシ
リコン層を少なくとも一つの凹凸部が形成されるように
パタニングする段階をさらに備えることを特徴とする請
求項１４に記載の非揮発性メモリ装置の製造方法。 - 【請求項２１】 前記第１アニリング段階は、７００〜
１０００℃の温度で実施することを特徴とする請求項１
４に記載の非揮発性メモリ装置の製造方法。 - 【請求項２２】 前記第１アニリング段階前に乾式、ま
たは湿式酸化を実施する段階をさらに備えることを特徴
とする請求項１４に記載の非揮発性メモリ装置の製造方
法。 - 【請求項２３】 前記第２アニリング段階は、７００〜
１０００℃の温度または約１０５０℃のＲＴＡ（Rapid
Thermal Annealing）で実施することを特徴とする請求
項１４に記載の非揮発性メモリ装置の製造方法。 - 【請求項２４】 前記第２アニリング段階前に乾式、ま
たは湿式酸化を実施する段階をさらに備えることを特徴
とする請求項１４に記載の非揮発性メモリ装置の製造方
法。 - 【請求項２５】 前記（ａ）段階と前記（ｂ）段階は、
インシチューに進行することを特徴とする請求項１４に
記載の非揮発性メモリ装置の製造方法。 - 【請求項２６】 前記（ｄ）段階と前記（ｅ）段階は、
インシチューに進行することを特徴とする請求項１４に
記載の非揮発性メモリ装置の製造方法。 - 【請求項２７】 前記（ａ）段階乃至前記（ｅ）段階
は、インシチューに進行することを特徴とする請求項１
４に記載の非揮発性メモリ装置の製造方法。 - 【請求項２８】 前記コントロールゲートに用いられる
ポリシリコン層は、６００℃以上の温度で結晶状にイン
シチュードーピングしつつ蒸着することを特徴とする請
求項１４に記載の非揮発性メモリ装置の製造方法。 - 【請求項２９】 前記コントロールゲートに用いられる
ポリシリコン層は、結晶状の薄膜を蒸着する第１段階、
インシチュードーピングしつつ非晶質状の薄膜を蒸着す
る第２段階、及び結晶状の薄膜を蒸着する第３段階に蒸
着することを特徴とする請求項１４に記載の非揮発性メ
モリ装置の製造方法。
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