KR101858521B1 - 비휘발성 메모리 장치의 제조 방법 - Google Patents

비휘발성 메모리 장치의 제조 방법 Download PDF

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Abstract

비휘발성 메모리 장치의 제조 방법이 제공된다. 비휘발성 메모리 장치의 제조 방법은 반도체 기판, 반도체 기판 상에 서로 인접하여 형성된 플로팅 게이트와 소자 분리막, 및 플로팅 게이트와 소자 분리막 상에 형성된 게이트 절연막을 제공하고, 게이트 절연막 상에 도전막을 형성하고, 플로팅 게이트의 상부 및 측벽 상의 도전막이, 플로팅 게이트의 하부 및 소자 분리막 상부로 마이그레이션(migration)되도록 도전막을 어닐링(annealing)하는 것을 포함한다.

Description

비휘발성 메모리 장치의 제조 방법{Method for fabricating non-volatile memory device}
본 발명은 비휘발성 메모리 장치의 제조 방법에 관한 것이다.
비휘발성 메모리 장치는 전원의 공급이 중단되더라도 저장된 데이터가 소멸되지 않는 메모리 장치로서, 예를 들어, PROM(Programmable ROM), EPROM(Erasable PROM), EEPROM(Electrically EPROM), 플래시 메모리 장치(Flash Memory Device) 등이 있다. 이 중, 플래시 메모리 장치는 F-N 터널링(Fowler-Nordheim tunneling) 또는 채널 열전자 주입(channel hot electron injection)을 이용하여 전기적으로 데이터의 프로그래밍(programming)하고 소거(erasing)한다. 이러한 플래시 메모리 장치는 다양한 형태의 메모리 셀을 구성하고 있으며, 셀 어레이 구조에 따라 크게 낸드형(NAND type)과 노어형(NOR type)으로 구분된다.
본 발명이 해결하고자 하는 기술적 과제는 제품 신뢰성이 향상된 비휘발성 메모리 장치를 제조할 수 있는 비휘발성 메모리 장치의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 비휘발성 메모리 장치의 제조 방법의 일 태양(aspect)은, 반도체 기판, 반도체 기판 상에 서로 인접하여 형성된 플로팅 게이트와 소자 분리막, 및 플로팅 게이트와 소자 분리막 상에 형성된 게이트 절연막을 제공하고, 게이트 절연막 상에 도전막을 형성하고, 플로팅 게이트의 상부 및 측벽 상의 도전막이, 플로팅 게이트의 하부 및 소자 분리막 상부로 마이그레이션(migration)되도록 도전막을 어닐링(annealing)하는 것을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 비휘발성 메모리 장치의 제조 방법의 다른 태양은, 반도체 기판, 반도체 기판 상에 서로 인접하여 형성된 플로팅 게이트와 소자 분리막, 및 플로팅 게이트와 소자 분리막 상에 형성된 게이트 절연막을 제공하고, 게이트 절연막 상에 보이드(void)를 포함하는 도전막을 형성하고, 도전막이 보이드로 마이그레이션되도록 도전막을 어닐링하는 것을 포함하되, 소자 분리막의 폭은 0.1 내지 20nm이다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 개념적인 평면도이다.
도 2는 도 1의 A-A′ 선과 B-B′ 선을 따라 절단한 단면도이다.
도 3 내지 도 11은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 12 및 도 13은 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 14 및 도 15은 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 16은 본 발명의 몇몇 실시예에 따른 메모리 시스템을 설명하기 위한 블록도이다.
도 17은 도 16의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 18는 도 17을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하 도 1 및 도 2를 참조하여, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치에 대해 설명한다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 개념적인 평면도이다. 도 2는 도 1의 A-A′ 선과 B-B′ 선을 따라 절단한 단면도이다.
본 발명의 실시예들에 따른 비휘발성 메모리 장치를 설명할 때, 특정 메모리 장치 예를 들어, 낸드형 플래시 메모리 장치를 이용하여 설명할 것이나, 본 발명의 권리 범위가 이에 제한되는 것은 아니다.
도 1 및 도 2를 참조하면, 소자 분리막(130)에 의해 활성 영역이 정의된 반도체 기판(100)이 제공된다.
반도체 기판(100)은 벌크(bulk) 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator: SOI) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator: GOI) 기판, 실리콘-게르마늄 기판, 또는 선택적 에피택시얼 성장(selective epitaxial growth: SEG)을 수행하여 획득한 에피택시얼 박막의 기판일 수 있다.
소자 분리막(130)은 제1 방향(Y방향)으로 연장된 라인 형태의 평면 구조를 가지며, 반도체 기판(100)에 형성된 트렌치에 매립된 절연막일 수 있다. 소자 분리막(130)들은 서로 평행하게 소정 간격 이격되어, 라인 패턴의 활성 영역들을 정의한다. 또한, 소자 분리막(130)은 반도체 기판(100)의 표면으로부터 돌출될 수 있으며, 소자 분리막(130)의 상부가 리세스된 구조를 가질 수 있다. 이러한 소자 분리막(130)의 폭(L)은 예를 들어, 0.1 내지 20nm일 수 있다.
활성 영역이 정의된 반도체 기판(100) 상에는 터널 절연막(112)과 플로팅 게이트(122)가 순차적으로 적층된다. 터널 절연막(112)과 플로팅 게이트(122)는 활성 영역과 컨트롤 게이트(150)가 교차되는 부분에 국소적으로(locally) 형성될 수 있다.
터널 절연막(112)은 반도체 기판(100) 상에 얇게 형성될 수 있다. 이러한 터널 절연막(112)은 예를 들어, 열산화 공정을 통한 실리콘 산화막(SiO2)으로 이루어질 수 있다. 또한, 터널 절연막(112)은 예를 들어, Al2O3, HfO2, ZrO2, La2O3, Ta2O3, TiO2, SrTiO3(STO), (Ba, Sr)TiO3(BST)와 같은 고유전율 물질 또는 이들의 조합으로 적층된 복합층으로 형성될 수도 있다.
플로팅 게이트(122)는 터널 절연막(112) 상에 형성될 수 있다. 플로팅 게이트(122)는 예를 들어, N형 또는 P형 불순물(dopont)이 도핑된 폴리실리콘막으로 이루어질 수 있다. 한편, 도시된 바와 같이 플로팅 게이트(150)와 소자 분리막(130)은 제2 방향(X 방향)으로 서로 인접하여 번갈아 형성될 수 있다.
비휘발성 메모리 장치의 데이터 저장 및 소거 시, 전하는 F-N 터널링에 의해 터널 절연막(112)을 터널링하여 반도체 기판(100) 또는 플로팅 게이트(122)로 이동할 수 있다. 그러면, 플로팅 게이트(122)에는 터널 절연막(112)을 터널링한 전하들이 축적되게 된다.
소자 분리막(130)의 상면은 플로팅 게이트(122)의 상면보다 낮고 터널 절연막(112)의 상면 보다는 높게 형성될 수 있다. 이러한 소자 분리막(130)과 플로팅 게이트(122) 상에는 게이트 절연막(140)이 컨포말(conformal)하게 형성될 수 있다. 구체적으로, 게이트 절연막(140)은 플로팅 게이트(122)의 상면 및 양측벽을 덮고, 소자 분리막(130)의 상면을 덮으며, 인접한 플로팅 게이트(122)로 연장될 수 있다. 이러한 형상에 의해, 플로팅 게이트(122)와 게이트 절연막(140)의 접촉 면적이 증가되며, 컨트롤 게이트(150)와 플로팅 게이트(122) 간의 커플링 비(coupling ratio)가 증가될 수 있다
소자 분리막(130)의 상면이 플로팅 게이트(122)의 상면보다 낮고 터널 절연막(112)의 상면 보다는 높게 형성되기 때문에, 게이트 절연막(140)은 터널 절연막(112)과 충분히 이격되도록 형성될 수 있다.
게이트 절연막(140)은 플로팅 게이트(122)와 컨트롤 게이트(150) 사이를 절연시키는 역할을 한다. 이러한 게이트 절연막(140)은 유전율이 높은 유전막으로 형성될 수 있으며, 유전율을 높이기 위해 하부 산화막/ 질화막/ 상부 산화막의 적층 구조를 가질 수 있다. 여기서, 하부 및 상부 산화막은, 예를 들어, Al2O3, HfO2, ZrO2, La2O3, Ta2O3, TiO2, SrTiO3(STO), (Ba, Sr)TiO3(BST) 등과 같은 금속 산화물로 이루어질 수 있으며, 질화막은 실리콘 질화막(SixNy, x, y는 양의 정수)으로 이루어질 수 있다.
컨트롤 게이트(150)는 게이트 절연막(140) 상에 형성될 수 있다. 구체적으로, 컨트롤 게이트(150)는 플로팅 게이트(122) 상에서 활성 영역을 가로질러 제2 방향(X방향)으로 연장되어 형성될 수 있다. 컨트롤 게이트(150)는 게이트 절연막(140) 상에 형성되어, 플로팅 게이트(122)의 전압을 유지 시키는 역할을 할 수 있다.
한편, 본 실시예에 따른 비휘발성 메모리 장치의 컨트롤 게이트(150)는 도 14에 도시된 것과 같은 보이드(void)(도 14의 170)을 포함하지 않을 수 있다. 즉, 본 실시예에 따른 비휘발성 메모리 장치는 소자 분리막(130)의 폭(L)이 비록 0.1 내지 20nm으로 매우 협소하더라도, 컨트롤 게이트(150) 내에 도전 물질이 채워지지 않은 보이드(도 14의 170)가 형성되지 않게된다. 콘트롤 게이트(150)내의 발생되는 보이드(도 14의 170)는 제품 특성을 열화시킬 수 있으므로, 이러한 보이드(도 14의 170)가 형성되지 않게 함으로써, 제품 신뢰성을 향상시킬 수 있다. 이렇게 컨트롤 게이트(150)에 보이드(도 14의 170)를 형성하지 않으면서, 비휘발성 메모리 장치를 제조하는 구체적인 방법은 후술하도록 한다.
한편, 비록 도시하지는 않았으나, 컨트롤 게이트(150)의 표면 및 반도체 기판(100)의 표면에는 시각 손상을 치유하기 위한 산화막(미도시)이 얇게 형성될 수도 있다.
플로팅 게이트(122) 및 컨트롤 게이트(150)의 양측의 활성 영역 내에는 불순물 영역들(160)이 형성될 수 있으며, 컨트롤 게이트(150)에 소정 전압을 인가함에 따라, 불순물 영역들(160) 사이에는 채널 영역이 형성될 수 있다.
다음 도 3 내지 도 11을 참조하여, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법에 대해 설명한다.
도 3 내지 도 11은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
먼저 도 3을 참조하면, 반도체 기판(100) 상에 제1 절연막(110) 및 플로팅 게이트용 도전막(120)을 형성한다.
반도체 기판(100)은 벌크(bulk) 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator: SOI) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator: GOI) 기판, 실리콘-게르마늄 기판, 또는 선택적 에피택시얼 성장(selective epitaxial growth: SEG)을 수행하여 획득한 에피택시얼 박막의 기판일 수 있다.
제1 절연막(110)은 예를 들어, 열산화 공정을 통해 실리콘 산화막(SiO2)으로 형성될 수 있다. 또한, 제1 절연막(110)은 예를 들어, Al2O3, HfO2, ZrO2, La2O3, Ta2O3, TiO2, SrTiO3(STO), (Ba, Sr)TiO3(BST)와 같은 고유전율 물질 또는 이들의 조합으로 적층된 복합층으로 형성될 수도 있다. 이러한 제1 절연막(110)은 화학 기상 증착(CVD: Chemical Vapor Deposition) 또는 원자층 증착(ALD: Atomic Layer Deposition) 방법 등을 이용하여 형성할 수 있다.
플로팅 게이트용 도전막(120)은 제1 절연막(110)의 표면 상에 폴리실리콘막을 증착하여 형성될 수 있으며, 폴리실리콘막을 증착하는 동안, N형 또는 P형 불순물(예를 들어, 인(Phosphorus) 또는 붕소(Boron))이 도핑될 수 있다. 한편, 제1 절연막(110) 상에 플로팅 게이트용 도전막(120)을 형성하는 동안, 필요에 따라 탄소 소스 가스를 제공하여 폴리실리콘 내에 탄소를 인-시츄(in-situ) 도핑할 수도 있다.
다음 도 4를 참조하면, 플로팅 게이트용 도전막(120) 상에 마스크 패턴(미도시)을 형성하고, 마스크 패턴(미도시)을 식각 마스크로 이용하여 반도체 기판(100)에 활성 영역을 정의하는 트렌치를 형성한다. 트렌치는 라인 형태로 형성될 수 있으며, 트렌치는 이방성 식각 공정의 특성에 의해 하부로 갈수록 폭이 좁아지는 측벽 프로파일을 가질 수 있다. 트렌치를 형성함에 따라, 반도체 기판(100)의 활성 영역 상에 터널 절연막(112)과, 플로팅 게이트(122)가 형성될 수 있다.
이 후, 플로팅 게이트(122) 상에서 마스크 패턴(미도시)을 제거하고, 도 4에 도시된 것과 같이, 트렌치 내에 제2 절연막(미도시)을 형성한다. 구체적으로, 반도체 기판(100) 상에 트렌치를 매립시키는 제2 절연막(미도시)을 증착한다. 이 때, 제2 절연막으로는 예를 들어, USG(Undoped Silicate Glass), TEOS(tetra-ethyl-ortho-silicate) 또는 HDP(High Density Plasma) 산화막 등이 이용될 수 있다.
이후, 플로팅 게이트(122)의 상면이 노출될 때까지 제2 절연막(미도시)을 평탄화하여, 트렌치 내에 제2 절연막(미도시)을 매립한다. 그리고 제2 절연막(미도시)의 상부를 리세스시켜 플로팅 게이트(122)의 상부 측벽을 노출시키는 소자 분리막(130)을 형성한다.
이후, 플로팅 게이트(122)와 소자 분리막(130) 상에 게이트 절연막(140)을 컨포말하게 형성한다. 구체적으로, 게이트 절연막(140)이 플로팅 게이트(122)의 상면 및 양측벽을 덮고, 소자 분리막(130)의 상면을 덮으며, 인접한 플로팅 게이트(122)로 연장되도록 형성할 수 있다.
이 때, 게이트 절연막(140)은 열산화막으로 형성되거나, 하부 산화막/ 질화막/ 상부 산화막의 적층 구조를 가질 수 있다. 여기서, 하부 및 상부 산화막은, 예를 들어, Al2O3, HfO2, ZrO2, La2O3, Ta2O3, TiO2, SrTiO3(STO), (Ba, Sr)TiO3(BST) 등과 같은 금속 산화물로 이루어질 수 있으며, 질화막은 실리콘 질화막(SixNy, x, y는 양의 정수)으로 이루어질 수 있다. 한편, 게이트 절연막(130)은 실리콘 산화막, 실리콘 질화막 및 실리콘 산화막을 순서대로 적층하여 형성될 수도 있다.
다음 도 5를 참조하면, 게이트 절연막(140) 상에 제1 도전막(151)을 형성한다. 구체적으로, 게이트 절연막(140) 상에 제1 도전막(151)을 제1 두께(H1)로 컨포말하게 형성한다.
여기서, 제1 도전막(151)은 예를 들어, 폴리실리콘막일 수 있다. 그리고, 제1 도전막(151)에는 N형 또는 P형 중 어느 하나의 도전형을 갖는 불순물이 도핑되어 있지 않을 수 있다. 즉, 제1 도전막(151)은 도전형 불순물로 도핑되지 않은 폴리실리콘막일 수 있다.
다음 도 6을 참조하면, 제1 도전막(151)을 어닐링(annealing)한다. 구체적으로, 제1 도전막(151)에 레이저 빔을 조사하여 제1 도전막(151)을 어닐링할 수 있다. 이렇게 제1 도전막(151)을 레이저 어닐링하게 되면, 제1 도전막(151)을 구성하는 폴리실리콘의 결합이 약해질 수 있다. 이에 따라, 제1 도전막(151)은 막 자체의 유동성이 증가될 수 있다.
이렇게 제1 도전막(151)의 유동성이 증가되면, 플로팅 게이트(122)의 상부 및 측벽 상의 제1 도전막(151)이, 플로팅 게이트(122)의 하부 및 소자 분리막(130) 상부로 마이그레이션(migration)될 수 있다. 즉, 플로팅 게이트(122)의 상부 및 측벽 상의 제1 도전막(151)이 플로팅 게이트(122)의 하부 및 소자 분리막(130) 상부로 흘러내릴 수 있다.
플로팅 게이트(122) 간의 폭(또는, 소자 분리막(130)의 폭)이 좁아짐(예를 들어, 20nm이하)에 따라, 게이트 절연막(140) 상에 제1 도전막(151) 형성 시, 플로팅 게이트(122)의 하부 및 소자 분리막(130) 상부 영역에 제1 도전막(151)이 컨포말하게 잘 형성되지 않을 수 있다. 이렇게 컨포말하게 형성되지 못한 제1 도전막(151)은 컨트롤 게이트(도 14의 150)내에 보이드(도 14의 170)를 형성시키게 된다. 하지만, 본 실시예에 따를 경우, 어닐링을 통해 플로팅 게이트(122)의 상부 및 측벽 상의 제1 도전막(151)이 플로팅 게이트(122)의 하부 및 소자 분리막(130) 상부로 흘러내리므로, 이러한 보이드(도 14의 170) 발생이 사전에 예방될 수 있다.
다음 도 7을 참조하면, 제1 도전막(151) 상에 제2 도전막(152)을 형성한다. 구체적으로, 제1 도전막(151) 상에 제2 도전막(152)을 제2 두께(H2)로 컨포말하게 형성한다. 이 때, 제2 두께(H2)는 제1 두께(도 5의 H1)보다 클 수 있다.
여기서, 제2 도전막(152)은 예를 들어, 폴리실리콘막일 수 있다. 그리고, 제2 도전막(152)에는 N형 또는 P형 중 어느 하나의 도전형을 갖는 불순물이 제1 농도로 도핑되어 있을 수 있다.
다음 도 8을 참조하면, 제2 도전막(152)을 어닐링한다. 구체적으로, 제2 도전막(152)에 레이저 빔을 조사하여 제2 도전막(152)을 어닐링할 수 있다. 이렇게 제2 도전막(152)을 레이저 어닐링하게 되면, 앞서 제1 도전막(151)의 경우와 같이 제2 도전막(152)을 구성하는 폴리실리콘의 결합이 약해질 수 있다. 이에 따라, 플로팅 게이트(122)의 상부 및 측벽 상의 제2 도전막(152)이, 플로팅 게이트(122)의 하부 및 소자 분리막(130) 상부로 마이그레이션되어 플로팅 게이트(122)의 하부 및 소자 분리막(130) 상부에 보이드가 발생되는 것을 방지할 수 있다.
다음 도 9를 참조하면, 제2 도전막(152) 상에 제3 도전막(153)을 형성한다. 구체적으로, 제2 도전막(152) 상에 제3 도전막(153)을 제3 두께(H3)로 컨포말하게 형성한다. 이 때, 제3 두께(H3)는 제2 두께(도 7의 H2)보다 크고, 제2 두께(도 7의 H2)는 제1 두께(도 5의 H1)보다 클 수 있다.
제3 도전막(153)은 예를 들어, 폴리실리콘막일 수 있다. 그리고, 제3 도전막(153)에는 N형 또는 P형 중 어느 하나의 도전형을 갖는 불순물이 제2 농도로 도핑되어 있을 수 있다. 여기서, 제2 도핑 농도는 앞서 제2 도전막(152)의 제1 도핑 농도보다 클 수 있다.
다음 도 10을 참조하면, 제3 도전막(153)을 어닐링한다. 구체적으로, 제3 도전막(153)에 레이저 빔을 조사하여 제3 도전막(153)을 어닐링할 수 있다. 이렇게 제3 도전막(153)을 레이저 어닐링하게 되면, 앞서 제1 도전막(151) 및 제2 도전막(152)의 경우와 같이, 제3 도전막(153)을 구성하는 폴리실리콘의 결합이 약해질 수 있다. 이에 따라, 플로팅 게이트(122)의 상부 및 측벽 상의 제3 도전막(153)이, 플로팅 게이트(122)의 하부 및 소자 분리막(130) 상부로 마이그레이션되어, 플로팅 게이트(122)의 하부 및 소자 분리막(130) 상부에 보이드가 발생되는 것을 방지할 수 있다.
다음 도 11을 참조하면, 필요한 만큼의 도전막을 추가로 증착하여 컨트롤 게이트(150)를 형성한다. 이 때, 형성된 컨트롤 게이트(150)는 그 내부에 보이드를 포함하지 않을 수 있다.
다음 도 2 및 도 11을 참조하면, 컨트롤 게이트(150) 상에 마스크 패턴(미도시)을 형성하고, 마스크 패턴(미도시)을 식각 마스크로 컨트롤 게이트(150), 게이트 절연막(140), 플로팅 게이트(122) 및 터널 절연막(112)을 제2 방향(Y방향)으로 식각하여 반도체 기판(100)의 표면을 노출시킨다. 그리고, 노출된 반도체 기판(100)의 표면에 N형 또는 P형 중 어느 하나의 도전형을 갖는 불순물을 주입하여 불순물 영역들(160)을 형성한다.
이상에서 설명한 제1 내지 제3 도전막(151~153)은 각각 제1 내지 제3 도전막(151~153)의 그레인(grain) 크기 조절을 위한 불순물을 포함할 수 있다. 이러한 불순물로는 탄소(C), 플루오르(F) 등을 들 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
다음 도 12 및 도 13을 참조하여, 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치의 제조 방법에 대해 설명한다.
도 12 및 도 13은 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 이하에서는 앞서 설명한 실시예와의 공통점에 대해서는 중복된 설명을 생략하고, 차이점에 대해서만 설명하도록 한다.
도 12를 참조하면, 제1 도전막(151)을 형성한 후, 수소(H2) 또는 수소 화합물(예를 들어, SiH4, S2H6, Si3H4) 가스를 이용하여 제1 도전막(151)을 어닐링할 수 있다. 구체적으로, 제1 도전막(151)을 300 내지 500℃의 온도에서 수소 또는 수소 화합물 가스를 이용하여 2 내지 10시간 동안 어닐링할 수 있다.
이러한 어닐링을 통해, 제1 도전막(151)에는 수소 이온이 주입될 수 있다. 이렇게 제1 도전막(151)에 주입된 수소 이온은 제1 도전막(151)을 구성하는 폴리실리콘의 결합을 약하게 만들 수 있다. 따라서, 제1 도전막(151)의 유동성이 증가되어, 플로팅 게이트(122)의 상부 및 측벽 상의 제1 도전막(151)이, 플로팅 게이트(122)의 하부 및 소자 분리막(130) 상부로 마이그레이션될 수 있으므로, 플로팅 게이트(122)의 하부 및 소자 분리막(130) 상부에 보이드가 발생되는 것을 방지할 수 있다.
다음 13을 참조하면, 수소(H2) 또는 수소 화합물(예를 들어, SiH4, S2H6, Si3H4) 가스를 이용하여 어닐링된 반도체 기판(100)을 비활성 가스(예를 들어, N2, He, Ar) 분위기에서 어닐링한다. 이러한 비활성 가스를 이용한 어닐링을 통해 반도체 기판(100)에 주입된 수소 이온 중 적어도 일부가 제거될 수 있다. 반도체 기판(100)에 주입된 수소 이온은 향후 전류 누설(leakage) 등의 문제를 야기할 수 있기 때문에, 본 실시예에서는 수소 가스를 이용하여 어닐링과 비활성 가스를 이용한 어닐링을 순차적으로 진행함으로써, 이러한 문제점을 사전에 예방할 수 있다.
비록, 도 12 및 도 13에는 제1 도전막(151)에 대해서만 수소 가스를 이용하여 어닐링과 비활성 가스를 이용한 어닐링을 순차적으로 진행하는 것이 도시되어 있으나, 제2 도전막(152) 및 제3 도전막(153)에도 동일한 공정이 적용될 수 있다. 즉, 제1 도전막(151)을 형성한 후 수소 가스를 이용한 어닐링과 비활성 가스를 이용한 어닐링을 수행하고, 제2 도전막(152)을 형성한 후 수소 가스를 이용한 어닐링과 비활성 가스를 이용한 어닐링을 수행하고, 제3 도전막(153)을 형성한 후 수소 가스를 이용한 어닐링과 비활성 가스를 이용한 어닐링을 수행하는 것이 가능하다.
한편, 본 실시예의 어닐링과 앞선 실시예의 어닐링을 조합하는 것도 물론 가능하다. 예를 들어, 제1 도전막(151)을 형성한 후 수소 가스를 이용한 어닐링과 비활성 가스를 이용한 어닐링을 수행하고, 제2 도전막(152)을 형성한 후 레이저 어닐링을 수행하고, 제3 도전막(153)을 형성한 후 수소 가스를 이용한 어닐링과 비활성 가스를 이용한 어닐링을 수행하는 것 또한 가능하다. 즉, 필요에 따라 다양한 어닐링 공정의 조합이 가능하다.
다음 도 14 및 도 15를 참조하여, 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 장치의 제조 방법에 대해 설명한다.
도 14 및 도 15은 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 이하에서도 앞서 설명한 실시예들과의 공통점에 대해서는 중복된 설명을 생략하고, 차이점에 대해서만 설명하도록 한다.
도 14를 참조하면, 게이트 절연막(140) 상에 보이드(170)를 포함하는 컨트롤 게이트(150)를 형성한다. 만약, 플로팅 게이트(122) 간의 폭(즉, 소자 분리막(130)의 폭(L))이 매우 좁은 경우(예를 들어, 20nm 이하), 게이트 절연막(140) 상에 컨트롤 게이트(150)가 컨포말하게 증착되지 못함으로써 이러한 보이드(170)가 형성될 수 있다.
다음 도 15를 참조하면, 컨트롤 게이트(150)를 레이저 어닐링 또는 수소 가스를 이용한 어닐링한다. 이러한 어닐링은 앞서 설명한 것과 같이 컨트롤 게이트(150)를 구성하는 폴리실리콘의 결합을 약화시켜 컨트롤 게이트(150)가 유동성을 갖게 한다. 따라서, 컨트롤 게이트(150)를 구성하는 도전막(구체적으로, 폴리실리콘 입자)가 보이드(도 14의 170)로 마이그레이션됨으로써, 컨트롤 게이트(150) 내부에 존재하던 보이드(도 14의 170)가 제거될 수 있다.
다음 도 16 내지 도 18를 참조하여, 본 발명의 몇몇 실시예에 따른 메모리 시스템 및 그 응용예들에 대해 설명한다.
도 16은 본 발명의 몇몇 실시예에 따른 메모리 시스템을 설명하기 위한 블록도이고, 도 17은 도 16의 메모리 시스템의 응용 예를 보여주는 블록도이다. 도 18은 도 17을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
도 16을 참조하면, 메모리 시스템(1000)은 비휘발성 메모리 장치(1100) 및 컨트롤러(1200)를 포함한다.
비휘발성 메모리 장치(1100)는 앞서 설명한 신뢰성이 개선된 비휘발성 메모리 장치일 수 있다.
컨트롤러(1200)는 호스트(Host) 및 비휘발성 메모리 장치(1100)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1200)는 비휘발성 메모리 장치(1100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1200)는 비휘발성 메모리 장치(1100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1200)는 비휘발성 메모리 장치(1100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1200)는 비휘발성 메모리 장치(1100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
예시적으로, 컨트롤러(1200)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 그리고 메모리 인터페이스(memory interface)와 같은 잘 알려진 구성 요소들을 더 포함한다. 램(RAM)은 프로세싱 유닛의 동작 메모리, 비휘발성 메모리 장치(1100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 비휘발성 메모리 장치(1100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛은 컨트롤러(1200)의 제반 동작을 제어한다.
호스트 인터페이스는 호스트(Host) 및 컨트롤러(1200) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적으로, 컨트롤러(1200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 외부(호스트)와 통신하도록 구성된다. 메모리 인터페이스는 비휘발성 메모리 장치(1100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
메모리 시스템(1000)은 오류 정정 블록을 추가적으로 포함하도록 구성될 수 있다. 오류 정정 블록은 오류 정정 코드(ECC)를 이용하여 비휘발성 메모리 장치(1100)로부터 읽어진 데이터의 오류를 검출하고, 정정하도록 구성된다. 예시적으로, 오류 정정 블록은 컨트롤러(1200)의 구성 요소로서 제공된다. 오류 정정 블록은 비휘발성 메모리 장치(1100)의 구성 요소로서 제공될 수 있다.
컨트롤러(1200) 및 비휘발성 메모리 장치(1100)는 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 컨트롤러(1200) 및 비휘발성 메모리 장치(1100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1200) 및 비휘발성 메모리 장치(1100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(1200) 및 비휘발성 메모리 장치(1100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(10)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(1000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적으로, 비휘발성 메모리 장치(1100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 비휘발성 메모리 장치(1100) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
다음 도 17을 참조하면, 메모리 시스템(2000)은 비휘발성 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 비휘발성 메모리 장치(2100)는 복수의 비휘발성 메모리 칩들을 포함한다. 복수의 비휘발성 메모리 칩들은 복수의 그룹들로 분할된다. 복수의 비휘발성 메모리 칩들의 각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 예를 들어, 복수의 비휘발성 메모리 칩들은 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다.
도 17에서, 하나의 채널에 복수의 비휘발성 메모리 칩들이 연결되는 것으로 설명되었다. 그러나, 하나의 채널에 하나의 비휘발성 메모리 칩이 연결되도록 메모리 시스템(2000)이 변형될 수 있음이 이해될 것이다.
다음 도 18을 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 18에서, 비휘발성 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 비휘발성 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다.
도 18에서, 도 17을 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 16을 참조하여 설명된 메모리 시스템(1000)으로 대체될 수도 있다.
예시적으로, 컴퓨팅 시스템(3000)은 도 16 및 도 17을 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 반도체 기판 112: 터널 절연막
122: 플로팅 게이트 140: 게이트 절연막
150: 컨트롤 게이트 160: 불순물 영역

Claims (10)

  1. 반도체 기판, 상기 반도체 기판 상에 서로 인접하여 형성된 플로팅 게이트와 소자 분리막, 및 상기 플로팅 게이트와 상기 소자 분리막 상에 형성된 게이트 절연막을 제공하고,
    상기 게이트 절연막 상에 제1 도전막을 컨포말(conformal)하게 형성하고,
    상기 플로팅 게이트의 상부 및 측벽 상의 상기 제1 도전막이, 상기 플로팅 게이트의 하부 및 상기 소자 분리막 상부로 마이그레이션(migration)되도록 상기 제1 도전막을 제1 어닐링(annealing)하고,
    상기 제1 어닐링된 제1 도전막 상에 제2 도전막을 컨포말하게 형성하고,
    상기 제2 도전막을 제2 어닐링하는 것을 포함하는 비휘발성 메모리 장치의 제조 방법.
  2. 제 1항에 있어서,
    상기 제1 및 제2 어닐링은 레이저 어닐링을 포함하는 비휘발성 메모리 장치의 제조 방법.
  3. 제 1항에 있어서,
    상기 제1 및 제2 어닐링을 통해 상기 제1 및 제2 도전막에 수소 이온이 주입되는 비휘발성 메모리 장치의 제조 방법.
  4. 제 3항에 있어서,
    상기 제1 어닐링을 수행한 후 상기 반도체 기판을 비활성 가스 분위기에서 추가적으로 어닐링하고,
    상기 제2 어닐링을 수행한 후 상기 반도체 기판을 비활성 가스 분위기에서 추가적으로 어닐링하는 것을 더 포함하는 비휘발성 메모리 장치의 제조 방법.
  5. 삭제
  6. 제 1항에 있어서,
    상기 제2 도전막의 두께는 상기 제1 도전막의 두께보다 큰 비휘발성 메모리 장치의 제조 방법.
  7. 제 1항에 있어서,
    상기 제1 도전막에는 N형 또는 P형 중 어느 하나의 도전형을 갖는 불순물이 도핑되어 있지 않고,
    상기 제2 도전막에는 N형 또는 P형 중 어느 하나의 도전형을 갖는 불순물이 도핑되어 있는 비휘발성 메모리 장치의 제조 방법.
  8. 제 1항에 있어서,
    상기 제2 어닐링된 제2 도전막 상에 제3 도전막을 컨포말하게 형성하고,
    상기 제3 도전막을 제3 어닐링하는 것을 더 포함하되,
    상기 제2 도전막에는 N형 또는 P형 중 어느 하나의 도전형을 갖는 불순물이 제1 농도로 도핑되고,
    상기 제3 도전막에는 N형 또는 P형 중 어느 하나의 도전형을 갖는 불순물이 상기 제1 농도보다 큰 제2 농도로 도핑되는 비휘발성 메모리 장치의 제조 방법.
  9. 제 1항에 있어서,
    상기 제1 및 제2 도전막은 각각 상기 제1 및 제2 도전막의 그레인 크기 조절을 위한 위한 불순물을 포함하는 비휘발성 메모리 장치의 제조 방법.
  10. 반도체 기판, 상기 반도체 기판 상에 서로 인접하여 형성된 플로팅 게이트와 소자 분리막, 및 상기 플로팅 게이트와 상기 소자 분리막 상에 형성된 게이트 절연막을 제공하고,
    상기 게이트 절연막 상에 보이드(void)를 포함하는 도전막을 형성하고,
    상기 도전막이 상기 보이드로 마이그레이션되도록 상기 도전막을 제1 어닐링하고,
    상기 제1 어닐링한 후, 상기 반도체 기판을 비활성 가스 분위기에서 제2 어닐링하는 것을 포함하되,
    상기 제1 어닐링을 통해 상기 도전막에 수소 이온이 주입되고,
    상기 제2 어닐링을 통해 상기 도전막에 주입된 수소 이온의 적어도 일부가 제거되는 비휘발성 메모리 장치의 제조 방법.
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