CN117373999A - 半导体结构的制备方法 - Google Patents

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Abstract

本公开涉及一种半导体结构的制备方法，包括：提供待刻蚀结构；于待刻蚀结构内形成刻蚀孔；执行多次导电材料层沉积工艺，直至导电材料层无孔洞填满刻蚀孔；其中，至少部分导电材料层沉积工艺之后还包括对沉积的导电材料层进行退火处理。上述半导体结构的制备方法，在沉积导电材料层对刻蚀孔进行填充时，通过执行多次导电材料层沉积工艺，而并非一次沉积工艺将刻蚀孔填满，并在至少部分导电材料层沉积工艺之后对沉积的导电材料层进行退火处理，可以使得导电材料层无孔洞填满刻蚀孔。

Description

半导体结构的制备方法
技术领域
本公开涉及半导体技术领域，特别是涉及一种半导体结构的制备方法。
背景技术
随着半导体技术的发展，半导体结构的尺寸越来越小，半导体结构中的刻蚀孔的深宽比会越来越高，当使用导电材料层于刻蚀孔内进行一次沉积填充形成导电接触结构时，很容易在导电接触结构内形成孔洞(Void)，从而影响导电接触结构的接触电阻，甚至影响半导体器件结构的良率。
发明内容
基于此，有必要提供一种半导体结构的制备方法解决现有技术中的上述问题。
为了实现上述目的，本公开提供一种半导体结构的制备方法，包括：
提供待刻蚀结构；
于所述待刻蚀结构内形成刻蚀孔；
执行多次导电材料层沉积工艺，直至所述导电材料层无孔洞填满所述刻蚀孔；其中，至少部分所述导电材料层沉积工艺之后还包括对沉积的所述导电材料层进行退火处理。
在其中一个实施例中，各所述导电材料层沉积工艺之后，均还包括对沉积的所述导电材料层进行退火处理。
在其中一个实施例中，对所述导电材料层进行退火处理后，所述导电材料层位于所述刻蚀孔侧壁顶部拐角处的部分均呈圆角状。
在其中一个实施例中，所述待刻蚀结构包括衬底，所述刻蚀孔包括位线接触孔，所述导电材料层无孔洞填满所述刻蚀孔后形成位线接触结构。
在其中一个实施例中，所述至少部分所述导电材料层沉积工艺之后还包括对沉积的所述导电材料层进行退火处理，包括：
在第奇数次所述导电材料层沉积工艺之后，对沉积的所述导电材料层进行退火处理；或
在第偶数次所述导电材料层沉积工艺之后，对沉积的所述导电材料层进行退火处理。
在其中一个实施例中，所述执行多次导电材料层沉积工艺的过程中，对沉积的所述导电材料层进行退火处理的次数大于等于所述导电材料层沉积的次数的一半。
在其中一个实施例中，所述待刻蚀结构包括：衬底及位于所述衬底上的介质层；所述刻蚀孔沿厚度方向贯穿所述介质层；所述导电材料层无孔洞填满所述刻蚀孔后形成电容存储节点接触结构。
在其中一个实施例中，所述导电材料层包括掺杂多晶硅层。
在其中一个实施例中，所述刻蚀孔的深宽比大于或等于4:1。
在其中一个实施例中，于包括氢气的气氛下对所述导电材料层进行退火处理。
在其中一个实施例中，于纯氢气气氛下对所述导电材料层进行退火处理。
在其中一个实施例中，于氢气及氮气的混合气氛下对所述导电材料层进行退火处理。
在其中一个实施例中，所述退火处理的温度包括700℃～1200℃。
在其中一个实施例中，所述退火处理的时间包括30s～2h。
在其中一个实施例中，所述退火处理过程中的退火压力包括10Torr～760Torr。
在其中一个实施例中，于包括氢气的气氛下对所述导电材料层进行退火处理的过程中，氢气的气体流量为1slm～100slm。
上述半导体结构的制备方法，在沉积导电材料层对刻蚀孔进行填充时，通过执行多次导电材料层沉积工艺，而并非一次沉积工艺将刻蚀孔填满，并在至少部分导电材料层沉积工艺之后对沉积的导电材料层进行退火处理，可以使得导电材料层无孔洞填满刻蚀孔。
附图说明
为了更清楚地说明本公开实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本公开一实施例中提供的半导体结构的制备方法的流程图；
图2为本公开另一实施例中提供的半导体结构的制备方法的流程图；
图3至图9为本公开另一个实施例中提供的半导体结构的制备方法各步骤所得结构的截面结构示意图；
图10为本公开又一实施例中提供的半导体结构的制备方法的流程图；
图11至图17为本公开又一个实施例中提供的半导体结构的制备方法各步骤所得结构的截面结构示意图；
图18为本公开又一实施例中提供的存储器件结构的制备方法的流程图；
图19至图30为本公开又一个实施例中提供的存储器件结构的制备方法各步骤所得结构的结构示意图。
附图标记说明：
10、待刻蚀结构；101、衬底；102、介质层；103、位线接触孔；104、电容存储节点接触孔；105、有源区；106、浅沟槽隔离结构；11、导电材料层；111、第一导电材料层；112、第一导电层；113、第二导电材料层；114、第二导电层；115、第N导电材料层；116、位线接触结构；117、电容存储节点接触结构；20、埋入式栅极字线；201、栅氧化层；202、第一栅极导电层；203、第二栅极导电层；204、填充介质层；30、位线结构；301、第一位线导电层；302、第二位线导电层；303、位线介质层；304、位线侧墙；40、绝缘隔离层；50、电容器。
具体实施方式
为了便于理解本公开，下面将参照相关附图对本公开进行更全面的描述。附图中给出了本公开的实施例。但是，本公开可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使本公开的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本公开的技术领域的技术人员通常理解的含义相同。本文中在本公开的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本公开。
可以理解，本公开所使用的术语“第一”、“第二”等可在本文中用于描述各种元件，但这些元件不受这些术语限制。这些术语仅用于将第一个元件与另一个元件区分。举例来说，在不脱离本公开的范围的情况下，可以将第一电源输入端称为第二电源输入端，且类似地，可将第二电源输入端称为第一电源输入端。第一电源输入端和第二电源输入端两者都是电源输入端，但其不是同一电源输入端。
可以理解，以下实施例中的“连接”，如果被连接的电路、模块、单元等相互之间具有电信号或数据的传递，则应理解为“电连接”、“通信连接”等。
在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应当理解的是，术语“包括/包含”或“具有”等指定所陈述的特征、整体、步骤、操作、组件、部分或它们的组合的存在，但是不排除存在或添加一个或更多个其他特征、整体、步骤、操作、组件、部分或它们的组合的可能性。
随着半导体技术的发展，半导体结构的尺寸越来越小，半导体结构中的刻蚀孔的深宽比会越来越高，当使用到的材料层于刻蚀孔内进行沉积填充形成导电接触结构时，很容易在导电接触结构内形成孔洞(Void)，从而影响导电接触结构与其他结构的接触电阻，甚至影响半导体结构的良率。
以DRAM(Dynamic Random Access Memory，动态随机存取存储器)为例，随着DRAM的尺寸缩小，ARRAY区(阵列区)的BL(Bitline，位线)的接触孔及电容存储节点的接触孔的深宽比越来越高，而在接触孔内采用一次沉积工艺沉积导电材料层形成位线接触结构(BLC，Bit Line Coupling)或电容存储节点接触结构时，不可避免地会在位线接触结构和电容存储节点接触结构内产生孔洞(Void)，从而影响位线接触结构和电容存储节点接触结构的接触电阻，甚至影响半导体器件结构部的良率。
请参阅图1，本公开提供一种半导体结构的制备方法，包括：
S10：提供待刻蚀结构；
S11：于待刻蚀结构内形成刻蚀孔；
S12：执行多次导电材料层沉积工艺，直至导电材料层无孔洞填满刻蚀孔；其中，至少部分所述导电材料层沉积工艺之后还包括对沉积的导电材料层进行退火处理。
上述半导体结构的制备方法，在沉积导电材料层对刻蚀孔进行填充时，通过执行多次导电材料层沉积工艺，而并非一次沉积工艺将刻蚀孔填满，并在至少部分导电材料层沉积工艺之后对沉积的导电材料层进行退火处理，可以使得导电材料层无孔洞填满刻蚀孔。
在一个实施例中，待刻蚀结构包括衬底。在该实施例中，如图2所示，半导体结构的制备方法可以包括如下步骤：
S20：提供待刻蚀结构，待刻蚀结构包括衬底；
S21：于待刻蚀结构内形成刻蚀孔，刻蚀孔包括位线接触孔；
S22：执行多次导电材料层沉积工艺，直至导电材料层无孔洞填满刻蚀孔；其中，至少部分所述导电材料层沉积工艺之后还包括对沉积的导电材料层进行退火处理。
在步骤S20中，请参阅图2中的S20步骤及图3，提供待刻蚀结构，待刻蚀结构包括衬底101。
在一个示例中，衬底101可以包括但不仅限于硅衬底。
在步骤S21中，请参阅图2中的S21步骤及图3，于待刻蚀结构内形成刻蚀孔，刻蚀孔包括位线接触孔103。
在一个示例中，可以采用光刻刻蚀工艺于衬底101内形成位线接触孔103。位线接触孔103的纵截面形状可以根据实际需要进行设置，位线接触孔103的纵截面形状可以为倒梯形、矩形或U形等等；本实施例中，位线接触孔103的纵截面形状为倒梯形，如图3所示。
需要说明的是，位线接触孔103的深度小于衬底101的深度。
在一个示例中，位线接触孔103的深宽比可以根据实际需要进行设置，本实施例中，位线接触孔103的深宽比可以大于或等于4:1，譬如，位线接触孔103的深宽比可以为4:1、5:1、10:1、15:1或20:1等等。
在步骤S22中，请参阅图2中的S22步骤及图4至图8，执行多次导电材料层11沉积工艺，直至导电材料层11无孔洞填满刻蚀孔；其中，至少部分导电材料层11沉积工艺之后还包括对沉积的导电材料层11进行退火处理。
在一个示例中，可以在其中一部分沉积工艺之后对沉积的导电材料层11进行退火处理。
在一个可选的示例中，可以在第奇数层导电材料层11沉积工艺之后，对沉积的导电材料层11进行退火处理。在另一个可选的示例中，可以在第偶数层导电层11沉积工艺之后，对沉积的导电材料层11进行退火处理。当然，在其他示例中，也可以根据实际需要对任意部分导电材料层11沉积工艺之后，对沉积的导电材料层11进行退火处理。
需要说明的是，在上述执行多次导电材料层沉积工艺的过程中，对沉积的导电材料层11进行退火处理的次数大于等于导电材料层11沉积的次数的一半。譬如，导电材料层11沉积的次数为10次，对沉积导电材料层11进行退火处理的次数应大于5次，即在大于5次的导电材料层11沉积后需要进行对应的退火热处理。
在另一个示例中，各导电材料层11沉积工艺之后，均还包括对沉积的导电材料层11进行退火处理。该示例中，步骤S22可以包括如下步骤：
S221：采用沉积工艺于位线接触孔103内沉积第一导电材料层111，如图4所示；
S222：对第一导电材料层111进行退火处理，退火处理后得到第一导电层112，如图5所示；
S223：采用沉积工艺于第一导电层112的上表面形成第二导电材料层113，如图6所示；
S224：对第二导电材料层113进行退火处理，退火处理后得到第二导电层113，如图7所示；
S225：采用沉积工艺于位线接触孔103内填充第N导电材料层115，第N导电材料层115填满位线接触孔103，如图8所示；其中，N为大于或等于3的整数。
需要说明的是，当N为大于3的整数时，步骤224与步骤S225之间还包括若干步衬底对应的导电材料层及对沉积的导电材料层进行退火处理的步骤。图8以N＝3作为示例，在其他示例中，N的取值并不以此为限。
在步骤S221中，可以采用物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺分别形成第一导电材料层111。
在步骤S221中，形成的第一导电材料层111可以包括但不仅限于掺杂多晶硅层。
在步骤S222中，可以于包括氢气的气氛下对第一导电材料层111进行退火处理。
在一个可选的示例中，可以于纯氢气气氛下对第一导电材料层111进行退火处理。具体的，可以向第一导电材料层111所处的环境通入氢气，以形成纯氢气气氛。更为具体的，本示例中，氢气的气体流量可以为1slm(Standard Liter per Minute，每分钟标准升)～100slm，譬如，氢气的气体流量可以为1slm、10slm、50slm或100slm等等。
在另一个可选的示例中，可以于氢气及氮气的混合气氛下对第一导电材料层111进行退火处理。具体的，可以向第一导电材料层111所处的环境通入氢气与氮气的混合气体，以形成氢气及氮气的混合气氛。更为具体的，本示例中，氢气的气体流量可以为1slm(Standard Liter per Minute，每分钟标准升)～100slm，譬如，氢气的气体流量可以为1slm、10slm、50slm或100slm等等。
在步骤S222中，对第一导电材料层111退火处理的温度可以为700℃(摄氏度)～1200℃。具体的，对第一导电材料层111退火处理的温度可以为700℃、800℃、900℃、1000℃、1100℃或1200℃等等。
在步骤S222中，对第一导电材料层111退火处理的时间可以为30s(秒)～2h(小时)。具体的，对第一导电材料层111退火处理的时间可以为30s、5min(分钟)、10min、30min、1h或2h等等。
在步骤S222中，对第一导电材料层111退火处理的退火压力可以为10Torr(托)～760Torr。具体的，对第一导电材料层111退火处理的退火压力可以为10Torr、50Torr、100Torr、200Torr、300Torr、400Torr、500Torr、600Torr、700Torr或760Torr等等。
在步骤S222中，对第一导电材料层111进行退火处理后，得到的第一导电层112位于位线接触孔103侧壁顶部拐角处的部分均呈圆角状，如图5所示。
上述气体流量，压力以及退火时间的具体选择，可以对拐角处的圆角化率进行控制，在同样的气体流量和退火时间下，压力越大，温度越高，圆角化率越大，在压力和时间恒定的情况下，流量越大，温度越高，圆角化率越大。依据位线接触孔103的深宽比的不同以及沉积的导电材料层的具体厚度不同，其对流量，压力以及处理时间，处理温度的需求也不同。
在步骤S223中，可以采用物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺等分别形成第二导电材料层113。
在步骤S223中，形成的第二导电材料层113可以包括但不仅限于掺杂多晶硅层。
在步骤S224中，可以于包括氢气的气氛下对第二导电材料层113进行退火处理。
在一个可选的示例中，可以于纯氢气气氛下对第二导电材料层113进行退火处理。具体的，可以向第二导电材料层113所处的环境通入氢气，以形成纯氢气气氛。更为具体的，本示例中，氢气的气体流量可以为1slm(Standard Liter per Minute，每分钟标准升)～100slm，譬如，氢气的气体流量可以为1slm、10slm、50slm或100slm等等。
在另一个可选的示例中，可以于氢气及氮气的混合气氛下对第二导电材料层113进行退火处理。具体的，可以向第二导电材料层113所处的环境通入氢气与氮气的混合气体，以形成氢气及氮气的混合气氛。更为具体的，本示例中，氢气的气体流量可以为1slm(Standard Liter per Minute，每分钟标准升)～100slm，譬如，氢气的气体流量可以为1slm、10slm、50slm或100slm等等。
在步骤S224中，对第二导电材料层113退火处理的温度可以为700℃(摄氏度)～1200℃。具体的，对第二导电材料层113退火处理的温度可以为700℃、800℃、900℃、1000℃、1100℃或1200℃等等。
在步骤S224中，对第二导电材料层113退火处理的时间可以为30s(秒)～2h(小时)。具体的，对第二导电材料层113退火处理的时间可以为30s、5min(分钟)、10min、30min、1h或2h等等。
在步骤S224中，对第二导电材料层113退火处理的退火压力可以为10Torr(托)～760Torr。具体的，对第二导电材料层113退火处理的退火压力可以为10Torr、50Torr、100Torr、200Torr、300Torr、400Torr、500Torr、600Torr、700Torr或760Torr等等。
在步骤S224中，对第二导电材料层113进行退火处理后，得到的第二导电层114位于位线接触孔103侧壁顶部拐角处的部分均呈圆角状，如图7所示。
在步骤S225中，可以采用物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺等分别形成第N导电材料层115。
在步骤S225中，形成的第N导电材料层115可以包括但不仅限于掺杂多晶硅层。
在一个示例中，请参阅图9，步骤S225采用沉积工艺于位线接触孔103内填充第N导电材料层115之后，还包括：
S226：将步骤S225所得结构进行平坦化处理，以去除位于衬底101上表面的第一导电层112、第二导电层114及第N导电材料层115，保留于位线接触孔103内的第一导电层112、第二导电层114及第N导电材料层115共同构成位线结构116。
具体的，步骤S226中，可以采用CMP(Chemical Mechanical Polishing，化学机械抛光)工艺对步骤S225所得结构进行平坦化处理。
上述实施例中的半导体结构的制备方法，在沉积导电材料层11对位线接触孔103进行填充时，通过执行多次导电材料层11沉积工艺，而并非一次沉积工艺将位线接触孔103填满，并在至少部分导电材料层11沉积工艺之后对沉积的导电材料层11进行退火处理，可以使得导电材料层11无孔洞填满位线接触孔103，即可以得到无孔隙的位线接触结构116，从而降低位线接触结构116的接触电阻，提高半导体器件结构的良率。
在另一个实施例中，衬底及位于衬底上的介质层；刻蚀孔沿厚度方向贯穿介质层。在该实施例中，如图10所示，半导体结构的制备方法可以包括如下步骤：
S30：提供待刻蚀结构，待刻蚀结构包括衬底及位于衬底上的介质层；
S31：于待刻蚀结构内形成刻蚀孔，刻蚀孔沿厚度方向贯穿介质层，刻蚀孔包括电容存储节点接触孔；
S32：执行多次导电材料层沉积工艺，直至导电材料层无孔洞填满刻蚀孔；其中，至少部分所述导电材料层沉积工艺之后还包括对沉积的导电材料层进行退火处理。
在步骤S30中，请参阅图10中的S30步骤及图11，提供待刻蚀结构10，待刻蚀结构10包括衬底101及位于衬底101上的介质层102。
在一个示例中，衬底101可以包括但不仅限于硅衬底；介质层102可以包括但不仅限于氧化硅层、氮化硅层或氮氧化硅层等等。
在步骤S31中，请参阅图10中的S31步骤及图11，于待刻蚀结构10内形成刻蚀孔，刻蚀孔沿厚度方向贯穿介质层102，刻蚀孔包括电容存储节点接触孔104。
在一个示例中，可以采用光刻刻蚀工艺于介质层102内形成电容存储节点接触孔104。电容存储节点接触孔104的纵截面形状可以根据实际需要进行设置，电容存储节点接触孔104的纵截面形状可以为倒梯形、矩形或U形等等；本实施例中，电容存储节点接触孔104的纵截面形状为倒梯形，如图11所示。
需要说明的是，电容存储节点接触孔104的深度可以大于介质层102的厚度，小于介质层102与衬底101的厚度之和，即电容存储节点接触孔104深入到衬底101的内部。
在一个示例中，电容存储节点接触孔104的深宽比可以根据实际需要进行设置，本实施例中，电容存储节点接触孔104的深宽比可以大于或等于4:1，譬如，电容存储节点接触孔104的深宽比可以为4:1、5:1、10:1、15:1或20:1等等。
在步骤S32中，请参阅图10中的S32步骤及图12至图17，执行多次导电材料层11沉积工艺，直至导电材料层11无孔洞填满刻蚀孔；其中，至少部分导电材料层11沉积工艺之后还包括对沉积的导电材料层11进行退火处理。
在一个示例中，可以在其中一部分沉积工艺之后对沉积的导电材料层11进行退火处理。
在一个可选的示例中，可以在第奇数层导电材料层11沉积工艺之后，对沉积的导电材料层11进行退火处理。在另一个可选的示例中，可以在第偶数层导电层11沉积工艺之后，对沉积的导电材料层11进行退火处理。当然，在其他示例中，也可以根据实际需要对任意部分导电材料层11沉积工艺之后，对沉积的导电材料层11进行退火处理。
需要说明的是，在上述执行多次导电材料层沉积工艺的过程中，对沉积的导电材料层11进行退火处理的次数大于等于导电材料层11沉积的次数的一半。譬如，导电材料层11沉积的次数为10次，对沉积导电材料层11进行退火处理的次数应大于5次，即在大于5次的导电材料层11沉积后需要进行对应的退火热处理。
在另一个示例中，各导电材料层11沉积工艺之后，均还包括对沉积的导电材料层11进行退火处理。该示例中，步骤S32可以包括如下步骤：
S321：采用沉积工艺于电容存储节点接触孔104内沉积第一导电材料层111，如图12所示；
S322：对第一导电材料层111进行退火处理，退火处理后得到第一导电层112，如图13所示；
S323：采用沉积工艺于第一导电层112的上表面形成第二导电材料层113，如图14所示；
S324：对第二导电材料层113进行退火处理，退火处理后得到第二导电层113，如图15所示；
S325：采用沉积工艺于电容存储节点接触孔104内填充第N导电材料层115，第N导电材料层115填满电容存储节点接触孔104，如图16所示；其中，N为大于或等于3的整数。
需要说明的是，当N为大于3的整数时，步骤324与步骤S325之间还包括若干步衬底对应的导电材料层及对沉积的导电材料层进行退火处理的步骤。图16以N＝3作为示例，在其他示例中，N的取值并不以此为限。
在步骤S321中，可以采用物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺等形成第一导电材料层111。
在步骤S321中，形成的第一导电材料层111可以包括但不仅限于掺杂多晶硅层。
在步骤S322中，可以于包括氢气的气氛下对第一导电材料层111进行退火处理。
在一个可选的示例中，可以于纯氢气气氛下对第一导电材料层111进行退火处理。具体的，可以向第一导电材料层111所处的环境通入氢气，以形成纯氢气气氛。更为具体的，本示例中，氢气的气体流量可以为1slm(Standard Liter per Minute，每分钟标准升)～100slm，譬如，氢气的气体流量可以为1slm、10slm、50slm或100slm等等。
在另一个可选的示例中，可以于氢气及氮气的混合气氛下对第一导电材料层111进行退火处理。具体的，可以向第一导电材料层111所处的环境通入氢气与氮气的混合气体，以形成氢气及氮气的混合气氛。更为具体的，本示例中，氢气的气体流量可以为1slm(Standard Liter per Minute，每分钟标准升)～100slm，譬如，氢气的气体流量可以为1slm、10slm、50slm或100slm等等。
在步骤S322中，对第一导电材料层111退火处理的温度可以为700℃(摄氏度)～1200℃。具体的，对第一导电材料层111退火处理的温度可以为700℃、800℃、900℃、1000℃、1100℃或1200℃等等。
在步骤S322中，对第一导电材料层111退火处理的时间可以为30s(秒)～2h(小时)。具体的，对第一导电材料层111退火处理的时间可以为30s、5min(分钟)、10min、30min、1h或2h等等。
在步骤S322中，对第一导电材料层111退火处理的退火压力可以为10Torr(托)～760Torr。具体的，对第一导电材料层111退火处理的退火压力可以为10Torr、50Torr、100Torr、200Torr、300Torr、400Torr、500Torr、600Torr、700Torr或760Torr等等。
在步骤S322中，对第一导电材料层111进行退火处理后，得到的第一导电层112位于电容存储节点接触孔104侧壁顶部拐角处的部分均呈圆角状，如图13所示。
上述气体流量，压力以及退火时间的具体选择，可以对拐角处的圆角化率进行控制，在同样的气体流量和退火时间下，压力越大，温度越高，圆角化率越大，在压力和时间恒定的情况下，流量越大，温度越高，圆角化率越大。依据位线接触孔103的深宽比的不同以及沉积的导电材料层的具体厚度不同，其对流量，压力以及处理时间，处理温度的需求也不同。
在步骤S323中，可以采用物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺等分别形成第二导电材料层113。
在步骤S323中，形成的第二导电材料层113可以包括但不仅限于掺杂多晶硅层。
在步骤S324中，可以于包括氢气的气氛下对第二导电材料层113进行退火处理。
在一个可选的示例中，可以于纯氢气气氛下对第二导电材料层113进行退火处理。具体的，可以向第二导电材料层113所处的环境通入氢气，以形成纯氢气气氛。更为具体的，本示例中，氢气的气体流量可以为1slm(Standard Liter per Minute，每分钟标准升)～100slm，譬如，氢气的气体流量可以为1slm、10slm、50slm或100slm等等。
在另一个可选的示例中，可以于氢气及氮气的混合气氛下对第二导电材料层113进行退火处理。具体的，可以向第二导电材料层113所处的环境通入氢气与氮气的混合气体，以形成氢气及氮气的混合气氛。更为具体的，本示例中，氢气的气体流量可以为1slm(Standard Liter per Minute，每分钟标准升)～100slm，譬如，氢气的气体流量可以为1slm、10slm、50slm或100slm等等。
在步骤S324中，对第二导电材料层113退火处理的温度可以为700℃(摄氏度)～1200℃。具体的，对第二导电材料层113退火处理的温度可以为700℃、800℃、900℃、1000℃、1100℃或1200℃等等。
在步骤S324中，对第二导电材料层113退火处理的时间可以为30s(秒)～2h(小时)。具体的，对第二导电材料层113退火处理的时间可以为30s、5min(分钟)、10min、30min、1h或2h等等。
在步骤S324中，对第二导电材料层113退火处理的退火压力可以为10Torr(托)～760Torr。具体的，对第二导电材料层113退火处理的退火压力可以为10Torr、50Torr、100Torr、200Torr、300Torr、400Torr、500Torr、600Torr、700Torr或760Torr等等。
在步骤S324中，对第二导电材料层113进行退火处理后，得到的第二导电层114位于电容存储节点接触孔104侧壁顶部拐角处的部分均呈圆角状，如图7所示。
在步骤S325中，可以采用物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺等分别形成第N导电材料层115。
在步骤S325中，形成的第N导电材料层115可以包括但不仅限于掺杂多晶硅层。
在一个示例中，请参阅图17，步骤S325采用沉积工艺于电容存储节点接触孔104内填充第N导电材料层115之后，还包括：
S326：将步骤S325所得结构进行平坦化处理，以去除位于介质层102上表面的第一导电层112、第二导电层114及第N导电材料层115，保留于电容存储节点接触孔104内的第一导电层112、第二导电层114及第N导电材料层115共同构成电容存储节点接触结构117。
具体的，步骤S326中，可以采用CMP(Chemical Mechanical Polishing，化学机械抛光)工艺对步骤S325所得结构进行平坦化处理。
上述实施例中的半导体结构的制备方法，在沉积导电材料层11对电容存储节点接触孔104进行填充时，通过执行多次导电材料层11沉积工艺，而并非一次沉积工艺将电容存储节点接触孔104填满，并在至少部分导电材料层11沉积工艺之后对沉积的导电材料层11进行退火处理，可以使得导电材料层11无孔洞填满电容存储节点接触孔104，即可以得到无孔隙的电容存储节点接触结构117，从而降低电容存储节点接触结构117的接触电阻，提高半导体器件结构的良率。
需要说明的是，在其他一个实施例中，电容存储节点接触孔104还可以替换为金属层与衬底之间的互连接触孔，最终得到的电容存储节点接触结构117即可替换为金属层与衬底之间的互连接触结构。在其他另一个实施例中，衬底101也可以替换为形成有金属层的介质层，此时，电容存储节点接触孔104还可以替换为金属层与金属层之间的互连接触孔，最终得到的电容存储节点接触结构117即可替换为金属层与金属层之间的互连接触结构。
在又一个实施例中，请参阅图18，本公开还提供一种存储器件结构的制备方法，包括如下步骤：
S40：提供衬底101，衬底101内形成有浅沟槽隔离结构106，浅沟槽隔离结构106于衬底内隔离出多个间隔排布的有源区105，有源区105沿第一方向延伸，如图19及图20所示，其中，图19为步骤S40所得结构的俯视结构示意图，图20为沿图19中AA方向的截面结构示意图。
S41：于衬底101内形成多条平行间隔排布的埋入式栅极字线20，埋入式栅极字线20沿第二方向延伸，如图21及图22所示，其中，图21为步骤S41所得结构的俯视结构示意图，图22为沿图21中AA方向的截面结构示意图。埋入式栅极字线20可以包括栅氧化层201、第一栅极导电层202、第二栅极导电层203及填充介质层204；栅氧化层201位于栅极沟槽的侧壁及底壁；第一栅极导电层202位于栅极沟槽内，且位于栅氧化层201的表面；第二栅极导电层203位于栅极沟槽内，且位于第一栅极导电层202的表面，第一栅极导电层202的顶部及第二栅极导电层203的顶部低于栅极沟槽的顶部；填充介质层204填满栅极沟槽。
S42：于衬底内101形成位线接触孔103，采用如图2至图9对应实施例中的半导体结构的制备方法于位线接触孔103内形成位线接触结构116，位线接触结构116与有源区相接触，如图23及图24所示。
S43：于衬底101上形成多条平行间隔排布的位线结构30，位线结构30沿第三方向延伸；第二方向与所述第一方向及第三方向均相交，如图25及图26所示，其中，图25为步骤S43所得结构的俯视结构示意图，图26为沿图25中AA方向的截面结构示意图。位线结构30可以包括由下至上依次叠置的第一位线导电层301、第二位线导电层302及位线介质层303构成的叠层结构，以及位于叠层结构侧壁的位线侧墙304，如图26所示。
S44：于相邻位线结构30之间填充绝缘隔离层40，如图27所示。绝缘隔离层40可以包括但不仅限于氧化硅层、氮化硅层或氮氧化硅层等等。
S45：于绝缘隔离层40内形成电容存储节点接触孔104，如图28所示；采用如图10至图17对应实施例中的半导体结构的制备方法于电容存储节点接触孔104内形成电容存储节点接触结构117，电容存储节点接触结构117与有源区相接触，如图29所示。
S46：于绝缘隔离层40上形成电容器50，电容器50可以包括下电极(未示出)、位于下电极表面的电容介质层(未示出)及上电极(未示出)，下电极与电容存储节点接触结构117相接触，如图30所示。
上述实施例中的存储器件结构的制备方法，在沉积导电材料层对位线接触孔103进行填充时，通过执行多次导电材料层沉积工艺，而并非一次沉积工艺将位线接触孔103填满，并在至少部分导电材料层沉积工艺之后对沉积的导电材料层进行退火处理，可以使得导电材料层无孔洞填满位线接触孔103，即可以得到无孔隙的位线接触结构116，从而降低位线接触结构116的接触电阻，提高存储器件结构的良率。
上述实施例中的存储器件结构的制备方法，在沉积导电材料层对电容存储节点接触孔104进行填充时，通过执行多次导电材料层沉积工艺，而并非一次沉积工艺将电容存储节点接触孔104填满，并在至少部分导电材料层沉积工艺之后对沉积的导电材料层进行退火处理，可以使得导电材料层无孔洞填满电容存储节点接触孔104，即可以得到无孔隙的电容存储节点接触结构117，从而降低电容存储节点接触结构117的接触电阻，提高存储器件结构的良率。
在本说明书的描述中，参考术语“其中一个实施例”、“其他实施例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特征包含于本公开的至少一个实施例或示例中。在本说明书中，对上述术语的示意性描述不一定指的是相同的实施例或示例。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述。然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本公开的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本公开构思的前提下，还可以做出若干变形和改进，这些都属于本公开的保护范围。因此，本公开专利的保护范围应以所附权利要求为准。

Claims (16)

1.一种半导体结构的制备方法，其特征在于，包括：
提供待刻蚀结构；
于所述待刻蚀结构内形成刻蚀孔；
执行多次导电材料层沉积工艺，直至所述导电材料层无孔洞填满所述刻蚀孔；其中，至少部分所述导电材料层沉积工艺之后还包括对沉积的所述导电材料层进行退火处理。
2.根据权利要求1所述的半导体结构的制备方法，其特征在于，各所述导电材料层沉积工艺之后，均还包括对沉积的所述导电材料层进行退火处理。
3.根据权利要求1所述的半导体结构的制备方法，其特征在于，对所述导电材料层进行退火处理后，所述导电材料层位于所述刻蚀孔侧壁顶部拐角处的部分均呈圆角状。
4.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述待刻蚀结构包括衬底，所述刻蚀孔包括位线接触孔，所述导电材料层无孔洞填满所述刻蚀孔后形成位线接触结构。
5.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述至少部分所述导电材料层沉积工艺之后还包括对沉积的所述导电材料层进行退火处理，包括：
在第奇数次所述导电材料层沉积工艺之后，对沉积的所述导电材料层进行退火处理；或
在第偶数次所述导电材料层沉积工艺之后，对沉积的所述导电材料层进行退火处理。
6.根据权利要求5所述的半导体结构的制备方法，其特征在于，所述执行多次导电材料层沉积工艺的过程中，对沉积的所述导电材料层进行退火处理的次数大于等于所述导电材料层沉积的次数的一半。
7.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述待刻蚀结构包括：衬底及位于所述衬底上的介质层；所述刻蚀孔沿厚度方向贯穿所述介质层；所述导电材料层无孔洞填满所述刻蚀孔后形成电容存储节点接触结构。
8.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述导电材料层包括掺杂多晶硅层。
9.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述刻蚀孔的深宽比大于或等于4:1。
10.根据权利要求1至10中任一项所述的半导体结构的制备方法，其特征在于，于包括氢气的气氛下对所述导电材料层进行退火处理。
11.根据权利要求10所述的半导体结构的制备方法，其特征在于，于纯氢气气氛下对所述导电材料层进行退火处理。
12.根据权利要求10所述的半导体结构的制备方法，其特征在于，于氢气及氮气的混合气氛下对所述导电材料层进行退火处理。
13.根据权利要求10所述的半导体结构的制备方法，其特征在于，所述退火处理的温度包括700℃～1200℃。
14.根据权利要求10所述的半导体结构的制备方法，其特征在于，所述退火处理的时间包括30s～2h。
15.根据权利要求10所述的半导体结构的制备方法，其特征在于，所述退火处理过程中的退火压力包括10Torr～760Torr。
16.根据权利要求10所述的半导体结构的制备方法，其特征在于，于包括氢气的气氛下对所述导电材料层进行退火处理的过程中，氢气的气体流量为1slm～100slm。
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Families Citing this family (1)

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Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4627974B2 (ja) * 2003-08-01 2011-02-09 セイコーインスツル株式会社 半導体装置の製造方法
US7026211B1 (en) * 2004-03-08 2006-04-11 Advanced Micro Devices, Inc. Semiconductor component and method of manufacture
US7157327B2 (en) * 2004-07-01 2007-01-02 Infineon Technologies Ag Void free, silicon filled trenches in semiconductors
KR101858521B1 (ko) * 2011-06-13 2018-06-28 삼성전자주식회사 비휘발성 메모리 장치의 제조 방법
CN103377907A (zh) * 2012-04-28 2013-10-30 上海华虹Nec电子有限公司 深沟槽器件的栅极多晶硅的制备方法
US9721788B1 (en) * 2016-07-22 2017-08-01 International Business Machines Corporation Simultaneous formation of liner and metal conductor
CN112053945B (zh) * 2020-08-26 2022-06-21 上海华虹宏力半导体制造有限公司 沟槽栅的制造方法
CN114678325A (zh) * 2020-12-24 2022-06-28 中国科学院微电子研究所 接触孔中填充多晶硅的方法

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SE01 Entry into force of request for substantive examination
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