KR100606256B1 - 반도체 집적회로장치 및 그 제조방법 - Google Patents

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KR100606256B1
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Abstract

본 발명이 이루고자하는 과제는 홀의 내부에 정보축적용 용량소자의 하부전극을 구성하는 Ru막을 양호한 정밀도로 형성할 수 있는 기술을 제공하는 것이다.
그 해결수단으로서, 정보축적용 용량소자가 형성되는 깊은 홀(27)의 측벽 및 바닥부에 퇴적해야 할 하부전극재료인 Ru막(30a)의 성막 후에 환원성분위기로 열처리를 행한다. 또, Ru막을, Ru(30a) 및 Ru(30b)의 적층구조로 한다. 그 결과, Ru막중의 불순물을 효과적으로 제거할 수 있어, Ru막의 치밀화를 도모할 수 있다.

Description

반도체 집적회로장치 및 그 제조방법{SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE AND THE METHOD OF MANUFACTURING THE SAME}
도 1은 본 발명의 실시형태 1인 반도체 집적회로장치의 제조방법을 나타내는 반도체 기판의 요부 단면도,
도 2는 본 발명의 실시형태 1인 반도체 집적회로장치의 제조방법을 나타내는 반도체 기판의 요부 평면도,
도 3은 본 발명의 실시형태 1인 반도체 집적회로장치의 제조방법을 나타내는 반도체 기판의 요부 단면도,
도 4는 본 발명의 실시형태 1인 반도체 집적회로장치의 제조방법을 나타내는 반도체 기판의 요부 단면도,
도 5는 본 발명의 실시형태 1인 반도체 집적회로장치의 제조방법을 나타내는 반도체 기판의 요부 단면도,
도 6는 본 발명의 실시형태 1인 반도체 집적회로장치의 제조방법을 나타내는 반도체 기판의 요부 단면도,
도 7은 본 발명의 실시형태 1인 반도체 집적회로장치의 제조방법을 나타내는 반도체 기판의 요부 단면도,
도 8은 본 발명의 실시형태 1인 반도체 집적회로장치의 제조방법을 나타내는 반도체 기판의 요부 단면도,
도 9는 본 발명의 실시형태 1인 반도체 집적회로장치의 제조방법을 나타내는 반도체 기판의 요부 단면도,
도 10은 본 발명의 실시형태 1인 반도체 집적회로장치의 제조방법을 나타내는 반도체 기판의 요부 단면도,
도 11은 본 발명의 실시형태 1인 반도체 집적회로장치의 제조방법을 나타내는 반도체 기판의 요부 단면도,
도 12는 본 발명의 실시형태 1인 반도체 집적회로장치의 제조방법을 나타내는 반도체 기판의 요부 단면도,
도 13은 본 발명의 실시형태 1인 반도체 집적회로장치의 제조방법을 나타내는 반도체 기판의 요부 단면도,
도 14는 본 발명의 실시형태 1인 반도체 집적회로장치의 제조방법을 나타내는 반도체 기판의 요부 단면도,
도 15는 본 발명의 실시형태 1인 반도체 집적회로장치의 제조방법을 나타내는 반도체 기판의 요부 단면도,
도 16은 본 발명의 실시형태 1인 반도체 집적회로장치의 제조방법을 나타내는 반도체 기판의 요부 단면도,
도 17은 본 발명의 실시형태 1인 반도체 집적회로장치의 제조방법을 나타내는 반도체 기판의 요부 단면도,
도 18은 본 발명의 실시형태 1인 반도체 집적회로장치의 제조방법을 나타내는 반도체 기판의 요부 단면도,
도 19는 본 발명의 실시형태 2인 반도체 집적회로장치의 제조방법을 나타내는 반도체 기판의 요부 단면도,
도 20은 본 발명의 실시형태 2인 반도체 집적회로장치의 제조방법을 나타내는 반도체 기판의 요부 단면도,
도 21은 본 발명의 실시형태 2인 반도체 집적회로장치의 제조방법을 나타내는 반도체 기판의 요부 단면도,
도 22는 본 발명의 실시형태 2인 반도체 집적회로장치의 제조방법을 나타내는 반도체 기판의 요부 단면도,
도 23은 본 발명의 실시형태 2인 반도체 집적회로장치의 제조방법을 나타내는 반도체 기판의 요부 단면도,
도 24는 본 발명의 실시형태 2인 반도체 집적회로장치의 제조방법을 나타내는 반도체 기판의 요부 단면도,
도 25는 본 발명의 실시형태 2인 반도체 집적회로장치의 제조방법을 나타내는 반도체 기판의 요부 단면도,
도 26은 본 발명의 실시형태 2인 반도체 집적회로장치의 제조방법을 나타내는 반도체 기판의 요부 단면도,
도 27은 본 발명의 실시형태 3인 반도체 집적회로장치의 제조방법을 나타내는 반도체 기판의 요부 단면도,
도 28은 본 발명의 실시형태 3인 반도체 집적회로장치의 제조방법을 나타내는 반도체 기판의 요부 단면도,
도 29는 본 발명의 실시형태 3인 반도체 집적회로장치의 제조방법을 나타내는 반도체 기판의 요부 단면도,
도 30은 본 발명의 실시형태 3인 반도체 집적회로장치의 제조방법을 나타내는 반도체 기판의 요부 단면도,
도 31은 본 발명의 실시형태 3인 반도체 집적회로장치의 제조방법을 나타내는 반도체 기판의 요부 단면도,
도 32는 본 발명의 실시형태 3인 반도체 집적회로장치의 제조방법을 나타내는 반도체 기판의 요부 단면도,
도 33은 본 발명의 실시형태 3인 반도체 집적회로장치의 제조방법을 나타내는 반도체 기판의 요부 단면도,
도 34는 본 발명의 실시형태 3인 반도체 집적회로장치의 제조방법을 나타내는 반도체 기판의 요부 단면도,
도 35는 본 발명의 실시형태 3인 반도체 집적회로장치의 제조방법을 나타내는 반도체 기판의 요부 단면도,
도 36은 본 발명의 실시형태 3인 반도체 집적회로장치의 제조방법을 나타내는 반도체 기판의 요부 단면도,
도 37은 본 발명의 실시형태 4인 반도체 집적회로장치의 제조방법을 나타내는 반도체 기판의 요부 단면도,
도 38은 본 발명의 실시형태 4인 반도체 집적회로장치의 제조방법을 나타내는 반도체 기판의 요부 단면도,
도 39는 본 발명의 실시형태 4인 반도체 집적회로장치의 제조방법을 나타내는 반도체 기판의 요부 단면도,
도 40은 본 발명의 실시형태 4인 반도체 집적회로장치의 제조방법을 나타내는 반도체 기판의 요부 단면도,
도 41은 본 발명의 실시형태 4인 반도체 집적회로장치의 제조방법을 나타내는 반도체 기판의 요부 단면도,
도 42는 본 발명의 실시형태 4인 반도체 집적회로장치의 제조방법을 나타내는 반도체 기판의 요부 단면도,
도 43은 본 발명의 실시형태 4인 반도체 집적회로장치의 제조방법을 나타내는 반도체 기판의 요부 단면도,
도 44는 본 발명의 실시형태 4인 반도체 집적회로장치의 제조방법을 나타내는 반도체 기판의 요부 단면도,
도 45는 본 발명의 실시형태 4인 반도체 집적회로장치의 제조방법을 나타내는 반도체 기판의 요부 단면도,
도 46은 본 발명의 실시형태 4인 반도체 집적회로장치의 제조방법을 나타내는 반도체 기판의 요부 단면도,
도 47은 본 발명의 반도체 집적회로장치의 제조방법을 나타내는 반도체 기판의 요부 평면도이다.
<도면부호의 설명>
1 반도체 기판
2 소자분리
3 p형 웰
4 산화 실리콘막
5 게이트절연막
6 게이트전극
7 질화 실리콘막
8 n형 반도체영역
9 질화 실리콘막
10 산화 실리콘막
11,12 콘택홀(contact hole)
13 플러그
14 산화 실리콘막
15 스루홀(through hole)
16 플러그(plug)
17 산화 실리콘막
18 질화 실리콘막
19 스루홀
20 다결정실리콘막
21 측벽스페이서(sidewall spacer)
22 플러그
23 배리어층(barrier layer)
24 산화 실리콘막
26 하드 마스크(hard mask)
27 홀(오목부)
28 산화탄탈막
28a,28b 산화탄탈막
29 질화탄탈막
30 Ru막
30a,30b Ru막
30A 하부전극
31 포토 레지스트막
32 산화탄탈막
32a,32b 산화탄탈막
33 상부전극
33a Ru막
33b W막
232a 질화탄탈막
318 질화 실리콘막
34 층간절연막
BL 비트선
C 정보축적용 용량소자
L 활성영역
Qs 메모리셀 선택용 MISFET
WL 워드선
본 발명은 반도체 집적회로장치 및 그 제조방법에 관한 것으로, 특히 절연막에 형성한 홀(오목부)의 내부에 MIM 구조(Metal-Insulator-Metal)의 정보축적용 용량소자를 형성하는 구조 및 그 제조 프로세스에 적용하는데 유효한 기술에 관한 것이다.
DRAM은 메모리셀 선택용 MISFET과 이 MISFET에 직렬로 접속된 정보축적용 용량소자를 갖고 있다. 이 정보축적용 용량소자는, 예컨대, 하부전극이 되는 실리콘, 용량 절연막이 되는 산화탄탈 및 상부전극이되는 실리콘을 순차 퇴적하여 형성된다.
또, 이 정보축적용 용량소자는, 소자의 미세화를 도모하고, 또 어느 정도의 용량을 확보하기 위해서, 절연막중에 깊은 홀(深孔)을 형성하여, 이 홀 중에 형성된다.
그러나, 하부전극에 실리콘을 사용하는 경우는 그 상층에 형성되는 산화탄탈의 결정화나 막질의 개선을 위한 열처리(산화성 분위기 중, 800℃, 3분) 때에, 실리콘과 산화탄탈과의 계면에 실리콘 산질화(酸窒化) 막이 형성된다. 따라서, 산화탄탈과 이 실리콘 산질화막이 유전체로서 기여하기 때문에, 리이크전류는 낮게 억제되지만, 고유전율화가 곤란하였다.
또, 소자의 미세화에 따라 정보축적용 용량소자가 형성되는 홀의 지름이 더욱 작게 되면, 홀 측벽의 요철(凹凸)모양으로 결정화한 실리콘끼리 접촉해 버리므로, 산화탄탈 등의 상층막을 형성할 수 없게 된다.
본 발명자들은 정보축적용 용량소자를 구성하는 하부전극재료에 관한 연구·개발을 하고 있고, 상기 문제를 해결하기 위한 하부전극재료로서 루테늄(Ru)의 채용을 검토하고 있다.
이 Ru는 산질화막 같은 저유전율막을 생성하지 않고, 또, 금속이기 때문에 엷게 형성하는 것이 가능하다고 생각된다.
그렇지만, 본 발명자들이 하부전극으로서 Ru막을 검토한 결과, 누설전류의 발생이나 도통불량등의 장애가 발견되었다.
이들에 관해서 본 발명자들이 예의검토한 결과, 누설전류의 발생에 대하여는 다음과 같은 원인을 생각하게 되었다.
추후에 상세히 설명하는 바와 같이, Ru막은 Ru의 유기화합물을 원료로서 산화제와 반응시킴으로써 성막된다. 이 때문에 Ru막중에는 유기물이나 산소가 Ru막중에 들어갈 수 있다. 그 결과, Ru막은 치밀성이 모자라고, 또, 그 표면에 요철(凹凸)을 갖는다.
이와 같은 Ru막상에 산화탄탈막 등의 용량절연막을 형성하여, 산화탄탈의 결정화 및 막질의 개선를 위해 열처리를 행하면, Ru막이 수축, 변동하여 상층의 산화탄탈막에 왜곡(비뚤어짐)을 가져온다. 그 결과, 누설전류가 생긴다고 생각된다.
또, 도통불량에 대하여는 Ru막중의 산소가 메모리셀 선택용 MISFET과 Ru막(정보축적용 용량소자의 하부전극)을 접속하기 위한 플러그 중에 확산하여, 이 플러그표면에 산화물(절연물)이 형성되는 것이 원인이라고 생각된다.
본 발명의 목적은 홀의 내부에 정보축적용 용량소자의 하부전극을 구성하는 Ru막을 양호한 정밀도로 형성할 수 있는 기술을 제공하는 것에 있다.
본 발명의 다른 목적은 양호한 Ru막을 형성함으로써 그 상층에 형성되는 용량 절연막의 특성의 향상, 나아가서는, 정보축적용 용량소자의 특성의 향상을 도모할 수있는 기술을 제공하는 것에 있다.
본 발명의 상기 및 그 밖의 목적과 신규의 특징은 본 명세서의 기술 및 첨부도면으로부터 분명히 될 것이다.
(과제를 해결하기 위한 수단)
본원에 있어서 개시되는 발명 중 대표적인 것을 설명하면 다음과 같다.
1. 본 발명의 반도체 집적회로장치의 제조방법은 (a)반도체 기판의 주표면에 메모리셀 선택용 MISFET을 형성하는 공정과, (b)상기 메모리셀 선택용 MISFET의 소스, 드레인 영역과 전기적으로 접속된 플러그를 형성하는 공정과, (c)상기 플러그상에 산화 실리콘막을 형성하는 공정과, (d)상기 산화 실리콘막중에 상기플러그 표면까지 도달하는 홀을 형성하는 공정과, (e)상기 홀의 측벽 및 바닥부에 Ru막의 퇴적과 열처리 공정을 반복함으로써 Ru막의 적층막을 형성하는 공정과, (f)상기 Ru막의 적층막상에 용량 절연막을 형성하는 공정과, (g)상기 용량 절연막상에 상부전극을 형성하는 공정을 가진다.
2. 상기 열처리 공정은 환원성 분위기하에서의 열처리를 포함한다.
3. 또, 본 발명의 반도체 집적회로장치의 제조방법은 (a)반도체 기판의 주표면에 메모리셀 선택용 MISFET을 형성하는 공정과, (b)상기 메모리셀 선택용 MISFET의 소스, 드레인 영역과 전기적으로 접속된 플러그를 형성하는 공정과, (c)상기 플러그 상에 산화 실리콘막을 형성하는 공정과, (d)상기 산화 실리콘막중에 상기 플러그 표면까지 도달하는 홀을 형성하는 공정과, (e)상기 홀의 측벽 및 바닥부에 Ru의 유기화합물과 산화제를 반응시킴으로써 Ru막을 형성하는 공정과, (f)상기 Ru막을 환원성 분위기하에서 열처리하는 공정과, (g)상기 Ru막상에 용량절연막을 형성하는 공정과, (h)상기 용량 절연막상에 상부전극을 형성하는 공정을 가진다.
4. 또, 본 발명의 반도체 집적회로장치의 제조방법은 (a)반도체 기판의 주표면에 메모리셀 선택용 MISFET을 형성하는 공정과, (b)상기 메모리셀 선택용 MISFET의 소스, 드레인 영역과 전기적으로 접속된 플러그를 형성하는 공정과, (c)상기 플러그 상에 산화 실리콘막을 형성하는 공정과, (d)상기 산화 실리콘막중에 상기 플러그 표면까지 도달하는 홀을 형성하는 공정과, (e)상기 홀의 측벽 및 바닥부에 Ru의 유기화합물과 산화제를 반응시킴으로써 Ru막을 형성하는 공정과, (f)상기 Ru막의 환원성 분위기 하에서의 제1의 열처리와, 비산화성 분위기 하에서의 제2의 열처리를 행하는 공정과, (g)상기 Ru막상에 용량 절연막을 형성하는 공정과, (h)상기 용량 절연막상에 상부전극을 형성하는 공정을 가진다.
5. 본 발명의 반도체 집적회로장치는 (a)반도체 기판의 주표면에 형성된 메모리셀 선택용 MISFET과, (b)상기 메모리셀 선택용 MISFET의 소스, 드레인 영역과 전기적으로 접속된 플러그와, (c)상기 플러그상에 형성된 산화 실리콘막과, (d)상기 산화 실리콘막중에 형성되어 상기 플러그 표면까지 늘어져(延在) 있는 홀로서, 홀의 깊이가 그 단지름의 5배 이상인 홀과, (e)상기 홀 내에 형성된 하부전극으로 Ru막의 적층막으로 이루어지는 하부전극과, 이 하부전극의 상부에 형성된 용량 절연막과, 이 용량 절연막 상부에 형성된 상부전극으로 이루어지는 정보축적용 용량소자를 가진다.
이하, 본 발명의 실시의 형태를 도면에 따라서 상세히 설명한다. 또, 실시의 형태를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 부재에는 동일의 부호를 붙이고, 그 반복된 설명은 생략한다.
(실시형태 1)
이하, 본 실시형태의 DRAM의 제조방법을 도 1∼ 도 18을 이용하여 공정순으로 설명한다.
먼저, 도 1에 나타낸 바와 같이, 예컨대 p형의 단결정 실리콘으로 이루어지는 반도체 기판(웨이퍼)(1)의 주면의 소자분리영역에 소자분리(2)를 형성한다. 또, 이 소자분리(2)를 형성함으로써 도 2에 나타내는 바와 같이 소자분리(2)에 의해서 주위를 둘러싸인 가늘고 긴 섬모양의 활성영역(L)이 동시에 형성된다. 이들 활성영역(L)의 각각에는 소스, 드레인의 한쪽을 공유하는 메모리셀 선택용 MISFETQs가 2개씩 형성된다.
상기 소자분리(2)는, 반도체 기판(1)의 표면을 에칭하여 깊이 300∼400 nm 정도의 홈(溝)을 형성하고, 이 홈(溝)의 내부에 엷은 산화 실리콘막을 형성한다. 이어서 이 홈의 내부를 포함하는 반도체 기판(1) 상에 CVD(Chemical Vapor Deposition)법으로 산화 실리콘막(4)(막두께 600nm 정도)를 퇴적한 후, 산화 실리콘막(4)을 화학기계연마(Chemical Mechanical Polishing; CMP)법으로 폴리쉬백함으로써 형성한다.
다음에, 반도체 기판(1)에 B(붕소)를 이온주입함으로써 p형 웰(well; 3)을 형성하고, 이어서 p형 웰(3)의 표면을 HF(불산)계의 세정액으로 세정한 후, 반도체 기판(1)을 열산화함으로써 p형 웰(3)(활성영역L)의 표면에 막두께 6nm 정도의 게이트절연막(5)을 형성한다.
다음에, 도 3에 나타낸 바와 같이, 게이트절연막(5)의 상부에 게이트전극(6)을 형성한다. 게이트전극(6)은, 예컨대 게이트절연막(5)의 상부에 P(인) 등을 도프(dope)한 n형 다결정실리콘막(막두께 70nm 정도), WN(질화 텅스텐) 또는 TiN(질화 티탄)으로 이루어지는 배리어 메탈막(막두께5nm∼10nm 정도), W 막(막두께100nm 정도) 및 질화 실리콘막(7)(막두께 150nm 정도)를 순차 퇴적한 후, 포토 레지스트막을 마스크로 하여 이들 막을 드라이에칭함으로써 형성한다. 다결정 실리콘막 및 질화 실리콘막(7)은 CVD법으로 퇴적하고, 배리어 메탈막 및 W막은 스퍼터링법으로 퇴적한다. 게이트 전극(6)은 워드선(WL)으로서 기능한다. 다음으로 화이트 하이드레켄 산화를 행하여 게이트 전극(6)을 구성하는 n형 다결정 실리콘막의 측벽에 엷은 실리콘 산화막을 형성한다. 이 화이트 하이드레켄 산화에 의하면 실리콘 상에만 선택적으로 산화막을 형성할 수 있다.
다음에, p형 웰(3)에 As(비소) 또는 P(인)를 이온주입하여 게이트전극(6)의 양측의 p형 웰(3)에 n형 반도체 영역(8)(소스, 드레인)을 형성한다. 여기까지의 공정에 의해, 메모리셀 선택용 MISFETQs를 대략 완성한다.
다음에, 도 4에 나타낸 바와 같이, 반도체 기판(1)상에 CVD법으로 질화 실리콘막(9)(막두께50nm) 및 산화 실리콘막(10)(막두께600nm 정도)를 퇴적한다. 이어서 산화 실리콘막(10)의 표면을 화학기계 연마법으로 평탄화한 후, 포토 레지스트막(도시하지 않음)을 마스크로 하여 산화 실리콘막(10)및 질화 실리콘막(9)을 드라이에칭함으로써, 메모리셀 선택용 MISFETQs의 n형 반도체영역(8)(소스, 드레인)의 상부에 콘택홀(11,12)을 형성한다. 산화 실리콘막(10)의 에칭은 질화 실리콘막에 대한 선택비가 큰 조건으로 행하고, 질화 실리콘막(9)의 에칭은 실리콘이나 산화 실리콘막에 대한 에칭 선택비가 큰 조건으로 행한다. 이것에 의해 콘택홀(11,12)이 게이트전극(6)(워드선)에 대하여 자기정합(셀프 얼라인먼트)으로 형성된다.
다음에, 도 5에 도시한 바와 같이, 콘택 홀(11,12)의 내부에 플러그(13)를 형성한다. 플러그(13)를 형성하기위해서는, 산화 실리콘막(10)의 상부에 P를 도우프(dope)한 n형 다결정 실리콘막을 CVD 법으로 퇴적함에 의해서, 콘택홀(11,12)의 내부에 이 n형 다결정 실리콘막을 묻어 넣은 후, 콘택홀(11,12)의 외부의 n형 다결정 실리콘막을 화학기계연마법(또는 에치백)으로 제거한다.
다음에, 산화 실리콘막(10)의 상부에 CVD 법으로 산화 실리콘막(14)(막두께150nm 정도)를 퇴적한 후, 포토 레지스트막(도시하지 않음)를 마스크로 하여 콘택홀(11)의 상부의 산화 실리콘막(14)을 드라이에칭함에 의해 스 루홀(15)을 형성한다.
다음에, 스루홀(15)의 내부에 플러그(16)를 형성한다. 플러그(16)를 형성하기 위해서는, 산화 실리콘막(14)의 상부에, 예컨대, 스퍼터링법으로 Ti막과 TiN막과의 적층막으로 이루어지는 배리어메탈막을 퇴적하고, 이어서 배리어메탈막의 상부에 CVD 법으로 W막을 퇴적함으로써 스루홀(15)의 내부에 이들 막을 묻어넣은 후, 스루홀(15)의 외부의 이들 막을 화학기계연마법으로 제거한다. 이 플러그(16 및 13)를 통해, 메모리셀 선택용 MISFETQs의 n형 반도체영역(8)(소스, 드레인)과 후술하는 비트선(BL)이 접속된다.
다음에, 산화 실리콘막(14) 및 플러그(16) 상에 비트선(BL)을 형성한다. 비트선(BL)을 형성하기 위해서는, 예컨대 산화 실리콘막(14)의 상부에 스퍼터링법으로 TiN막(막두께10nm정도, 도시하지 않음)을 퇴적하고, 이어서 TiN막의 상부에 CVD 법으로 W막(막두께50nm 정도)을 퇴적한 후, 포토 레지스트막(도시하지 않음)을 마스크로 하여 이들의 막을 드라이에칭한다.
다음에, 도 6에 나타낸 바와 같이, 비트선(BL)의 상부에 CVD 법으로 산화 실리콘막(17)(막두께300nm 정도)을 퇴적하고, 이어서 화학기계연마법으로 그 표면을 평탄화한다. 다음에, 산화 실리콘막(17)의 상부에 CVD 법으로 질화 실리콘막(18)(막두께50nm 정도)을 퇴적하고, 이어서 질화 실리콘막(18) 및 산화 실리콘막(17)을 드라이에칭함으로써, 플러그(13)가 묻어넣어진 콘택홀(12)의 상부에 스루홀(19)을 형성한다.
스루홀(19)은 그 지름이 그 하부의 콘택홀(12)의 지름보다도 작게 되도록 형 성한다. 구체적으로는, 질화 실리콘막(18)의 상부에 CVD 법으로 다결정 실리콘막(20)을 퇴적하고, 이어서 스루홀(19)을 형성하는 영역의 다결정 실리콘막(20)을 드라이에칭하여 홀을 형성한 후, 다결정 실리콘막(20)의 상부에 다시 다결정 실리콘막(도시하지 않음)을 퇴적한다. 다음에, 다결정 실리콘막(20)의 상부의 다결정 실리콘막을 이방성(異方性)으로 에칭함으로써 홀의 측벽에 측벽공간(Side Wall Spacer;21)를 형성하고, 이어서 다결정 실리콘막(20)과 측벽공간(21)을 하드 마스크로 이용하여 홀의 저면의 질화 실리콘막(18) 및 산화 실리콘막(17)을 드라이에칭한다.
다음에, 다결정 실리콘막(20) 및 측벽공간(21)을 드라이에칭으로 제거한 후, 도 7에 도시한 바와 같이, 스루홀(19)의 내부에 플러그(22)를 형성한다. 플러그(22)를 형성하기 위해서는, 먼저 질화 실리콘막(18)의 상부에 P를 도우프(dope) 한 n형 다결정 실리콘막을 CVD법으로 퇴적함으로써 스루홀(19)의 내부에 n형 다결정 실리콘막을 묻어넣은 후, 스루홀(19)의 외부의 n형 다결정 실리콘막을 화학기계연마법(또는 에치백)으로 제거한다.
그 다음에, 플러그(22) 상에, Ru막으로 이루어지는 하부전극(30A), 산화탄탈막(32)으로 이루어지는 커패시터 절연막(용량 절연막) 및 W막/Ru막으로 이루어지는 상부전극(33)에 의해서 구성되는 정보축적용 용량소자(C)를 형성한다.
이 정보축적용 용량소자(C)의 형성 공정을, 도 8 ∼ 도 18을 참조하면서 상세히 설명한다. 이들 도면은 플러그(22) 상의 정보축적용 용량소자(C)의 형성 예정영역을 모식적으로 표시한 도면이다.
도 8에 도시한 바와 같이, 플러그(22)의 표면에 배리어층(barrier layer;23)을 형성한다. 배리어 층(23)을 형성하기 위해서는, 먼저 에칭에 의해 플러그(22)의 표면을 질화 실리콘막(18)의 표면보다도 아래쪽으로 후퇴시킴으로써 플러그(22)의 상부에 배리어층(23)을 묻어넣는 스페이스를 확보한다. 다음에, 질화 실리콘막(18)의 상부에 스퍼터링법으로 질화 탄탈막을 퇴적함으로써 플러그(22)의 상부의 상기 스페이스 내에 질화 탄탈막을 묻어넣은 후, 스페이스 외부의 질화 탄탈막을 화학기계연마법(또는 에치백)으로 제거한다. 또, 플러그(22)의 형성 때, 즉, 질화 실리콘막(18)의 상부에 P를 도우프(dope)한 n형 다결정 실리콘막을 CVD법으로 퇴적함으로써 스루홀(19)의 내부에 n형 다결정 실리콘막을 묻어넣은 후, 스루홀(19)의 외부의 n형 다결정 실리콘막을 화학기계연마법(또는 에치백)으로 제거할 때에, 스루홀(19)의 내부의 n형 다결정 실리콘막을 오버연마(오버에칭)함으로써 상기 스페이스를 확보해도 좋다. 또, 배리어층(23)을 TiN막으로 해도 좋다. 또, 배리어층(23)과 플러그(22)와의 계면에 금속 실리사이드를 형성해도 좋다. 이 금속 실리사이드에 의해 접촉저항의 저감을 도모할 수 있다. 이 금속 실리사이드는, 예컨대, 다음과 같이 형성한다. 먼저, 질화탄탈의 퇴적 전에, 상기 스페이스 내에 Ti막 등의 금속막을 형성하고 열처리함으로써 플러그(22) 표면에 금속 실리사이드를 형성한다. 이어서, 미반응의 금속막을 제거하여, 금속 실리사이드 상에 질화 탄탈막으로 이루어지는 배리어층(23)을 형성한다.
이어서, 도 9에 나타낸 바와 같이, 배리어층(23) 및 질화 실리콘막(18) 상에, 산화 실리콘막(24)을 퇴적한다. 정보축적용 용량소자(C)의 하부전극은 이 산화 실리콘막(24)에 형성하는 홀(오목부)의 내부에 형성된다. 하부전극의 표면적을 크게 하여 축적 전하량을 늘리기 위해서는, 산화 실리콘막(24)을 두텁게(0. 8 ㎛정도) 퇴적할 필요가 있다. 산화 실리콘막(24)은, 예컨대 산소와 테트라에트키시시란(TEOS)을 소스가스로 사용한 플라즈마 CVD 법으로 퇴적하고, 그 후, 필요에 따라 그 표면을 화학기계연마법으로 평탄화한다.
다음에, 산화 실리콘막(24)의 상부에 텅스텐막으로 이루어지는 하드 마스크(26)를 형성한다. 또, 이 하드 마스크(26)로는 텅스텐 이외의 금속을 사용하는 것도 가능하다.
이어서, 도 10에 나타낸 바와 같이, 하드 마스크(26) 상에 포토 레지스트막(도시하지 않음)를 형성하고, 이 포토 레지스트막을 마스크로 하여 하드 마스크(26)를 드라이에칭한다. 이어서, 하드 마스크(26)를 마스크로 하여 산화 실리콘막(24) 및 질화 실리콘막(18)을 드라이에칭함으로써, 깊은 홀(오목부)(27)을 형성한다. 깊은 홀(오목부)(27)의 저면에는 스루홀(19) 내의 배리어층(23)의 표면이 노출된다.
다음에, 산화 실리콘막(24)의 상부에 남은 하드 마스크(26)를 과산화수소수를 함유하는 용액에 의해 제거한 후, 도 11에 나타낸 바와 같이 산화 실리콘막(24)의 상부 및 홀(27)의 내부에, CVD법에 의해 산화탄탈막(28)(막두께5nm 정도)을 퇴적한다. 이 산화탄탈막(28)은 Ta(OC2H5)5 와 02를 원료가스로서 400℃∼450℃의 범위로 성막할 수 있다. 이 산화탄탈막(28)은 기초인 산화 실리콘막(24)이나 후술하는 Ru막(30)과의 접착성이 우수하기 때문에 접착층으로서 사용된다.
이어서, 도 12에 도시한 바와 같이, 산화 탄탈막(28)을 이법적(異法的)으로 에칭함으로써 산화 실리콘막(24) 상부 및 홀(27)의 바닥부에 존재하는 산화 탄탈막(28)을 제거하여, 홀(27)의 측벽에만 산화 탄탈막(28)을 잔존시킨다. 또, 전술한 접착층으로서 질화 탄탈막을 이용해도 좋다. 이 질화 탄탈막(29)을 접착층으로서 이용한 경우는, 질화탄탈이 도전성을 갖기 때문에, 홀(27)의 바닥부에 존재하는 질화 탄탈막을 제거할 필요는 없다. 도 13는 산화 실리콘막(24)의 상부 및 홀(27)의 내부에 질화탄탈막(29)(막두께5nm 정도)를 퇴적한 경우를 나타낸다. 이 질화 탄탈막(29)은 CVD법에 의해 산화탄탈막(28)(막두께5nm 정도)를 퇴적한 후, NH3 분위기 하, 700℃에서, 3분간 열처리를 행하여, 산화탄탈을 질화탄탈로 변환함으로써 형성한다. 이후의 공정은, 이 질화 탄탈막(29)을 접착층으로서 이용한 경우에 관해서 설명하지만, 산화 탄탈막(28)을 접착층으로서 이용한 경우도 같다.
다음에, 도 14에 도시한 바와 같이, 질화탄탈막(29)의 상부에 CVD 법에 의해 Ru막(30)(막두께30nm 정도)를 퇴적한다. 이 CVD 법에 의한 Ru막의 퇴적 전에 스퍼터링법에 의해 엷은 Ru막을 형성하여 놓으면, 스퍼터링법에 의해 형성된 막이 기초로 되어, CVD 법에 의한 Ru막(30)을 효율적으로 형성할 수 있다. 이 Ru막(30)은 에틸시클로펜타지에닐루테늄(Ru(C2H5C5H4)2)의 테트라 히드로프란 용액 등의 Ru의 유기화합물용액을 기화하여,02와 반응시킴으로써 성막한다.
이어서, NH3 분위기 등의 환원성 분위기 속에서 600℃, 3분간의 열처리를 행한다. 이어서, N2 분위기 등의 비산화성 분위기 속에서 750℃로, 2분간의 열처리를 행한다.
이와 같이, 본 실시의 형태에 있어서는 환원성 분위기 속에서 열처리를 행하였기 때문에, Ru막의 성막 때에 Ru막중에 들어간 산소나 유기불순물을 제거할 수 있다. 또, 환원성 분위기 속에서 열처리한 후, 다시, 고온의 비산화성 분위기 속에서 열처리를 행하였기 때문에, Ru막의 치밀화를 행할 수 있다.
이어서, Ru막(30) 상에 포토 레지스트막(도시하지 않음)을 도포하고, 전면 노광(露光)을 행한 후 현상함으로써, 홀(27) 내에 포토 레지스트막(도시하지 않음)을 잔존시킨다. 이 포토 레지스트막은, 다음 공정에서 산화 실리콘막(24)의 상부의 불필요한 Ru막(30)을 드라이에칭으로 제거할 때에, 홀(27)의 내부(측벽 및 저면)의 Ru막(30)이 제거되는 것을 막는 보호막으로서 사용된다. 이어서, 이 포토 레지스트막을 마스크로, 드라이에칭을 함으로써 산화 실리콘막(24) 상의 Ru막(30)과 질화 탄탈막(29)을 제거함으로써 하부전극(30A)을 형성한다. 이어서, 홀(27) 내의 포토 레지스트막을 제거한다(도 15).
다음에, 도 16에 나타낸 바와 같이, 하부전극(30A)이 형성된 홀(27)의 내부 및 산화 실리콘막(24)상에 커패시터 절연막으로 되는 산화 탄탈막(32a)를 퇴적한다. 산화 탄탈막(32a)은 펜다에트키시탄탈(Ta(OC2H5)5)과 산소를 원료로 한 CVD법으로 퇴적하고, 성막온도는 420℃이다. 또, 그 막두께는 5nm 정도로 한다. 그 후, 비산화성 분위기 속에서 700℃, 2분간의 열처리(11)를 행하여 산화탄탈을 결정화시킨다.
다음에, 도 17에 나타낸 바와 같이, 산화탄탈막(32a) 상에, 다시, 산화탄탈막(32b)을 퇴적한다. 이 산화탄탈막(32b)도 산화탄탈막(32a)과 같은 조건으로 퇴적하고, 그 막두께는 10nm 정도로 한다. 여기서, 산화탄탈막(32b)은 그 기초인 산화탄탈막(32a)이 이미 결정화 하고 있기 때문에, CVD 법에 의한 성막 때에 결정화하고 있어, 결정화를 위한 열처리를 생략할 수 있다.
다음에, 산화탄탈막(32a,32b)을 약 550℃의 산화성 분위기 속에서 1분간 열처리함으로써 산화탄탈의 누설전류의 저감을 도모한다.
다음에, 도 18에 나타낸 바와 같이, 산화탄탈막(32b)의 상부에 상부 전극(33)을 형성한다. 상부전극(33)은, 예컨대 산화탄탈막(32b)의 상부에 CVD법으로 Ru막(33a)(막두께 70nm 정도) 및 W막(33b)(막두께 100nm 정도)을 퇴적함으로써 형성한다. W막(33b)은 상부전극(33)과 상층배선과의 콘택저항을 저감하기 위해서 사용된다. 또한, Ru막(33a)과 W 막(33b)과의 사이에 커패시터 절연막(산화탄탈막(32))으로부터 W막으로 가스(산소나 수소)의 확산에 의한 저항증대를 방지하기 위해서 TiN막을 형성해도 좋다.
여기까지의 공정에 의해 Ru막(30)으로 이루어지는 하부전극(30A), 산화탄탈막(32(32a,32b))으로 이루어지는 커패시터 절연막 및 W막(33b)/Ru막(33a)으로 이루어지는 상부전극(32)에 의해 구성되는 정보축적용 용량소자(C)가 완성하고, 메모리셀 선택용 MISFETQs와 이것에 직렬로 접속된 정보축적용 용량소자(C)로 구성되는 DRAM의 메모리셀이 대략 완성된다. 도 47은 정보축적용 용량소자(C) 형성 후의 반도체 집적회로장치의 평면도이다. 도 7은, 예컨대, 도 47중의 A-A부의 단면도와 대응한다.
그 후, 정보축적용 용량소자(C)의 상부에 산화 실리콘막 등으로 이루어지는 층간절연막(34)이 형성되고, 또한, 이 층간절연막상에 2층 정도의 Al배선이 형성되며, 최상층의 A1배선의 상부에 패시베이션막이 형성되지만, 이들의 도시는 생략한다.
이상 상술한 바와 같이, 본 실시형태에 의하면, 환원성 분위기 속에서 열처리를 행하였기 때문에, 하부전극(30A)을 구성하는 Ru막의 성막 때에 Ru막중에 들어간 산소(12)나 유기불순물을 제거할 수 있다. 또한, 환원성 분위기 속에서 열처리한 후, 다시, 고온의 비산화성 분위기 속에서 열처리을 하였기 때문에, Ru막(30)의 치밀화를 행할 수 있다.
그 결과, Ru막(30)과 접촉하고 있는 배리어층(23)이, Ru막(30)중의 산소의 영향에 의해 산화되는 것을 방지할 수가 있어, Ru막(30)과 배리어층(23)(플러그22)과의 도통을 확보할 수가 있다.
또, Ru막의 성막 때에 Ru막중에 넣어진 산소나 유기불순물을 제거함으로써 Ru막의 요철(凹凸)을 완화할 수 있고, 또한, 그 후의 고온의 비산화성 분위기 중에서의 열처리에 의해, Ru막의 평탄화 및 치밀화를 행할 수 있다.
이와 같이, Ru막이 치밀화 하고 있기 때문에, 그 상부에 형성되는 산화탄탈의 형성시의 열처리 때의 Ru막의 수축, 변동을 방지할 수 있어, 산화탄탈막의 왜곡을 저감할 수 있다. 그 결과, 누설전류의 저감을 도모할 수 있다.
(실시형태 2)
이하, 본 실시형태의 DRAM의 제조방법을 도 19∼도 26을 이용하여 공정순으로 설명한다.
도 19는 본 발명의 실시형태 2인 반도체 집적회로장치의 제조방법을 나타내는 반도체 기판의 요부 단면도이다. 또, 도면 중의 질화탄탈막(29)(접착층) 형성공정까지는 도 1∼도 14 까지를 참조하면서 설명한 실시형태 1의 경우와 같기 때문에 그 설명을 생략한다.
도 19에 도시한 바와 같이, 질화탄탈막(29) 상에 CVD법에 의해 Ru막(30a)(막두께10nm 정도)를 퇴적한다. 이 CVD법에 의한 Ru막의 퇴적 전에, 스퍼터법에 의해 엷은 Ru막을 형성하여 놓으면, 스퍼터법에 의해 형성된 막이 기초로 되어, CVD법에 의한 Ru막을 효율적으로 양호하게 형성할 수가 있다. 이 Ru막은 에틸시클로펜타지에닐루테늄(Ru(C2H5C5H4)2)의 테트라히드로프란 용액 등의 Ru의 유기화합물 용액을 기화하여, 02와 반응시킴으로써 성막한다. 이어서, NH3 분위기 등의 환원성 분위기 속에서 600℃, 3분간의 열처리를 행한다.
다음에, 도 20에 나타낸 바와 같이, Ru막(30a) 상에, 또한, Ru막(30a)과 같은 성막조건으로, Ru막(30b)(막두께 20nm 정도)을 퇴적한다. 이어서, 비산화성 분위기 속에서750℃, 2분간의 열처리를 행한다. 이 열처리 전에 NH3 분위기 등의 환원성 분위기 속에서 600℃, 3분간의 열처리를 행해도 좋다.
이와 같이, 본 실시형태에 있어서는, Ru막을 Ru막(30a) 및 Ru막(30b)의 적층구조(Ru막(30))로 하고, Ru막(30a, 30b) 각각의 성막 후에 열처리를 행하였기 때문에, Ru막중의 불순물을 효과적으로 제거할 수가 있다. 그 결과, Ru막의 치밀화를 도모할 수 있다.
이어서, Ru막(30b) 상에 포토 레지스트막(도시하지 않음)을 도포하고, 전면 노광(露光)을 한 후 현상함으로써, 홀(27) 내에 포토 레지스트막(도시하지 않음)을 잔존시킨다. 이 포토 레지스트막은, 다음 공정에서 산화 실리콘막(24)의 상부의 불필요한 Ru막(30a,30b) 및 질화 탄탈막(29)을 드라이에칭으로 제거할 때에, 홀(27)의 내부(측벽 및 저면)의 Ru막(30)(30a,30b)이 제거되는 것을 막는 보호막으로 사용된다. 이어서, 도 21에 나타낸 바와 같이, 이 포토 레지스트막을 마스크로 하여 드라이에칭함으로써 산화 실리콘막(24) 상의 Ru막(30a,30b)를 제거함에 의해 하부전극(30A)를 형성한다. 이어서, 홀(27) 내의 포토 레지스트막을 제거한다.
그 다음에, 실시형태 1의 경우와 같이, 정보축적용 용량소자(C)를 완성시킬 수 있다(도 16 ∼ 도 18 참조).
또, 이하의 공정에 의해 정보축적용 용량소자(C)를 형성하는 것도 가능하다. 도 22에 나타낸 바와 같이, Ru막(30) 상에 커패시터 절연막이 되는 산화 탄탈막(32a)을 퇴적한다. 산화 탄탈막(32a)은 펜다에트키시탄탈(Ta(OC2H5)5)과 산소를 원료로 한 CVD법으로 퇴적하고, 성막온도는 420℃이다. 또, 그 막두께는 5nm 정도로 한다. 그 후, NH3 분위기 등의 환원성 분위기 속에서 700℃, 2분간의 열처리를 행한다. 이 때, 산화 탄탈막(32a)은 질화 탄탈막(232a)이 된다(도 23). 이와 같이, 본 실시형태에 있어서는, 산화탄탈막(32a) 형성 후, 환원성 분위기 속에서 열처리를 행하였기 때문에, 산화 탄탈막(32a)의 성막 때에 Ru막중에 넣어진 산소를 제거할 수 있다. 이어서, 질화 탄탈막(232a)상에 포토 레지스트막(도시하지 않음)을 도포하여, 전면 노광(露光)을 한 후 현상함으로써 홀(27)내에 포토 레지스트막(도시하지 않음)을 잔존시킨다. 이어서, 도 24에 나타낸 바와 같이, 이 포토 레지스트막을 마스크로 하여, 드라이에칭을 함으로써 산화 실리콘막(24) 상의 Ru막(30) 및 질화 탄탈막(232a)을 제거함에 의해 하부전극(30A)을 형성한다. 이어서, 홀(27) 내의 포토 레지스트막을 제거한다(도 24).
다음에, 도 25에 나타낸 바와 같이, 하부전극(30A) 및 질화 탄탈막(232a)이 형성된 홀(27)의 내부 및 산화 실리콘막(24) 상에 커패시터 절연막이 되는 산화탄탈막(32)을 퇴적한다. 산화 탄탈막(32)은 펜타에트키시탄탈(Ta(OC2H5)5)과 산소를 원료로 한 CVD 법으로 퇴적하고, 성막온도는 420℃이다. 또, 그 막두께는 15nm 정도로 한다. 그 후, 비산화성 분위기 속에서 700℃, 2분간의 열처리를 행하여, 산화탄탈을 결정화시킨다.
다음에, 도 26에 나타낸 바와 같이, 산화탄탈막(32)의 상부에 상부전극(33)을 형성한다. 상부전극(33)은 예컨대, 산화탄탈막(32)의 상부에 CVD법으로 Ru막(33a)(막두께 70nm 정도) 및 W막(33b)(막두께 100nm 정도)을 퇴적함으로써 형성한다. W막(33b)은 상부전극(33)과 상층배선과의 콘택저항을 저감하기 위해서 사용된다. 또, Ru막(33a)과 W막(33b)과의 사이에, 커패시터 절연막(산화탄탈막(32))으로부터 W막으로의 가스(산소나 수소)의 확산에 의한 저항증대를 막기 위해서 TiN 막을 형성해도 좋다.
여기까지의 공정에 의해, Ru막(30)으로 이루어지는 하부전극(30A), 산화탄탈막(32)으로 이루어지는 커패시터 절연막 및 W막/Ru막으로 이루어지는 상부전극(33)에 의해서 구성되는 정보축적용 용량소자(C)가 완성되어, 메모리셀 선택용 MISFETQs와 이것에 직렬로 접속된 정보축적용 용량소자(C)로 구성되는 DRAM의 메모리셀이 대략 완성된다.
그 후, 정보축적용 용량소자(C)의 상부에 산화 실리콘막 등으로 이루어지는 층간절연막(34)이 형성되고, 다시, 이 층간절연막상에 2층정도의 Al배선이 형성되어, 최상층의 Al배선의 상부에 패시베이션막이 형성되지만 이것들의 도시는 생략한다.
이상 상술한 바와 같이, 본 실시형태에 의하면 Ru막을 Ru(30a) 및 Ru(30b)의 적층구조(Ru막(30))로 하여, Ru막(30a,30b) 각각의 성막 후에 열처리를 행하였기 때문에, Ru막중의 불순물을 효과적으로 제거할 수 있다. 그 결과, Ru막의 치밀화를 도모할 수 있다.
따라서, 실시형태 1의 경우와 같이 Ru막과 접촉하고 있는 배리어층(23)이 Ru막중의 산소의 영향에 의해 산화되는 것을 방지할 수가 있어, Ru막(30)과 배리어층(23)(플러그(22))과의 도통을 확보할 수 있다.
또, Ru막(30)이 치밀화하고 있기 때문에, 그 상부에 형성되는 산화탄탈막(32)의 형성 때의 열처리 시의 Ru막(30)(30A)의 수축, 변동을 방지할 수 있어서, 산화탄탈막(32)의 왜곡을 저감할 수가 있다. 그 결과, 누설전류의 저감을 꾀할 수 있다.
또한, 산화탄탈막(32a) 형성 후, 환원성 분위기 속에서 열처리를 하였기 때문에, 산화탄탈막(32a)의 성막 때에 Ru막중에 넣어진 산소를 제거할 수 있어 이 산소의 영향에 의한 도통불량을 저감하고, 또, 보다 요철(凹凸)이 적은 산화탄탈막(32)을 형성할 수 있다.
(실시형태 3)
실시형태 1에서는, 플러그(22)의 표면에 질화탄탈이나 질화티탄으로 이루어지는 배리어층(23)을 형성한 후 깊은 홀(27)을 형성하였지만, 이 깊은 홀(27)을 형성한 후, 플러그(22) 표면에 배리어층이 되는 루테늄(ruthenium) 실리콘 나이트라이드(RuSiN)(323a)를 형성해도 좋다.
이하, 본 실시형태의 DRAM의 제조방법을 도 27∼도 36을 사용하여 공정순으로 설명한다.
도 27는 본 발명의 실시형태 3인 반도체 집적회로장치의 제조방법을 나타내는 반도체 기판의 요부 단면도이다. 또, 도면 중의 플러그(22) 형성공정까지는, 도 1∼도 7까지를 참조하면서 설명한 실시형태 1의 경우와 같기 때문에 그 설명을 생략한다. 또, 본 실시형태에서는 플러그(22)가 묻어넣어지는 절연막은 산화 실리콘막(17) 일층으로 되어있다.
도 27에 나타낸 바와 같이, 플러그(22) 및 산화 실리콘막(17) 상에, 질화 실리콘막(318), 산화 실리콘막(24) 및 산화탄탈막(28a)을 퇴적한다. 정보축적용 용량소자(C)의 하부전극은 다음 공정에서 이 질화 실리콘막(318) 및 산화 실리콘막(24) 에 형성하는 홀(오목부)의 내부에 형성된다. 하부전극의 표면적을 크게 하여 축적전하량을 늘리기 위해서는 산화 실리콘막(24)을 두텁게(0. 8㎛ 정도) 퇴적할 필요가 있다. 산화 실리콘막(24)은, 예컨대 산소와 테트라 에트키시시란(TEOS)을 소스가스로 이용한 플라즈마 CVD법으로 퇴적하고, 그 후, 필요에 따라 그 표면을 화학기계연마법으로 평탄화한다.
다음에, 산화탄탈막(28a)의 상부에 텅스텐막으로 이루어지는 하드 마스크(26)를 형성한다. 또, 이 하드 마스크(26)로는 텅스텐 이외의 금속을 사용하는 것도 가능하다.
이어서, 도 28에 나타낸 바와 같이 하드 마스크(26) 상에 포토 레지스트막(도시하지 않음)을 형성하고, 이 포토 레지스트막을 마스크로 하여 하드 마스크(26)를 드라이에칭한다. 이어서, 하드 마스크(26)를 마스크로 하여 산화탄탈막(28a), 산화 실리콘막(24) 및 질화 실리콘막(18)을 드라이에칭함으로써, 깊은 홀(오목부)(27)을 형성한다. 깊은 홀(오목부)(27)의 저면에는 스루홀(19) 내의 플러그(22)의 표면이 노출한다. 다음에, 산화탄탈막(28a)의 상부에 남은 하드 마스크(26)를 과산화수소수를 함유하는 용액에 의해 제거한 후, 도 29에 나타낸 바와 같이 산화탄탈막(28a)의 상부 및 홀(27)의 내부에 CVD법에 의해 산화탄탈막(28b)(막두께 5nm 정도)을 퇴적한다. 이 산화탄탈은 Ta(OC2H5)5와 02를 원료가스로 하여 400℃∼450℃의 범위로 성막할 수 있다. 이 산화탄탈막(28a)은 기초인 산화 실리콘막(24)이나 후술하는 Ru막(30a)과의 접착성이 우수하기 때문에, 접 착층으로서 이용된다. 이어서, 도 30에 나타낸 바와 같이 산화탄탈막(28b)을 다른 방법으로 에칭함으로써 산화탄탈막(28a) 상부 및 홀(27)의 바닥부에 존재하는 산화탄탈막(28b)을 제거하여 홀(27)의 측벽에만 산화탄탈막(28b)을 잔존시킨다.
다음에, 도 31에 나타낸 바와 같이, 깊은 홀(오목부)(27) 내를 포함하는 산화탄탈막(28a,28b)의 상부에 Ru막(30a)(막두께 5nm 정도)을 퇴적한다. 이 Ru막(30a)은 에틸시클로펜타지에닐루테늄(Ru(C2H5C5H4)2)의 테트라히드로프란 용액 등의 Ru의 유기화합물용액을 기화하여, 02와 반응시킴에 의해 성막한다. 이 CVD법에 의한 Ru막의 퇴적 전에, 스퍼터법에 의해 엷은 Ru막을 형성하여 놓으면, 스퍼터법에 의해 형성된 막이 기초가 되어 CVD법에 의한 Ru막을 효율적으로 양호하게 형성할 수 있다.
도 32에 나타낸 바와 같이, 비산화성 분위기 속에서 600℃, 1분의 열처리를 행한다. 이 열처리에 의해, 플러그(22)와 Ru막(30a)과의 접촉부에서 실리사이드화 반응이 일어나고 홀(27)의 바닥부에 루테늄실리사이드막(323)이 형성된다. 여기서, 홀(27)의 측벽이나 홀(27)의 외부에서는 기초에 실리콘막이 없기 때문에 실리사이드화 반응이 일어나지 않고, 루테늄실리사이드막은 형성되지 않는다. 이와 같이, 홀(27)의 저면에 있어서 자기정합적으로 루테늄시리사이드막(323)을 형성할 수 있다.
그 후, NH3 분위기 속에서 600℃로 3분 열처리를 행함으로써, 루테늄실리사이드(323)의 표면에 루테늄 실리콘 나이트라이드(RuSiN)막(323a)을 형성한다. 이러 한 조건에 의해 형성되는 RuSiN 막은 1nm정도이다. 이 RuSiN 막의 막두께는 열처리 온도로 제어할 수 있다. 이 RuSiN막의 막이 지나치게 두꺼우면 그 상부에 형성되는 Ru막(30b)과 플러그(22)(루테늄실리사이드막(323))와의 도통이 확보될 수 없게 되고, 또 지나치게 엷은 Ru막(30b)과 플러그(22)와의 시리사이드화 반응을 억제할 수 없게 된다. Ru막(30b)과 플러그(22)와의 도통을 확보하면서 Ru막(30b)과 플러그(22)와의 실리사이드화 반응을 억제하기 위해서는 RuSiN의 막두께는 0.5∼1.0 nm 정도로 하는 것이 바람직하다.
이어서, 비산화성 분위기 속에서 750℃, 1분간의 열처리를 행하고, 미반응의 Ru막(30a)의 치밀화를 행한다.
다음에, 도 33에 나타낸 바와 같이, Ru막(30a) 및 RuSiN(323a) 상에, 다시, Ru막(30a)과 같은 조건하에서, 막두께 20nm 정도의 Ru막(30b)을 형성한다. 이 Ru막(30b)은 불순물의 함유량이 적고 치밀화된 Ru막(30a) 상에 형성되기 때문에, Ru막(30b)의 치밀화를 위한 열처리(예컨대, 비산화성 분위기 속에서 750℃, 2분간의 열처리)를 생략하는 것이 가능하다. 다만, 본 실시형태에 있어서는 결정화의 재료가 되지 않은 RuSiN(323a) 상에도 Ru막(30b)이 형성되기 때문에, 전술한 세밀화를 위한 열처리를 행하는 편이 좋다.
이와 같이, 본 실시형태에 있어서는 홀(27)의 저면에 있어서, 자기정합적으로 루테늄실리사이드(323)를 형성할 수 있고, 또, Ru막을 Ru(30a) 및 Ru(30b)의 적층구조로 하여, Ru막(30a,30b) 각각의 성막 후에 열(18)처리를 행하였기 때문에, Ru막중의 불순물을 효과적으로 제거할 수 있다. 그 결과, Ru막(30A)의 치밀화를 도모할 수 있다.
이어서, Ru막(30b) 상에 포토 레지스트막(도시하지 않음)을 도포하고, 전면 노광(露光)을 한 후 현상함으로써 홀(27) 내에 포토 레지스트막(도시하지 않음)을 잔존시킨다. 이 포토 레지스트막은 다음 공정에서 산화탄탈막(28a)의 상부가 불필요한 Ru막(30b,30a)을 드라이에칭으로 제거할 때에, 홀(27)의 내부(측벽 및 저면)의 Ru막(30b,30a)이 제거되는 것을 막는 보호막으로서 사용된다. 이어서, 이 포토 레지스트막을 마스크로 하여 드라이에칭을 함으로써, 산화탄탈막(28a) 상의 Ru막(30b,30a)을 제거함에 의해 하부전극(30A)을 형성한다. 이어서, 홀(27) 내의 포토 레지스트막을 제거한다(도 34).
다음에, 도 35에 나타낸 바와 같이, 하부전극(30A)이 형성된 홀(27)의 내부 및 산화 실리콘막(24) 상에 커패시터 절연막이 되는 산화탄탈막(32)을 퇴적한다. 산화탄탈막(32)은 CVD법으로 퇴적하고, 그 막두께는 15nm 정도로 한다.
다음에, 산화탄탈막(32)을 약 700℃의 질소분위기 속에서 2분간 열처리함으로써 산화탄탈막의 결정화를 도모한 후, 약 550℃의 산소분위기 속에서 1분간 열처리하여, 산화탄탈막의 막질을 개선한다.
다음에, 도 36에 나타낸 바와 같이, 산화탄탈막(32)의 상부에 상부전극(33)을 형성한다. 상부전극(33)은, 예컨대 산화탄탈막(32)의 상부에 CVD법으로 Ru막(33a)(막두께 70nm 정도) 및 W막(33b)(막두께 100nm 정도)을 퇴적함으로써 형성한다. W막(33b)은 상부전극(33)과 상층배선과의 콘택저항을 저감하기 위해서 사용된다. 또, Ru막(33a)과 W막(33b)의 사이에, 커패시터 절연막(산화탄탈막(32))으 로부터 W막으로의 가스(산소 또는 수소)의 확산에 의한 저항증대를 막기 위해서 TiN막을 형성해도 좋다.
여기까지의 공정에 의해, Ru막(30a,30b)으로 이루어지는 하부전극(30A), 산화탄탈막(32)으로 이루어지는 커패시터 절연막 및 W막(33b)/Ru막(33a)으로 이루어지는 상부전극(32)에 의해서 구성되는 정보축적용 용량소자(C)가 완성되고, 메모리셀 선택용 MISFETQs와 이것에 직렬로 접속된 정보축적용 용량소자(C)로 구성되는 DRAM의 메모리셀이 대략 완성된다.
그 후, 정보축적용 용량소자(C)의 상부에 산화 실리콘막 등으로 이루어지는 층간절연막(34)이 형성된다.
또한, 이 층간절연막상에 2층 정도의 Al배선이 형성되어, 최상층의 Al배선의 상부에 패시베이션막이 형성되지만 이것들의 도시는 생략한다.
이상 상술하였던 바와 같이, 본 실시형태에 의하면 홀(27)의 저면에 있어서, 자기정합적으로 루테늄실리사이드(323)를 형성할 수 있어, 용이한 배리어층이 되는 RuSiN(323a)을 형성할 수 있다. 또, Ru막을 Ru(30a) 및 Ru(30b)의 적층구조로 하여, Ru막(30a,30b) 각각의 성막 후에 열처리를 행하였기 때문에, Ru막중의 불순물을 효과적으로 제거할 수 있다. 그 결과, Ru막의 치밀화를 도모할 수 있다.
따라서, 실시형태 1의 경우와 같이, Ru막(30a,30b)과 접촉하고 있는 배리어층(323a)이, Ru막(30a,30b) 중의 산소의 영향에 의해 산화되는 것을 방지할 수 있어, Ru막(30a,30b)과 배리어층(323a)(플러그(22))과의 도통을 확보할 수 있다.
또, Ru막(30a,30b)(30A)가 치밀화하고 있기 때문에, 그 상부에 형성되는 산 화탄탈막(32)의 형성 때에 행해지는 열처리에 의해서 Ru막의 수축, 변동을 방지할 수 있어, 산화탄탈막(32)의 왜곡을 저감할 수 있다. 그 결과, 누설전류의 저감을 도모할 수 있다.
또, 본 실시형태에 있어서는 Ru막(30a)을 실리사이드화 하여, 루테늄실리콘나이트라이드(RuSiN)(323a)를 형성한 후, Ru막(30b)를 형성하였지만, 이 Ru막(30b)을 형성하지 않고, Ru막(30a) 및 루테늄실리콘나이트라이드(RuSiN)(323a) 상(도 32)에 산화탄탈막(32)을 형성해도 좋다. 이 경우, 결정화의 기초가 되지 않은 RuSiN(323a) 상에는, 비품질의 산화탄탈막(32)이 성장하여 버린다. 그러나, 정보축적용 용량소자(C)의 용량의 대부분은 홀(27) 측벽의 결정화한 산화탄탈막(32)에 의해 확보할 수 있기 때문에, 전술한 비품질의 산화탄탈막의 존재는 정보축적용 용량소자(C)의 특성상 문제가 되지 않는다.
(실시형태 4)
다음에, 접착층과 배리어층을 동일층으로 형성하는 경우에 관해서 설명한다.
이하, 본 실시형태의 DRAM의 제조방법을 도 37∼도 46을 이용하여 공정순으로 설명한다.
도 37은 본 발명의 실시형태 4인 반도체 집적회로장치의 제조방법을 나타내는 반도체 기판의 요부 단면도이다. 또, 도면 중의 플러그(22) 형성공정까지는 도 1∼도 7까지를 참조하면서 설명한 실시형태 1의 경우와 같기 때문에 그 설명을 생략한다. 또, 본 실시형태에서는 플러그(22)가 매립된 절연막은 산화 실리콘막(17) 일층으로 되어 있다.
도 37에 나타낸 바와 같이 플러그(22) 및 산화 실리콘막(17) 상에 질화 실리콘막(318) 및 산화 실리콘막(24)을 퇴적한다. 정보축적용 용량소자(C)의 하부전극은 이 질화 실리콘막(318) 및 산화 실리콘막(24)에 형성하는 홀(오목부)의 내부에 형성된다. 하부전극의 표면적을 크게 하여 축적전하량을 늘리기 위해서는, 산화 실리콘막(24)을 두텁게(0. 8㎛정도)로 퇴적할 필요가 있다. 산화 실리콘막(24)은, 예컨대 산소와 테트라에트키시시란(TEOS)을 소스가스로 이용한 플라즈마 CVD법으로 퇴적하고, 그 후, 필요에 따라 그 표면을 화학기계연마법으로 평탄화한다.
다음에, 산화 실리콘막(24)의 상부에 텅스텐막으로 이루어지는 하드 마스크(26)를 형성한다. 또, 이 하드 마스크(26)로는 텅스텐이외의 금속을 사용하는 것도 가능하다.
이어서, 도 38에 나타낸 바와 같이, 하드 마스크(26) 상에 포토 레지스트막(도시하지 않음)을 형성하고, 이 포토 레지스트막을 마스크로 하여 하드 마스크(26)를 드라이에칭한다. 이어서, 하드 마스크(26)를 마스크로 산화 실리콘막(24) 및 질화 실리콘막(18)을 드라이에칭함으로써 깊은 홀(오목부)(27)을 형성한다. 깊은 홀(오목부)(27)의 저면에는 스루홀(19)내의 플러그(22)의 표면이 노출한다. 다음에, 산화 실리콘막(24)의 상부에 남은 하드 마스크(26)를 과산화수소수를 함유하는 용액에 의해 제거한 후, 도 39에 나타낸 바와 같이, 산화 실리콘막(24)의 상부 및 홀(27)의 내부에 CVD법에 의해 산화탄탈막(28)(막두께 5nm 정도)을 퇴적한다. 이 산화탄탈은 Ta(OC2H5)5와 02를 원료가스로 하여 400℃∼450℃의 범위에서 성막할 수 있다. 이어서, NH3 분위기하 700℃에서, 3분간 열처리를 하여, 산화탄탈막을 질화(21)탄탈막으로 변환한다(도 40). 이 질화탄탈막(29)은 기초인 산화 실리콘막(24)이나 후술하는 Ru막(30)과의 접착성이 우수하기 때문에, 접착층으로서 이용된다. 또, 질화탄탈은 도전성을 가지고, 치밀하기 때문에, 후술하는 Ru막(30a)과 플러그(22)와의 접촉계면에서 일어나는 원치 않는 반응을 방지하여, 배리어층으로서의 역할을 완수한다.
이와 같이, 본 실시형태에 의하면, 접착층과 배리어층의 역할을 완수하는 질화탄탈막(29)을 단일의 층으로 형성할 수 있어, 배리어층의 형성공정을 생략할 수 있다. 또, NH3 분위기 하에서 열처리을 행하기 때문에, 산화탄탈막(28)과 플러그(22)와의 접촉계면에 생긴 실리콘 산화물을 환원할 수 있다. 그 결과, 플러그(22) 상에 생긴 실리콘 산화물에 의한 도통불량을 회피할 수가 있다.
이어서, 도 41에 나타낸 바와 같이, 질화탄탈막(29) 상에 CVD법에 의해 Ru막(30a)(막두께10nm 정도)을 퇴적한다. 이 CVD법에 의한 Ru막(30a)의 퇴적 전에, 스퍼터법에 의해 엷은 Ru막을 형성하여 놓으면, 스퍼터법에 의해 형성된 막이 기초로 되어, CVD 법에 의한 Ru막(30a)을 효율적으로 양호하게 형성할 수 있다. 이 Ru막(30a)은, 에틸시클로펜타지에닐루테늄(Ru(C2H5C5H4)2 )의 테트라히드로프란 용액 등의 Ru의 유기화합물 용액을 기화하여 02와 반응시킴으로써 성막한다. 이어서, NH3 분위기 등의 환원성 분위기 속에서 600℃, 3분간의 열처리를 행한 후, 비산화성 분위기 속에서 750℃, 2분간의 열처리를 행한다.
다음에, 도 42에 나타낸 바와 같이, Ru막(30a) 상에, 다시, Ru막(30a)과 같은 성막조건에서 Ru막(30b)(막두께 20nm 정도)을 퇴적한다. 여기서, 이 Ru막(30b)은 불순물의 함유량이 적고, 치밀화된 Ru막(30a) 상에 형성되기 때문에, Ru막(30b)의 치밀화를 위한 열처리(예컨대, 비산화성 분위기 속에서 750℃, 2분간의 열처리)를 생략함이 가능하다. 다만, 전술한 치밀화를 위한 열처리를 행하면, 보다 특성이 양호해진다.
이와 같이, 본 실시형태에서는 Ru막을 Ru(30a)및 Ru(30b)의 적층구조로 하여, Ru막(30a)의 성막 후에 열처리를 행한 후 Ru막(30b)을 형성하였기 때문에, Ru막(30a) 중의 불순물을 효과적으로 제거할 수 있다. 그 결과, Ru막(30a,30b)의 치밀화를 도모할 수 있다.
이어서, Ru막(30b) 상에 포토 레지스트막(도시하지 않음)을 도포하고, 전면 노광(露光)을 한 후 현상함으로써 홀(27) 내에 포토 레지스트막(도시하지 않음)을 잔존시킨다. 이 포토 레지스트막은 다음 공정에서 산화 실리콘막(24)의 상부의 불필요한 Ru막(30a,30b)을 드라이에칭으로 제거할 때에, 홀(27)의 내부(측벽 및 저면)의 Ru막(30a,30b)이 제거됨을 막는 보호막으로서 사용된다. 이어서, 도 43에 나타낸 바와 같이, 이 포토 레지스트막을 마스크로 하여 드라이에칭을 함으로써 산화 실리콘막(24) 상의 Ru막(30a,30b)을 제거함에 의해 하부전극(30A)을 형성한다. 이어서, 홀(27) 내의 포토 레지스트막을 제거한다.
다음에, 도 44에 나타낸 바와 같이, 하부전극(30A)이 형성된 홀(27)의 내부 및 산화 실리콘막(24) 상에 커패시터 절연막이 되는 산화탄탈막(32a)을 퇴적한다. 산화탄탈막(32a)은 펜다에트키시탄탈(Ta(OC2H5)5)과 산소를 원료로 한 CVD법으로 퇴적하고, 성막온도는 420℃이다. 또, 그 막두께는 5nm 정도로 한다. 그 후, 비산화성 분위기 속에서 700℃, 2분간의 열처리를 행하여 산화탄탈을 결정화시킨다.
다음에, 도 45에 나타낸 바와 같이, 산화탄탈막(32a) 상에, 다시, 산화탄탈막(32b)을 퇴적한다. 이 산화탄탈막(32b)도 산화탄탈막(32a)과 같은 조건으로 퇴적하고, 그 막두께는 10nm 정도로 한다. 여기서, 산화탄탈막(32b)은 그 기초인 산화탄탈막(32a)이 이미 결정화하고 있기 때문에, CVD법에 의한 성막때에 결정화하고 있어, 결정화를 위한 열처리를 생략할 수 있다.
다음에, 도 46에 나타낸 바와 같이, 산화탄탈막(32)의 상부에 상부전극(33)을 형성한다. 상부전극(33)은, 예컨대 산화탄탈막(32)의 상부에 CVD법으로 Ru막(33a)(막두께70nm 정도) 및 W막(33b)(막두께 100nm 정도)을 퇴적함으로써 형성한다. W막(33b)은 상부전극(33)과 상층배선과의 콘택저항을 저감하기 위해서 사용된다. 또, Ru막(33a)과 W막(33b)과의 사이에 커패시터 절연막(산화탄탈막(32))으로부터 W막으로의 가스(산소나 수소)의 확산에 의한 저항증대를 막기 위해서 TiN막을 형성해도 좋다.
여기까지의 공정에 의해, Ru막(30a,30b)으로 이루어지는 하부전극(30A), 산화탄탈막(32a,32b)으로 이루어지는 커패시터 절연막(32) 및 W막(33b)/Ru막(33a)으로 이루어지는 상부전극(33)에 의해서 구성되는 정보축적용 용량소자(C)가 완성되어, 메모리셀 선택용 MISFETQs와 이것에 직렬로 접속된 정보축적용 용량소자(C)로 구성되는 DRAM의 메모리셀이 대략 완성된다.
그 후, 정보축적용 용량소자(C)의 상부에 산화 실리콘막 등으로 이루어지는 층간절연막(34)이 형성되고, 다시, 이 층간절연막상에 2층정도의 Al배선이 형성되어, 최상층의 Al배선의 상부에 패시베이션막이 형성되지만 이들의 도시는 생략한다.
이상 상술한 바와 같이, 본 실시형태에 의하면 접합층과 배리어층의 역할을 완수하는 질화탄탈막(29)을 단일의 층으로 형성할 수 있어서, 배리어층의 형성공정을 생략할 수 있다. 또, 하부전극(30A)이 되는 Ru막을 Ru(30a) 및 Ru(30b)의 적층구조로 하여, Ru막(30a)의 성막 후에 열처리를 행하였기 때문에, Ru막(30a)중의 불순물을 효과적으로 제거할 수 있다. 그 결과, Ru막(30a,30b)의 치밀화를 꾀할 수 있다.
따라서, 실시형태 1의 경우와 같이, Ru막(30a)과 접촉하고 있는 질화탄탈막(29)이, Ru막중의 산소의 영향에 의해 산화되는 것을 방지할 수 있어서, Ru막(30a,30b)과 질화탄탈막(29)(플러그(22))과의 도통을 확보할 수 있다.
또, Ru막(30a,30b)가 치밀화하고 있기 때문에, 그 상부에 형성되는 산화탄탈막(32a,32b)의 형성 때의 열처리시의 Ru막의 수축, 변동을 방지할 수 있어서, 산화탄탈막의 왜곡을 저감할 수 있다. 그 결과, 누설전류의 저감을 도모할 수 있다.
이상, 본 발명자에 의해서 만들어진 발명을 실시형태에 따라서 구체적으로 설명하였지만, 본 발명은 상기 실시형태에 한정되는 것이 아니고, 그 요지를 일탈하지 않은 범위에서 여러 가지로 변경 가능함은 말할 필요도 없다.
본원에 의해서 개시되는 발명 중, 대표적인 것에 의해서 얻어지는 효과를 간단히 설명하면, 이하와 같다.
본 발명에 의하면, Ru막중에 넣어진 산소나 유기불순물을 제거할 수 있다. 또, Ru막의 치밀화를 행할 수 있다.
따라서, Ru막과 접촉하고 있는 배리어층이, Ru막중의 산소의 영향에 의해 산화되는 것을 방지할 수가 있어, Ru막과 배리어층(플러그)과의 도통을 확보할 수 있다.
또, Ru막이 치밀화하고 있기 때문에, 그 상부에 형성되는 산화탄탈 등의 용량절연막의 형성 때에 행해지는 열처리에 의한 Ru막의 수축, 변동을 방지할 수 있고, 산화탄탈막의 왜곡을 저감할 수가 있어, 누설전류의 저감을 꾀할 수 있다.
그 결과, 정보축적용 용량소자의 하부전극을 구성하는 Ru막을 양호한 정밀도로 형성할 수 있다. 또, 양호한 Ru막을 형성함으로써 그 상층에 형성되는 용량절연막의 특성의 향상, 나아가서는, 정보축적용 용량소자의 특성의 향상을 도모할 수 있다. 또, DRAM 등의 반도체 집적회로장치의 제조수율을 향상시킬 수 있다.

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  6. (a) 반도체 기판의 주(主)표면에 메모리셀 선택용 MISFET를 형성하는 공정과,
    (b) 상기 메모리셀 선택용 MISFET의 소스, 드레인 영역과 전기적으로 접속된 플러그를 형성하는 공정과,
    (c) 상기 플러그상에 절연막을 형성하는 공정과,
    (d) 상기 절연막중에 상기 플러그 표면까지 도달하는 홀(孔)을 형성하는 공정과,
    (e) 상기 홀의 측벽 및 바닥부에, Ru막을 퇴적하고, 환원성 분위기하에서 열처리하는 공정과,
    (f) 상기 Ru막상에 용량절연막을 형성하는 공정과,
    (g) 상기 용량절연막상에 상부전극을 형성하는 공정을 가지는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  7. 제 6 항에 있어서,
    상기 열처리 공정은, 상기 환원성 분위기하에서 열처리를 행한 후, 비산화성 분위기에서 행하는 열처리를 포함하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  8. 제 6 항 또는 제 7 항에 있어서,
    상기 공정 (e)는, 상기 Ru막의 퇴적과, 상기 열처리를 반복함으로써, 상기 홀의 측벽 및 바닥부에, Ru막의 적층막을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  9. 제 6 항 또는 제 7 항에 있어서,
    상기 환원성 분위기하에서 열처리에 의해, 상기 Ru막중의 불순물이 제거되는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  10. (a) 반도체 기판의 주표면에 메모리셀 선택용 MISFET를 형성하는 공정과,
    (b) 상기 메모리셀 선택용 MISFET의 소스, 드레인 영역과 전기적으로 접속된 플러그를 형성하는 공정과,
    (c) 상기 플러그상에 절연막을 형성하는 공정과,
    (d) 상기 절연막중에 상기 플러그 표면까지 도달하는 홀을 형성하는 공정과,
    (e) 상기 홀의 측벽 및 바닥부에, Ru의 유기화합물과 산화제를 반응시킴으로써 Ru막을 형성하는 공정과,
    (f) 상기 Ru막을 환원성 분위기하에서 열처리하는 공정과,
    (g) 상기 Ru막상에 용량절연막을 형성하는 공정과,
    (h) 상기 용량절연막상에 상부전극을 형성하는 공정을 가지는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  11. (a) 반도체 기판의 주표면에 메모리셀 선택용 MISFET를 형성하는 공정과,
    (b) 상기 메모리셀 선택용 MISFET의 소스, 드레인 영역과 전기적으로 접속된 플러그를 형성하는 공정과,
    (c) 상기 플러그상에 절연막을 형성하는 공정과,
    (d) 상기 절연막중에 상기 플러그 표면까지 도달하는 홀을 형성하는 공정과,
    (e) 상기 홀의 측벽 및 바닥부에, Ru의 유기화합물과 산화제를 반응시킴으로써 Ru막을 형성하는 공정과,
    (f) 상기 Ru막에 환원성 분위기하에서의 제1 열처리와, 비산화성 분위기하에서의 제2 열처리를 시행하는 공정과,
    (g) 상기 Ru막상에 용량절연막을 형성하는 공정과,
    (h) 상기 용량절연막상에 상부전극을 형성하는 공정을 가지는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  12. (a) 반도체 기판 상에 층간절연막을 형성하는 공정과,
    (b) 상기 층간절연막에 홀을 형성하는 공정과,
    (c) 상기 홀의 측벽 및 바닥부에, 제1 도전막을 퇴적하고, 환원성 분위기하에서 열처리하는 공정과,
    (d) 상기 제1 도전막상에 절연막을 형성하는 공정과,
    (e) 상기 절연막상에 제2 도전막을 형성하는 공정을 가지는 것을 특징으로 하는 반도체 집적장치의 제조방법.
  13. 제 12 항에 있어서,
    상기 공정 (b)와 상기 공정 (c)의 사이에,
    (f) 상기 홀의 측벽 및 바닥부에, 스퍼터법에 의해서 제3 도전막을 형성하는 공정을 가지는 것을 특징으로 하는 반도체 집적장치의 제조방법.
  14. 제 12 항에 있어서,
    상기 제1 도전막은 Ru막을 포함하고,
    상기 환원성 분위기하에서 열처리에 의해, 상기 Ru막중의 불순물이 제거되는 것을 특징으로 하는 반도체집적장치의 제조방법.
  15. 제 12 항에 있어서,
    상기 공정 (c)는, 상기 제1 도전막의 퇴적과, 상기 열처리를 반복함으로써, 상기 홀의 측벽 및 바닥부에, 상기 제1 도전막의 적층막을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체집적장치의 제조방법.
  16. 제 12 항 내지 제 15 항중 어느 한 항에 있어서,
    상기 제1 도전막은, 용량소자의 하부전극이고,
    상기 절연막은, 상기 용량소자의 용량절연막이며,
    상기 제2 도전막은, 상기 용량소자의 상부전극인 것을 특징으로 하는 반도체집적장치의 제조방법.
  17. (a) 반도체 기판의 주표면에 메모리셀 선택용 MISFET를 형성하는 공정과,
    (b) 상기 메모리셀 선택용 MISFET의 소스, 드레인 영역과 전기적으로 접속된 플러그를 형성하는 공정과,
    (c) 상기 플러그상에 절연막을 형성하는 공정과,
    (d) 상기 절연막중에 상기 플러그 표면까지 도달하는 홀을 형성하는 공정과,
    (e) 상기 홀의 측벽 및 바닥부에, Ru막을 퇴적하는 공정과,
    (f) 환원성 분위기하에서 열처리를 행하여, 상기 Ru막중의 불순물을 제거하는 공정과,
    (g) 상기 Ru막상에 용량절연막을 형성하는 공정과,
    (h) 상기 용량절연막상에 상부전극을 형성하는 공정을 가지는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  18. (a) 반도체 기판의 주표면에 MISFET를 형성하는 공정과,
    (b) 상기 MISFET의 상부에 절연막을 형성하는 공정과,
    (c) 상기 절연막중에 홀을 형성하는 공정과,
    (d) 상기 홀의 측벽 및 바닥부에, Ru막을 퇴적하고, 환원성 분위기하에서 열처리하는 공정과,
    (e) 상기 Ru막상에 용량절연막을 형성하는 공정과,
    (f) 상기 용량절연막상에 상부전극을 형성하는 공정을 가지며,
    상기 MISFET의 소스, 드레인 영역과, 상기 Ru막은 전기적으로 접속되는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  19. 제 18 항에 있어서,
    상기 열처리 공정은, 상기 환원성 분위기하에서 열처리를 행한 후, 비산화성 분위기에서 행하는 열처리를 포함하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  20. 제 18 항 또는 제 19 항에 있어서,
    상기 환원성 분위기하에서 열처리에 의해, 상기 Ru막중의 불순물이 제거되는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  21. (a) 반도체 기판상에 Ru막을 퇴적하고, 환원성 분위기하에서 열처리함으로써 하부전극을 형성하는 공정과,
    (b) 상기 Ru막상에 용량절연막을 형성하는 공정과,
    (c) 상기 용량절연막상에 상부전극을 형성하는 공정을 가지는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  22. 제 21 항에 있어서,
    상기 열처리 공정은, 상기 환원성 분위기하에서 열처리를 행한 후, 비산화성 분위기에서 행하는 열처리를 포함하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  23. 제 21 항 또는 제 22 항에 있어서,
    상기 환원성 분위기하에서 열처리에 의해, 상기 Ru막중의 불순물이 제거되는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  24. 제 21 항 또는 제 22 항에 있어서,
    상기 용량절연막 형성공정의 전(前)에, 상기 Ru막 퇴적과 상기 열처리를 반복함으로써, 상기 Ru막의 적층막을 형성하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  25. 제 6 항, 제 7 항, 제 11 항 내지 제 15 항, 제 17 항 내지 제 19 항, 제 21 항, 제 22 항 중 어느 한 항에 있어서,
    상기 용량절연막 형성 전(前)에, 상기 Ru막의 표면에 산화 탄탈막을 퇴적하고, 상기 산화 탄탈막을 질화 처리하여 상기 산화 탄탈막을 질화 탄탈막으로 바꾸는 공정을 더 가지는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  26. 제 18 항 또는 제 19 항에 있어서,
    상기 환원성 분위기는, NH3를 포함하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  27. 제 18 항 또는 제 19 항에 있어서,
    상기 비산화성 분위기는, N2를 포함하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  28. (a) 반도체 기판의 주표면에 메모리셀 선택용 MISFET를 형성하는 공정과,
    (b) 상기 메모리셀 선택용 MISFET의 소스, 드레인 영역과 전기적으로 접속된 플러그를 형성하는 공정과,
    (c) 상기 플러그상에 절연막을 형성하는 공정과,
    (d) 상기 절연막중에 상기 플러그 표면까지 도달하는 홀을 형성하는 공정과,
    (e) 상기 홀의 측벽 및 바닥부에, Ru막의 퇴적과, 열처리 공정을 반복함으로써 Ru막의 적층막을 형성하는 공정과,
    (f) 상기 Ru막의 적층막상에 용량절연막을 형성하는 공정과,
    (g) 상기 용량절연막상에 상부전극을 형성하는 공정을 가지는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  29. (a) 반도체 기판상에 Ru막의 퇴적과, 열처리 공정을 반복함으로써 Ru막의 적층막으로 이루어지는 하부전극을 형성하는 공정과,
    (b) 상기 Ru막의 적층막상에 용량절연막을 형성하는 공정과,
    (c) 상기 용량절연막상에 상부전극을 형성하는 공정을 가지는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  30. (a) 반도체 기판의 주표면에 메모리셀 선택용 MISFET를 형성하는 공정과,
    (b) 상기 메모리셀 선택용 MISFET의 소스, 드레인 영역과 전기적으로 접속된 실리콘 플러그를 형성하는 공정과,
    (c) 상기 실리콘 플러그상에 절연막을 형성하는 공정과,
    (d) 상기 절연막중에 상기 실리콘 플러그 표면까지 도달하는 홀을 형성하는 공정과,
    (e) 상기 홀의 측벽 및 바닥부에, Ru의 유기화합물과 산화제를 반응시킴으로써 Ru막을 형성하는 공정과,
    (f) 상기 Ru막을 비산화성 분위기중에서 열처리를 시행하여 실리콘 플러그부의 Ru막을 실리사이드화 하고, 계속해서 질화 처리를 시행하여 실리콘 플러그부에 Ru막의 질화 실리사이드막을 형성하는 공정과,
    (g) 상기 Ru막에 환원성 분위기하에서의 제1 열처리와, 비산화성 분위기하에서의 제2 열처리를 시행하는 공정과,
    (h) 상기 Ru막상에 용량절연막을 형성하는 공정과,
    (i) 상기 용량절연막상에 상부전극을 형성하는 공정을 가지는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  31. 제 30 항에 있어서,
    상기 공정 (d)와 상기 공정 (e)의 사이에 있어서, 상기 홀의 내부 및 절연막상에 산화 탄탈막을 형성하고, 상기 홀의 바닥부 및 절연막상의 상기 산화 탄탈막을 이방성 에칭으로 제거하여 상기 홀의 측벽에만 산화 탄탈막을 남기는 공정을 포함하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  32. (a) 반도체 기판의 주표면에 메모리셀 선택용 MISFET를 형성하는 공정과,
    (b) 상기 메모리셀 선택용 MISFET의 소스, 드레인 영역과 전기적으로 접속된 플러그를 형성하는 공정과,
    (c) 상기 플러그상에 절연막을 형성하는 공정과,
    (d) 상기 절연막중에 상기 플러그 표면까지 도달하는 홀을 형성하는 공정과,
    (e) 상기 홀의 내부 및 절연막의 상부에 산화 탄탈막을 형성하고, 상기 산화 탄탈막을 질화 처리하여 질화 탄탈막으로 바꾸는 공정과,
    (f) 상기 홀의 내부 및 절연막상의 산화 탄탈막의 상부에, Ru의 유기화합물과 산화제를 반응시킴으로써 Ru막을 형성하여 환원성 분위기하에서의 제1 열처리와, 비산화성 분위기하에서의 제2 열처리를 시행하는 공정과,
    (g) 상기 절연막상의 Ru막과 상기 질화 탄탈막을 제거하여 상기 홀의 바닥부 및 측벽에 상기 Ru막을 남기는 공정과,
    (h) 상기 Ru막상에 용량절연막을 형성하는 공정과,
    (i) 상기 용량절연막상에 상부전극을 형성하는 공정을 가지는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  33. (a) 반도체 기판의 주표면에 형성된 메모리셀 선택용 MISFET와,
    (b) 상기 메모리셀 선택용 MISFET의 소스, 드레인 영역과 전기적으로 접속된 플러그와,
    (c) 상기 플러그상에 형성된 절연막과,
    (d) 상기 절연막중에 형성되어, 상기 플러그 표면까지 연장되는 홀로서, 홀의 깊이가 그 짧은 지름의 5배 이상인 홀과,
    (e) 상기 홀내에 형성된 하부전극으로서, CVD법으로 형성되고, 또 환원성 분위기하의 열처리된 Ru막으로 이루어지는 하부전극과, 상기 하부전극의 상부에 형성된 용량절연막과, 상기 용량절연막 상부에 형성된 상부전극으로 이루어지는 정보축적용 용량소자를 가지는 것을 특징으로 하는 반도체 집적회로장치.
  34. 제 33 항에 있어서,
    상기 Ru막은, 환원성 분위기하의 열처리에 의해 상기 Ru막중의 불순물이 제거되어 구성되는 것을 특징으로 하는 반도체 집적회로장치.
  35. (a) 반도체 기판의 주표면에 형성된 메모리셀 선택용 MISFET와,
    (b) 상기 메모리셀 선택용 MISFET의 소스, 드레인 영역과 전기적으로 접속된 플러그와,
    (c) 상기 플러그상에 형성된 절연막과,
    (d) 상기 절연막중에 형성되어, 상기 플러그 표면까지 연장되는 홀로서, 홀의 깊이가 그 짧은 지름의 5배 이상인 홀과,
    (e) 상기 홀내에 형성된 하부전극으로서, CVD법으로 형성된 Ru막의 적층막으로 이루어지는 하부전극과, 상기 하부전극의 상부에 형성된 용량절연막과, 상기 용량절연막 상부에 형성된 상부전극으로 이루어지는 정보축적용 용량소자를 가지는 것을 특징으로 하는 반도체 집적회로장치.
  36. 제 35 항에 있어서,
    상기 Ru막은, 환원성 분위기하의 열처리에 의해 상기 Ru막중의 불순물이 제거되어 구성되는 것을 특징으로 하는 반도체 집적회로장치.
  37. Ru막으로 이루어지는 하부전극과
    상기 하부전극의 상부에 형성된 용량절연막과,
    상기 용량절연막의 상부에 형성된 상부전극을 가지는 용량소자를 구비한 반도체 집적회로장치로서,
    상기 RU막은, CVD법으로 형성되며, 환원성 분위기하에서 열처리되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  38. 제 37 항에 있어서,
    상기 Ru막은, 환원성 분위기하의 열처리에 의해 상기 Ru막중의 불순물이 제거되어 구성되는 것을 특징으로 하는 반도체 집적회로장치.
  39. 제 37 항 또는 제 38 항에 있어서,
    상기 Ru막은, Ru막을 복수층 적층한 적층막으로 구성되는 것을 특징으로 하는 반도체 집적회로장치.
  40. Ru막으로 이루어지는 하부전극과
    상기 하부전극의 상부에 형성된 용량절연막과,
    상기 용량절연막의 상부에 형성된 상부전극을 가지는 용량소자를 구비한 반도체 집적회로장치.
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