KR20010014841A - 반도체 집적회로장치 및 그 제조방법 - Google Patents

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KR20010014841A
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나카무라요시타카
오지유즈루
사이토타쯔유키
유노가미타카시
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가나이 쓰토무
가부시키가이샤 히타치세이사쿠쇼
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Abstract

산화실리콘막(43)에 홈(44)을 형성한 후, 미리 산화실리콘막(43)의 하층에 형성하여 둔 도전성 기초막(42)을 캐소드전극으로 하는 전해도금법에 의해, 홈(44)의 내부에 Pt막(45)을 형성한다. 그 후 산화실리콘막(43)을 에칭으로 제거한 후, Pt막(45)을 마스크로 하여 도전성 기초막(42)을 드라이에칭함으로써, Pt막(45)과 그 하부에 남은 도전성 기초막(42)으로 용량소자의 하부전극을 형성한다.

Description

반도체 집적회로장치 및 그 제조방법{A semiconductor integrated circuit device and process for manufacturing the same}
본 발명은 반도체 집적회로장치 및 그 제조기술에 관한 것으로, 특히 DRAM(Dynamic Random Access Memory)을 가지는 반도체 집적회로장치에 적용하여 유효한 기술에 관한 것이다.
근래의 DRAM은, 메모리셀의 미세화에 따르는 정보축적용 용량소자의 축적전하량의 감소를 보충하기 위해서, 정보축적용 용량소자(커패시터)를 메모리셀 선택용 MISFET의 상방에 배치하는, 소위 스택드·커패시터(stacked capacitor)구조를 채용하고 있다.
그러나 미세화·고집적화가 진행된 최선단(最先端)의 DRAM에서는 정보축적용 용량소자를 입체화하여 표면적을 늘리는 것만으로는 축적전하량을 확보하는 것이 곤란해져 왔기 때문에, 정보축적용 용량소자의 일부를 구성하는 용량절연막에 PZT(PbZrxTi1-xO3), PLT(PbLaxTi1-xO3), PLZT, PbTiO3,SrTiO3, BaTiO3, BST(BaxSr1-xTiO3), SBT(SrBi2Ta2O9)라고 한 고유전율막 또는 강유전체막을 사용하는 것이 검토되고 있다.
그러나, 이들 고유전율막(강유전체막)은 반응성이 풍부한 산소를 많이 포함하고 있기 때문에, 프로세스중의 열 등에 의해서 특성이 열화하기 쉽고, 이것이 제조수율의 저하나 리텐션특성(retention properties, 데이터유지특성)의 저하를 야기하는 것이 알려지고 있다.
그래서 용량소자의 용량절연막에 상기 고유전율막(또는 강유전체막)을 사용하는 경우에는, 전극재료로서 이들 재료에 대한 친화성이 높은 Pt(platinum), Ru(ruthenium) 또는 Ir(iridium)등의 백금족 금속이나 그들의 산화물을 주체로 하는 도전재료가 사용된다.
상기한 백금족 금속이이나 그 산화물의 박막을 패터닝하여 전극을 형성하는데는, 일반적으로 RIE(Reactive Ion Etching)등의 이방성(異方性) 에칭법이 이용된다. 또한, 그때의 에칭가스로는 염소(Cl2)등의 할로겐가스나 이것에 아르곤(Ar)등의 불활성가스를 첨가한 가스가 사용된다.
그런데, 백금족 금속이나 그 산화물의 박막을 드라이에칭으로 패터닝하는 경우의 문제점으로서, 증기압이 낮은 반응생성물이 패턴의 측벽에 다량으로 부착하는 등의 이유로부터, 소망하는 형상의 패턴이 정밀도 좋게 얻어지기 어렵다는 것이 알려져 있고, 이 문제를 개선할 대책이 다양하게 제안되고 있다.
예컨대 Ar을 첨가한 염소가스를 사용하여 Pt막 및 PZT막을 드라이에칭할 때, 증기압이 낮은 반응생성물이 패턴의 측벽에 다량으로 부착하는 것에 따른 패턴정밀도의 저하를 방지하는 대책으로서, 두부(頭部)의 외주부가 둥근모양으로 되어 있는 포토레지스트막을 마스크로 하여 에칭을 행하고, 그 후 적절한 양의 오버에칭을 행하여, 패턴의 측면에 남은 측벽 부착막을 완전히 제거하는 방법이 알려져 있다. 두부(頭部)의 외주부가 둥근모양으로 되어 있는 상기 포토레지스트막은 벤조페논(benzophenone)계 노볼락(novolac)레지스트를 노광, 현상한 후 필요에 따라서 자외선을 조사하면서 가열경화시키는 것에 의해 형성한다.
상술한 바와 같이, 백금족 금속이나 그 산화물은 화학반응성이 부족하고 드라이에칭의 반응생성물의 증기압이 낮기 때문에, 포토레지스트막을 마스크로 하여 이들 막을 드라이에칭하면 레지스트의 측벽에 다량의 반응생성물이 부착한다. 에칭중에 레지스트의 측벽에 부착한 이 반응생성물은 이온에 의해서 제거되기 어렵기 때문에, 레지스트 마스크를 사용한 에칭에서는 소망하는 정밀도의 패턴이 얻어지기 어렵다고 하는 문제나 에칭후에 반응생성물을 제거하기 위한 습식세정작업이 필요하게 된다고 하는 문제가 있다.
본 발명의 목적은, 백금족 금속, 백금족 합금 또는 백금족 금속의 도전성 산화물을 주성분으로 하는 막을 전극재료로 사용한 용량소자를 갖는 DRAM의 미세화를 추진하는 기술을 제공하는 것에 있다.
본 발명의 상기 및 그 밖의 목적과 신규한 특징은 본 명세서의 기술 및 첨부도면으로부터 명백해질 것이다.
도 1은 본 발명의 실시형태 1인 DRAM의 제조방법을 나타내는 기판의 요부단면도,
도 2는 본 발명의 실시형태 1인 DRAM의 제조방법을 나타내는 기판의 요부평면도,
도 3은 본 발명의 실시형태 1인 DRAM의 제조방법을 나타내는 기판의 요부단면도,
도 4는 본 발명의 실시형태 1인 DRAM의 제조방법을 나타내는 기판의 요부단면도,
도 5는 본 발명의 실시형태 1인 DRAM의 제조방법을 나타내는 기판의 요부평면도,
도 6은 본 발명의 실시형태 1인 DRAM의 제조방법을 나타내는 기판의 요부단면도,
도 7은 본 발명의 실시형태 1인 DRAM의 제조방법을 나타내는 기판의 요부단면도,
도 8은 본 발명의 실시형태 1인 DRAM의 제조방법을 나타내는 기판의 요부단면도,
도 9는 본 발명의 실시형태 1인 DRAM의 제조방법을 나타내는 기판의 요부단면도,
도 10은 본 발명의 실시형태 1인 DRAM의 제조방법을 나타내는 기판의 요부단면도,
도 11은 본 발명의 실시형태 1인 DRAM의 제조방법을 나타내는 기판의 요부단면도,
도 12는 본 발명의 실시형태 1인 DRAM의 제조방법을 나타내는 기판의 요부단면도,
도 13는 본 발명의 실시형태 1인 DRAM의 제조방법을 나타내는 기판의 요부단면도,
도 14는 본 발명의 실시형태 1인 DRAM의 제조방법을 나타내는 기판의 요부단면도,
도 15는 본 발명의 실시형태 1인 DRAM의 제조방법을 나타내는 기판의 요부단면도,
도 16은 본 발명의 실시형태 1인 DRAM의 제조방법을 나타내는 기판의 요부단면도,
도 17은 본 발명의 실시형태 1인 DRAM의 제조방법을 나타내는 기판의 요부단면도,
도 18은 본 발명의 실시형태 1인 DRAM의 제조방법을 나타내는 기판의 요부단면도,
도 19는 Pt막의 형성에 사용하는 전해도금 처리장치의 개략도,
도 20은 본 발명의 실시형태 1인 DRAM의 제조방법을 나타내는 기판의 요부단면도,
도 21은 본 발명의 실시형태 1인 DRAM의 제조방법을 나타내는 기판(웨이퍼)의 전체평면도,
도 22는 본 발명의 실시형태 1인 DRAM의 제조방법을 나타내는 기판의 요부단면도,
도 23은 본 발명의 실시형태 1인 DRAM의 제조방법을 나타내는 기판의 요부단면도,
도 24는 본 발명의 실시형태 1인 DRAM의 제조방법을 나타내는 기판의 요부단면도,
도 25는 본 발명의 실시형태 1인 DRAM의 제조방법을 나타내는 기판의 요부단면도,
도 26은 본 발명의 실시형태 1인 DRAM의 제조방법을 나타내는 기판의 요부단면도,
도 27은 본 발명의 실시형태 1인 DRAM의 제조방법을 나타내는 기판의 요부단면도,
도 28은 본 발명의 실시형태 1인 DRAM의 제조방법을 나타내는 기판의 요부단면도,
도 29는 본 발명의 실시형태 1인 DRAM의 제조방법을 나타내는 기판의 요부단면도,
도 30은 본 발명의 실시형태 1인 DRAM의 제조방법을 나타내는 기판의 요부단면도,
도 31은 본 발명의 실시형태 1인 DRAM의 제조방법을 나타내는 기판의 요부단면도,
도 32는 본 발명의 실시형태 2인 DRAM의 제조방법을 나타내는 기판의 요부단면도,
도 33은 본 발명의 실시형태 2인 DRAM의 제조방법을 나타내는 기판의 요부단면도,
도 34는 본 발명의 실시형태 2인 DRAM의 제조방법을 나타내는 기판의 요부단면도,
도 35는 본 발명의 실시형태 2인 DRAM의 제조방법을 나타내는 기판의 요부단면도,
도 36은 본 발명의 실시형태 2인 DRAM의 제조방법을 나타내는 기판의 요부단면도,
도 37은 본 발명의 실시형태 2인 DRAM의 제조방법을 나타내는 기판의 요부단면도,
도 38은 본 발명의 실시형태 2인 DRAM의 제조방법을 나타내는 기판의 요부단면도,
도 39는 본 발명의 실시형태 2인 DRAM의 제조방법을 나타내는 기판의 요부단면도,
도 40은 본 발명의 실시형태 2인 DRAM의 제조방법을 나타내는 기판의 요부단면도,
도 41은 본 발명의 실시형태 3인 DRAM의 제조방법을 나타내는 기판의 요부단면도,
도 42는 본 발명의 실시형태 3인 DRAM의 제조방법을 나타내는 기판의 요부단면도,
도 43은 본 발명의 실시형태 3인 DRAM의 제조방법을 나타내는 기판의 요부단면도,
도 44는 본 발명의 실시형태 3인 DRAM의 제조방법을 나타내는 기판의 요부단면도,
도 45는 본 발명의 실시형태 3인 DRAM의 제조방법을 나타내는 기판의 요부단면도,
도 46은 본 발명의 실시형태 3인 DRAM의 제조방법을 나타내는 기판의 요부단면도,
도 47은 본 발명의 실시형태 3인 DRAM의 제조방법을 나타내는 기판의 요부단면도,
도 48은 본 발명의 실시형태 4인 DRAM의 제조방법을 나타내는 기판의 요부단면도,
도 49는 본 발명의 실시형태 4인 DRAM의 제조방법을 나타내는 기판의 요부단면도,
도 50은 본 발명의 실시형태 4인 DRAM의 제조방법을 나타내는 기판의 요부단면도,
도 51은 본 발명의 실시형태 4인 DRAM의 제조방법을 나타내는 기판의 요부단면도,
도 52는 본 발명의 실시형태 4인 DRAM의 제조방법을 나타내는 기판의 요부단면도,
도 53은 본 발명의 실시형태 4인 DRAM의 제조방법을 나타내는 기판의 요부단면도,
도 54는 본 발명의 실시형태 4인 DRAM의 제조방법을 나타내는 기판의 요부단면도,
도 55는 본 발명의 실시형태 4인 DRAM의 제조방법을 나타내는 기판의 요부단면도,
도 56은 본 발명의 실시형태 4인 DRAM의 제조방법을 나타내는 기판의 요부단면도,
도 57은 본 발명의 실시형태 4인 DRAM의 제조방법을 나타내는 기판의 요부단면도,
도 58은 본 발명의 실시형태 5인 DRAM의 제조방법을 나타내는 기판의 요부단면도,
도 59는 본 발명의 실시형태 5인 DRAM의 제조방법을 나타내는 기판의 요부단면도,
도 60은 본 발명의 실시형태 5인 DRAM의 제조방법을 나타내는 기판의 요부단면도,
도 61은 본 발명의 실시형태 5인 DRAM의 제조방법을 나타내는 기판의 요부단면도,
도 62는 본 발명의 실시형태 5인 DRAM의 제조방법을 나타내는 기판의 요부단면도,
도 63은 본 발명의 실시형태 6인 DRAM의 제조방법을 나타내는 기판의 요부단면도이다.
본원에서 개시되는 발명 중 대표적인 것의 개요를 간단히 설명하면, 다음과 같다.
(1) 본 발명의 반도체 집적회로장치는 반도체기판의 주면상에 형성된 메모리셀 선택용 MISFET와, 상기 메모리셀 선택용 MISFET의 소스, 드레인의 한쪽에 전기적으로 접속된 제1 전극 및 상기 제1 전극의 상부에 용량절연막을 통해 형성된 제2 전극에 의해 구성되는 용량소자로 이루어지는 메모리셀을 가지며, 상기 용량소자의 상기 제1 전극은 제1 도전성 접속체와, 상기 제1 도전성 접속체의 상부에 형성된 제1 도전체막과의 적층막에 의해 구성되고, 상기 제1 도전성 접속체 및 상기 제1 도전체막의 각각은 백금족 금속, 백금족 합금 또는 백금족 금속의 도전성산화물을 주성분으로 하는 막으로 이루어지며, 상기 제1 도전체막의 막두께는 상기 제1 도전성 접속체의 막두께보다도 크다.
(2) 본 발명의 반도체 집적회로장치는, 상기 (1)에 있어서 상기 제1 전극의 일부를 구성하는 상기 제1 도전성 접속체의 하단부의 지름은 그 상단부의 지름이상이고, 상기 제1 전극의 다른 일부를 구성하는 상기 제1 도전체막의 하단부의 지름은 그 상단부의 지름이하이다.
(3) 본 발명의 반도체 집적회로장치는, 상기 (1)에 있어서 상기 제1 도전성 접속체는 복수의 도전체막에 의해 구성되어 있다.
(4) 본 발명의 반도체 집적회로장치는, 상기 (1) 또는 (3)에 있어서 상기 제l 전극의 일부를 구성하는 상기 제1 도전성 접속체는 CVD법 또는 스퍼터링법에 의해서 형성된 도전막으로 이루어지고, 상기 제1 전극의 다른 일부를 구성하는 상기 제1 도전체막은 도금법에 의해서 형성된 도전막으로 이루어진다.
(5) 본 발명의 반도체 집적회로장치는, 상기 (1)에 있어서 상기 용량소자의 상기 용량절연막은 상기 제1 전극의 상면과 측면에 형성되어 있다.
(6) 본 발명의 반도체 집적회로장치는, 상기 (1), (2), (3) 또는 (5)에 있어서, 상기 용량소자의 상기 용량절연막은 페로브스카이트(perovskite)형 또는 복합 페로브스카이트형의 결정구조를 갖는 고유전율막 또는 강유전체막을 주성분으로 한다.
(7) 본 발명의 반도체 집적회로장치는, 상기 (6)에 있어서 상기 용량소자의 상기 제2 전극은 백금족 금속, 백금족 합금 또는 백금족 금속의 도전성산화물을 주성분으로 하는 제2 도전체막에 의해 구성되어 있다.
(8) 본 발명의 반도체 집적회로장치는, 상기 (6)에 있어서 상기 용량소자의 상부에는 수소를 투과시키기 어려운 절연막을 개재하여 산화실리콘계의 절연막 및 금속배선이 형성되어 있다.
(9) 본 발명의 반도체 집적회로장치의 제조방법은, 이하의 공정 (a)∼(f)를 포함하고 있다.
(a) 반도체기판의 주면상에 메모리셀 선택용 MISFET를 형성한 후, 상기 메모리셀 선택용 MISFET의 상부에 제l 절연막을 형성하는 공정,
(b) 상기 제l 절연막에 제1 접속구멍을 형성한 후, 상기 제1 접속구멍의 내부에 상기 MISFET의 소스, 드레인의 한쪽에 전기적으로 접속되는 제1 도전성 접속체를 형성하는 공정,
(c) 상기 제1 절연막의 상부에 제1 도전성 기초막(下地膜)을 형성한 후, 상기 제l 도전성 기초막의 상부에 제2 절연막을 형성하는 공정,
(d) 상기 제1 도전성 접속체의 상방의 상기 제2 절연막에 홈(溝)을 형성한 후, 상기 홈의 저부(底部)에 노출한 상기 제l 도전성 기초막의 상부에 제1 도전체막을 형성함으로써, 상기 홈의 내부에 상기 제1 도전체막을 매립하는 공정,
(e) 상기 제2 절연막을 제거한 후, 상기 제1 도전체막을 마스크로 한 에칭으로 상기 제1 도전성 기초막을 제거함으로써, 상기 제1 도전체막과 그 하부의 상기 제1 도전성 기초막에 의해 구성되고, 또한 상기 제1 도전성 접속체를 통해 상기 MISFET의 소스, 드레인의 한쪽에 전기적으로 접속되는 제1 전극을 형성하는 공정,
(f) 상기 제1 전극의 상부에 그 상면과 측면을 덮는 용량절연막을 형성한 후, 상기 용량절연막의 상부에 제2 도전체막으로 이루어지는 제2 전극을 형성함으로써, 상기 제1 전극, 상기 용량절연막 및 상기 제2 전극으로 이루어지는 용량소자를 형성하는 공정.
(10) 본 발명의 반도체 집적회로장치의 제조방법은, 상기 (9)에 있어서 상기 제l 도전성 접속체의 상방의 상기 제2 절연막에 상기 홈을 형성한 후, 상기 홈의 저부에 노출한 상기 제1 도전성 기초막의 상부에 상기 제1 도전체막을 형성하는 공정에 앞서, 상기 홈의 저부에 노출한 상기 제1 도전성 기초막을 스퍼터에칭함으로써, 상기 제1 도전성 기초막의 일부를 상기 홈의 측벽으로 재석출(再析出)시킨다.
(11) 본 발명의 반도체 집적회로장치의 제조방법은, 상기 (9)에 있어서 상기 제1 도전체막을 마스크로 한 에칭으로 상기 제1 도전성 기초막을 제거함으로써 상기 하부전극을 형성할 때, 상기 하부전극의 견부(肩部)를 둥글게 한다.
(12) 본 발명의 반도체 집적회로장치의 제조방법은, 이하의 공정 (a)∼(g)를 포함하고 있다.
(a) 반도체기판의 주면상에 메모리셀 선택용 MISFET를 형성한 후, 상기 메모리셀 선택용 MISFET의 상부에 제1 절연막을 형성하는 공정,
(b) 상기 제1 절연막에 제1 접속구멍을 형성한 후, 상기 제1 접속구멍의 내부에 상기 MISFET의 소스, 드레인의 한쪽에 전기적으로 접속되는 제l 도전성 접속체를 형성하는 공정,
(c) 상기 제1 절연막의 상부에 제2 절연막을 형성한 후, 상기 제1 도전성 접속체의 상방의 상기 제2 절연막에 홈을 형성하는 공정,
(d) 상기 홈의 내부를 포함하는 상기 제2 절연막의 상부에 제l 도전성 기초막을 형성한 후, 상기 제1 도전성 기초막의 상부에 제1 도전체막을 형성함으로써, 상기 홈의 내부에 상기 제l 도전체막을 매립하는 공정,
(e) 상기 제2 절연막의 상부의 상기 제1 도전체막 및 상기 제1 도전성 기초막을 제거함으로써, 상기 제1 도전체막 및 상기 제1 도전성 기초막을 상기 홈의 내부에 남기는 공정,
(f) 상기 제2 절연막을 제거함으로써, 상기 제1 도전체막과 그 저부 및 측면에 형성된 상기 제1 도전성 기초막에 의하여 구성되고, 또한 상기 제1 도전성 접속체를 통해 상기 MISFET의 소스, 드레인의 한쪽에 전기적으로 접속되는 제1 전극을 형성하는 공정,
(g) 상기 제l 전극의 상부에 그 상면(上面)과 측면을 덮는 용량절연막을 형성한 후, 상기 용량절연막의 상부에 제2 도전체막으로 이루어지는 제2 전극을 형성함으로써, 상기 제1 전극, 상기 용량절연막 및 상기 제2 전극으로 이루어지는 용량소자를 형성하는 공정,
(13) 본 발명의 반도체 집적회로장치의 제조방법은, 상기 (12)에 있어서 상기 (f)공정에서 상기 제2 절연막을 제거할 때, 주변회로영역의 상기 제2 절연막을 제거하지 않는다.
(14) 본 발명의 반도체 집적회로장치의 제조방법은, 상기 (12)에 있어서 상기 (f)공정에서 상기 제2 절연막을 제거할 때 주변회로영역의 상기 제2 절연막을 제거한다.
(15) 본 발명의 반도체 집적회로장치의 제조방법은, (12)에 있어서 상기 제2 절연막을 질화실리콘계의 절연막과 그 상부에 형성한 산화실리콘계의 절연막으로 구성하며, 상기 제2 절연막에 상기 홈을 형성할 때, 먼저 상기 질화실리콘계의 절연막을 에칭의 스톱퍼로 하여 상기 산화실리콘계의 절연막을 에칭하고, 다음으로 상기 질화실리콘계의 절연막을 에칭한다.
(16) 본 발명의 반도체 집적회로장치의 제조방법은, 상기 (9) 또는 (12)에 있어서 상기 제1 도전성 기초막은 백금족 금속, 백금족 합금 또는 백금족 금속의 도전성 산화물을 주성분으로 하는 막으로 이루어진다.
(17) 본 발명의 반도체 집적회로장치의 제조방법은, 이하의 공정 (a)∼(h)를 포함하고 있다.
(a) 반도체기판의 주면상에 메모리셀 선택용 MISFET를 형성한 후, 상기 메모리셀 선택용 MISFET의 상부에 제1 절연막을 형성하는 공정,
(b) 상기 제1 절연막에 제1 접속구멍을 형성한 후, 상기 제1 접속구멍의 내부에 상기 MISFET의 소스, 드레인의 한쪽에 전기적으로 접속되는 제l 도전성 접속체를 형성하는 공정,
(c) 상기 제1 절연막의 상부에 제1 도전성 기초막을 형성한 후, 상기 제1 도전성 기초막의 상부에 제2 절연막을 형성하는 공정,
(d) 상기 제1 도전성 접속체의 상방의 상기 제2 절연막에 홈을 형성한 후, 상기 홈의 내부를 포함하는 상기 제2 절연막의 상부에 제2 도전성 기초막을 형성하는 공정,
(e) 상기 제2 도전성 기초막의 상부에 제1 도전체막을 형성함으로써, 상기 홈의 내부에 상기 제1 도전체막을 매립하는 공정,
(f) 상기 제2 절연막의 상부의 상기 제1 도전체막 및 상기 제2 도전성 기초막을 제거함으로써, 상기 제1 도전체막 및 상기 제2 도전성 기초막을 상기 홈의 내부에 남기는 공정,
(g) 상기 제2 절연막을 제거한 후, 상기 제1 도전체막 및 상기 제2 도전성 기초막을 마스크로 한 에칭으로 상기 제1 도전성 기초막을 제거함으로써, 상기 제1 도전체막과, 상기 제2 도전성 기초막과, 상기 제2 도전성 기초막의 하층의 상기 제1 도전성 기초막에 의해 구성되고, 또한 상기 제1 도전성 접속체를 통해 상기 MISFET의 소스, 드레인의 한쪽에 전기적으로 접속되는 제1 전극을 형성하는 공정,
(h) 상기 제1 전극의 상부에 그 상면과 측면을 덮는 용량절연막을 형성한 후, 상기 용량절연막의 상부에 제2 도전체막으로 이루어지는 제2 전극을 형성함으로써, 상기 제1 전극, 상기 용량절연막 및 상기 제2 전극으로 이루어지는 용량소자를 형성하는 공정.
(18) 본 발명의 반도체 집적회로장치의 제조방법은, 상기 (17)에 있어서 상기 제1 도전체막 및 상기 제2 도전성 기초막을 마스크로 한 에칭으로 상기 제1 도전성 기초막을 제거함으로써 상기 하부전극을 형성할 때, 상기 하부전극의 견부(肩部)를 둥글게 한다.
(19) 본 발명의 반도체 집적회로장치의 제조방법은, 상기 (17)에 있어서 상기 제1 도전체막은 상기 제2 도전성 기초막을 캐소드전극으로 하는 전해도금법, 상기 제2 도전성 기초막을 촉매로 하는 무전해도금법 또는 선택 CVD법 중 어느 하나에 의해서 형성한다.
(20) 본 발명의 반도체 집적회로장치의 제조방법은, 상기 (19)에 있어서 상기 제1 도전체막을 상기 전해도금법에 의해서 형성할 때, 웨이퍼의 단부에 노출한 상기 제2 도전성 기초막에 음(負)전극측의 단자를 접속한다.
(21) 본 발명의 반도체 집적회로장치의 제조방법은, 상기 (17)에 있어서 상기 제l 도전체막과 상기 제2 도전성 기초막의 막두께의 합계는 상기 제1 도전성 기초막의 막두께보다도 크다.
(22) 본 발명의 반도체 집적회로장치의 제조방법은, 상기 (17)에 있어서 상기 제l 도전성 기초막 및 상기 제2 도전성 기초막은 백금족 금속, 백금족 합금 또는 백금족 금속의 도전성 산화물을 주성분으로 하는 막으로 이루어진다.
(23) 본 발명의 반도체 집적회로장치의 제조방법은, 상기 (9), (12) 또는 (17)에 있어서 상기 홈의 내부에 상기 제1 도전체막을 매립하는 공정은 상기 제1 도전체막을 상기 홈의 깊이이상의 막두께로 형성하는 공정과, 그 후 상기 제l 도전체막을 화학적 기계연마법으로 폴리쉬 백(polishing back) 또는 드라이에칭법으로 에치 백(etching back)함으로써, 그 표면의 높이를 상기 제2 절연막의 표면의 높이와 대략 동일하게 하는 공정을 포함한다.
(24) 본 발명의 반도체 집적회로장치의 제조방법은, 이하의 공정 (a)∼(j)를 포함하고 있다.
(a) 반도체기판의 주면상에 메모리셀 선택용 MISFET를 형성한 후, 상기 메모리셀 선택용 MISFET의 상부에 제1 절연막을 형성하는 공정,
(b) 상기 제1 절연막에 제1 접속구멍을 형성한 후, 상기 제l 접속구멍의 내부에 상기 MISFET의 소스, 드레인의 한쪽에 전기적으로 접속되는 제1 도전성 접속체를 형성하는 공정,
(c) 상기 제1 절연막의 상부에 제1 도전성 기초막을 형성한 후, 상기 제l 도전성 기초막의 상부에 제2 절연막을 형성하는 공정,
(d) 상기 제1 도전성 접속체의 상방의 상기 제2 절연막에 홈을 형성한 후, 상기 홈의 저부에 노출한 상기 도전성 기초막을 스퍼터 에칭함으로써, 상기 제1 도전성 기초막의 일부를 상기 홈의 측벽에 재석출시키는 공정,
(e) 상기 홈의 저부에 노출한 상기 제1 도전성 기초막 및 상기 홈의 측벽에 재석출시킨 상기 제1 도전성 기초막의 각각의 표면에 제1 도전체막을 형성하는 공정,
(f) 상기 홈의 내부를 포함하는 상기 제2 절연막의 상부에 상기 제2 절연막과는 에칭속도가 다른 제3 절연막을 형성한 후, 상기 제2 절연막의 상부의 상기 제3 절연막 및 상기 제1 도전체막을 제거함으로써, 상기 제3 절연막 및 상기 제1 도전체막을 상기 홈의 내부에 남기는 공정,
(g) 상기 제2 절연막과 상기 제3 절연막과의 에칭속도의 차를 이용한 에칭에 의해서 상기 제2 절연막을 선택적으로 제거하는 공정,
(h) 상기 홈의 측벽에 재석출시킨 상기 제1 도전성 기초막, 상기 제1 도전성 기초막의 표면에 형성한 상기 제1 도전체막 및 상기 홈의 내부의 상기 제3 절연막을 마스크로 한 에칭으로 상기 제1 절연막의 상부의 상기 제1 도전성 기초막을 제거하는 공정,
(i) 상기 제3 절연막을 제거함으로써 상기 제l 도전체막과 상기 제1 도전성 기초막에 의하여 구성되고, 또한 상기 제1 도전성 접속체를 통해 상기 MISFET의 소스, 드레인의 한쪽에 전기적으로 접속되는 제1 전극을 형성하는 공정,
(j) 상기 제1 전극의 상부에 그 상면과 측면을 덮는 용량절연막을 형성한 후, 상기 용량절연막의 상부에 제2 도전체막으로 이루어지는 제2 전극을 형성함으로써, 상기 제1 전극, 상기 용량절연막 및 상기 제2 전극으로 이루어지는 용량소자를 형성하는 공정.
(25) 본 발명의 반도체 집적회로장치의 제조방법은, 상기 (24)에 있어서 상기 제2 절연막을 산화실리콘계의 절연막과 그 상부에 형성한 질화실리콘계의 절연막으로 구성하고, 상기 제2 절연막에 상기 홈을 형성할 때 먼저 포토레지스트막을 마스크로 하여 상기 질화실리콘계의 절연막을 에칭하고, 다음으로 상기 포토레지스트막을 제거한 후, 상기 질화실리콘계의 절연막을 마스크로 하여 상기 산화실리콘계의 절연막을 에칭한다.
(26) 본 발명의 반도체 집적회로장치의 제조방법은, 상기 (24)에 있어서 상기 제2 절연막 및 상기 제3 절연막의 한쪽은 붕소, 인의 적어도 한쪽을 포함하는 산화실리콘계의 절연막으로 이루어지고, 상기 제2 절연막 및 상기 제3 절연막의 다른 쪽은 상기 붕소 및 상기 인을 포함하지 않은 산화실리콘계의 절연막으로 이루어진다.
(27) 본 발명의 반도체 집적회로장치의 제조방법은, 상기 (26)에 있어서 상기 제l 절연막을 산화실리콘계의 절연막과 그 상부에 형성한 질화실리콘계의 절연막으로 구성하고, 상기 (i)공정에서 상기 제3 절연막을 제거할 때 상기 질화실리콘계의 절연막을 에칭의 스톱퍼로 하여 상기 제3 절연막을 에칭한다.
(28) 본 발명의 반도체 집적회로장치의 제조방법은, 상기 (9) 또는 (24)에 있어서 상기 제1 도전체막은 상기 제1 도전성 기초막의 상부에서의 막성장 속도가 상기 제2 절연막의 상부에서의 막성장 속도보다도 큰 성막방법에 의해서 형성한다.
(29) 본 발명의 반도체 집적회로장치의 제조방법은, 상기 (9), (12) 또는 (24)에 있어서 상기 제1 도전체막의 막두께는 상기 제1 도전성 기초막의 막두께보다도 크다.
(30) 본 발명의 반도체 집적회로장치의 제조방법은, 상기 (9), (12) 또는 (24)에 있어서 상기 제l 도전체막은 상기 제1 도전성 기초막을 캐소드전극으로 하는 전해도금법, 상기제1 도전성 기초막을 촉매로 하는 무전해도금법 또는 선택 CVD법 중 어느 하나에 의해서 형성한다.
(31) 본 발명의 반도체 집적회로장치의 제조방법은, 상기 (30)에 있어서 상기 제1 도전체막을 상기 전해도금법에 의해서 형성할 때, 웨이퍼의 단부에 노출한 상기 제1 도전성 기초막에 음(負)전극측의 단자를 접속한다.
(32) 본 발명의 반도체 집적회로장치의 제조방법은, 상기 (9), (17) 또는 (24)에 있어서 상기 제1 도전성 기초막의 에칭은 상기 반도체 기판의 주면에 대해서 수직한 방향의 에칭속도가 수평방향의 에칭속도보다도 큰 이방성(異方性) 에칭법에 의해서 행한다.
(33) 본 발명의 반도체 집적회로장치의 제조방법은, 상기 (9), (17) 또는 (24)에 있어서 상기 제2 절연막에 상기 홈을 형성하는 공정은 상기 제1 도전성 기초막을 에칭의 스톱퍼로 사용한 드라이에칭으로 행한다.
(34) 본 발명의 반도체 집적회로장치의 제조방법은, 상기 (9), (12), (17) 또는 (24)에 있어서 상기 제1 전극의 평면패턴은 상기 제2 절연막에 형성된 상기 홈의 평면패턴에 의해 규정된다.
(35) 본 발명의 반도체 집적회로장치의 제조방법은, 상기 (9), (12), (17) 또는 (24)에 있어서 상기 홈의 안쪽 지름은 그 저부보다도 상단부의 쪽이 크다.
(36) 본 발명의 반도체 집적회로장치의 제조방법은, 상기 (9), (12), (17) 또는 (24)에 있어서 상기 제1 도전성 접속체와 상기 제1 도전성 기초막과의 사이에 상기 제1 도전성 접속체의 산화를 방지하는 배리어 금속막을 형성한다.
(37) 본 발명의 반도체 집적회로장치의 제조방법은, 상기 (9), (12), (17) 또는 (24)에 있어서 상기 용량소자의 상부에 제4 절연막을 형성하는 공정과, 상기 제4 절연막에 접속구멍을 형성함으로써 상기 접속구멍의 저부에 상기 용량소자의 상기 상부전극을 노출시키는 공정과, 상기 접속구멍의 내부에 제2 도전성 접속체를 형성하는 공정과, 상기 제4 절연막의 상부에 상층배선을 형성하여, 상기 접속구멍을 통하여 상기 상층배선과 상기 상부전극을 전기적으로 접속하는 공정을 더 포함한다.
(38) 본 발명의 반도체 집적회로장치의 제조방법은, 상기 (37)에 있어서 상기 용량소자와 상기 제2 도전성 접속체와의 사이에 상기 제2 도전성 접속체의 산화를 방지하는 배리어 금속막을 형성한다.
(39) 본 발명의 반도체 집적회로장치의 제조방법은, 상기 (37)에 있어서 상기 용량소자의 상부의 상기 제4 절연막은 수소를 투과시키기 어려운 절연막과 그 상부에 형성한 산화실리콘계의 절연막으로 이루어진다.
(40) 본 발명의 반도체 집적회로장치의 제조방법은, 이하의 공정 (a)∼(h)를 포함하고 있다.
(a) 반도체기판의 주면상에 메모리셀 선택용 MISFET를 형성한 후, 상기 메모리셀 선택용 MISFET의 상부에 제1 절연막을 형성하는 공정,
(b) 상기 제1 절연막에 제1 접속구멍을 형성한 후, 상기 제1 접속구멍의 내부에 상기 MISFET의 소스, 드레인의 한쪽에 전기적으로 접속되는 제1 도전성 접속체를 형성하는 공정,
(c) 상기 제1 절연막의 상부에 제1 도전성 기초막을 형성한 후, 상기 제1 도전성 기초막의 상부에 제2 절연막을 형성하는 공정,
(d) 상기 제1 도전성 접속체의 상방의 상기 제2 절연막에 홈을 형성한 후, 상기 홈의 저부에 노출한 상기 제1 도전성 기초막의 상부에 제1 도전체막을 형성함으로써, 상기 홈의 내부에 그 표면의 높이가 상기 제2 절연막의 표면의 높이보다도 낮게 되도록 상기 제1 도전체막을 매립하는 공정,
(e) 상기 홈의 내부의 상기 제1 도전체막상에 에칭 배리어막을 형성하는 공정,
(f) 상기 에칭 배리어막, 상기 제2 절연막, 상기 제1 도전체막 및 상기 제1 도전성 기초막의 상호의 에칭속도의 차를 이용하여 먼저 상기 제2 절연막을 에칭하여 선택적으로 제거하고, 다음으로 상기 에칭 배리어막을 마스크로 한 에칭으로 상기 제1 도전성 기초막을 제거한 후, 상기 에칭 배리어막을 선택적으로 제거함으로써, 상기 제1 도전체막 및 상기 제1 도전성 기초막에 의해 구성되고, 또한 상기 제1 도전성 접속체를 통해 상기 MISFET의 소스, 드레인의 한쪽에 전기적으로 접속되는 제l 전극을 형성하는 공정,
(g) 상기 제1 전극의 상부에 그 상면과 측면을 덮는 용량절연막을 형성한 후, 상기 용량절연막의 상부에 제2 도전체막으로 이루어지는 제2 전극을 형성함으로써, 상기 제1 전극, 상기 용량절연막 및 상기 제2 전극으로 이루어지는 용량소자를 형성하는 공정.
(41) 본 발명의 반도체 집적회로장치의 제조방법은, 상기 (9), (12), (17), (24) 또는 (40)에 있어서 상기 제1 도전성 기초막은 Pt, Ru, Ir 등의 백금족 금속 또는 상기 백금족 금속을 포함하는 합금중 어느 한 종류 또는 두 종류이상의 금속, 또는 RuO2또는 IrO2로 이루어진다.
(42) 본 발명의 반도체 집적회로장치의 제조방법은, 상기 (9), (12), (17), (24) 또는 (40)에 있어서 상기 제1 도전체막은 Pt, Ru, Ir 등의 백금족 금속 또는 상기 백금족 금속을 포함하는 합금 중 어느 한 종류 또는 두 종류이상의 금속 또는 RuO2또는 IrO2로 이루어진다.
(43) 본 발명의 반도체 집적회로장치의 제조방법은, 상기 (9), (12), (17), (24) 또는 (40)에 있어서 상기 용량절연막은 페로브스카이트형 또는 복합 페로브스카이트형의 결정구조를 갖는 고유전율막 또는 강유전체막을 주성분으로 한다.
(44) 본 발명의 반도체 집적회로장치의 제조방법은, 상기 (9), (12), (17), (24) 또는 (40)에 있어서, 상기 용량절연막은 PZT, PLT, PLZT, PbTiO3, SrTiO3, BaTiO3, BST, SBT 또는 Ta205중 어느 하나를 주성분으로 하는 막으로 이루어진다.
(45) 본 발명의 반도체 집적회로장치의 제조방법은, 상기 (9), (12), (17), (24) 또는 (40)에 있어서 상기 제2 도전체막은 Pt, Ru, Ir 등의 백금족 금속 또는 상기 백금족 금속을 포함하는 합금 중 어느 한 종류 또는 두 종류 이상의 금속, 또는 RuO2또는 IrO2로 이루어진다.
(46) 본 발명의 반도체 집적회로장치의 제조방법은, 이하의 공정 (a)∼(e)를 포함하고 있다.
(a) 반도체기판의 주면상에 메모리셀 선택용 MISFET을 형성한 후, 상기 메모리셀 선택용 MISFET의 상부에 제1 절연막을 형성하는 공정,
(b) 상기 제1 절연막에 제1 접속구멍을 형성한 후, 상기 제1 접속구멍의 내부에 상기 MISFET의 소스, 드레인의 한쪽에 전기적으로 접속되는 제1 도전성 접속체를 형성하는 공정,
(c) 상기 제1 절연막의 상부에 제2 절연막을 형성한 후, 상기 제1 도전성 접속체의 상방의 상기 제2 절연막에 홈을 형성하는 공정,
(d) 상기 홈의 내부에 도금법 또는 선택 CVD법에 의해서 제1 도전체막을 형성한 후, 상기 제2 절연막을 제거함으로써, 상기 제1 도전체막에 의해 구성되고 또한 상기 제1 도전성 접속체를 통해 상기 MISFET의 소스, 드레인의 한쪽에 전기적으로 접속되는 제1 전극을 형성하는 공정,
(e) 상기 제1 전극의 상부에 그 상면과 측면을 덮는 용량절연막을 형성한 후, 상기 용량절연막의 상부에 CVD법 또는 스퍼터링법으로 형성한 제2 도전체막으로 이루어지는 제2 전극을 형성함으로써, 상기 제l 전극, 상기 용량절연막 및 상기 제2 전극으로 이루어지는 용량소자를 형성하는 공정.
(47) 본 발명의 반도체 집적회로장치의 제조방법은, 상기 (46)에 있어서 상기 제1 도전체막 및 상기 제2 도전체막은 백금족 금속, 백금족 합금 또는 백금족 금속의 도전성 산화물을 주성분으로 하는 막으로 이루어진다.
(48) 본 발명의 반도체 집적회로장치의 제조방법은, 상기 (46)에 있어서 상기 용량절연막은 페로브스카이트형 또는 복합 페로브스카이트형의 결정구조를 갖는 고유전율막 또는 강유전체막을 주성분으로 한다.
(49) 본 발명의 반도체 집적회로장치의 제조방법은, 상기 (9)에 있어서 상기 (e)공정에서의 에칭은 상기 제1 도전성 기초막을 구성하는 재료에 대한 에칭속도가 상기 제1 도전체막을 구성하는 재료에 대한 에칭속도보다도 크게 되는 방법으로 행한다.
(50) 본 발명의 반도체 집적회로장치의 제조방법은, 상기 (9)에 있어서 상기 (g)공정에서의 에칭은 상기 제1 도전성 기초막을 구성하는 재료에 대한 에칭속도가 상기 제1 도전체막을 구성하는 재료에 대한 에칭속도보다도 크게 되는 방법으로 행한다.
(51) 본 발명의 반도체 집적회로장치는, 반도체기판의 주면상에 형성된 제l의 전극과 상기 제1의 전극의 상면 및 측벽면상에 용량절연막을 통해 형성된 제2의 전극에 의해 구성되는 용량소자를 가지고, 상기 용량소자의 상기 제1의 전극은 백금족 금속, 백금족 합금 또는 백금족 금속의 도전성 산화물을 주성분으로 한다.
(52) 본 발명의 반도체 집적회로장치는, 상기 (51)에 있어서 상기 반도체기판의 주면상에 상기 용량소자의 상기 제l의 전극에 전기적으로 접속된 용량소자 선택용 스위칭소자를 갖는다.
(53) 본 발명의 반도체 집적회로장치는, 상기 (51)에 있어서 상기 용량소자의 상기 용량절연막은 페로브스카이트형 또는 복합 페로브스카이트형의 결정구조를 갖는 고유전율막 또는 강유전체막을 주성분으로 한다.
(54) 본 발명의 반도체 집적회로장치의 제조방법은, 상기 (9), (12) 또는 (17)에 있어서 상기 제2 절연막은 산화실리콘막으로 이루어진다.
(55) 본 발명의 반도체 집적회로장치의 제조방법은, 상기 (9)에 있어서 상기 (d)공정은 상기 홈의 깊이보다도 큰 막두께를 갖는 상기 제1 도전체막을 성막하는 공정과, 상기 홈의 외부에 형성된 상기 제1 도전체막을 웨이퍼주면상의 평탄화처리에 의해 제거하는 공정을 포함한다.
(56) 본 발명의 반도체 집적회로장치의 제조방법은, 상기 (9)에 있어서 상기 (d)공정은 상기 홈의 깊이보다도 큰 막두께를 갖는 상기 제1 도전체막을 성막하는 공정과, 상기 홈의 외부에 형성된 상기 제1 도전체막을 화학적 기계연마법 또는 드라이에칭법에 의해서 제거하는 공정을 포함한다.
(57) 본 발명의 반도체 집적회로장치의 제조방법은, 상기 (9)에 있어서 상기 용량소자의 상기 용량절연막은 상기 (e)공정의 에칭에 의해서 형성된 상기 제1 도전성 기초막의 측벽부위도 덮도록 형성된다.
바람직한 실시예의 상세한 설명
이하, 본 발명의 실시의 형태를 도면에 기초해서 상세히 설명한다. 또한, 실시형태를 설명하기 위한 전 도면에서 동일한 기능을 갖는 부재에는 동일한 부호를 붙이고, 그 반복되는 설명은 생략한다.
(실시형태 1)
본 발명의 실시형태 1인 DRAM의 제조방법을 도 1∼ 도 31을 사용하여 공정순으로 설명한다. 또, 이하의 설명에서는 0.18μm의 디자인 룰(design rule)을 사용하여 64 메가비트(Mbit)∼ 256 메가비트의 DRAM을 제조하는 경우에 대해서 설명한다.
우선 도 l에 도시한 바와 같이, 예컨대 1∼10 Ωcm정도의 비저항을 갖는 p형의 단결정실리콘으로 이루어지는 반도체기판(이하, 단순히 기판이라고 한다)(1)에 소자분리홈(2)을 형성한다. 여기서, 도면의 좌측부분은 메모리셀이 형성되는 영역(메모리셀 어레이)을 나타내고, 우측부분은 주변회로영역을 나타내고 있다.
상기 소자분리홈(2)을 형성하는데는, 우선 소자분리영역의 기판(1)을 에칭하여 깊이 350nm정도의 홈을 형성한 후, 기판(1)을 약 1000℃에서 열산화하는 것에 의해, 홈의 내벽에 막두께 10nm 정도의 얇은 산화실리콘막(6)을 형성한다. 이 산화실리콘막(6)은 홈의 내벽에 생긴 드라이에칭의 데미지(damage)를 회복함과 동시에, 다음 공정에서 홈의 내부에 매립되는 산화실리콘막(7)과 기판(1)의 계면에 생기는 스트레스를 완화하기 위해서 형성한다.
다음에, 상기 홈의 내부를 포함하는 기판(1)상에 CVD법으로 막두께 600nm정도의 산화실리콘막(7)을 퇴적하고, 계속하여 기판(1)을 약 1150℃에서 열산화함으로써, 산화실리콘막(7)의 막질을 개선하기 위한 덴시파이(densification)를 행한 후, 화학적 기계연마(CMP)법으로 홈의 상부의 산화실리콘막(7)을 폴리쉬 백(polish back)함으로써 그 표면을 평탄화한다.
상기한 방법으로 기판(1)에 소자분리홈(2)을 형성함으로써, 도 2에 나타내는 바와 같이 메모리셀 어레이에는 소자분리홈(2)에 의해서 주위를 둘러싼 섬모양으로 점재(點在)하는 다수의 활성영역(L)이 형성된다. 이들의 활성영역(L)은 예컨대 도면의 좌우방향으로 가늘고 길게 연장되고, 또한 그 중앙부가 도면의 상방을 향해서 볼록형상으로 돌출한 대략 T 자형의 평면패턴으로 구성된다. 도면의 상하방향을 따른 상기 활성영역(L)의 치수 및 인접하는 활성영역(L)과의 간격은 각각 포토리소그래피의 해상한계로 결정되는 최소치수(0.184μm)로 한다.
다음에 도 3에 도시한 바와 같이, 기판(1)에 p형 불순물(붕소) 및 n형 불순물(예컨대 인)을 이온주입한 후, 약 1000 ℃의 열처리로 상기 불순물을 확산시킴으로써, 메모리셀어레이의 기판(1)에 p형 웰(3) 및 n형 웰(5)을 형성하고 주변회로영역의 기판(1)에 p형 웰(3) 및 n형 웰(4)을 형성한다. 메모리셀 어레이의 p형 웰(3)을 둘러싸는 n형 웰(5)은 도시하지 않은 입출력회로 등으로부터 기판(1)을 통하여 이 p 형 웰(3)에 노이즈가 침입하는 것을 막기 위해서 형성한다.
다음에, 플루오르화수소산(hydrofluoric acid)을 사용한 웨트에칭으로 기판(1)(p형 웰(3), n형 웰(4))의 표면을 세정한 후, 약 800℃의 열산화로 p형 웰(3) 및 n형 웰(4)의 각각의 표면에 막두께 6nm 정도의 청정한 게이트산화막(8)을 형성한다. 또한, 게이트산화막(8)은 그 일부에 질화실리콘을 포함한 산질화실리콘막(silicon oxynitride film)으로 구성하여도 좋다. 산질화실리콘막은 산화실리콘막에 비해서 막 안에서의 계면준위의 발생을 억제하거나, 전자 트랩을 저감하거나 하는 효과가 높기 때문에, 게이트산화막(8)의 핫 캐리어 내성(hot carrier resistance)을 향상시킬 수 있다. 산질화실리콘막을 형성하는데는, 예컨대 기판(1)을 NO나 NO2라고 하는 질소가스를 함유한 분위기중에서 열산화하면 좋다.
다음에 도 4 및 도 5(메모리셀어레이의 평면도)에 도시한 바와 같이, 게이트산화막(8)의 상부에 게이트전극(9)(워드선(WL))을 형성한 후, 게이트전극(9)의 양측의 p형 웰(3)에 n형 불순물(인 또는 비소)을 이온주입하는 것에 의해 n-형 반도체영역(11)을 형성하고, n형 웰(4)에 p형 불순물(붕소)을 이온주입하는 것에 의해 p-형 반도체영역(12)을 형성한다.
상기 게이트전극(9)(워드선(WL))은, 예컨대 게이트산화막(8)의 상부에 인(P)을 도핑한 막두께 50nm 정도의 저저항 다결정실리콘막을 CVD법으로 퇴적하고, 계속하여 그 상부에 스퍼터링법으로 막두께 5nm 정도의 WN막과 막두께 100nm 정도의 W막을 퇴적하며, 게다가 그 상부에 CVD법으로 막두께 150nm정도의 질화실리콘막(10)을 퇴적한 후, 포토레지스트막(도시하지 않음)을 마스크로 한 드라이에칭으로 이들 막을 패터닝함으로써 형성한다. 메모리셀 어레이에 형성되는 게이트전극(9)(워드선(WL))의 폭(게이트 길이) 및 간격은 각각 포토리소그래피의 해상한계로 결정되는 최소치수(0.18 μm)로 한다.
다음에 도 6에 도시한 바와 같이, 기판(1)상에 CVD법으로 막두께 50nm정도의 질화실리콘막(13)을 퇴적한 후, 메모리셀 어레이의 기판(1)의 상부를 포토레지스트막(도시하지 않음)으로 덮고, 주변회로영역의 질화실리콘막(13)을 이방적으로 에칭함으로써, 주변회로영역의 게이트전극(9)의 측벽에 사이드 월 스페이서(side wall spacer)(13a)를 형성한다.
다음에, 주변회로영역의 p형 웰(3)에 n형 불순물(인 또는 비소)을 이온주입함으로써 n+형 반도체영역(14)(소스, 드레인)을 형성하고, n형 웰(4)에 p형 불순물(붕소)을 이온주입함으로써 p+형 반도체영역(15)(소스, 드레인)을 형성한다. 여기까지의 공정에서, 주변회로영역에 LDD(Lightly Doped Drain)구조의 소스, 드레인을 갖는 n채널형 MISFET(Qn) 및 p채널형 MISFET(Qp)가 형성된다.
다음에 도 7에 도시한 바와 같이, 질화실리콘막(13)의 상부에 CVD 법으로 막두께 600nm정도의 산화실리콘막(16)을 퇴적한 후, 산화실리콘막(16)을 CMP법으로 폴리쉬 백함으로써 그 표면을 평탄화한다. 또는, 기판(1)상에 막두께 300nm 정도의 S0G(spin-on-glass)막(도시하지 않음)을 도포한 후, 기판(1)을 800℃정도로 열처리하여 SOG막을 덴시파이(densification)하고, 계속하여 SOG막의 상부에 CVD법으로 막두께 300nm정도의 산화실리콘막(16)을 퇴적한 후, 산화실리콘막(16)을 CMP법으로 폴리쉬 백함으로써 그 표면을 평탄화하여도 좋다. SOG막은 CVD법으로 퇴적한 산화실리콘막에 비하여 리플로(reflow)성이 높고, 미세한 배선간의 갭을 채우는 특성(filling properties of gap)이 우수하기 때문에, 포토리소그래피의 해상한계로 결정되는 최소치수까지 미세화된 게이트전극(9)(워드선(WL))의 간극을 양호하게 매립할 수 있다.
다음에, 포토레지스트막(도시하지 않음)을 마스크로 한 드라이에칭으로 메모리셀 어레이의 산화실리콘막(16)을 드라이에칭한 후, 산화실리콘막(16)의 하층의 질화실리콘막(13)을 드라이 에칭함으로써, n-형 반도체영역(11)의 상부에 콘택트 홀(18, 19)을 형성한다.
상기 산화실리콘막(16)의 에칭은 질화실리콘에 비하여 산화실리콘의 에칭속도가 크게 되는 것과 같은 조건으로 행하여, 질화실리콘막(13)이 완전히는 제거되지 않도록 한다. 또한, 질화실리콘막(13)의 에칭은 실리콘(기판)이나 산화실리콘에 비하여 질화실리콘의 에칭속도가 크게 되는 것과 같은 조건으로 행하여, 기판(1)이나 산화실리콘막(7)이 깊게 깎이지 않도록 한다. 게다가, 질화실리콘막(13)의 에칭은 질화실리콘막(13)이 이방적으로 에칭되는 것과 같은 조건으로 행하여, 게이트전극(9)(워드선(WL))의 측벽에 질화실리콘막(13)을 남기도록 한다. 이에 의해, 포토리소그래피의 해상한계로 결정되는 최소치수보다도 미세한 지름을 갖는 콘택트홀(18, 19)이 게이트전극(9)(워드선(WL))에 대하여 자기정합(self alignment)으로 형성된다.
다음에, 상기 콘택트홀(18, 19)을 통하여 메모리셀 어레이의 p형 웰(3)(n-형 반도체영역(11))에 n형 불순물(인 또는 비소)을 이온주입하는 것에 의해, n+형 반도체영역(17)(소스, 드레인)을 형성한다. 여기까지의 공정에서 메모리셀 어레이에 n채널형으로 구성되는 메모리셀 선택용 MISFET(Qs)가 형성된다.
다음에 도 8에 도시한 바와 같이, 콘택트홀(18, 19)의 내부에 플러그(20)를 형성한다. 플러그(20)는 콘택트홀(18, 19)의 내부를 포함하는 산화실리콘막(16)의 상부에 인(P)등의 n형 불순물을 도핑한 저저항 다결정실리콘막을 CVD법으로 퇴적하고, 계속하여 이 다결정실리콘막을 에치 백(또는 CMP법으로 폴리쉬 백)하여 콘택트홀(18, 19)의 내부에만 남기는 것에 의해 형성한다.
다음으로 도 9에 도시한 바와 같이, 산화실리콘막(16)의 상부에 CVD법으로 막두께 20nm 정도의 산화실리콘막(21)을 퇴적한 후, 포토레지스트막(도시하지 않음)을 마스크로 한 드라이에칭으로 주변회로영역의 산화실리콘막(21) 및 그 하층의 산화실리콘막(16)을 드라이에칭함으로써, n채널형 MISFET(Qn)의 소스, 드레인(n+형 반도체영역(14))의 상부에 콘택트홀(22)을 형성하고, p채널형 MISFET(Qp)의 소스, 드레인(p+형 반도체영역(15))의 상부에 콘택트홀(23)을 형성한다. 또한, 이와 동시에 주변회로영역의 p채널형 MISFET(Qp)의 게이트전극(9)(및 n채널형 MISFET(Qp)의 도시하지 않은 영역의 게이트전극(9))의 상부에 콘택트홀(24)을 형성하고, 메모리셀 어레이의 콘택트홀(18)의 상부에 접속구멍(25)을 형성한다.
다음에 도 10에 도시한 바와 같이, n채널형 MISFET(Qn)의 소스, 드레인(n+형 반도체영역(14))의 표면, p채널형 MISFET(Qp)의 소스, 드레인(p+형 반도체영역(15))의 표면 및 콘택트홀(18)의 내부의 플러그(20)의 표면에 각각 실리사이드막(silicide film)(26)을 형성한 후, 콘택트홀(22, 23, 24)의 내부 및 접속구멍(25)의 내부에 각각 플러그(27)를 형성한다.
상기 실리사이드막(26)은, 예컨대 콘택트홀(22, 23, 24)의 내부 및 접속구멍(25)의 내부를 포함하는 산화실리콘막(21)의 상부에 스퍼터링법으로 막두께 30nm 정도의 Ti막과 막두께 20nm 정도의 TiN막을 퇴적한 후, 기판(1)을 약 650℃에서 열처리함으로써 형성한다. 또한 플러그(27)는, 예컨대 콘택트홀(22, 23, 24)의 내부 및 접속구멍(25)의 내부를 포함하는 상기 TiN막의 상부에 CVD법으로 막두께 50nm 정도의 TiN막 및 막두께 300 정도의 W막을 퇴적한 후, 산화실리콘막(21)의 상부의 W막, TiN막 및 Ti막을 CMP법으로 연마하고, 이들 막을 콘택트홀(22, 23, 24)의 내부 및 접속구멍(25)의 내부에만 남기는 것에 의해 형성한다.
소스, 드레인(n+형 반도체영역(14), p+형 반도체영역(15))과 그 상부에 형성된 플러그(27)와의 계면에 Ti 실리사이드로 이루어지는 상기 실리사이드막(26)을 형성함으로써, 소스, 드레인(n+형 반도체영역(14), p+형 반도체영역(15))과 플러그(27)와의 콘택트 저항을 저감할 수가 있다.
다음에 도 11에 나타낸 바와 같이, 메모리셀 어레이의 산화실리콘막(21)의 상부에 비트선(BL)을 형성하고, 주변회로영역의 산화실리콘막(21)의 상부에 제1 층째의 배선(30∼33)을 형성한다. 비트선(BL) 및 제1 층째의 배선(30∼33)은, 예컨대 산화실리콘막(21)의 상부에 스퍼터링법으로 막두께 100nm 정도의 W막(22)를 퇴적한 후, 포토레지스트막을 마스크로 하여 이 W막을 드라이 에칭함으로써 형성한다.
다음에 도 12에 도시한 바와 같이, 비트선(BL) 및 제1 층째의 배선(30∼33)의 상부에 CVD법으로 막두께 300nm 정도의 산화실리콘막(34)(제1 절연막)을 퇴적하고, 계속하여 산화실리콘막(34)의 상부에 CVD법으로 막두께 200nm 정도의 다결정실리콘막(35)을 퇴적한 후, 포토레지스트막을 마스크로 하여 메모리셀 어레이의 다결정실리콘막(35)을 드라이 에칭함으로써, 콘택트홀(19)의 상방의 다결정실리콘막(35)에 홈(36)을 형성한다. 이 홈(36)의 직경은 포토리소그래피의 해상한계로 결정되는 최소치수로 한다.
다음에 도 13에 도시한 바와 같이, 상기 홈(36)의 측벽에 사이드 월 스페이서(37)를 형성한 후, 이 사이드 월 스페이서(37)와 다결정실리콘막(35)을 마스크로 하여 산화실리콘막(34) 및 그 하층의 산화실리콘막(21)을 드라이에칭하는 것에 의해, 콘택트홀(19)의 상부에 접속구멍(38)(제1 접속구멍)을 형성한다. 홈(36)의 측벽의 사이드 월 스페이서(37)는 홈(36)의 내부를 포함하는 다결정실리콘막(35)의 상부에 CVD법으로 다결정실리콘막을 퇴적한 후, 이 다결정실리콘막을 이방적으로 에칭하여 홈(36)의 측벽에 남김으로써 형성한다.
측벽에 사이드 월 스페이서(37)가 형성된 상기 홈(36)의 저부에 접속구멍(38)을 형성하는 것에 의해, 접속구멍(38)의 지름은 포토리소그래피의 해상한계로 결정되는 최소치수보다도 작게 된다. 이에 의해 메모리셀 사이즈를 축소하더라도 비트선(BL)과 접속구멍(38)과의 맞춤마진이 확보되기 때문에, 다음 공정에서 접속구멍(38)의 내부에 매립되는 플러그(39)와 비트선(BL)과의 단락을 확실하게 방지할 수가 있다.
다음에, 상기 다결정실리콘막(35)과 사이드 월 스페이서(37)를 드라이에칭으로 제거한 후, 도 14에 도시한 바와 같이 접속구멍(38)의 내부에 플러그(39)(제1 도전성 접속체)를 형성한다. 플러그(39)는 접속구멍(38)의 내부를 포함하는 산화실리콘막(34)의 상부에 n형 불순물(인)을 도핑한 저저항 다결정실리콘막을 CVD법으로 퇴적한 후, 이 다결정실리콘막을 에치 백하여 접속구멍(38)의 내부에만 남기는 것에 의해 형성한다. 이 때, 다결정실리콘막을 오버에칭하는 것에 의해, 도시한 바와 같이 플러그(39) 표면의 높이를 산화실리콘막(34) 표면의 높이보다도 낮게 한다.
다음에 도 15에 도시한 바와 같이, 접속구멍(38) 내부의 플러그(39) 표면에 실리사이드막(40)을 형성하고, 다음으로 이 실리사이드막(40)의 표면에 배리어 금속막(41)을 형성한다.
상기 실리사이드막(40)은 다결정실리콘으로 구성된 플러그(39)와 배리어 금속막(41)과의 콘택트 저항을 저감하기 위해 형성한다. 실리사이드막(40)은, 예컨대 접속구멍(38)의 내부를 포함하는 산화실리콘막(34)의 상부에 스퍼터링법으로 Ti막을 퇴적하고, 계속하여 기판(1)을 약 650℃에서 열처리하여 플러그(39)의 표면에 실리사이드막(40)을 형성한 후, 산화실리콘막(34)의 상부에 남은 미반응의 Ti막을 에칭으로 제거함으로써 형성한다.
또한 실리사이드막(40) 상부의 배리어 금속막(41)은, 후의 공정에서 그 상부에 형성되는 도전성 기초막(42)과 플러그(39)와의 반응에 의한 콘택트 저항의 증가를 막고, 또한 도전성 기초막(42)의 상부에 형성되는 정보축적용 용량소자의 용량절연막(47)을 열처리할 때에 플러그(39)의 표면이 산화되는 것을 방지할 목적으로 형성한다. 배리어 금속막(41)은, 예컨대 접속구멍(38)의 내부를 포함하는 산화실리콘막(34)의 상부에 스퍼터링법으로 TaSiN, TaN, TiSiN, TiN, WSiN, WN등의 고융점 금속(실리사이드) 질화물이나 (Ti, A1)N의 고용체(固溶體)등의 도체막을 퇴적한 후, 이 도체막을 CMP법으로 연마(또는 드라이에칭법으로 에치 백)하여 접속구멍(38)의 내부에만 남김으로써 형성한다. 특히 (Ti, Al)N의 고용체는 그 속에 포함되는 Al의 산소 배리어성이 높기 때문에, 플러그(39) 표면의 산화를 효과적으로 방지할 수 있다.
다음에 도 16에 도시한 바와 같이, 상기 산화실리콘막(34)의 상부에 도전성 기초막(42)을 형성한다. 이 도전성 기초막(42)은 정보축적용 용량소자의 하부전극 재료인 금속막을 전해도금법으로 형성할 때의 캐소드전극으로서 사용되는 것이며, 하부전극 재료인 금속막에 비하여 얇은 막두께로 형성한다. 도전성 기초막(42)은, 예컨대 스퍼터링법으로 퇴적한 막두께 50∼60nm 정도의 Pt막으로 이루어진다.
다음에 도 17에 도시한 바와 같이, 도전성 기초막(42)의 상부에 CVD법으로 산화실리콘막(43)(제2 절연막)을 퇴적한 후, 포토레지스트막(도시하지 않음)을 마스크로 하여 메모리셀 어레이의 산화실리콘막(43)을 드라이 에칭함으로써, 접속구멍(38)의 상부에 홈(44)을 형성한다.
후술하는 바와 같이, 정보축적용 용량소자의 하부전극(46)은 상기 홈(44)의 내부에 형성되기 때문에, 하부전극(46)의 표면적을 크게 하여 정보축적용 용량소자의 축적전하량을 늘리기 위해서는, 산화실리콘막(43)을 두꺼운 막두께 (예를들면 500nm 정도)로 퇴적함으로써 홈(44)을 깊게 할 필요가 있다.
또한 산화실리콘막(43)을 드라이에칭하여 홈(44)을 형성할 때는, 산화실리콘막(43)의 하층의 도전성 기초막(42)을 에칭의 스톱퍼로서 이용한다. 이에 의해, 산화실리콘막(43)을 오버에칭하더라도 도전성 기초막(42)의 하층의 산화실리콘막(34)이 깎이는 일이 없기 때문에, 적은 에칭마진으로 확실히 홈(44)을 형성할 수 있다.
게다가, 산화실리콘막(43)을 드라이에칭하여 홈(44)을 형성하는 것에 의해, 홈(44)의 안쪽 지름은 그 저부와 상단부가 같게 되던지, 또는 저부보다도 상단부의 쪽이 큰 역 테이퍼(reverse taper)모양으로 된다.
다음에, 도 18에 도시한 바와 같이, 홈(44)의 저부에 노출한 도전성 기초막(42)을 캐소드전극으로 하는 전해도금법에 의해서, 도전성 기초막(42)의 표면에 Pt막(45)(제1 도전체막)을 석출시킨다. Pt막(45)은 그 표면의 높이가 적어도 산화실리콘막(43)의 표면의 높이, 즉 홈(44)의 깊이보다도 크게 되도록 형성한다.
도 19는 Pt막(45)의 형성에 사용하는 전해도금 처리장치(100)의 개략도이다. 도금액(101)이 충전된 도금조(plating tank)(102)의 안에는, 기판(웨이퍼)(1)과 애노드전극(103)이 대향하여 배치된다. 애노드전극(103)에는 도금조(l02)의 외부의 직류전원(104)으로부터 양(正)의 전압이 인가되고, 기판(웨이퍼)(1)에는 접촉단자(105)를 통해 직류전원(104)으로부터 음(負)의 전압이 인가된다.
도 20에 확대하여 도시한 바와 같이, 상기 접촉단자(105)는 기판(웨이퍼)(1)의 최외주부에 노출한 도전성 기초막(42)의 표면에 접촉하고, 이에 의해 도전성 기초막(42)이 캐소드전극으로서 기능한다. 이 때 도 21에 도시한 바와 같이, 기판(웨이퍼)(1)의 주면은 접촉단자(105)가 접촉하는 최외주부와, 메모리셀 어레이의 홈(44)의 저부에만 도전성 기초막(42)이 노출하고, 이외의 영역(주변회로영역이나 스크라이브영역등)의 도전성 기초막(42)은 그 표면이 산화실리콘막(43)으로 덮여져 있다.
상기한 바와 같이, 기판(웨이퍼)(1)의 전면에 형성된 도전성 기초막(42)과 접촉단자(105)가 기판(웨이퍼)(1)의 최외주부에서 접촉한 경우, 기판(웨이퍼)(1)의 면내에서의 전류의 세기는, 접촉단자(105)로부터 멀어질수록, 즉 기판(웨이퍼)(1)의 중심부로 가깝게 갈수록 약해진다. 한편, 전해도금법에 의한 금속막의 성장속도는 전류의 세기에 비례하여 증대한다. 따라서, 특히 캐소드전극으로서 기능하는 도전성 기초막(42)의 막두께가 얇은 경우에는, 기판(웨이퍼)(1)의 중심부로 가까와질수록 전극의 전기저항이 커지고, 도전성 기초막(42)의 표면에 석출하는 Pt막(45)의 성장속도가 느리게 된다.
그래서, 전해도금법으로 기판(웨이퍼)(1)의 표면에 Pt막(45)을 형성하는 경우는 기판(웨이퍼)(1)의 면내에서의 Pt막(45)의 성막속도의 편차를 고려하고, 기판(웨이퍼)(l)의 외주에 가까운 영역에서는 Pt막(45)의 표면의 높이가 산화실리콘막(43)의 표면의 높이보다도 충분히 커지도록 성막시간을 제어한다. 이에 의해, 캐소드전극의 전기저항이 커지는 기판(웨이퍼)(1)의 중심부에서도 Pt막(45)의 표면의 높이를 산화실리콘막(43)의 표면의 높이와 같은 것 이상으로 할 수 있다.
다음에 도 22에 나타낸 바와 같이, 홈(44)의 개공부(開孔部)에 노출한 과잉의 Pt막(45)을 CMP법으로 폴리쉬 백 또는 드라이에칭법으로 에치 백함으로써, 기판(웨이퍼)(1)의 전면에서 Pt막(45)의 표면의 높이를 산화실리콘막(43)의 표면의 높이와 같게 한다.
또한 상기의 평탄화처리에 앞서서, Pt막(45)의 상부에 에칭속도가 Pt에 가까운 막을 퇴적하고, 이 막을 평탄화하고 나서 Pt막(45)을 평탄화하면, Pt막(45)의 표면의 높이와 산화실리콘막(43)의 표면의 높이를 보다 확실하게 균등화할 수가 있다. 또한, 상기의 평탄화 처리를 행하는 다른 방법으로서, 전해도금의 역반응을 이용하여 산화실리콘막(43)의 표면보다도 높은 부분의 Pt막(45)을 전기분해로 제거하여도 좋다.
다음에 도 23에 도시한 바와 같이, 플루오르화수소산등의 에칭액을 사용한 웨트에칭으로 산화실리콘막(43)을 제거한다. 이 때, 산화실리콘막(43)의 하층의 도전성 기초막(42)이 에칭의 스톱퍼가 되기 때문에, 산화실리콘막(43)을 오버에칭하여도 도전성 기초막(42)의 하층의 산화실리콘막(34)이 깎일 염려는 없다. 이에 의해, 막두께가 두꺼운 산화실리콘막(43)을 완전히 제거할 수가 있고, 또한 산화실리콘막(43)을 제거한 후에 도전성 기초막(42)의 위에 남은 애스펙트비가 큰 기둥모양의 Pt막(45)이 쓰러지는 문제점을 방지할 수 있다.
다음에 도 24에 도시한 바와 같이, Pt막(45)을 마스크로 하여 도전성 기초막(42)을 드라이에칭하는 것에 의해, Pt막(45)과 그 하부에 남은 도전성 기초막(42)으로 이루어지는 정보축적용 용량소자의 하부전극(46)을 형성한다. 도전성 기초막(42)을 드라이 에칭하는데는, 예컨대 Ar이온의 성분비가 높은 CF4+ Ar 플라즈마를 이용한 이방성 에칭법을 사용한다.
상기한 바와 같이, 도전성 기초막(42)을 구성하는 Pt막을 드라이에칭으로 패터닝한 경우는, 패턴의 측벽에 증기압이 낮은 반응생성물이 퇴적한다. 그 때문에 에칭 후에 Pt막(45)의 하부에 남은 도전성 기초막(42)의 측면은 하단부의 지름이 상단부의 지름보다도 큰 테이퍼 모양이 된다. 그러나, 본 실시형태에서는 드라이에칭으로 패터닝되는 도전성 기초막(42)의 막두께가, 그 상부의 Pt막(45)의 막두께(500nm 정도)에 비하여 충분히 얇기 때문에(50∼60nm 정도), 그 측면이 테이퍼 모양으로 되더라도 패턴이 가로방향으로 확대된 정도는 근소하다. 이에 의해 하부전극(46)끼리의 간격을 축소하더라도 그것들의 단락을 방지할 수가 있기 때문에, Pt막으로 구성된 하부전극(46)을 갖는 DRAM의 메모리셀 사이즈를 축소할 수가 있다.
또한, Pt막(45)을 마스크로 하여 도전성 기초막(42)을 드라이 에칭한 경우는, 도전성 기초막(42)과 같은 재료인 Pt막(45)의 표면도 어느 정도 에칭되기 때문에, 도시한 바와 같이 그 견부(肩部)(상부의 에지부)가 깎여 둥글게 된다. 이에 의해, 다음 공정에서 하부전극(46)의 상부에 퇴적하는 용량절연막(47)의 스텝 커버리지(단차피복성)가 양호하게 된다.
다음에 기판(1)의 표면을 세정한 후, 도 25에 도시한 바와 같이 하부전극(46)의 상면과 측면을 따라 용량절연막(47)을 퇴적한다. 용량절연막(47)은, 예컨대 MOCVD(Metal 0rganic Chemical Vapor Deposition)법으로 퇴적한 BST막으로 이루어진다.
상기한 바와 같이, 하부전극(46)의 견부(상부의 에지부)가 둥글게 되어 있기 때문에, 용량절연막(47)은 하부전극(46)의 상면과 측면을 따라 대략 균일한 막두께로 퇴적한다. 즉, 하부전극(46)의 견부에서 용량절연막(47)의 막두께가 얇아지는 일은 없으므로, 하부전극(46)의 견부 근방에서의 전계 집중이 방지되고, 이 전계 집중에 기인하는 리크전류의 증가를 막을 수 있다.
다음에, 상기 용량절연막(47)의 막질(膜質)을 개선하기 위해서, 약 700℃의 산소 분위기중에서 기판(1)을 열처리한다. 이 때, 용량절연막(47)을 구성하는 BST막 중의 산소가 Pt막으로 구성된 하부전극(46)중으로 확산하고, 그 일부는 하부전극(46)의 하부의 접속구멍(38)내에도 확산한다. 그러나, 상술한 바와 같이 접속구멍(38)의 내부에 매립된 플러그(39)의 표면에는 산소의 확산을 막는 배리어 금속막(41)이 형성되어 있기 때문에, 상기의 고온 열처리에 의해서 플러그(39)의 표면이 산화될 염려는 없다.
다음에 도 26에 도시한 바와 같이, 용량절연막(47)의 상부에 정보축적용 용량소자의 상부전극 재료인 Pt막(48a)(제2 도전체막)을 CVD법으로 퇴적한 후, 도 27에 도시한 바와 같이 Pt막(48a)의 상부에 배리어 금속막(49)을 형성한다.
Pt막(48a)의 상부의 배리어 금속막(49)은, 후의 공정에서 정보축적용 용량소자의 상부의 절연막에 형성되는 접속구멍(51)안의 플러그(53)와 상부전극(48)과의 전기적 접속을 충분히 확보함과 동시에, Pt막(48a)을 통하여 확산하는 용량절연막(47)중의 산소에 기인하는 상기 플러그(53)의 산화를 방지할 목적으로 형성한다. 배리어 금속막(49)은, 예컨대 스퍼터링법으로 퇴적한 TaSiN, TaN, TiSiN, TiN, WSiN, WN 등의 고융점 금속(실리사이드)질화물이나, (Ti, Al)N의 고용체등의 도체막으로 구성되고, 특히 (Ti, Al)N의 고용체가 바람직하다.
다음에 도 28에 도시한 바와 같이, 포토레지스트막(도시하지 않음)을 마스크로 한 드라이에칭으로 주변회로영역의 배리어 금속막(49), Pt막(48a) 및 용량절연막(47)을 제거함으로써, Pt막(48a)으로 구성된 상부전극(48), BST막으로 구성된 용량절연막(47) 및 Pt막(45)으로 구성된 하부전극(46)으로 이루어지는 정보축적용 용량소자(C)를 형성한다. 또한 여기까지의 공정에 의해, 정보축적용 용량소자(C)와 메모리셀 선택용 MISFET(Qs)가 직렬로 접속된 메모리셀이 완성된다.
다음에 도 29에 도시한 바와 같이, 정보축적용 용량소자(C)의 상부에 CVD법으로 산화실리콘막(50)(제4 절연막)을 퇴적한 후, 그 표면을 CMP법으로 평탄화한다. 계속하여 도 30에 도시한 바와 같이, 포토레지스트막(도시하지 않음)을 마스크로 하여 메모리셀 어레이의 단부의 산화실리콘막(50)을 드라이에칭함으로써, 정보축적용 용량소자(C)의 상부전극(48)의 상부에 접속구멍(51)을 형성한다. 또한, 이와 동시에 주변회로영역의 산화실리콘막(50) 및 그 하층의 산화실리콘막(34)을 드라이 에칭함으로써, 제1층째의 배선(31)의 상부에 접속구멍(52)을 형성한다.
다음에, 상기 접속구멍(51, 52)의 내부에 플러그(53)(제2 도전성 접속체)를 형성한다. 플러그(53)는, 예컨대 접속구멍(51, 52)의 내부를 포함하는 산화실리콘막(50)의 상부에 스퍼터링법으로 W막을 퇴적한 후, 이 W막을 에치백하여 접속구멍(51, 52)의 내부에만 남기는 것에 의해 형성한다. 접속구멍(51)내의 플러그(53)와 상부전극(48)과의 사이에는 배리어 금속막(49)이 개재하고 있기 때문에, 상부전극(48)을 구성하는 Pt막(48a)을 통하여 확산하는 용량 절연막(47)중의 산소에 기인하는 플러그(53)의 산화를 방지할 수 있다.
다음에 도 31에 도시한 바와 같이, 산화실리콘막(50)의 상부에 제2 층째의 배선(54∼56)을 형성한다. 배선(54∼56)은, 예컨대 산화실리콘막의 상부에 스퍼터링법으로 TiN막, Al합금막 및 TiN막을 순차로 퇴적하고, 포토레지스트막을 마스크로 한 드라이에칭으로 이들 막을 패터닝함으로써 형성한다. 제2 층째의 배선(54∼56)의 상부에는, 그 후 절연막을 통해 제3 층째의 배선이 형성되지만 그 도시는 생략한다.
본 실시형태에서는 도전성 기초막(42), 하부전극(46) 및 상부전극(48)을 각각 Pt막으로 구성하였지만, 도전성 기초막(42), 하부전극(46) 및 상부전극(48)은 Ru, Ir, Pt-Rh합금, RuO2또는 IrO2등, 백금족 금속, 백금족 합금, 백금족 금속의 도전성 산화물의 한 종류 또는 두 종류이상의 도전막을 주성분으로 하는 막에 의해서 구성하여도 좋다.
또한, 상기 하부전극(46)을 구성하는 Pt막(45)과 도전성 기초막(42) 및 상부전극(48)은 전부 같은 재료로 할 필요는 없고, 각각 선택할 수 있는 범위내에서 최적의 재료를 채용하면 좋다. 예컨대 도전성 기초막(42)을 스퍼터링법으로 형성한 Ru막에 의해 형성하고, Pt막(45)을 본 실시형태와 같이 도금에 의해서 형성한 Pt막에 의해서 형성하며, 도전성 기초막(42)의 에칭시에 도전성 기초막(42)의 에칭속도가 Pt막(45)의 에칭속도보다도 크게 되는 것과 같은 조건을 채용함으로써, 마스크로 되는 Pt막(45)의 높이의 감소를 적게 할 수 있다. Ru막(도전성 기초막(42))의 에칭속도가 Pt막(45)의 에칭속도보다도 크게 되는 것과 같은 조건으로서는, 예컨대 Ru가 02계의 가스에 의해 비교적 저온으로 화학적작용에 의한 에칭이 가능한 것을 이용한 산소:염소(= 9 : 1) 혼합가스 플라즈마에 의한 드라이에칭 등을 생각할 수 있다.
또한, 본 실시형태에서는 도전성 기초막(42)을 캐소드전극으로 하는 전해도금법에 의해서, 그 표면에 하부전극재료(Pt막(45))를 형성하였지만, 도전성 기초막(42)을 촉매로 하는 무전해 도금법으로 그 표면에 하부전극 재료(Pt막(45))를 형성하거나, 도전성 기초막(42)의 표면에 선택 CVD법으로 하부전극재료(Pt막(45))를 형성하거나 하여도 좋다.
게다가 본 실시형태에서는, 용량절연막(47)을 MOCVD법으로 퇴적한 BST막으로 구성하였지만, PZT, PLT, PLZT, PbTiO3, SrTiO3, BaTiO3, BST, SBT 또는 Ta205등, 페로브스카이트형 또는 복합 페로브스카이트형의 결정구조를 갖는 고유전율막 또는 강유전체막을 주성분으로 하는 막에 의해서 구성하여도 좋다. 또한, 이들 막의 형성에 스퍼터링법이나 졸-겔(sol-gel)법등을 사용하여도 좋다.
(실시형태 2)
본 발명의 실시형태 2인 DRAM의 제조방법을 도 32∼도 40을 사용하여 공정순으로 설명한다.
먼저 도 32에 도시한 바와 같이, 메모리셀 어레이에 메모리셀 선택용 MISFET(Qs)를 형성하고, 주변회로영역에 n채널형 MISFET(Qn) 및 p채널형 MlSFET(Qp)를 형성한 후, 메모리셀 어레이에 비트선(BL)을 형성하고, 주변회로영역에 제1 층째의 배선(30∼33)을 형성한다. 다음에, 비트선(BL) 및 제1 층째의 배선(30∼33)의 상부에 퇴적한 산화실리콘막(34)에 접속구멍(38)을 형성한 후, 접속구멍(38)의 내부에 플러그(39), 실리사이드막(40) 및 배리어 금속막(41)을 차례로 형성한다. 여기까지의 공정은 상기 실시형태 l과 같다.
다음에 도 33에 도시한 바와 같이, 비트선(BL) 및 제1 층째의 배선(30∼33)의 상부에 CVD법으로 막두께 50∼60nm 정도의 질화실리콘막(28)을 퇴적하고, 계속하여 질화실리콘막(28)의 상부에 CVD법으로 막두께 500nm 정도의 산화실리콘막(43)을 퇴적한 후, 도 34에 도시한 바와 같이 포토레지스트막(도시하지 않음)을 마스크로 하여 메모리셀 어레이의 산화실리콘막(43)을 드라이 에칭함으로써, 접속구멍(38)의 상부에 홈(44)을 형성한다.
산화실리콘막(43)을 드라이에칭하여 상기 홈(44)을 형성할 때는, 산화실리콘막(43)의 하층의 질화실리콘막(28)을 에칭의 스톱퍼로서 이용한다. 이에 의해 산화실리콘막(43)을 오버에칭하더라도, 질화실리콘막(28)의 하층의 산화실리콘막(34)이 깎이는 것이 아니기 때문에, 적은 에칭마진으로 확실하게 홈(44)을 형성할 수가 있다.
다음에 도 35에 도시한 바와 같이, 홈(44)의 저부에 노출한 질화실리콘막(28)을 드라이에칭으로 제거한 후, 도 36에 도시한 바와 같이 홈(44)의 내부를 포함하는 산화실리콘막(34)의 상부에 도전성 기초막(42)을 퇴적한다. 이 도전성 기초막(42)은 정보축적용 용량소자의 하부전극재료로 되는 금속막을 전해도금법으로 형성할 때의 캐소드전극으로서 사용되는 것이며, 예컨대 스퍼터링법으로 퇴적한 막두께 50∼60nm 정도의 Pt막으로 이루어진다.
다음에 도 37에 도시한 바와 같이, 상기 도전성 기초막(42)을 캐소드전극으로 하는 전해도금법에 의해서, 도전성 기초막(42)의 표면에 Pt막(45)을 석출시킨다. 상기 실시형태 1과 마찬가지로, Pt막(45)은 그 표면의 높이가 산화실리콘막(43)의 표면의 높이, 즉 홈(44)의 깊이보다도 크게 되도록 형성한다. 다른 한편, 본 실시형태에서는 캐소드전극으로 되는 도전성 기초막(42)이 홈(44)의 저부와 측벽에 형성되어 있기 때문에, 홈(44)의 저부뿐만아니라 측벽으로부터도 Pt막(45)이 성장한다. 따라서, 도전성 기초막(42)이 홈(44)의 저부에만 형성된 상기 실시형태 1에 비하여 적은 시간에 Pt막(45)을 형성할 수가 있다.
다음에 도 38에 도시한 바와 같이, CMP법에 의한 폴리쉬 백(또는 드라이에칭법에 의한 에치 백)으로 산화실리콘막(43)의 상부의 Pt막(45)과 도전성 기초막(42)을 제거하고 홈(44)의 내부에만 남기는 것에 의해, Pt막(45)의 표면의 높이를 산화실리콘막(43)의 표면의 높이와 같게 한다.
다음에 도 39에 도시한 바와 같이, 포토레지스트막(도시하지 않음)을 마스크로 한 웨트(wet) 에칭으로 메모리셀어레이의 산화실리콘막(43)을 제거함으로써, Pt막(45)과 그 저부 및 측면을 덮는 도전성 기초막(42)으로 이루어지는 정보축적용 용량소자(C)의 하부전극(46)을 형성한다.
상기 웨트에칭은 산화실리콘막(43)의 하층의 질화실리콘막(28)을 에칭의 스톱퍼로 사용하기 때문에, 산화실리콘막(43)을 오버에칭하더라도 질화실리콘막(28)의 하층의 산화실리콘막(34)이 깎일 염려는 없다. 이에 의해 막두께가 두꺼운 산화실리콘막(43)을 완전히 제거할 수가 있고, 또한 산화실리콘막(34)의 상부에 형성되는 애스펙트비가 큰 기둥모양의 하부전극(46)이 쓰러지는 문제를 방지할 수가 있다.
또한, 상기 두꺼운 막두께의 산화실리콘막(34)을 주변회로영역에 남겨 놓는 것에 의해, 정보축적용 용량소자를 형성한 후의 메모리셀 어레이와 주변회로영역과의 단차를 저감할 수가 있기 때문에, 후의 공정에서 산화실리콘막(34)의 상층에 형성되는 제2 층째의 배선의 가공정밀도가 향상한다.
또한 메모리셀 어레이의 산화실리콘막(43)을 제거할 때, 도 40에 도시한 바와 같이 주변회로영역의 산화실리콘막(43)을 동시에 제거하더라도 좋다. 이 경우는, 주변회로영역의 산화실리콘막(43)을 덮는 포토레지스트막이 불필요해지므로, 포토마스크의 수를 감소시킬 수 있다. 또한, 주변회로영역에 두꺼운 막두께의 산화실리콘막(43)을 남기지 않는 경우는, 후의 공정에서 주변회로영역의 산화실리콘막(34)의 상층에 형성되는 절연막의 막두께가 얇아지기 때문에, 주변회로영역의 제2 층째의 배선과 제1 층째의 배선을 접속하는 접속구멍의 애스펙트비를 작게 할 수가 있어, 접속구멍의 가공정밀도가 향상한다.
도시는 생략하지만, 그 후 상기 실시형태 1과 마찬가지의 방법으로 하부전극(46)의 상면과 측면에 용량절연막을 형성하고, 다음에 용량절연막의 상부에 상부전극 재료로 되는 Pt막을 퇴적한 후, 포토레지스트막을 마스크로 한 드라이에칭으로 Pt막과 용량절연막을 패터닝함으로써, 정보축적용 용량소자를 형성한다. 또한, 그 후 게다가 정보축적용 용량소자의 상부에 2층 정도의 Al배선을 형성한다.
이와 같이, 본 실시형태의 제조방법은 정보축적용 용량소자의 하부전극 재료를 전해도금법으로 형성할 때의 캐소드전극으로 되는 도전성 기초막(42)을 산화실리콘막(34)의 상부에도 형성한다. 이 때문에, CMP법에 의한 폴리쉬 백등에 의해서 산화실리콘막(43) 상부의 Pt막(45)을 제거할 때에 도전성 기초막(42)이 동시에 제거된다. 이에 의해, 상기 실시형태 l에서 행한 바와 같은 도전성 기초막(42)만을 에칭하는 공정이 불필요하게 된다.
또한 상기 실시형태 1과 같이, Pt막(45)을 마스크로 하여 도전성 기초막(42)을 에칭하는 경우는, Pt막(45)도 동시에 에칭되기 때문에 그 만큼 하부전극(46)의 높이가 낮게 된다. 이에 비하여, 본 실시형태의 제조방법에서는 하부전극(46)의 높이를 홈(44)의 깊이와 같게 할 수 있기 때문에, 에칭에 의한 하부전극(46)의 표면적의 감소가 억제된다.
(실시형태 3)
본 발명의 실시형태 3인 DRAM의 제조방법을 도 41∼도 47을 사용하여 공정순으로 설명한다.
먼저 도 41에 도시한 바와 같이, 메모리셀 어레이에 메모리셀 선택용 MISFET(Qs)를 형성하고, 주변회로영역에 n 채널형 MISFET(Qn) 및 p 채널형 MlSFET(Qp)를 형성한 후, 메모리셀 어레이에 비트선(BL)을 형성하고, 주변회로영역에 제1 층째의 배선(30∼33)을 형성한다. 다음에, 비트선(BL) 및 제1 층째의 배선(30∼33)의 상부에 퇴적한 산화실리콘막(34)에 접속구멍(38)을 형성한 후, 접속구멍(38)의 내부에 플러그(39), 실리사이드막(40) 및 배리어 금속막(41)을 차례로 형성한다. 여기까지의 공정은 상기 실시형태 1, 2와 같다.
다음에 도 42에 도시한 바와 같이, 산화실리콘막(34)의 상부에 도전성 기초막(42a)(제1 도전성 기초막)을 형성한 후, 도전성 기초막(42a)의 상부에 CVD법으로 두꺼운 막두께(500nm 정도)의 산화실리콘막(43)을 퇴적한다. 도전성 기초막(42a)은 상기 실시형태 1의 도전성 기초막(42)과 마찬가지로, 스퍼터링법으로 퇴적한 막두께 50∼60nm 정도의 Pt막 등으로 이루어진다.
다음에 도 43에 도시한 바와 같이, 포토레지스트막(도시하지 않음)을 마스크로 하여 메모리셀 어레이의 산화실리콘막(43)을 드라이에칭함으로써, 접속구멍(38)의 상부에 홈(44)을 형성한다. 홈(44)을 형성할 때는 상기 실시형태 1과 마찬가지로, 산화실리콘막(43)의 하층의 도전성 기초막(42a)을 에칭의 스톱퍼로서 이용한다.
다음에, 상기 홈(44)의 내부를 포함하는 산화실리콘막(43)의 상부에 제2 도전성 기초막(42b)을 형성함으로써, 홈(44)의 저부에 2층의 도전성 기초막(42a, 42b)을 적층한다. 도전성 기초막(42b)은, 상기 도전성 기초막(42a)과 마찬가지로 스퍼터링법으로 퇴적한 막두께 50∼60nm 정도의 Pt막 등으로 이루어진다.
다음에 도 44에 도시한 바와 같이, 상기 2층의 도전성 기초막(42a, 42b)을 캐소드전극으로 하는 전해도금법에 의해서, 도전성 기초막(42b)의 표면에 Pt막(45)을 석출시킨다. 홈(44)의 내부에 형성되는 Pt막(45)은 상기 실시형태 2와 마찬가지로, 그 표면의 높이가 산화실리콘막(43)의 표면의 높이, 즉 홈(44)의 깊이보다도 크게 되도록 형성한다.
본 실시형태에서는, 캐소드전극으로 되는 도전성 기초막(42b)이 홈(44)의 저부와 측벽에 형성되어 있기 때문에, 상기 실시형태 2와 마찬가지로 도전성 기초막(42)이 홈(44)의 저부에만 형성된 상기 실시형태 1에 비하여 적은 시간으로 홈(44)의 내부에 Pt막(45)을 형성할 수가 있다.
또한, 본 실시 형태에서는 홈(44)의 저부에 2층의 도전성 기초막(42a, 42b)이 적층되어 있기 때문에, 상기 실시형태 l, 2에 비하여 홈(44)의 저부에서의 캐소드전극의 전계강도가 커진다. 이에 의해, 기판(웨이퍼)(1)의 중심부에서의 캐소드전극의 저항 증대도 근소하게 되므로, 기판(웨이퍼)(1)의 면내에서의 Pt막(45)의 성장속도의 편차가 저감되어, 기판(웨이퍼)(1)의 전면(全面)에서 거의 균일한 막두께의 Pt막(45)이 얻어진다.
다음에 도 45에 도시한 바와 같이, CMP법에 의한 폴리쉬 백(또는 드라이에칭법에 의한 에치 백)으로 산화실리콘막(43)의 상부의 Pt막(45)과 도전성 기초막(42b)을 제거하여, 홈(44)의 내부에만 남긴다.
다음에 도 46에 도시한 바와 같이, 도전성 기초막(42a)을 에칭의 스톱퍼로 사용한 웨트에칭으로 산화실리콘막(43)을 제거한 후, 도 47에 도시한 바와 같이 Pt막(45)과 그 측벽의 도전성 기초막(42b)을 마스크로 하여 도전성 기초막(42a)을 이방적으로 드라이에칭하는 것에 의해, Pt막(45)과 도전성 기초막(42a, 42b)으로 이루어지는 정보축적용 용량소자의 하부전극(46)을 형성한다.
상기한 바와 같이, 도전성 기초막(42a)을 구성하는 Pt막을 드라이에칭으로 패터닝하면, 패턴의 측벽에 증기압이 낮은 반응생성물이 퇴적하기 때문에 에칭 후의 도전성 기초막(42a)의 측면이 테이퍼 모양으로 되지만, 도전성 기초막(42a)의 막두께는 그 상부의 Pt막(45)의 막두께(500nm 정도)에 비하여 충분히 얇기 때문에(50∼60nm 정도), 그 단면이 테이퍼모양으로 되더라도 패턴이 가로방향으로 확대된 정도는 근소하다. 이 경우 2층의 도전성 기초막(42a, 42b) 중, 드라이에칭에 의해서 패터닝되는 하층의 도전성 기초막(42a)의 막두께를 얇게 하고, 상층의 도전성 기초막(42b)의 막두께를 두껍게 하더라도 좋다. 이와 같이 하면, 드라이에칭시에 패턴의 측벽에 퇴적하는 반응생성물의 양이 적어지기 때문에, 캐소드전극의 전계강도를 크게 유지한 채, 하부전극(46)의 가공정밀도를 더욱 향상시킬 수 있다.
또한, Pt막(45) 및 도전성 기초막(42b)을 마스크로 하여 도전성 기초막(42b)을 드라이에칭한 경우는, 도전성 기초막(42b)과 동일한 재료인 Pt막(45) 및 도전성 기초막(42a)의 표면도 어느 정도 에칭되기 때문에, 도시한 바와 같이 그 견부(상부의 에지부)가 깎여 둥글게 된다. 이에 의해, 다음 공정에서 하부전극(46)의 상부에 퇴적하는 용량절연막(47)의 스텝 커버리지(단차피복성)가 양호하게 된다. 이 경우 2층의 도전성 기초막(42a, 42b) 중, 드라이에칭으로 패터닝되는 하층의 도전성 기초막(42a)의 막두께를 얇게 하고, 상층의 도전성 기초막(42b)의 막두께를 두껍게하여 놓으면, 하부전극(46)의 견부의 깎이는 양이 적어지기 때문에, 캐소드전극의 전계강도를 크게 유지한 채 하부전극(46)의 표면적의 감소를 억제할 수 있다.
도시는 생략하지만, 그 후 상기 실시형태 1, 2와 마찬가지의 방법으로 하부전극(46)의 상면과 측면에 용량절연막을 형성하고, 다음에 용량절연막의 상부에 상부전극 재료인 Pt막을 퇴적한 후, 포토레지스트막을 마스크로 한 드라이에칭으로 Pt막과 용량절연막을 패터닝함으로써, 정보축적용 용량소자를 형성한다. 또한, 그 후 게다가 정보축적용 용량소자의 상부에 2층 정도의 Al배선을 형성한다.
(실시형태 4)
본 발명의 실시형태 4인 DRAM의 제조방법을 도 48∼도 57을 사용하여 공정순으로 설명한다.
먼저 도 48에 도시한 바와 같이, 메모리셀 어레이에 메모리셀 선택용 MISFET(Qs)를 형성하고, 주변회로영역에 n채널형 MISFET(Qn) 및 p채널형 MISFET(Qp)를 형성한 후, 메모리셀 어레이에 비트선(BL)을 형성하고, 주변회로영역에 제1 층째의 배선(30∼33)을 형성한다.
다음에, 비트선(BL) 및 제1 층째의 배선(30∼33)의 상부에 CVD법으로 산화실리콘막(34) 및 질화실리콘막(29)을 순차로 퇴적하고, 계속하여 질화실리콘막(29) 및 산화실리콘막(34)에 접속구멍(38)을 형성한 후, 접속구멍(38)의 내부에 플러그(39), 실리사이드막(40) 및 배리어 금속막(41)을 순차로 형성한다. 여기까지의 공정은, 산화실리콘막(34)의 상부에 질화실리콘막(29)을 적층하는 점을 제외하고 상기 실시형태 l∼3과 동일하다.
다음에 도 49에 도시한 바와 같이, 상기 질화실리콘막(29)의 상부에 도전성 기초막(42)을 퇴적한 후, 도전성 기초막(42)의 상부에 BPSG(Boron-doped Phospho Silicate Glass)막(57) 및 질화실리콘막(60)을 순차로 퇴적한다. 상기 실시형태 1과 마찬가지로, 도전성 기초막(42)은 하부전극 재료를 전해도금법으로 형성할 때의 캐소드전극으로서 사용되며, 예컨대 스퍼터링법으로 퇴적한 Pt막으로 이루어진다. 또한, 도전성 기초막(42)의 상부의 BPSG막(57) 및 질화실리콘막(60)은 그것들을 합계한 막두께가 하부전극(46)의 높이와 같은 정도 이상이 되도록 퇴적한다.
다음에 도 50에 도시한 바와 같이, 메모리셀 어레이의 질화실리콘막(60) 및 그 하층의 BPSG막(57)을 드라이에칭함으로써, 접속구멍(38)의 상부에 홈(44)을 형성한다.
상기 질화실리콘막(60)의 에칭은 포토레지스트막(도시하지 않음)을 마스크로 사용하고, 또한 그 하층의 BPSG막(57)을 에칭의 스톱퍼로 사용하여 행한다. 또한 BPSG막(57)의 에칭은 상기 포토레지스트막을 제거한 후, BPSG막(57)의 상부에 남은 상기 질화실리콘막(60)을 마스크로 사용하고, 또한 그 하층의 도전성 기초막(42)을 에칭의 스톱퍼로 사용하여 행한다.
포토레지스트막을 마스크로 하여 질화실리콘막(60) 및 그 하층의 BPSG막(57)을 연속하여 에칭한 경우는, BPSG막(57)을 에칭할 때의 스톱퍼로 되는 도전성 기초막(42)의 표면에서 발생하는 저증기압(低烝氣壓)의 반응생성물이 포토레지스트막의 측벽에 부착하기 때문에, 그 후 포토레지스트막을 제거했을 때 측벽에 부착하고 있던 반응생성물이 이물로서 BPSG막(57)상에 남아 버린다. 따라서, 도전성 기초막(42)을 에칭의 스톱퍼로 사용하여 BPSG막(57)을 드라이에칭하는 경우는, 상기와 같이 산화실리콘막의 드라이에칭 시에 에칭속도가 작고, 더구나 측벽에 이물로서 남을 정도의 반응생성물이 생기지 않는 막을 사용할 필요가 있어, 본 실시 형태에서는 질화실리콘막(60)을 사용한다.
다음에 도 51에 도시한 바와 같이, 홈(44)의 저부에 노출한 도전성 기초막(42)의 표면을 Ar이온 등을 사용하여 스퍼터에칭하는 것에 의해, 도전성 기초막(42)의 일부를 홈(44)의 측벽으로 재석출시킨다. 홈(44)의 측벽에 재석출한 도전성 기초막(42)은 홈(44)의 저부에 남은 도전성 기초막(42)과 같이, 하부전극 재료를 전해도금법으로 형성할 때의 캐소드전극으로서 사용된다.
다음에 도 52에 도시한 바와 같이, 홈(44)의 저부 및 측벽의 도전성 기초막(42)을 캐소드전극으로 하는 전해도금법에 의해서, 도전성 기초막(42)의 표면에 Pt막(45)을 석출시킨다. 이 경우 상기 실시형태 1∼3과 마찬가지로, 홈(44)의 내부전체에 Pt막(45)을 매립하여도 좋지만, 본 실시형태에서는 홈(44)의 내부전체에 Pt막(45)을 매립하기 전에 도금을 정지하고, 홈(44)의 내벽을 따라 Pt막(45)을 석출시킨다.
다음에 도 53에 도시한 바와 같이, 홈(44)의 내부를 포함하는 질화실리콘막(60)의 상부에 홈(44)의 깊이보다도 두꺼운 막두께의 산화실리콘막(61)을 퇴적한다. 본 실시형태에 있어서 BPSG막(57)을 채용한 것은 BPSG막(57)이 산화실리콘막(61), 질화실리콘막(60), Pt막(45) 및 도전성 기초막(42)의 어느 것과도 에칭속도가 다르다고 하는 이유에 의한다. 이와 같은 특성을 갖춘 절연막으로서, BPSG막의 대신에 PSG(Phospho Silicate Glass)막이나 BSG(Boro Silicate Glass)막 등을 사용하더라도 좋다.
다음에 도 54에 도시한 바와 같이, CMP법에 의한 폴리쉬 백(또는 드라이에칭법에 의한 에치 백)으로 질화실리콘막(60)의 상부의 산화실리콘막(61)과 Pt막(45)을 제거하고, 홈(44)의 내부에만 남기는 것에 의해, 산화실리콘막(61) 및 Pt막(45)의 각각의 표면의 높이를 질화실리콘막(60)의 표면의 높이와 동일하게 한다.
다음에 도 55에 도시한 바와 같이, 산화실리콘막(61), BPSG막(57) 및 질화실리콘막(60)의 상호의 에칭속도의 차를 이용하여, 먼저 질화실리콘막(60)을 웨트에칭(예컨대 HF증기에칭)으로 선택적으로 제거한 후, 그 하층의 BPSG막(57)을 웨트에칭으로 선택적으로 제거함으로써, 홈(44)의 내부에 산화실리콘막(61)을 남긴다.
다음에 도 56에 도시한 바와 같이, 상기 홈(44)의 측벽에 재석출시킨 도전성 기초막(42)과 Pt막(45)을 마스크로 하여 도전성 기초막(42a)을 이방적으로 드라이에칭한 후, 도 57에 도시한 바와 같이 산화실리콘막(61) 및 질화실리콘막(29)의 에칭속도의 차를 이용하여, Pt막(45)의 안쪽에 남은 산화실리콘막(61)을 웨트에칭으로 선택적으로 제거함으로써, 도전성 기초막(42)과 Pt막(45)으로 이루어지는 원통(Crown)형의 하부전극(62)을 형성한다.
도시는 생략하지만, 그 후 하부전극(62)의 표면에 용량절연막을 형성하고, 그 다음 용량절연막의 상부에 상부전극 재료인 Pt막을 퇴적한 후, 포토레지스트막을 마스크로 한 드라이에칭으로 Pt막과 용량절연막을 패터닝함으로써 정보축적용 용량소자를 형성한다. 또한, 그 후 게다가 정보축적용 용량소자의 상부에 2층정도의 Al배선을 형성한다.
(실시형태 5)
본 발명의 실시형태 5인 DRAM의 제조방법을 도 58∼도 62를 사용하여 공정순으로 설명한다.
상기 실시형태 1에서는 도전성 기초막(42)의 상부에 전해도금법으로 Pt막(45)을 형성한 후, Pt막(45)을 마스크로 하여 불필요한 도전성 기초막(42)을 드라이에칭하고, Pt막(45)과 그 하부에 남은 도전성 기초막(42)으로 하부전극(46)을 형성한다(도 24참조).
상기 도전성 기초막(42)을 드라이에칭할 때는, 예컨대 CF4+ Ar 플라즈마를 이용한 이방성 에칭법을 사용한다. 그 때문에, 동시에 Pt막(45)도 에칭되어 그 높이가 낮아지는 결과, 하부전극(46)의 표면적이 감소한다. 또한, 상기 실시형태 3, 4에 있어서도 마찬가지의 방법으로 하부전극(46)을 형성하기 때문에, 하부전극(46)의 표면적이 감소한다.
그래서 본 실시의 형태에서는, 다음과 같은 방법에 의해 하부전극(46)의 표면적의 감소를 방지한다. 또, 여기서는 실시형태 1의 공정에 따라서 하부전극(46)을 형성하는 경우에 관해서 설명하지만, 실시형태 3 또는 실시형태 4의 공정에 따라서 하부전극(46)을 형성하는 경우에도 적용할 수가 있다.
먼저 도 58에 도시한 바와 같이, 상기 실시형태 1의 도 1∼ 도 18에 나타내는 공정을 따라서, 홈(44)의 저부에 노출한 도전성 기초막(42)의 표면에 전해도금법으로 Pt막(45)을 석출시킨다. 이 때 도금을 도중에서 정지함으로써, Pt막(45)의 표면의 높이를 BPSG막(57)의 표면의 높이보다도 낮게 한다. 또한, 공정은 늘어나지만, 상기 실시형태 1과 마찬가지로 Pt막(45)의 표면의 높이를 BPSG막(57)의 표면의 높이보다도 크게 하고, 그 후 홈(44)의 개공부(開孔部)에 노출한 과잉의 Pt막(45)을 에치백할 때에 Pt막(45)을 오버에칭함으로써, Pt막(45)의 표면의 높이를 BPSG막(57)의 표면의 높이보다 낮게 하여도 좋다.
다음에 도 59에 도시한 바와 같이, 상기 홈(44)의 내부를 포함하는 BPSG막(57)의 상부에 에칭 배리어막(63)을 퇴적한다. 이 에칭 배리어막(63)은 BPSG막(57), Pt막(45) 및 도전성 기초막(42)의 어느 것과도 에칭속도가 다른 도전막으로 구성한다. 이와 같은 특성을 갖춘 도전막으로서는, CVD법 또는 스퍼터링법으로 퇴적한 TiN막을 예시할 수 있다.
다음에 도 60에 도시한 바와 같이, CMP법에 의한 폴리쉬 백(또는 드라이에칭법에 의한 에치 백)으로 BPSG막(57)의 상부의 배리어 금속막(63)을 제거하고, 홈(44)의 내부에만 남기는 것에 의해, 배리어 금속막(63)의 표면의 높이를 BPSG막(57)의 표면의 높이와 같게 한다.
다음에 BPSG막(57), 에칭 배리어막(63), Pt막(45) 및 도전성 기초막(42)의 상호의 에칭속도의 차를 이용하여, 먼저 도 61에 도시한 바와 같이 BPSG막(57)을 웨트에칭으로 선택적으로 제거한 후, 도 62에 도시한 바와 같이 배리어 금속막(63)을 마스크로 하여 도전성 기초막(42)을 이방적으로 드라이에칭함으로써, 배리어 금속막(63), Pt막(45) 및 도전성 기초막(42)에 의해서 구성되는 하부전극(64)을 형성한다.
이와 같이, 에칭속도가 도전성 기초막(42)과 다른 배리어 금속막(63)을 Pt막(45)의 상부에 형성하는 것에 의해, 도전성 기초막(42)을 이방적으로 드라이에칭할 때에 Pt막(45)이 에칭되는 일은 없다. 이에 의해, 하부전극(64)의 높이의 감소가 억제되기 때문에, 표면적의 감소도 억제된다. 또, 동 공정의 후에 상기 실시형태 1∼4와 마찬가지로 용량절연막으로서 BST를 사용하는 경우는 상기 배리어금속을 용량절연막 형성 전에 제거하는 것이 바람직하다. 이것은, BST와의 접촉 및 BST의 산소분위기중에서의 결정화 어닐중에 배리어 금속의 산화가 일어난 경우, 산화에 따르는 저항의 증가에 의해 용량이 감소할 가능성이 있기 때문이다. 그 후의 공정은 상기 실시 형태 1∼4와 동일하기 때문에 그 설명은 생략한다.
(실시형태 6)
도 63은 상기 실시형태 1∼5 중 어느 하나의 방법으로 정보축적용 용량소자(C)를 형성한 후, 그 상부에 CVD법으로 산화실리콘막(50)을 퇴적하고, 그 표면을 CMP법으로 평탄화한 공정을 나타내는 단면도이다. 정보축적용 용량소자(C)를 덮는 산화실리콘막(50)의 상부에는, 그 후의 공정에서 제2 층째의 배선이 형성된다(도 31참조).
상기 산화실리콘막(50)은 모노실란(monosilane)을 사용한 CVD법이나, 산소와 테트라에톡시실란(tetraethoxysilane)을 사용한 플라즈마 CVD법에 의해서 형성되지만, 이와 같은 방법으로 형성한 산화실리콘막(50)의 막 안에는 상당량의 수소가 포함되어 있다. 그런데, 정보축적용 용량소자(C)의 용량절연막(47)을 BST등의 페로브스카이트형 결정구조를 갖는 고유전율막 또는 강유전체막으로 구성하고, 상부전극(48)을 백금족 금속이나 백금족 합금으로 구성한 경우에는, 산화실리콘막(50)의 막 안에 포함되는 수소가 백금족 금속이나 백금족 합금에 의해서 활성화되어, 용량절연막(47)을 환원하여 그 특성을 열화시키는 것이 있다.
그래서 본 실시형태에서는, 도시한 바와 같이 정보축적용 용량소자(C)의 상부전극(48)과 산화실리콘막(50)과의 사이에 수소를 투과시키기 어려운(hydrogen-sparingly-permeable) 절연막(65)을 형성함으로써, 산화실리콘막(50)의 막 안에 포함되는 수소가 상부전극(48)중으로 확산하는 것을 이 절연막(65)으로 차폐한다. 수소를 투과시키기 어려운 절연막(65)으로서는, CVD법으로 퇴적한 질화실리콘막 등을 예시할 수가 있다.
이상, 본 발명자에 의하여 이루어진 발명을 발명의 실시형태에 근거하여 구체적으로 설명하였지만, 본 발명은 상기 실시형태에 한정되는 것이 아니고, 그 요지를 일탈하지 않는 범위에서 여러가지 변형이 가능한 것은 말할 것까지도 없다.
본 발명은, DRAM을 혼재(混載)한 논리 LSI나, DRAM 및 플래시메모리를 내장한 마이크로컴퓨터 등에 적용하는 것도 가능하다. 또한, 본 발명은 Fe(Ferroelectric)RAM(강유전체 메모리)에 적용하기도 하고, 논리 LSI의 노이즈 대책용 디커플링 커패시터(decoupling capacitor)에 적용하거나 하는 것도 가능하다.
본원에 있어서 개시되는 발명 중, 대표적인 것에 의해서 얻어지는 효과를 간단히 설명하면 이하와 같다.
본 발명에 의하면 백금족 금속, 백금족 합금 또는 백금족 금속의 도전성 산화물을 주성분으로 하는 막으로 이루어지는 하부전극을 소망하는 정밀도의 패턴으로 형성할 수가 있기 때문에, 메모리셀을 미세화하더라도 정보축적용 용량소자의 축적전하량을 확보할 수 있고, 이것에 의해 상기의 막을 전극재료로 사용한 용량소자를 갖는 DRAM의 미세화를 추진할 수가 있다.

Claims (48)

  1. 반도체기판의 주면(主面)상에 형성된 메모리셀 선택용 MISFET와, 상기 메모리셀 선택용 MlSFET의 소스, 드레인의 한쪽에 전기적으로 접속된 제1 전극 및 상기 제1 전극의 상면 및 측면의 상부에 용량절연막을 통해서 형성된 제2 전극에 의해 구성되는 용량소자로 이루어지는 메모리셀을 갖는 반도체 집적회로장치로서,
    상기 용량소자의 제1 전극은 제1 도전체막과, 상기 제1 도전체막의 상부에 형성된 제2 도전체막과의 적층막에 의해서 구성되고,
    상기 제1 도전체막 및 제2 도전체막의 각각은 백금족 금속, 백금족 합금 또는 백금족 금속의 도전성 산화물을 주성분으로 하는 막으로 이루어지며,
    상기 제2 도전체막의 막두께는 상기 제1 도전체막의 막두께보다도 큰 것을 특징으로 하는 반도체 집적회로장치.
  2. 제 1 항에 있어서,
    상기 제1 전극의 일부를 구성하는 상기 제1 도전체막의 하단부의 지름은 그 상단부의 지름 이상이고, 상기 제1 전극의 다른 일부를 구성하는 상기 제2 도전체막의 하단부의 지름은 그 상단부의 지름 이하인 것을 특징으로 하는 반도체 집적회로장치.
  3. 제 1 항에 있어서,
    상기 제1 전극의 일부를 구성하는 제1 도전체막은 CVD법 또는 스퍼터링법에 의해서 형성된 도전막으로 이루어지고, 상기 제1 전극의 다른 일부를 구성하는 제2 도전체막은 도금법에 의해서 형성된 도전막으로 이루어지는 것을 특징으로 하는 반도체 집적회로장치.
  4. 제 1 항에 있어서,
    상기 제2 도전체막의 측면의 상부에도 상기 용량절연막을 통해 제2 전극이 형성되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  5. 제 1 항에 있어서,
    상기 제1 전극의 측벽은 수직 또는 역테이퍼 모양이고, 상기 제1 전극의 견부(肩部)는 둥글게 되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  6. 제 1 항에 있어서,
    상기 용량소자의 상기 용량절연막은 페로브스카이트(perovskite)형 또는 복합 페로브스카이트형의 결정구조를 갖는 고유전율막 또는 강유전체막을 주성분으로 하는 것을 특징으로 하는 반도체 집적회로장치.
  7. 제 6 항에 있어서,
    상기 제2 전극은 백금족 금속, 백금족 합금 또는 백금족 금속의 도전성 산화물을 주성분으로 하는 도전체막에 의해서 구성되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  8. 제 6 항에 있어서,
    상기 용량소자의 상부에는 수소를 투과시키기 어려운(hydrogen-sparingly-permeable) 절연막을 개재하여 산화실리콘계의 절연막 및 금속배선이 형성되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  9. 반도체기판의 주면(主面)상에 형성된 메모리셀 선택용 MISFET와, 상기 메모리셀 선택용 MlSFET의 소스, 드레인의 한쪽에 전기적으로 접속된 제1 전극 및 상기 제1 전극의 상면 및 측면의 상부에 용량절연막을 통해서 형성된 제2 전극에 의해 구성되는 용량소자로 이루어지는 메모리셀을 갖는 반도체 집적회로장치의 제조방법으로서,
    (a) 반도체기판의 주면상에 메모리셀 선택용 MlSFET를 형성한 후 상기 메모리셀 선택용 MlSFET의 상부에 제1 절연막을 형성하는 공정,
    (b) 상기 제1 절연막의 상부에 도전성 기초막을 형성한 후, 상기 도전성 기초막의 상부에 제2 절연막을 형성하는 공정,
    (c) 상기 제2 절연막에 홈을 형성하고, 상기 홈의 저부에 상기 도전성 기초막을 노출하는 공정,
    (d) 상기 도전성 기초막을 캐소드전극으로 한 전계도금법으로써, 상기 홈의 저부에 노출한 도전성 기초막의 위에 백금족 금속, 백금족 합금 또는 백금족 금속의 도전성 산화물을 주성분으로 하는 도전체막을 형성하고, 상기 홈의 내부에 상기 도전체막을 매립하는 공정,
    (e) 상기 제2 절연막을 제거한 후, 상기 도전체막을 마스크로 한 에칭으로 상기 도전성 기초막을 제거함으로써, 상기 도전체막과 그 하부의 상기 도전성 기초막에 의하여 구성되는 상기 용량소자의 제1 전극을 형성하는 공정,
    을 포함하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  10. 제 9 항에 있어서,
    상기 홈의 내부에 상기 도전체막을 매립하는 공정은, 상기 도전성 기초막을 캐소드전극으로 한 전계도금법으로 상기 도전체막을 상기 홈의 깊이 이상의 막두께로 형성하는 공정과, 적어도 상기 제2 절연막의 상면이 노출하기까지 상기 도전체막을 화학적 기계연마법으로 폴리쉬 백(polishing back) 또는 드라이에칭법으로 에치 백(etching back)하는 공정을 포함하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  11. 제 9 항에 있어서,
    상기 도전체막을 마스크로 한 에칭으로 상기 도전성 기초막을 제거함으로써 상기 하부전극을 형성할 때, 상기 하부전극의 견부(肩部)를 둥글게 하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  12. 반도체기판의 주면상에 형성된 메모리셀 선택용 MlSFET와, 상기 메모리셀 선택용 MlSFET의 소스, 드레인의 한쪽에 전기적으로 접속된 제1 전극 및 상기 제1 전극의 상면 및 측면의 상부에 용량절연막을 통해서 형성된 제2 전극에 의해서 구성되는 용량소자로 이루어지는 메모리셀을 갖는 반도체 집적회로장치의 제조방법으로서,
    (a) 반도체기판의 주면상에 메모리셀 선택용 MlSFET를 형성한 후 상기 메모리셀 선택용 MlSFET의 상부에 제1 절연막을 형성하는 공정,
    (b) 상기 제1 절연막의 상부에 제2 절연막을 형성하는 공정,
    (c) 상기 제2 절연막에 홈을 형성하는 공정,
    (d) 상기 홈의 내부를 포함하는 상기 제2 절연막의 상부에 도전성 기초막을 형성한 후, 상기 도전성 기초막의 위에 백금족 금속, 백금족 합금 또는 백금족 금속의 도전성 산화물을 주성분으로 하는 도전체막을 형성하는 공정,
    (e) 상기 제2 절연막의 상부의 상기 도전체막 및 상기 도전성 기초막을 제거함으로써, 상기 도전체막 및 상기 도전성 기초막을 상기 홈의 내부에 남기는 공정,
    (f) 상기 제2 절연막을 제거함으로써 상기 도전체막과 도전성 기초막에 의하여 구성되는 상기 용량소자의 제1 전극을 형성하는 공정,
    을 포함하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  13. 제 12 항에 있어서,
    상기 (f)공정에서 상기 제2 절연막을 제거할 때, 주변회로영역의 상기 제2 절연막을 제거하지 않는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  14. 제 12 항에 있어서,
    상기 (f)공정에서 상기 제2 절연막을 제거할 때, 주변회로 영역의 상기 제2 절연막을 제거하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  15. 제 12 항에 있어서,
    상기 제2 절연막을 질화실리콘계의 절연막과 그 상부에 형성한 산화실리콘계의 절연막으로 구성하고, 상기 (c)공정에서 제2 절연막에 홈을 형성할 때 상기 질화실리콘계의 절연막을 에칭의 스톱퍼(stopper)로 하여 상기 산화실리콘계의 절연막을 에칭하며, 다음에 상기 질화실리콘계의 절연막을 에칭하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  16. 제 12 항에 있어서,
    상기 도전체막은 상기 도전성 기초막을 캐소드전극으로 하는 전해도금법, 상기 도전성 기초막을 촉매로 하는 무전해도금법 또는 선택 CVD법 중 어느 하나에 의해서 형성하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  17. 반도체기판의 주면상에 형성된 메모리셀 선택용 MlSFET와, 상기 메모리셀 선택용 MlSFET의 소스, 드레인의 한쪽에 전기적으로 접속된 제1 전극 및 상기 제1 전극의 상면 및 측면의 상부에 용량절연막을 통해서 형성된 제2 전극에 의해 구성되는 용량소자로 이루어지는 메모리셀을 갖는 반도체 집적회로장치의 제조방법으로서,
    (a) 반도체기판의 주면상에 메모리셀 선택용 MlSFET를 형성한 후 상기 메모리셀 선택용 MlSFET의 상부에 제1 절연막을 형성하는 공정,
    (b) 상기 제1 절연막의 위에 제1 도전성 기초막을 형성하는 공정,
    (c) 상기 제1 도전성 기초막의 상부에 제2 절연막을 형성하는 공정,
    (d) 상기 제2 절연막에 홈을 형성한 후, 상기 홈의 내부를 포함하는 상기 제2 절연막의 상부에 제2 도전성 기초막을 형성하는 공정,
    (e) 상기 제2 도전성 기초막의 위에 백금족 금속, 백금족 합금 또는 백금족 금속의 도전성 산화물을 주성분으로 하는 도전체막을 형성하는 공정,
    (f) 상기 제2 절연막의 상부의 상기 도전체막 및 상기 제2 도전성 기초막을 제거함으로써, 상기 도전체막 및 상기 제2 도전성 기초막을 상기 홈의 내부에 남기는 공정,
    (g) 상기 제2 절연막을 제거한 후, 상기 도전체막 및 상기 제2 도전성 기초막을 마스크로 한 에칭으로 상기 제1 도전성 기초막을 에칭함으로써, 상기 도전체막과, 제1 및 제2 도전성 기초막에 의하여 구성되는 상기 용량소자의 제1 전극을 형성하는 공정,
    을 포함하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  18. 제 17 항에 있어서,
    상기 도전체막 및 상기 제2 도전성 기초막을 마스크로 하여, 상기 제1 도전성 기초막을 에칭하는 공정에서 상기 하부전극의 견부(肩部)를 둥글게 하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  19. 제 17 항에 있어서,
    상기 도전체막은 상기 제1 및 제2 도전성 기초막을 캐소드전극으로 하는 전해도금법에 의해서 형성하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  20. 제 17 항에 있어서,
    상기 (g)공정에서의 에칭은, 상기 제1 도전성 기초막을 구성하는 재료에 대한 에칭속도가 상기 도전체막을 구성하는 재료에 대한 에칭속도보다도 크게 되는 방법으로 행하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  21. 제 17 항에 있어서,
    상기 도전체막의 막두께는, 상기 제1 및 제2 도전성 기초막의 막두께의 합보다도 큰 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  22. 제 17 항에 있어서,
    상기 제1 도전성 기초막 및 상기 제2 도전성 기초막은, 백금족 금속, 백금족 합금 또는 백금족 금속의 도전성 산화물을 주성분으로 하는 막으로 이루어지는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  23. 반도체기판의 주면상에 형성된 메모리셀 선택용 MlSFET와, 상기 메모리셀 선택용 MlSFET의 소스, 드레인의 한쪽에 전기적으로 접속된 제1 전극 및 상기 제1 전극의 상면 및 측면의 상부에 용량절연막을 통해서 형성된 제2 전극에 의해 구성되는 용량소자로 이루어지는 메모리셀을 갖는 반도체 집적회로장치의 제조방법으로서,
    (a) 반도체기판의 주면상에 메모리셀 선택용 MlSFET를 형성한 후 상기 메모리셀 선택용 MlSFET의 상부에 제1 절연막을 형성하는 공정,
    (b) 상기 제1 절연막의 위에 도전성 기초막을 형성하는 공정,
    (c) 상기 도전성 기초막의 위에 제2 절연막을 형성하는 공정,
    (d) 상기 제2 절연막에 홈을 형성한 후, 상기 홈의 저부에 노출한 상기 도전성 기초막을 스퍼터에칭(sputter etching)함으로써, 상기 도전성 기초막의 일부를 상기 홈의 측벽에 재석출시키는 공정,
    (e) 상기 홈의 저부에 노출한 상기 도전성 기초막 및 상기 홈의 측벽에 재석출시킨 상기 도전성 기초막의 위에 백금족 금속, 백금족 합금 또는 백금족 금속의 도전성 산화물을 주성분으로 하는 도전체막을 형성하고, 상기 용량소자의 제1 전극을 형성하는 공정,
    을 포함하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  24. 제 23 항에 있어서,
    상기 도전체막은, 상기 도전성 기초막의 위에서의 막성장 속도가 상기 제2 절연막의 위에서의 막성장속도보다도 큰 성막방법에 의해서 형성하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  25. 제 23 항에 있어서,
    상기 도전체막은, 상기 도전성 기초막을 캐소드전극으로 하는 전해도금법, 상기 도전성 기초막을 촉매로 하는 무전해도금법 또는 선택 CVD법 중 어느 하나에 의해서 형성하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  26. 반도체기판의 주면상에 형성된 메모리셀 선택용 MlSFET와, 상기 메모리셀 선택용 MlSFET의 소스, 드레인의 한쪽에 전기적으로 접속된 제1 전극 및 상기 제1 전극의 상면 및 측면의 상부에 용량절연막을 통해 형성된 제2 전극에 의해서 구성되는 용량소자로 이루어지는 메모리셀을 갖는 반도체 집적회로장치의 제조방법으로서,
    (a) 반도체기판의 주면상에 메모리셀 선택용 MlSFET를 형성한 후 상기 메모리셀 선택용 MlSFET의 상부에 제1 절연막을 형성하는 공정,
    (b) 상기 제1 절연막의 상부에 제2 절연막을 형성하는 공정,
    (c) 상기 제2 절연막에 홈을 형성하는 공정,
    (d) 상기 홈의 내부에 도금법 또는 선택 CVD법에 의해서 백금족 금속, 백금족 합금 또는 백금족 금속의 도전성 산화물을 주성분으로 하는 도전체막을 형성하고, 상기 용량소자의 제1 전극을 형성하는 공정,
    (e) 상기 용량소자의 제1 전극의 측벽을 덮는 상기 제2 절연막을 제거하는 공정,
    을 포함하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  27. 반도체기판의 주면상에 형성된 메모리셀 선택용 MlSFET와, 상기 메모리셀 선택용 MlSFET의 소스, 드레인의 한쪽에 전기적으로 접속된 제1 전극 및 상기 제1 전극의 상면 및 측면의 상부에 용량절연막을 통해서 형성된 제2 전극에 의해 구성되는 용량소자로 이루어지는 메모리셀을 갖는 반도체 집적회로장치의 제조방법으로서,
    (a) 반도체기판의 주면상에 메모리셀 선택용 MlSFET을 형성한 후 상기 메모리셀 선택용 MlSFET의 상부에 제1 절연막을 형성하는 공정,
    (b) 상기 제1 절연막의 위에 도전성 기초막을 형성하는 공정,
    (c) 상기 도전성 기초막의 위에 제2 절연막을 형성하는 공정,
    (d) 상기 제2 절연막에 홈을 형성한 후, 상기 홈의 저부에 노출한 상기 도전성 기초막의 위에 백금족 금속, 백금족 합금 또는 백금족 금속의 도전성 산화물을 주성분으로 하는 도전체막을 형성함으로써, 상기 홈의 내부에 그 표면의 높이가 상기 제2 절연막의 표면의 높이보다도 낮게 되도록 상기 도전체막을 매립하는 공정,
    (e) 상기 홈의 내부의 상기 도전체막상에 에칭 배리어막을 형성하는 공정,
    (f) 상기 에칭배리어막, 제2 절연막, 도전체막 및 도전성 기초막의 상호의 에칭속도의 차를 이용하여, 먼저 상기 제2 절연막을 에칭하여 선택적으로 제거하고, 다음에 상기 에칭 배리어막을 마스크로 한 에칭으로 상기 도전성 기초막을 제거한 후, 상기 에칭배리어막을 선택적으로 제거함으로써 상기 도전체막 및 상기 도전성 기초막에 의해서 구성되는 상기 용량소자의 제1 전극을 형성하는 공정,
    을 포함하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  28. 제 9 항에 있어서,
    상기 도전체막의 막두께는, 상기 도전성 기초막의 막두께보다도 큰 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  29. 제 9 항에 있어서,
    상기 도전체막을 상기 전해도금법에 의해서 형성할 때, 상기 제1 절연막을 제거하고 상기 도전성 기초막을 노출한 영역에 음(負)전극측의 단자를 접속하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  30. 제 9 항에 있어서,
    상기 (e)공정에서의 에칭은, 상기 도전성 기초막을 구성하는 재료에 대한 에칭속도가 상기 도전체막을 구성하는 재료에 대한 에칭속도보다도 크게 되는 방법으로 행하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  31. 제 9 항에 있어서,
    상기 용량절연막은, 상기 (e)공정의 에칭에 의해서 형성된 상기 도전성 기초막의 측벽부상도 덮도록 형성되는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  32. 제 15 항에 있어서,
    상기 (f)공정의 제2 절연막을 제거하는 공정에서, 상기 질화실리콘계의 절연막을 에칭스톱퍼로 하여 산화실리콘계의 절연막을 제거하고, 상기 질화실리콘계의 절연막을 남기는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  33. 제 9 항에 있어서,
    상기 도전성 기초막은 백금족 금속, 백금족 합금 또는 백금족 금속의 도전성 산화물을 주성분으로 하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  34. 제 12 항에 있어서,
    상기 도전성 기초막은 백금족 금속, 백금족 합금 또는 백금족 금속의 도전성 산화물을 주성분으로 하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  35. 제 23 항에 있어서,
    상기 도전성기초막은 백금족 금속, 백금족 합금 또는 백금족 금속의 도전성 산화물을 주성분으로 하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  36. 제 27 항에 있어서,
    상기 도전성 기초막은 백금족 금속, 백금족 합금 또는 백금족 금속의 도전성 산화물을 주성분으로 하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  37. 제 9 항에 있어서,
    상기 용량절연막은, 페로브스카이트형 또는 복합 페로브스카이트형의 결정구조를 갖는 고유전율막 또는 강유전체막을 주성분으로 하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  38. 제 12 항에 있어서,
    상기 용량절연막은, 페로브스카이트형 또는 복합 페로브스카이트형의 결정구조를 갖는 고유전율막 또는 강유전체막을 주성분으로 하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  39. 제 17 항에 있어서,
    상기 용량절연막은, 페로브스카이트형 또는 복합 페로브스카이트형의 결정구조를 갖는 고유전율막 또는 강유전체막을 주성분으로 하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  40. 제 23 항에 있어서,
    상기 용량절연막은 페로브스카이트형 또는 복합 페로브스카이트형의 결정구조를 갖는 고유전율막 또는 강유전체막을 주성분으로 하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  41. 제 26 항에 있어서,
    상기 용량절연막은 페로브스카이트형 또는 복합 페로브스카이트형의 결정구조를 갖는 고유전율막 또는 강유전체막을 주성분으로 하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  42. 제 27 항에 있어서,
    상기 용량절연막은 페로브스카이트형 또는 복합 페로브스카이트형의 결정구조를 갖는 고유전율막 또는 강유전체막을 주성분으로 하는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  43. 제 9 항에 있어서,
    상기 용량절연막은 PZT, PLT, PLZT, PbTiO3, SrTiO3, BaTiO3, BST, SBT 또는 Ta205중 어느 하나를 주성분으로 하는 막으로 이루어지는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  44. 제 12 항에 있어서,
    상기 용량절연막은 PZT, PLT, PLZT, PbTiO3, SrTiO3, BaTiO3, BST, SBT 또는 Ta205중 어느 하나를 주성분으로 하는 막으로 이루어지는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  45. 제 17 항에 있어서,
    상기 용량절연막은 PZT, PLT, PLZT, PbTiO3, SrTiO3, BaTiO3, BST, SBT 또는 Ta205중 어느 하나를 주성분으로 하는 막으로 이루어지는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  46. 제 23 항에 있어서,
    상기 용량절연막은 PZT, PLT, PLZT, PbTiO3, SrTiO3, BaTiO3, BST, SBT 또는 Ta205중 어느 하나를 주성분으로 하는 막으로 이루어지는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  47. 제 26 항에 있어서,
    상기 용량절연막은 PZT, PLT, PLZT, PbTiO3, SrTiO3, BaTiO3, BST, SBT 또는 Ta205중 어느 하나를 주성분으로 하는 막으로 이루어지는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  48. 제 27 항에 있어서,
    상기 용량절연막은 PZT, PLT, PLZT, PbTiO3, SrTiO3, BaTiO3, BST, SBT 또는 Ta205중 어느 하나를 주성분으로 하는 막으로 이루어지는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
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