JP2002076305A - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
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- JP2002076305A JP2002076305A JP2000262951A JP2000262951A JP2002076305A JP 2002076305 A JP2002076305 A JP 2002076305A JP 2000262951 A JP2000262951 A JP 2000262951A JP 2000262951 A JP2000262951 A JP 2000262951A JP 2002076305 A JP2002076305 A JP 2002076305A
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Abstract
(57)【要約】
【課題】 容量素子の下部電極を構成する白金族金属膜
と酸化シリコン膜との間に介在する接着層が誘電体膜と
接触するのを防止する。 【解決手段】 酸化シリコン膜２４に開孔した溝２９の
内壁には、情報蓄積用容量素子Ｃの下部電極３２が形成
されている。下部電極３２を構成するＲｕ膜３２ａと酸
化シリコン膜２４との界面には、ＴａＮ膜３０によって
構成される接着層が介在し、下部電極３２上に堆積した
誘電体膜３４を熱処理したときにＲｕ膜３２ａと酸化シ
リコン膜２４との界面が剥離するのを防いでいる。ま
た、接着層を構成するＴａＮ膜３０の上端部は、溝２９
の開孔端部よりも下方にリセスされ、下部電極３２を構
成するＲｕ膜３２ａで完全に覆われている。
と酸化シリコン膜との間に介在する接着層が誘電体膜と
接触するのを防止する。 【解決手段】 酸化シリコン膜２４に開孔した溝２９の
内壁には、情報蓄積用容量素子Ｃの下部電極３２が形成
されている。下部電極３２を構成するＲｕ膜３２ａと酸
化シリコン膜２４との界面には、ＴａＮ膜３０によって
構成される接着層が介在し、下部電極３２上に堆積した
誘電体膜３４を熱処理したときにＲｕ膜３２ａと酸化シ
リコン膜２４との界面が剥離するのを防いでいる。ま
た、接着層を構成するＴａＮ膜３０の上端部は、溝２９
の開孔端部よりも下方にリセスされ、下部電極３２を構
成するＲｕ膜３２ａで完全に覆われている。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造技術に関し、特に、ＤＲＡＭ（Dynami
c Random Access Memory）を有する半導体集積回路装置
に適用して有効な技術に関する。
置およびその製造技術に関し、特に、ＤＲＡＭ（Dynami
c Random Access Memory）を有する半導体集積回路装置
に適用して有効な技術に関する。
【０００２】
【従来の技術】ＤＲＡＭのメモリセルは、一般に、半導
体基板の主面上にマトリクス状に配置された複数のワー
ド線と複数のビット線との交点に配置される。１個のメ
モリセルは、それを選択する１個のＭＩＳＦＥＴ(Metal
Insulator Semiconductor Field Effect Transistor）
と、このＭＩＳＦＥＴに直列に接続された１個の情報蓄
積用容量素子（キャパシタ）とで構成される。
体基板の主面上にマトリクス状に配置された複数のワー
ド線と複数のビット線との交点に配置される。１個のメ
モリセルは、それを選択する１個のＭＩＳＦＥＴ(Metal
Insulator Semiconductor Field Effect Transistor）
と、このＭＩＳＦＥＴに直列に接続された１個の情報蓄
積用容量素子（キャパシタ）とで構成される。
【０００３】メモリセル選択用ＭＩＳＦＥＴは、周囲を
素子分離領域で囲まれた活性領域に形成され、主として
ゲート絶縁膜、ワード線と一体に構成されたゲート電極
およびソース、ドレインを構成する一対の半導体領域に
よって構成される。メモリセル選択用ＭＩＳＦＥＴは、
通常１つの活性領域に２個形成され、これら２個のＭＩ
ＳＦＥＴのソース、ドレイン（半導体領域）の一方が活
性領域の中央部で共有される。
素子分離領域で囲まれた活性領域に形成され、主として
ゲート絶縁膜、ワード線と一体に構成されたゲート電極
およびソース、ドレインを構成する一対の半導体領域に
よって構成される。メモリセル選択用ＭＩＳＦＥＴは、
通常１つの活性領域に２個形成され、これら２個のＭＩ
ＳＦＥＴのソース、ドレイン（半導体領域）の一方が活
性領域の中央部で共有される。
【０００４】ビット線は、上記メモリセル選択用ＭＩＳ
ＦＥＴの上部に配置され、多結晶シリコンなどからなる
プラグが埋め込まれた接続孔を通じてソース、ドレイン
（半導体領域）の一方（２個のＭＩＳＦＥＴに共有され
た半導体領域）と電気的に接続される。また、情報蓄積
用容量素子は、ビット線の上部に配置され、同じく多結
晶シリコンなどからなるプラグが埋め込まれた接続孔を
通じてメモリセル選択用ＭＩＳＦＥＴのソース、ドレイ
ン（半導体領域）の他方と電気的に接続される。
ＦＥＴの上部に配置され、多結晶シリコンなどからなる
プラグが埋め込まれた接続孔を通じてソース、ドレイン
（半導体領域）の一方（２個のＭＩＳＦＥＴに共有され
た半導体領域）と電気的に接続される。また、情報蓄積
用容量素子は、ビット線の上部に配置され、同じく多結
晶シリコンなどからなるプラグが埋め込まれた接続孔を
通じてメモリセル選択用ＭＩＳＦＥＴのソース、ドレイ
ン（半導体領域）の他方と電気的に接続される。
【０００５】このように、近年のＤＲＡＭは、メモリセ
ルの微細化に伴う蓄積電荷量の減少を補う対策として、
情報蓄積用容量素子をビット線の上部に配置する立体構
造を採用している。しかし、メモリセルの微細化がさら
に進む２５６メガビット以降の大容量ＤＲＡＭの場合
は、情報蓄積用容量素子を立体化するだけでは蓄積電荷
量の減少を補うことが困難であると考えられている。
ルの微細化に伴う蓄積電荷量の減少を補う対策として、
情報蓄積用容量素子をビット線の上部に配置する立体構
造を採用している。しかし、メモリセルの微細化がさら
に進む２５６メガビット以降の大容量ＤＲＡＭの場合
は、情報蓄積用容量素子を立体化するだけでは蓄積電荷
量の減少を補うことが困難であると考えられている。
【０００６】そこで、情報蓄積用容量素子の誘電体膜と
して、酸化タンタル（Ｔａ2Ｏ5）、チタン酸ストロンチ
ウム（ＳＴＯ）、チタン酸バリウムストロンチウム（Ｂ
ＳＴ）などの高誘電体（強誘電体）材料を採用すること
が検討されている。すなわち、酸化タンタルは、比誘電
率が４０程度、ＳＴＯ、ＢＳＴは２００〜５００程度と
高いことから、これらの高（強）誘電体材料を誘電体膜
として用いることにより、窒化シリコン（比誘電率＝７
〜８）などを誘電体膜に用いる場合に比べて蓄積電荷量
の大幅な増加が期待できるからである。
して、酸化タンタル（Ｔａ2Ｏ5）、チタン酸ストロンチ
ウム（ＳＴＯ）、チタン酸バリウムストロンチウム（Ｂ
ＳＴ）などの高誘電体（強誘電体）材料を採用すること
が検討されている。すなわち、酸化タンタルは、比誘電
率が４０程度、ＳＴＯ、ＢＳＴは２００〜５００程度と
高いことから、これらの高（強）誘電体材料を誘電体膜
として用いることにより、窒化シリコン（比誘電率＝７
〜８）などを誘電体膜に用いる場合に比べて蓄積電荷量
の大幅な増加が期待できるからである。
【０００７】しかし、これらの高（強）誘電体材料は、
単に成膜しただけでは高い比誘電率が得られず、かつ膜
のリーク電流も大きいため、成膜後に７５０℃以上の酸
素雰囲気中で熱処理を行うことによって、結晶化および
膜質の改善を図る必要がある。そのため、情報蓄積用容
量素子の誘電体膜に高（強）誘電体材料を用いる場合
は、この高温熱処理によるＭＩＳＦＥＴの特性変動とい
った問題が生じる。
単に成膜しただけでは高い比誘電率が得られず、かつ膜
のリーク電流も大きいため、成膜後に７５０℃以上の酸
素雰囲気中で熱処理を行うことによって、結晶化および
膜質の改善を図る必要がある。そのため、情報蓄積用容
量素子の誘電体膜に高（強）誘電体材料を用いる場合
は、この高温熱処理によるＭＩＳＦＥＴの特性変動とい
った問題が生じる。
【０００８】そこで、誘電体膜に高（強）誘電体材料を
用いる場合には、その下地となる下部電極にＲｕ（ルテ
ニウム）、Ｐｔ（プラチナ）、Ｉｒ（イリジウム）など
の白金族金属が使用される。これらの金属表面に高
（強）誘電体膜を堆積した場合には、６５０℃〜６００
℃といった通常の熱処理より１００℃以上も低温の熱処
理で膜の結晶化および膜質の改善を図ることができるた
め、製造工程全体の熱処理量を低減し、ＭＩＳＦＥＴの
特性変動を防止することができる。
用いる場合には、その下地となる下部電極にＲｕ（ルテ
ニウム）、Ｐｔ（プラチナ）、Ｉｒ（イリジウム）など
の白金族金属が使用される。これらの金属表面に高
（強）誘電体膜を堆積した場合には、６５０℃〜６００
℃といった通常の熱処理より１００℃以上も低温の熱処
理で膜の結晶化および膜質の改善を図ることができるた
め、製造工程全体の熱処理量を低減し、ＭＩＳＦＥＴの
特性変動を防止することができる。
【０００９】
【発明が解決しようとする課題】本発明者らは、２５６
メガビット以降のＤＲＡＭを開発するにあたり、ビット
線の上部に厚い酸化シリコン膜を堆積し、次いでこの酸
化シリコン膜をエッチングして深い溝を形成した後、こ
の溝の内壁に白金族金属膜を堆積することによって表面
積の大きい下部電極を形成する、というプロセスを検討
している。
メガビット以降のＤＲＡＭを開発するにあたり、ビット
線の上部に厚い酸化シリコン膜を堆積し、次いでこの酸
化シリコン膜をエッチングして深い溝を形成した後、こ
の溝の内壁に白金族金属膜を堆積することによって表面
積の大きい下部電極を形成する、というプロセスを検討
している。
【００１０】ところが、Ｒｕなどの白金族金属は、一般
に酸化シリコンなどの絶縁膜に対する接着性が乏しいた
め、下部電極の上部に高（強）誘電体膜を堆積した後の
熱処理工程などにおいて金属膜に体積変化が生じた際、
酸化シリコン膜との界面で剥離が生じ易いという問題が
ある。そのため、誘電体膜を高（強）誘電体材料で構成
し、その下地の電極をＲｕ、Ｐｔ、Ｉｒなどの白金族金
属で構成した容量素子を有するＤＲＡＭにおいては、白
金族金属膜と酸化シリコン膜との界面での剥離を防止す
る対策が不可欠となる。
に酸化シリコンなどの絶縁膜に対する接着性が乏しいた
め、下部電極の上部に高（強）誘電体膜を堆積した後の
熱処理工程などにおいて金属膜に体積変化が生じた際、
酸化シリコン膜との界面で剥離が生じ易いという問題が
ある。そのため、誘電体膜を高（強）誘電体材料で構成
し、その下地の電極をＲｕ、Ｐｔ、Ｉｒなどの白金族金
属で構成した容量素子を有するＤＲＡＭにおいては、白
金族金属膜と酸化シリコン膜との界面での剥離を防止す
る対策が不可欠となる。
【００１１】なお、上記のような問題について対策した
技術として、本願の出願人と同一の出願人が日本国に出
願した特願平１２−６３７３５号がある。
技術として、本願の出願人と同一の出願人が日本国に出
願した特願平１２−６３７３５号がある。
【００１２】本発明の目的は、容量素子の下部電極を構
成する白金族金属膜と酸化シリコン膜との接着性を向上
させる技術を提供することにある。
成する白金族金属膜と酸化シリコン膜との接着性を向上
させる技術を提供することにある。
【００１３】本発明の他の目的は、容量素子の下部電極
を構成する白金族金属膜と酸化シリコン膜との間に介在
する接着層が誘電体膜と接触するのを防止する技術を提
供することにある。
を構成する白金族金属膜と酸化シリコン膜との間に介在
する接着層が誘電体膜と接触するのを防止する技術を提
供することにある。
【００１４】本発明の他の目的は、容量素子の容量素子
の表面積を増やすと共に誘電体膜の高誘電率化を図るこ
とによって、メモリセルを微細化した場合においても所
望する蓄積電荷量値を確保することのできる技術を提供
することにある。
の表面積を増やすと共に誘電体膜の高誘電率化を図るこ
とによって、メモリセルを微細化した場合においても所
望する蓄積電荷量値を確保することのできる技術を提供
することにある。
【００１５】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１６】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１７】本発明の半導体集積回路装置は、半導体基
板の主面上の絶縁膜に開孔された溝または孔の内部に第
１電極、誘電体膜および第２電極からなる容量素子が形
成され、前記溝または孔は、底面部分と、側壁部分と、
前記底面部分および前記側壁部分の間の円弧状の接続部
分とを有し、前記容量素子の第１電極は、前記底面部
分、前記接続部分および前記側壁部分に沿って形成され
ているものである。
板の主面上の絶縁膜に開孔された溝または孔の内部に第
１電極、誘電体膜および第２電極からなる容量素子が形
成され、前記溝または孔は、底面部分と、側壁部分と、
前記底面部分および前記側壁部分の間の円弧状の接続部
分とを有し、前記容量素子の第１電極は、前記底面部
分、前記接続部分および前記側壁部分に沿って形成され
ているものである。
【００１８】本発明の半導体集積回路装置の製造方法
は、半導体基板の主面上に絶縁膜を形成し、前記絶縁膜
に溝または孔を開孔した後、前記溝または孔の内部を等
方的にエッチングすることによって、前記の溝または孔
の底面部分と側壁部分との間の接続部分を円弧状に加工
する工程と、前記溝または孔の内部に第１電極、誘電体
膜および第２電極からなる容量素子を形成する工程と、
前記容量素子を形成する工程の途中で前記半導体基板を
熱処理する工程とを有している。
は、半導体基板の主面上に絶縁膜を形成し、前記絶縁膜
に溝または孔を開孔した後、前記溝または孔の内部を等
方的にエッチングすることによって、前記の溝または孔
の底面部分と側壁部分との間の接続部分を円弧状に加工
する工程と、前記溝または孔の内部に第１電極、誘電体
膜および第２電極からなる容量素子を形成する工程と、
前記容量素子を形成する工程の途中で前記半導体基板を
熱処理する工程とを有している。
【００１９】上記した手段によれば、溝または孔の底面
部分と側壁部分との間の接続部分を円弧状に加工するこ
とにより、容量素子を形成する工程の途中で半導体基板
を熱処理する際に、上記接続部分で第１電極が絶縁膜か
ら剥離する不具合を防止することができる。
部分と側壁部分との間の接続部分を円弧状に加工するこ
とにより、容量素子を形成する工程の途中で半導体基板
を熱処理する際に、上記接続部分で第１電極が絶縁膜か
ら剥離する不具合を防止することができる。
【００２０】本発明の半導体集積回路装置は、複数の溝
または孔を有し、前記複数の溝または孔の間に位置する
主面および前記複数の溝または孔の内部の側壁を有する
第１絶縁膜、前記複数の溝または孔の側壁上に位置し、
前記複数の溝または孔の間において互いに電気的に分離
された第１導体層、前記第１導体層の上部に位置し、前
記複数の溝または孔の間において互いに電気的に分離さ
れた第２導体層、前記第２導体層の上部に位置する誘電
体膜、前記誘電体膜の上部に位置する第３導体層、が半
導体基板の主面上に形成され、前記第１導体層と前記誘
電体膜との間には、両者が直接接触しないように前記第
２導体層が介在しているものである。
または孔を有し、前記複数の溝または孔の間に位置する
主面および前記複数の溝または孔の内部の側壁を有する
第１絶縁膜、前記複数の溝または孔の側壁上に位置し、
前記複数の溝または孔の間において互いに電気的に分離
された第１導体層、前記第１導体層の上部に位置し、前
記複数の溝または孔の間において互いに電気的に分離さ
れた第２導体層、前記第２導体層の上部に位置する誘電
体膜、前記誘電体膜の上部に位置する第３導体層、が半
導体基板の主面上に形成され、前記第１導体層と前記誘
電体膜との間には、両者が直接接触しないように前記第
２導体層が介在しているものである。
【００２１】本発明の半導体集積回路装置の製造方法
は、半導体基板の主面上に絶縁膜を形成し、前記絶縁膜
に複数の溝または孔を開孔した後、前記複数の溝または
孔の間に位置する前記絶縁膜の主面部分および前記溝ま
たは孔の側壁部分に第１導体層を形成する工程、前記絶
縁膜の主面部分に位置する前記第１導体層を選択的に除
去し、前記溝または孔の上部において、前記第１導体層
に端部を形成する工程、前記溝または孔の内部の前記第
１導体層の上部に、前記第１導体層の前記端部を覆うよ
うに第２導体層を形成し、前記第２導体層の上部に誘電
体膜を形成し、前記誘電体膜の上部に第３導体層を形成
する工程、を有している。
は、半導体基板の主面上に絶縁膜を形成し、前記絶縁膜
に複数の溝または孔を開孔した後、前記複数の溝または
孔の間に位置する前記絶縁膜の主面部分および前記溝ま
たは孔の側壁部分に第１導体層を形成する工程、前記絶
縁膜の主面部分に位置する前記第１導体層を選択的に除
去し、前記溝または孔の上部において、前記第１導体層
に端部を形成する工程、前記溝または孔の内部の前記第
１導体層の上部に、前記第１導体層の前記端部を覆うよ
うに第２導体層を形成し、前記第２導体層の上部に誘電
体膜を形成し、前記誘電体膜の上部に第３導体層を形成
する工程、を有している。
【００２２】上記した手段によれば、第１導体層の端部
を覆うように第２導体層を形成し、第２導体層の上部に
誘電体膜を形成するので、第１導体層と誘電体膜とが接
触することはない。
を覆うように第２導体層を形成し、第２導体層の上部に
誘電体膜を形成するので、第１導体層と誘電体膜とが接
触することはない。
【００２３】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。
【００２４】（実施の形態１）図１は、本実施形態のＤ
ＲＡＭを形成したシリコンチップ１Ａの全体平面図であ
る。長方形のシリコンチップ１Ａの主面には、例えば２
５６Ｍbit(メガビット)〜１Ｇbit(ギガビット)の記憶容
量を有するＤＲＡＭが形成されている。このＤＲＡＭ
は、複数のメモリアレイ（ＭＡＲＹ）に分割された記憶
部とそれらの周囲に配置された周辺回路部（ＰＣ）とで
構成されている。シリコンチップ１Ａの主面の中央部に
は、ワードドライバＷＤ、データ線選択回路などの制御
回路や、入出力回路、ボンディングパッドＢＰなどが配
置されている。また、メモリアレイ（ＭＡＲＹ）の間に
は、センスアンプＳＡが配置されている。
ＲＡＭを形成したシリコンチップ１Ａの全体平面図であ
る。長方形のシリコンチップ１Ａの主面には、例えば２
５６Ｍbit(メガビット)〜１Ｇbit(ギガビット)の記憶容
量を有するＤＲＡＭが形成されている。このＤＲＡＭ
は、複数のメモリアレイ（ＭＡＲＹ）に分割された記憶
部とそれらの周囲に配置された周辺回路部（ＰＣ）とで
構成されている。シリコンチップ１Ａの主面の中央部に
は、ワードドライバＷＤ、データ線選択回路などの制御
回路や、入出力回路、ボンディングパッドＢＰなどが配
置されている。また、メモリアレイ（ＭＡＲＹ）の間に
は、センスアンプＳＡが配置されている。
【００２５】メモリアレイ（ＭＡＲＹ）は、マトリクス
状に配置された複数のワード線およびビット線と、それ
らの交点に配置された複数のメモリセルとによって構成
されている。図２および図３は、ＤＲＡＭのメモリアレ
イ（ＭＡＲＹ）の一部を示すシリコン基板（以下、単に
基板という）１の断面図である。
状に配置された複数のワード線およびビット線と、それ
らの交点に配置された複数のメモリセルとによって構成
されている。図２および図３は、ＤＲＡＭのメモリアレ
イ（ＭＡＲＹ）の一部を示すシリコン基板（以下、単に
基板という）１の断面図である。
【００２６】１ビットの情報を記憶する１個のメモリセ
ルは、基板１のｐ型ウエル３に形成された１個のメモリ
セル選択用ＭＩＳＦＥＴＱｓとこれに直列に接続された
１個の情報蓄積用容量素子（キャパシタ）Ｃとで構成さ
れている。メモリセル選択用ＭＩＳＦＥＴＱｓは、主と
してゲート電極６（ワード線ＷＬ）、ソース、ドレイン
（ｎ型半導体領域８）およびこれらの図には示さないゲ
ート絶縁膜５によって構成されている。メモリセル選択
用ＭＩＳＦＥＴＱｓのソース、ドレイン（ｎ型半導体領
域８）の一方は情報蓄積用容量素子Ｃと電気的に接続さ
れ、他方はビット線ＢＬと電気的に接続されている。
ルは、基板１のｐ型ウエル３に形成された１個のメモリ
セル選択用ＭＩＳＦＥＴＱｓとこれに直列に接続された
１個の情報蓄積用容量素子（キャパシタ）Ｃとで構成さ
れている。メモリセル選択用ＭＩＳＦＥＴＱｓは、主と
してゲート電極６（ワード線ＷＬ）、ソース、ドレイン
（ｎ型半導体領域８）およびこれらの図には示さないゲ
ート絶縁膜５によって構成されている。メモリセル選択
用ＭＩＳＦＥＴＱｓのソース、ドレイン（ｎ型半導体領
域８）の一方は情報蓄積用容量素子Ｃと電気的に接続さ
れ、他方はビット線ＢＬと電気的に接続されている。
【００２７】図示のように、メモリセルは、情報蓄積容
量部である情報蓄積用容量素子Ｃをメモリセル選択用Ｍ
ＩＳＦＥＴＱｓの上部に配置するスタックド・キャパシ
タ(Stacked capacitor)構造を採用している。情報蓄積
用容量素子Ｃは、Ｒｕ（ルテニウム）を主成分として含
む金属からなる下部電極（ストレージノード）３２と、
下部電極３２の上部に形成されたＴａ2Ｏ5（酸化タンタ
ル）を主成分として含む誘電体膜３４と、誘電体膜３４
の上部に形成されたＲｕ膜およびＷ（タングステン）膜
を主成分として含む金属からなる上部電極（プレート電
極）３５とによって構成されている。この情報蓄積用容
量素子Ｃは、メモリセル選択用ＭＩＳＦＥＴＱｓの上部
の厚い膜厚の酸化シリコン膜２４に形成された高アスペ
クト比の溝２９の内部に形成されている。
量部である情報蓄積用容量素子Ｃをメモリセル選択用Ｍ
ＩＳＦＥＴＱｓの上部に配置するスタックド・キャパシ
タ(Stacked capacitor)構造を採用している。情報蓄積
用容量素子Ｃは、Ｒｕ（ルテニウム）を主成分として含
む金属からなる下部電極（ストレージノード）３２と、
下部電極３２の上部に形成されたＴａ2Ｏ5（酸化タンタ
ル）を主成分として含む誘電体膜３４と、誘電体膜３４
の上部に形成されたＲｕ膜およびＷ（タングステン）膜
を主成分として含む金属からなる上部電極（プレート電
極）３５とによって構成されている。この情報蓄積用容
量素子Ｃは、メモリセル選択用ＭＩＳＦＥＴＱｓの上部
の厚い膜厚の酸化シリコン膜２４に形成された高アスペ
クト比の溝２９の内部に形成されている。
【００２８】情報蓄積用容量素子Ｃの下部電極３２とメ
モリセル選択用ＭＩＳＦＥＴＱｓのソース、ドレインの
一方（ｎ型半導体領域８）とは、コンタクトホール１２
およびその上部のスルーホール１９を通じて電気的に接
続されている。コンタクトホール１２およびスルーホー
ル１９のそれぞれの内部には、多結晶シリコン膜からな
るプラグ１３、２２が埋め込まれている。
モリセル選択用ＭＩＳＦＥＴＱｓのソース、ドレインの
一方（ｎ型半導体領域８）とは、コンタクトホール１２
およびその上部のスルーホール１９を通じて電気的に接
続されている。コンタクトホール１２およびスルーホー
ル１９のそれぞれの内部には、多結晶シリコン膜からな
るプラグ１３、２２が埋め込まれている。
【００２９】情報蓄積用容量素子Ｃの下部電極３２とそ
の下部のスルーホール１９に埋め込まれたプラグ２２と
の界面には、下部電極３２を構成するＲｕとプラグ２２
を構成する多結晶シリコンとが、製造工程の途中で行わ
れる熱処理によって不所望のシリサイド反応を引き起こ
すのを防ぐために、ＴａＮ（窒化タンタル）などからな
るバリア層２５が形成されている。また、下部電極３２
が形成された溝２９の内壁には、下部電極３２を構成す
るＲｕと酸化シリコン膜２４との剥離を防ぐための接着
層として、ＴａＮ膜３０が形成されている。
の下部のスルーホール１９に埋め込まれたプラグ２２と
の界面には、下部電極３２を構成するＲｕとプラグ２２
を構成する多結晶シリコンとが、製造工程の途中で行わ
れる熱処理によって不所望のシリサイド反応を引き起こ
すのを防ぐために、ＴａＮ（窒化タンタル）などからな
るバリア層２５が形成されている。また、下部電極３２
が形成された溝２９の内壁には、下部電極３２を構成す
るＲｕと酸化シリコン膜２４との剥離を防ぐための接着
層として、ＴａＮ膜３０が形成されている。
【００３０】次に、本実施形態のＤＲＡＭの製造方法を
図４〜図６５を用いて工程順に説明する。なお、以下で
説明するＤＲＡＭの製造工程のうち、基板１の主面上に
メモリセル選択用ＭＩＳＦＥＴＱｓを形成し、続いてメ
モリセル選択用ＭＩＳＦＥＴＱｓの上部にビット線ＢＬ
を形成するまでの工程については、例えば特願平１１−
１６６３２０号（松岡ら）に詳細な記載がある。従っ
て、本実施形態では、ビット線ＢＬを形成するまでの工
程についてはその概要を記載するに止め、主要な構成部
分である情報蓄積用容量素子Ｃの製造工程について詳述
する。なお、ビット線ＢＬを形成するまでの工程は、以
下で説明する工程に限定されるものではない。
図４〜図６５を用いて工程順に説明する。なお、以下で
説明するＤＲＡＭの製造工程のうち、基板１の主面上に
メモリセル選択用ＭＩＳＦＥＴＱｓを形成し、続いてメ
モリセル選択用ＭＩＳＦＥＴＱｓの上部にビット線ＢＬ
を形成するまでの工程については、例えば特願平１１−
１６６３２０号（松岡ら）に詳細な記載がある。従っ
て、本実施形態では、ビット線ＢＬを形成するまでの工
程についてはその概要を記載するに止め、主要な構成部
分である情報蓄積用容量素子Ｃの製造工程について詳述
する。なお、ビット線ＢＬを形成するまでの工程は、以
下で説明する工程に限定されるものではない。
【００３１】まず、図４（メモリアレイの要部平面
図）、図５（図４のＡ−Ａ線に沿った断面図）、図６
（図４のＢ−Ｂ線に沿った断面図）および図７（図４の
Ｃ−Ｃ線に沿った断面図）に示すように、例えばｐ型の
単結晶シリコンからなる基板１の主面の素子分離領域に
素子分離溝２を形成する。素子分離溝２は、基板１の表
面をエッチングして深さ３００〜４００ｎｍ程度の溝を
形成し、続いてこの溝の内部を含む基板１上にＣＶＤ(C
hemical Vapor Deposition)法で酸化シリコン膜４（膜
厚６００ｎｍ程度）を堆積した後、酸化シリコン膜４を
化学機械研磨(Chemical Mechanical Polishing;ＣＭＰ)
法で研磨、平坦化することによって形成する。酸化シリ
コン膜４は、例えば酸素（またはオゾン）とテトラエト
キシシラン（ＴＥＯＳ）とをソースガスに用いたプラズ
マＣＶＤ法で堆積し、その後、１０００℃程度のドライ
酸化を行って膜を緻密化（デンシファイ）する。
図）、図５（図４のＡ−Ａ線に沿った断面図）、図６
（図４のＢ−Ｂ線に沿った断面図）および図７（図４の
Ｃ−Ｃ線に沿った断面図）に示すように、例えばｐ型の
単結晶シリコンからなる基板１の主面の素子分離領域に
素子分離溝２を形成する。素子分離溝２は、基板１の表
面をエッチングして深さ３００〜４００ｎｍ程度の溝を
形成し、続いてこの溝の内部を含む基板１上にＣＶＤ(C
hemical Vapor Deposition)法で酸化シリコン膜４（膜
厚６００ｎｍ程度）を堆積した後、酸化シリコン膜４を
化学機械研磨(Chemical Mechanical Polishing;ＣＭＰ)
法で研磨、平坦化することによって形成する。酸化シリ
コン膜４は、例えば酸素（またはオゾン）とテトラエト
キシシラン（ＴＥＯＳ）とをソースガスに用いたプラズ
マＣＶＤ法で堆積し、その後、１０００℃程度のドライ
酸化を行って膜を緻密化（デンシファイ）する。
【００３２】図４に示すように、上記素子分離溝２を形
成することにより、素子分離溝２によって周囲を囲まれ
た細長い島状の活性領域（Ｌ）が同時に多数形成され
る。後述するように、これらの活性領域（Ｌ）のそれぞ
れには、ソース、ドレインの一方を共有するメモリセル
選択用ＭＩＳＦＥＴＱｓが２個ずつ形成される。
成することにより、素子分離溝２によって周囲を囲まれ
た細長い島状の活性領域（Ｌ）が同時に多数形成され
る。後述するように、これらの活性領域（Ｌ）のそれぞ
れには、ソース、ドレインの一方を共有するメモリセル
選択用ＭＩＳＦＥＴＱｓが２個ずつ形成される。
【００３３】次に、基板１にＢ（ホウ素）をイオン打ち
込みすることによってｐ型ウエル３を形成し、続いてｐ
型ウエル３の表面をＨＦ（フッ酸）系の洗浄液で洗浄し
た後、基板１を熱酸化することによってｐ型ウエル３の
活性領域（Ｌ）の表面に酸化シリコン系の清浄なゲート
絶縁膜５（膜厚６ｎｍ程度）を形成する。なお、ゲート
絶縁膜５は、基板１の熱酸化によって形成される酸化シ
リコン系絶縁膜の他、それよりも誘電率が大きい窒化シ
リコン系絶縁膜、金属酸化物系絶縁膜（酸化タンタル
膜、酸化チタン膜など）であってもよい。これらの高誘
電体絶縁膜は、基板１上にＣＶＤ法やスパッタリング法
で成膜することによって形成する。
込みすることによってｐ型ウエル３を形成し、続いてｐ
型ウエル３の表面をＨＦ（フッ酸）系の洗浄液で洗浄し
た後、基板１を熱酸化することによってｐ型ウエル３の
活性領域（Ｌ）の表面に酸化シリコン系の清浄なゲート
絶縁膜５（膜厚６ｎｍ程度）を形成する。なお、ゲート
絶縁膜５は、基板１の熱酸化によって形成される酸化シ
リコン系絶縁膜の他、それよりも誘電率が大きい窒化シ
リコン系絶縁膜、金属酸化物系絶縁膜（酸化タンタル
膜、酸化チタン膜など）であってもよい。これらの高誘
電体絶縁膜は、基板１上にＣＶＤ法やスパッタリング法
で成膜することによって形成する。
【００３４】次に、図８〜図１０に示すように、ゲート
絶縁膜５の上部にゲート電極６を形成する。ゲート電極
６は、活性領域（Ｌ）以外の領域ではワード線（ＷＬ）
として機能する。ゲート電極６（ワード線ＷＬ）は、例
えばゲート絶縁膜５の上部にＰ（リン）などをドープし
たｎ型多結晶シリコン膜（膜厚７０ｎｍ程度）、ＷＮ
（窒化タングステン）またはＴｉＮ（窒化チタン）から
なるバリアメタル膜（膜厚５ｎｍ〜１０ｎｍ程度）、Ｗ
（タングステン）膜（膜厚１００ｎｍ程度）および窒化
シリコン膜７（膜厚１５０ｎｍ程度）を順次堆積した
後、フォトレジスト膜をマスクにしてこれらの膜をドラ
イエッチングすることによって形成する。多結晶シリコ
ン膜および窒化シリコン膜７はＣＶＤ法で堆積し、バリ
アメタル膜およびＷ膜はスパッタリング法で堆積する。
絶縁膜５の上部にゲート電極６を形成する。ゲート電極
６は、活性領域（Ｌ）以外の領域ではワード線（ＷＬ）
として機能する。ゲート電極６（ワード線ＷＬ）は、例
えばゲート絶縁膜５の上部にＰ（リン）などをドープし
たｎ型多結晶シリコン膜（膜厚７０ｎｍ程度）、ＷＮ
（窒化タングステン）またはＴｉＮ（窒化チタン）から
なるバリアメタル膜（膜厚５ｎｍ〜１０ｎｍ程度）、Ｗ
（タングステン）膜（膜厚１００ｎｍ程度）および窒化
シリコン膜７（膜厚１５０ｎｍ程度）を順次堆積した
後、フォトレジスト膜をマスクにしてこれらの膜をドラ
イエッチングすることによって形成する。多結晶シリコ
ン膜および窒化シリコン膜７はＣＶＤ法で堆積し、バリ
アメタル膜およびＷ膜はスパッタリング法で堆積する。
【００３５】次に、図１１〜図１３に示すように、ｐ型
ウエル３にＡｓ（ヒ素）またはＰ（リン）をイオン打ち
込みしてゲート電極６の両側のｐ型ウエル３にｎ型半導
体領域８（ソース、ドレイン）を形成する。ここまでの
工程により、メモリセル選択用ＭＩＳＦＥＴＱｓが略完
成する。
ウエル３にＡｓ（ヒ素）またはＰ（リン）をイオン打ち
込みしてゲート電極６の両側のｐ型ウエル３にｎ型半導
体領域８（ソース、ドレイン）を形成する。ここまでの
工程により、メモリセル選択用ＭＩＳＦＥＴＱｓが略完
成する。
【００３６】次に、図１４〜図１７に示すように、基板
１上にＣＶＤ法で窒化シリコン膜９（膜厚５０ｎｍ）お
よび酸化シリコン膜１０（膜厚６００ｎｍ程度）を堆積
し、続いて酸化シリコン膜１０の表面を化学機械研磨法
で平坦化した後、フォトレジスト膜（図示せず）をマス
クにして酸化シリコン膜１０および窒化シリコン膜９を
ドライエッチングすることにより、メモリセル選択用Ｍ
ＩＳＦＥＴＱｓのソース、ドレイン（ｎ型半導体領域
８）の上部にコンタクトホール１１、１２を形成する。
酸化シリコン膜１０のエッチングは、窒化シリコンに対
する選択比が大きい条件で行い、窒化シリコン膜９のエ
ッチングは、シリコンや酸化シリコンに対するエッチン
グ選択比が大きい条件で行う。これにより、コンタクト
ホール１１、１２をゲート電極６（ワード線ＷＬ）に対
して自己整合（セルフアライン）で形成することができ
る。
１上にＣＶＤ法で窒化シリコン膜９（膜厚５０ｎｍ）お
よび酸化シリコン膜１０（膜厚６００ｎｍ程度）を堆積
し、続いて酸化シリコン膜１０の表面を化学機械研磨法
で平坦化した後、フォトレジスト膜（図示せず）をマス
クにして酸化シリコン膜１０および窒化シリコン膜９を
ドライエッチングすることにより、メモリセル選択用Ｍ
ＩＳＦＥＴＱｓのソース、ドレイン（ｎ型半導体領域
８）の上部にコンタクトホール１１、１２を形成する。
酸化シリコン膜１０のエッチングは、窒化シリコンに対
する選択比が大きい条件で行い、窒化シリコン膜９のエ
ッチングは、シリコンや酸化シリコンに対するエッチン
グ選択比が大きい条件で行う。これにより、コンタクト
ホール１１、１２をゲート電極６（ワード線ＷＬ）に対
して自己整合（セルフアライン）で形成することができ
る。
【００３７】次に、図１８および図１９に示すように、
コンタクトホール１１、１２の内部にプラグ１３を形成
する。プラグ１３を形成するには、酸化シリコン膜１０
の上部にＰをドープしたｎ型多結晶シリコン膜をＣＶＤ
法で堆積することによってコンタクトホール１１、１２
の内部にｎ型多結晶シリコン膜を埋め込んだ後、コンタ
クトホール１１、１２の外部のｎ型多結晶シリコン膜を
化学機械研磨法（またはドライエッチング）で除去す
る。
コンタクトホール１１、１２の内部にプラグ１３を形成
する。プラグ１３を形成するには、酸化シリコン膜１０
の上部にＰをドープしたｎ型多結晶シリコン膜をＣＶＤ
法で堆積することによってコンタクトホール１１、１２
の内部にｎ型多結晶シリコン膜を埋め込んだ後、コンタ
クトホール１１、１２の外部のｎ型多結晶シリコン膜を
化学機械研磨法（またはドライエッチング）で除去す
る。
【００３８】次に、酸化シリコン膜１０の上部にＣＶＤ
法で酸化シリコン膜１４（膜厚１５０ｎｍ程度）を堆積
した後、図２０〜図２２に示すように、フォトレジスト
膜（図示せず）をマスクにしてコンタクトホール１１の
上部の酸化シリコン膜１４をドライエッチングすること
により、後の工程で形成されるビット線（ＢＬ）とコン
タクトホール１１とを接続するためのスルーホール１５
を形成する。
法で酸化シリコン膜１４（膜厚１５０ｎｍ程度）を堆積
した後、図２０〜図２２に示すように、フォトレジスト
膜（図示せず）をマスクにしてコンタクトホール１１の
上部の酸化シリコン膜１４をドライエッチングすること
により、後の工程で形成されるビット線（ＢＬ）とコン
タクトホール１１とを接続するためのスルーホール１５
を形成する。
【００３９】次に、図２３および図２４に示すように、
スルーホール１５の内部にプラグ１６を形成する。プラ
グ１６を形成するには、酸化シリコン膜１４の上部に例
えばスパッタリング法でＴｉＮからなるバリアメタル膜
を堆積し、続いてバリアメタル膜の上部にＣＶＤ法でＷ
膜を堆積することによってスルーホール１５の内部にこ
れらの膜を埋め込んだ後、スルーホール１５の外部のこ
れらの膜を化学機械研磨法で除去する。
スルーホール１５の内部にプラグ１６を形成する。プラ
グ１６を形成するには、酸化シリコン膜１４の上部に例
えばスパッタリング法でＴｉＮからなるバリアメタル膜
を堆積し、続いてバリアメタル膜の上部にＣＶＤ法でＷ
膜を堆積することによってスルーホール１５の内部にこ
れらの膜を埋め込んだ後、スルーホール１５の外部のこ
れらの膜を化学機械研磨法で除去する。
【００４０】次に、図２５〜図２８に示すように、酸化
シリコン膜１４の上部にビット線ＢＬを形成する。ビッ
ト線ＢＬを形成するには、例えば酸化シリコン膜１４の
上部にスパッタリング法でＴｉＮ膜（膜厚１０ｎｍ程
度）を堆積し、続いてＴｉＮ膜の上部にＣＶＤ法でＷ膜
（膜厚５０ｎｍ程度）を堆積した後、フォトレジスト膜
をマスクにしてこれらの膜をドライエッチングする。ビ
ット線ＢＬは、その下部のスルーホール１５に埋め込ま
れたプラグ１６およびさらにその下部のコンタクトホー
ル１１に埋め込まれたプラグ１３を介してメモリセル選
択用ＭＩＳＦＥＴＱｓのソース、ドレイン（ｎ型半導体
領域８）の一方と電気的に接続される。
シリコン膜１４の上部にビット線ＢＬを形成する。ビッ
ト線ＢＬを形成するには、例えば酸化シリコン膜１４の
上部にスパッタリング法でＴｉＮ膜（膜厚１０ｎｍ程
度）を堆積し、続いてＴｉＮ膜の上部にＣＶＤ法でＷ膜
（膜厚５０ｎｍ程度）を堆積した後、フォトレジスト膜
をマスクにしてこれらの膜をドライエッチングする。ビ
ット線ＢＬは、その下部のスルーホール１５に埋め込ま
れたプラグ１６およびさらにその下部のコンタクトホー
ル１１に埋め込まれたプラグ１３を介してメモリセル選
択用ＭＩＳＦＥＴＱｓのソース、ドレイン（ｎ型半導体
領域８）の一方と電気的に接続される。
【００４１】次に、図２９〜図３２に示すように、ビッ
ト線ＢＬの上部にＣＶＤ法で膜厚３００ｎｍ程度の酸化
シリコン膜１７および膜厚２００ｎｍ程度の窒化シリコ
ン膜１８を堆積した後、フォトレジスト膜（図示せず）
をマスクにして窒化シリコン膜１８および酸化シリコン
膜１７をドライエッチングすることにより、プラグ１３
が埋め込まれたコンタクトホール１１の上部にスルーホ
ール１９を形成する。
ト線ＢＬの上部にＣＶＤ法で膜厚３００ｎｍ程度の酸化
シリコン膜１７および膜厚２００ｎｍ程度の窒化シリコ
ン膜１８を堆積した後、フォトレジスト膜（図示せず）
をマスクにして窒化シリコン膜１８および酸化シリコン
膜１７をドライエッチングすることにより、プラグ１３
が埋め込まれたコンタクトホール１１の上部にスルーホ
ール１９を形成する。
【００４２】スルーホール１９は、その径がその下部の
コンタクトホール１１の径よりも小さくなるように形成
する。具体的には、窒化シリコン膜１８の上部にＣＶＤ
法で多結晶シリコン膜２０を堆積し、続いてスルーホー
ル１９を形成する領域の多結晶シリコン膜２０をドライ
エッチングして孔を形成した後、多結晶シリコン膜２０
の上部にさらに多結晶シリコン膜（図示せず）を堆積す
る。次に、多結晶シリコン膜２０の上部の多結晶シリコ
ン膜を異方性エッチングすることによって孔の側壁にサ
イドウォールスペーサ２１を形成し、続いて多結晶シリ
コン膜２０とサイドウォールスペーサ２１とをマスクに
用いて孔の底部の窒化シリコン膜１８および酸化シリコ
ン膜１７をドライエッチングする。
コンタクトホール１１の径よりも小さくなるように形成
する。具体的には、窒化シリコン膜１８の上部にＣＶＤ
法で多結晶シリコン膜２０を堆積し、続いてスルーホー
ル１９を形成する領域の多結晶シリコン膜２０をドライ
エッチングして孔を形成した後、多結晶シリコン膜２０
の上部にさらに多結晶シリコン膜（図示せず）を堆積す
る。次に、多結晶シリコン膜２０の上部の多結晶シリコ
ン膜を異方性エッチングすることによって孔の側壁にサ
イドウォールスペーサ２１を形成し、続いて多結晶シリ
コン膜２０とサイドウォールスペーサ２１とをマスクに
用いて孔の底部の窒化シリコン膜１８および酸化シリコ
ン膜１７をドライエッチングする。
【００４３】また、図２９および図３２に示すように、
スルーホール１９は、その中心がその下部のコンタクト
ホール１１の中心よりもビット線ＢＬから離れる方向に
オフセットされる。このように、スルーホール１９の径
をその下部のコンタクトホール１１の径よりも小さく
し、かつその中心をビット線ＢＬから離れる方向にオフ
セットさせることにより、メモリセルサイズを縮小した
場合においても自己整合コンタクト(Self Align Contac
t；ＳＡＣ)技術を用いることなく、スルーホール１９
（の内部に埋め込まれるプラグ２２）とビット線ＢＬと
のショートを防止することができる。また、スルーホー
ル１９の径をその下部のコンタクトホール１１の径より
も小さくすることにより、それらの中心をずらしても両
者のコンタクト面積を十分に確保することができる。
スルーホール１９は、その中心がその下部のコンタクト
ホール１１の中心よりもビット線ＢＬから離れる方向に
オフセットされる。このように、スルーホール１９の径
をその下部のコンタクトホール１１の径よりも小さく
し、かつその中心をビット線ＢＬから離れる方向にオフ
セットさせることにより、メモリセルサイズを縮小した
場合においても自己整合コンタクト(Self Align Contac
t；ＳＡＣ)技術を用いることなく、スルーホール１９
（の内部に埋め込まれるプラグ２２）とビット線ＢＬと
のショートを防止することができる。また、スルーホー
ル１９の径をその下部のコンタクトホール１１の径より
も小さくすることにより、それらの中心をずらしても両
者のコンタクト面積を十分に確保することができる。
【００４４】次に、スルーホール１９の形成に用いたマ
スク（多結晶シリコン膜２０およびサイドウォールスペ
ーサ２１）をドライエッチングで除去した後、図３３お
よび図３４に示すように、スルーホール１９の内部にプ
ラグ２２を形成する。プラグ２２を形成するには、まず
窒化シリコン膜１８の上部にＰをドープしたｎ型多結晶
シリコン膜をＣＶＤ法で堆積することによって、スルー
ホール１９の内部に多結晶シリコン膜を埋め込み、続い
てスルーホール１９の外部の多結晶シリコン膜を化学機
械研磨法（またはドライエッチング）で除去する。この
とき、多結晶シリコン膜をオーバー研磨（またはオーバ
ーエッチング）することによって、プラグ２２の表面の
高さをスルーホール１９の上端部より下方に後退させ
る。
スク（多結晶シリコン膜２０およびサイドウォールスペ
ーサ２１）をドライエッチングで除去した後、図３３お
よび図３４に示すように、スルーホール１９の内部にプ
ラグ２２を形成する。プラグ２２を形成するには、まず
窒化シリコン膜１８の上部にＰをドープしたｎ型多結晶
シリコン膜をＣＶＤ法で堆積することによって、スルー
ホール１９の内部に多結晶シリコン膜を埋め込み、続い
てスルーホール１９の外部の多結晶シリコン膜を化学機
械研磨法（またはドライエッチング）で除去する。この
とき、多結晶シリコン膜をオーバー研磨（またはオーバ
ーエッチング）することによって、プラグ２２の表面の
高さをスルーホール１９の上端部より下方に後退させ
る。
【００４５】次に、図３５および図３６に示すように、
プラグ２２の上部にバリア層２５を形成する。バリア層
２５を形成するには、窒化シリコン膜１８の上部にスパ
ッタリング法でＴａＮ膜を堆積した後、続いてスルーホ
ール１９の外部のＴａＮ膜を化学機械研磨法（またはド
ライエッチング）で除去する。バリア層２５は、後述す
る製造工程の途中で行われる熱処理によって、下部電極
３２を構成するＲｕとプラグ２２を構成する多結晶シリ
コンとが不所望のシリサイド反応を引き起こすのを防ぐ
ために形成する。
プラグ２２の上部にバリア層２５を形成する。バリア層
２５を形成するには、窒化シリコン膜１８の上部にスパ
ッタリング法でＴａＮ膜を堆積した後、続いてスルーホ
ール１９の外部のＴａＮ膜を化学機械研磨法（またはド
ライエッチング）で除去する。バリア層２５は、後述す
る製造工程の途中で行われる熱処理によって、下部電極
３２を構成するＲｕとプラグ２２を構成する多結晶シリ
コンとが不所望のシリサイド反応を引き起こすのを防ぐ
ために形成する。
【００４６】次に、図３７および図３８に示すように、
窒化シリコン膜１８の上部にＣＶＤ法で酸化シリコン膜
２４を堆積する。情報蓄積用容量素子Ｃの下部電極３２
は、次の工程で酸化シリコン膜２４に形成される溝２９
の内部に形成される。従って、酸化シリコン膜２４の膜
厚がこの下部電極３２の高さを規定するので、下部電極
３２の表面積を大きくして蓄積電荷量を増やすために
は、酸化シリコン膜２４を２μｍ程度の厚い膜厚で堆積
する。酸化シリコン膜２４は、例えば酸素とテトラエト
キシシラン（ＴＥＯＳ）とをソースガスに用いたプラズ
マＣＶＤ法で堆積し、その後、必要に応じてその表面を
化学機械研磨法で平坦化する。
窒化シリコン膜１８の上部にＣＶＤ法で酸化シリコン膜
２４を堆積する。情報蓄積用容量素子Ｃの下部電極３２
は、次の工程で酸化シリコン膜２４に形成される溝２９
の内部に形成される。従って、酸化シリコン膜２４の膜
厚がこの下部電極３２の高さを規定するので、下部電極
３２の表面積を大きくして蓄積電荷量を増やすために
は、酸化シリコン膜２４を２μｍ程度の厚い膜厚で堆積
する。酸化シリコン膜２４は、例えば酸素とテトラエト
キシシラン（ＴＥＯＳ）とをソースガスに用いたプラズ
マＣＶＤ法で堆積し、その後、必要に応じてその表面を
化学機械研磨法で平坦化する。
【００４７】次に、図３９および図４０に示すように、
酸化シリコン膜２４の上部にスパッタリング法で膜厚２
００ｎｍ程度のＷ膜２６を堆積し、続いてＷ膜２６の上
部に反射防止膜２７を塗布した後、反射防止膜２７の上
部にフォトレジスト膜２８を形成する。Ｗ膜２６は、酸
化シリコン膜２４に対するエッチング選択比がフォトレ
ジスト膜に比べて大きいので、厚い膜厚の酸化シリコン
膜２４をエッチングする際のマスクとして使用される。
酸化シリコン膜２４の上部にスパッタリング法で膜厚２
００ｎｍ程度のＷ膜２６を堆積し、続いてＷ膜２６の上
部に反射防止膜２７を塗布した後、反射防止膜２７の上
部にフォトレジスト膜２８を形成する。Ｗ膜２６は、酸
化シリコン膜２４に対するエッチング選択比がフォトレ
ジスト膜に比べて大きいので、厚い膜厚の酸化シリコン
膜２４をエッチングする際のマスクとして使用される。
【００４８】次に、図４１および図４２に示すように、
フォトレジスト膜２８をマスクにして反射防止膜２７を
ドライエッチングし、続いて図４３および図４４に示す
ように、Ｗ膜２６をドライエッチングすることによっ
て、酸化シリコン膜２４をエッチングするためのマスク
パターン（Ｗ膜２８）を形成する。
フォトレジスト膜２８をマスクにして反射防止膜２７を
ドライエッチングし、続いて図４３および図４４に示す
ように、Ｗ膜２６をドライエッチングすることによっ
て、酸化シリコン膜２４をエッチングするためのマスク
パターン（Ｗ膜２８）を形成する。
【００４９】次に、フォトレジスト膜２８および反射防
止膜２７を除去した後、図４５および図４６に示すよう
に、Ｗ膜２８をマスクにして酸化シリコン膜２４をドラ
イエッチングすることにより、その底部にスルーホール
１９内のバリア層２５の表面が露出する深い溝２９を形
成する。溝２９の形成には、例えばＣ5Ｆ8＋Ｏ2＋Ａｒ
（アルゴン）ガスをエッチングガスに用いた平行平板型
反応性イオンエッチング装置を使用し、酸化シリコン膜
２４を異方的にドライエッチングする。図４７に示すよ
うに、溝２９は、ワード線ＷＬの延在方向に長辺を有
し、かつビット線ＢＬの延在方向に短辺を有する矩形の
平面パターンで構成される。
止膜２７を除去した後、図４５および図４６に示すよう
に、Ｗ膜２８をマスクにして酸化シリコン膜２４をドラ
イエッチングすることにより、その底部にスルーホール
１９内のバリア層２５の表面が露出する深い溝２９を形
成する。溝２９の形成には、例えばＣ5Ｆ8＋Ｏ2＋Ａｒ
（アルゴン）ガスをエッチングガスに用いた平行平板型
反応性イオンエッチング装置を使用し、酸化シリコン膜
２４を異方的にドライエッチングする。図４７に示すよ
うに、溝２９は、ワード線ＷＬの延在方向に長辺を有
し、かつビット線ＢＬの延在方向に短辺を有する矩形の
平面パターンで構成される。
【００５０】特に限定はされないが、本実施形態では、
酸化シリコン膜２４をドライエッチングして上記溝２９
を形成した後、フッ酸系のエッチング液（ＨＦ：ＮＨ4
Ｆ＝１：２００）を使って溝２９の内壁の酸化シリコン
膜２４をウェットエッチングする。このウェットエッチ
ングを行うことにより、溝２９の内壁が等方的にエッチ
ングされ、溝２９の径が僅かに大きくなると共に、図４
８および図４９に示すように、溝２９の側壁下端部と底
面部分との間（図の矢印で示す領域）の酸化シリコン膜
２４に丸みが付く。この丸みを効果的に付けるために
は、酸化シリコン膜２４をドライエッチングして溝２９
を形成する際、溝２９の底部のエッチング量を少なくす
ることによって、あらかじめ溝２９の底部近傍の径を上
部の径より細くしておき、その後、溝２９の内壁の酸化
シリコン膜２４をウェットエッチングするとよい。
酸化シリコン膜２４をドライエッチングして上記溝２９
を形成した後、フッ酸系のエッチング液（ＨＦ：ＮＨ4
Ｆ＝１：２００）を使って溝２９の内壁の酸化シリコン
膜２４をウェットエッチングする。このウェットエッチ
ングを行うことにより、溝２９の内壁が等方的にエッチ
ングされ、溝２９の径が僅かに大きくなると共に、図４
８および図４９に示すように、溝２９の側壁下端部と底
面部分との間（図の矢印で示す領域）の酸化シリコン膜
２４に丸みが付く。この丸みを効果的に付けるために
は、酸化シリコン膜２４をドライエッチングして溝２９
を形成する際、溝２９の底部のエッチング量を少なくす
ることによって、あらかじめ溝２９の底部近傍の径を上
部の径より細くしておき、その後、溝２９の内壁の酸化
シリコン膜２４をウェットエッチングするとよい。
【００５１】このように、溝２９の側壁下端部と底面部
分との間の酸化シリコン膜２４に丸みを付けておくこと
により、後の工程で溝２９の内部に堆積する接着層（Ｔ
ａＮ膜３０）や下部電極材料（Ｒｕ膜３２ａ）がその後
の熱処理によって体積変化した場合でも、溝２９の側壁
下端部と底面部分との間の領域で剥離を引き起こすこと
がない。
分との間の酸化シリコン膜２４に丸みを付けておくこと
により、後の工程で溝２９の内部に堆積する接着層（Ｔ
ａＮ膜３０）や下部電極材料（Ｒｕ膜３２ａ）がその後
の熱処理によって体積変化した場合でも、溝２９の側壁
下端部と底面部分との間の領域で剥離を引き起こすこと
がない。
【００５２】次に、酸化シリコン膜２４のエッチングマ
スクとして使用したＷ膜２６を過酸化水素水で除去した
後、図５０および図５１に示すように、溝２９の内部を
含む酸化シリコン膜２４の上部に膜厚１５ｎｍ程度のＴ
ａＮ膜３０をスパッタリング法で堆積する。ＴａＮ膜３
０は、後の工程で溝２９の内部に堆積する下部電極材料
（Ｒｕ膜３２ａ）および酸化シリコン膜２４のいずれに
対しても接着性が高いという特徴があるため、下部電極
材料（Ｒｕ膜３２ａ）と酸化シリコン膜２４との界面剥
離を防ぐ接着層として機能する。
スクとして使用したＷ膜２６を過酸化水素水で除去した
後、図５０および図５１に示すように、溝２９の内部を
含む酸化シリコン膜２４の上部に膜厚１５ｎｍ程度のＴ
ａＮ膜３０をスパッタリング法で堆積する。ＴａＮ膜３
０は、後の工程で溝２９の内部に堆積する下部電極材料
（Ｒｕ膜３２ａ）および酸化シリコン膜２４のいずれに
対しても接着性が高いという特徴があるため、下部電極
材料（Ｒｕ膜３２ａ）と酸化シリコン膜２４との界面剥
離を防ぐ接着層として機能する。
【００５３】次に、図５２および図５３に示すように、
溝２９の内部に絶縁膜３１を堆積した後、溝２９の外部
のＴａＮ膜３０をドライエッチングによって除去する。
絶縁膜３１は、溝２９の底部のＴａＮ膜３０がエッチン
グイオンによって削られるのを防ぐマスクとして使用す
るので、溝２９の内部全体に埋め込む必要はなく、少な
くとも溝２９の底部近傍を覆う程度の膜厚で堆積すれば
よい。絶縁膜３１は、例えばフォトレジストやスピンオ
ングラスなどで構成する。絶縁膜３１をフォトレジスト
で構成する場合は、ポジ型のフォトレジスト膜を溝２９
の内部を含む酸化シリコン膜２４の上部にスピン塗布し
た後、全面露光および現像を行って溝２９の外部の露光
部を除去し、溝２９の内部に未露光部を残せばよい。
溝２９の内部に絶縁膜３１を堆積した後、溝２９の外部
のＴａＮ膜３０をドライエッチングによって除去する。
絶縁膜３１は、溝２９の底部のＴａＮ膜３０がエッチン
グイオンによって削られるのを防ぐマスクとして使用す
るので、溝２９の内部全体に埋め込む必要はなく、少な
くとも溝２９の底部近傍を覆う程度の膜厚で堆積すれば
よい。絶縁膜３１は、例えばフォトレジストやスピンオ
ングラスなどで構成する。絶縁膜３１をフォトレジスト
で構成する場合は、ポジ型のフォトレジスト膜を溝２９
の内部を含む酸化シリコン膜２４の上部にスピン塗布し
た後、全面露光および現像を行って溝２９の外部の露光
部を除去し、溝２９の内部に未露光部を残せばよい。
【００５４】図５４（ａ）は、溝２９の側壁上端部の拡
大図である。図示のように、溝２９の外部のＴａＮ膜３
０をドライエッチングによって除去する際は、溝２９の
側壁上端部のＴａＮ膜３０も除去し、ＴａＮ膜３０の上
端部を溝２９の開孔端部よりも下方に後退（リセス）さ
せると共にテーパ状に加工する。ＴａＮ膜３０の上端部
のリセス量は、例えば１００ｎｍ程度とし、テーパ角
（θ）は、例えば４５°以下とする。また、酸化シリコ
ン膜２４に対するＴａＮ膜３０のエッチング選択比を十
分に確保するため、ＴａＮ膜３０をエッチングするガス
は、塩素ガスまたは塩素ガスとＡｒ（アルゴン）との混
合ガスを使用する。
大図である。図示のように、溝２９の外部のＴａＮ膜３
０をドライエッチングによって除去する際は、溝２９の
側壁上端部のＴａＮ膜３０も除去し、ＴａＮ膜３０の上
端部を溝２９の開孔端部よりも下方に後退（リセス）さ
せると共にテーパ状に加工する。ＴａＮ膜３０の上端部
のリセス量は、例えば１００ｎｍ程度とし、テーパ角
（θ）は、例えば４５°以下とする。また、酸化シリコ
ン膜２４に対するＴａＮ膜３０のエッチング選択比を十
分に確保するため、ＴａＮ膜３０をエッチングするガス
は、塩素ガスまたは塩素ガスとＡｒ（アルゴン）との混
合ガスを使用する。
【００５５】次に、溝２９の内部の絶縁膜３１をアッシ
ング処理などによって除去した後、図５５、図５６およ
び図５４（ｂ）に示すように、溝２９の内部を含む酸化
シリコン膜２４の上部にＲｕ膜３２ａを堆積する。Ｒｕ
膜３２ａは、スパッタリング法で堆積した膜厚１５ｎｍ
程度の膜とＣＶＤ法で堆積した膜厚３５ｎｍ程度の膜と
の積層膜で構成する。スパッタリング法で堆積したＲｕ
膜は、ＣＶＤ法で堆積したＲｕ膜に比べて酸化シリコン
膜２４との接着性がよいという特徴がある。一方、ＣＶ
Ｄ法で堆積したＲｕ膜は、スパッタリング法で堆積した
Ｒｕ膜に比べて段差被覆性がよいため、深い溝２９の底
部および側壁をほぼ均一な膜厚で覆うことができる。
ング処理などによって除去した後、図５５、図５６およ
び図５４（ｂ）に示すように、溝２９の内部を含む酸化
シリコン膜２４の上部にＲｕ膜３２ａを堆積する。Ｒｕ
膜３２ａは、スパッタリング法で堆積した膜厚１５ｎｍ
程度の膜とＣＶＤ法で堆積した膜厚３５ｎｍ程度の膜と
の積層膜で構成する。スパッタリング法で堆積したＲｕ
膜は、ＣＶＤ法で堆積したＲｕ膜に比べて酸化シリコン
膜２４との接着性がよいという特徴がある。一方、ＣＶ
Ｄ法で堆積したＲｕ膜は、スパッタリング法で堆積した
Ｒｕ膜に比べて段差被覆性がよいため、深い溝２９の底
部および側壁をほぼ均一な膜厚で覆うことができる。
【００５６】次に、７００℃、１分程度の熱処理を行っ
てＲｕ膜３２ａをデンシファイ（緻密化）した後、図５
７および図５８に示すように、溝２９の内部に絶縁膜３
３を埋め込み、溝２９の外部のＲｕ膜３２ａをドライエ
ッチングによって除去する。絶縁膜３３は、溝２９の底
部のＲｕ膜３２ａがエッチングイオンによって削られる
のを防ぐマスクとして使用され、例えばフォトレジスト
やスピンオングラスなどで構成する。
てＲｕ膜３２ａをデンシファイ（緻密化）した後、図５
７および図５８に示すように、溝２９の内部に絶縁膜３
３を埋め込み、溝２９の外部のＲｕ膜３２ａをドライエ
ッチングによって除去する。絶縁膜３３は、溝２９の底
部のＲｕ膜３２ａがエッチングイオンによって削られる
のを防ぐマスクとして使用され、例えばフォトレジスト
やスピンオングラスなどで構成する。
【００５７】前述したように、本実施形態では、ＴａＮ
膜３０の上端部を溝２９の開孔端部よりも下方にリセス
させる。そのため、図５４（ｃ）に拡大して示すよう
に、溝２９の外部のＲｕ膜３２ａを除去した際、溝２９
の側壁に残ったＲｕ膜３２ａの上端部にＴａＮ膜３０が
露出することはない。また、ＴａＮ膜３０の上端部をテ
ーパ状に加工したことにより、ＴａＮ膜３０の上端部近
傍においてＲｕ膜３２ａの膜厚が薄くなることもない。
膜３０の上端部を溝２９の開孔端部よりも下方にリセス
させる。そのため、図５４（ｃ）に拡大して示すよう
に、溝２９の外部のＲｕ膜３２ａを除去した際、溝２９
の側壁に残ったＲｕ膜３２ａの上端部にＴａＮ膜３０が
露出することはない。また、ＴａＮ膜３０の上端部をテ
ーパ状に加工したことにより、ＴａＮ膜３０の上端部近
傍においてＲｕ膜３２ａの膜厚が薄くなることもない。
【００５８】次に、図５９および図６０に示すように、
溝２９の内部に埋め込んだ絶縁膜３３をアッシング処理
などによって除去する。ここまでの工程により、溝２９
の内壁にＲｕ膜３２ａによって構成される下部電極３２
が形成される。下部電極３２は、その下部のスルーホー
ル１９およびさらにその下部のコンタクトホール１２を
通じてメモリセル選択用ＭＩＳＦＥＴＱｓのｎ型半導体
領域８（ソース、ドレイン）の他方と電気的に接続され
る。
溝２９の内部に埋め込んだ絶縁膜３３をアッシング処理
などによって除去する。ここまでの工程により、溝２９
の内壁にＲｕ膜３２ａによって構成される下部電極３２
が形成される。下部電極３２は、その下部のスルーホー
ル１９およびさらにその下部のコンタクトホール１２を
通じてメモリセル選択用ＭＩＳＦＥＴＱｓのｎ型半導体
領域８（ソース、ドレイン）の他方と電気的に接続され
る。
【００５９】次に、図６１および図６２に示すように、
下部電極３２が形成された溝２９の内壁および酸化シリ
コン膜２４の表面に酸化タンタルからなる膜厚１０ｎｍ
程度の誘電体膜３４を堆積する。酸化タンタル膜は、例
えば原料ガスにペンタエトキシタンタル（Ｔａ（ＯＣ2
Ｈ5）5）と酸素とを用い、温度４３０℃、圧力５０Ｐａ
の条件で堆積し、その後、膜の結晶化と膜質の改善とを
図るために、酸素雰囲気中で６５０°程度の熱処理を行
う。
下部電極３２が形成された溝２９の内壁および酸化シリ
コン膜２４の表面に酸化タンタルからなる膜厚１０ｎｍ
程度の誘電体膜３４を堆積する。酸化タンタル膜は、例
えば原料ガスにペンタエトキシタンタル（Ｔａ（ＯＣ2
Ｈ5）5）と酸素とを用い、温度４３０℃、圧力５０Ｐａ
の条件で堆積し、その後、膜の結晶化と膜質の改善とを
図るために、酸素雰囲気中で６５０°程度の熱処理を行
う。
【００６０】本実施形態では、ＴａＮ膜３０の上端部を
溝２９の開孔端部よりも下方にリセスさせ、ＴａＮ膜３
０をＲｕ膜３２ａで完全に覆うようにしたので、図５４
（ｄ）に拡大して示すように、溝２９の内壁および酸化
シリコン膜２４の表面に酸化タンタルからなる誘電体膜
３４を堆積したときに、ＴａＮ膜３０と誘電体膜３４と
が接触することはない。
溝２９の開孔端部よりも下方にリセスさせ、ＴａＮ膜３
０をＲｕ膜３２ａで完全に覆うようにしたので、図５４
（ｄ）に拡大して示すように、溝２９の内壁および酸化
シリコン膜２４の表面に酸化タンタルからなる誘電体膜
３４を堆積したときに、ＴａＮ膜３０と誘電体膜３４と
が接触することはない。
【００６１】これにより、酸化タンタル膜を酸素雰囲気
中で熱処理した際、酸化タンタル膜中の酸素がＴａＮ膜
３０中に拡散することがないので、ＴａＮ膜３０が酸化
されることによって生じる形状異常（ふくれ）や、酸化
シリコン膜２４との界面での剥がれを防止することがで
きる。また、酸化タンタル膜が還元されて導電性を持っ
た金属タンタルとなることによるリーク電流の増加を防
止することができる。
中で熱処理した際、酸化タンタル膜中の酸素がＴａＮ膜
３０中に拡散することがないので、ＴａＮ膜３０が酸化
されることによって生じる形状異常（ふくれ）や、酸化
シリコン膜２４との界面での剥がれを防止することがで
きる。また、酸化タンタル膜が還元されて導電性を持っ
た金属タンタルとなることによるリーク電流の増加を防
止することができる。
【００６２】次に、図６３および図６４に示すように、
誘電体膜３４の上部にスパッタリング法およびＣＶＤ法
で膜厚１００ｎｍ程度のＲｕ膜３５ａを堆積し、続いて
Ｒｕ膜３５ａの上部にスパッタリング法で膜厚１００ｎ
ｍ程度のＷ膜３５ｂを堆積した後、図６５および図６６
に示すように、フォトレジスト膜３６をマスクにしたド
ライエッチングでメモリアレイ（ＭＡＲＹ）以外の領域
のＷ膜３５ｂおよびＲｕ膜３５ａを除去することによっ
て上部電極３５を形成する。このエッチングを行う際
は、図６５に示すように、フォトレジスト膜３５の端部
をラウンド状に加工しておくとよい。これにより、Ｗ膜
３５ｂおよびＲｕ膜３５ａの端部側壁にエッチングの反
応生成物が付着し難くなるので、これらの膜のエッチン
グ制御性が向上する。
誘電体膜３４の上部にスパッタリング法およびＣＶＤ法
で膜厚１００ｎｍ程度のＲｕ膜３５ａを堆積し、続いて
Ｒｕ膜３５ａの上部にスパッタリング法で膜厚１００ｎ
ｍ程度のＷ膜３５ｂを堆積した後、図６５および図６６
に示すように、フォトレジスト膜３６をマスクにしたド
ライエッチングでメモリアレイ（ＭＡＲＹ）以外の領域
のＷ膜３５ｂおよびＲｕ膜３５ａを除去することによっ
て上部電極３５を形成する。このエッチングを行う際
は、図６５に示すように、フォトレジスト膜３５の端部
をラウンド状に加工しておくとよい。これにより、Ｗ膜
３５ｂおよびＲｕ膜３５ａの端部側壁にエッチングの反
応生成物が付着し難くなるので、これらの膜のエッチン
グ制御性が向上する。
【００６３】ここまでの工程により、下部電極３２、誘
電体膜３４および上部電極３５によって構成される情報
蓄積用容量素子Ｃが完成し、前記図２および図３に示し
たような、メモリセル選択用ＭＩＳＦＥＴＱｓとこれに
直列に接続された情報蓄積容量素子Ｃとで構成されるメ
モリセルが略完成する。
電体膜３４および上部電極３５によって構成される情報
蓄積用容量素子Ｃが完成し、前記図２および図３に示し
たような、メモリセル選択用ＭＩＳＦＥＴＱｓとこれに
直列に接続された情報蓄積容量素子Ｃとで構成されるメ
モリセルが略完成する。
【００６４】その後、情報蓄積用容量素子Ｃの上部に層
間絶縁膜を挟んで２層程度のＡｌ配線を形成し、最上層
のＡｌ配線の上部にパッシベーション膜を形成するが、
これらの図示は省略する。
間絶縁膜を挟んで２層程度のＡｌ配線を形成し、最上層
のＡｌ配線の上部にパッシベーション膜を形成するが、
これらの図示は省略する。
【００６５】以上詳述したように、本実施形態によれ
ば、酸化シリコン膜２４に開孔した溝２９の内壁に情報
蓄積用容量素子Ｃの下部電極３２を形成するに際し、下
部電極３２を構成するＲｕ膜３２ａと酸化シリコン膜２
４との界面に、ＴａＮ膜３０によって構成される接着層
を介在させることにより、Ｒｕ膜３２ａの剥離を確実に
防止することができる。
ば、酸化シリコン膜２４に開孔した溝２９の内壁に情報
蓄積用容量素子Ｃの下部電極３２を形成するに際し、下
部電極３２を構成するＲｕ膜３２ａと酸化シリコン膜２
４との界面に、ＴａＮ膜３０によって構成される接着層
を介在させることにより、Ｒｕ膜３２ａの剥離を確実に
防止することができる。
【００６６】また、酸化シリコン膜２４に開孔した溝２
９の側壁下端部と底面部分との間に丸みを付けることに
より、溝２９の内部に堆積する接着層（ＴａＮ膜３０）
や下部電極材料（Ｒｕ膜３２ａ）がその後の熱処理によ
って体積変化した場合でも、溝２９の側壁下端部と底面
部分との間の領域で剥離を引き起こすことがない。
９の側壁下端部と底面部分との間に丸みを付けることに
より、溝２９の内部に堆積する接着層（ＴａＮ膜３０）
や下部電極材料（Ｒｕ膜３２ａ）がその後の熱処理によ
って体積変化した場合でも、溝２９の側壁下端部と底面
部分との間の領域で剥離を引き起こすことがない。
【００６７】また、接着層を構成するＴａＮ膜３０の上
端部を溝２９の開孔端部よりも下方にリセスさせ、Ｔａ
Ｎ膜３０をＲｕ膜３２ａで完全に覆うことにより、Ｔａ
Ｎ膜３０と誘電体膜３４との接触を確実に防ぐことがで
きるので、ＴａＮ膜３０の形状異常（ふくれ）や剥がれ
を防止することができると共に、誘電体膜３４のリーク
電流の増加を防止することができる。
端部を溝２９の開孔端部よりも下方にリセスさせ、Ｔａ
Ｎ膜３０をＲｕ膜３２ａで完全に覆うことにより、Ｔａ
Ｎ膜３０と誘電体膜３４との接触を確実に防ぐことがで
きるので、ＴａＮ膜３０の形状異常（ふくれ）や剥がれ
を防止することができると共に、誘電体膜３４のリーク
電流の増加を防止することができる。
【００６８】なお、情報蓄積用容量素子Ｃの下部電極材
料は、本実施形態で用いたＲｕに限定されるものではな
く、Ｐｔ（プラチナ）、Ｉｒ（イリジウム）など、Ｒｕ
以外の白金族金属で構成することもできる。本実施形態
で使用したＲｕは、過剰な酸化性雰囲気中で熱処理した
場合、Ｒｕ自身が酸化されて酸化ルテニウムを形成し、
後の工程で不都合を生じる場合があるが、Ｐｔはこのよ
うな酸化物を形成しないという利点がある。
料は、本実施形態で用いたＲｕに限定されるものではな
く、Ｐｔ（プラチナ）、Ｉｒ（イリジウム）など、Ｒｕ
以外の白金族金属で構成することもできる。本実施形態
で使用したＲｕは、過剰な酸化性雰囲気中で熱処理した
場合、Ｒｕ自身が酸化されて酸化ルテニウムを形成し、
後の工程で不都合を生じる場合があるが、Ｐｔはこのよ
うな酸化物を形成しないという利点がある。
【００６９】また、情報蓄積用容量素子Ｃの誘電体膜材
料は、本実施形態で用いた酸化タンタルに限定されるも
のではなく、チタン酸バリウム、チタン酸ストロンチウ
ム、チタン酸バリウムストロンチウム、チタン酸鉛、チ
タン酸ジルコン酸鉛などのペロブスカイト型金属酸化物
からなる高（強）誘電体またはそれらの積層体で構成す
ることもできる。これらの高（強）誘電体材料を使用す
る場合でも、成膜後に膜を結晶化または改質する熱処理
工程が必須となるため、酸化タンタルを使用する本実施
形態と同様の効果が得られる。
料は、本実施形態で用いた酸化タンタルに限定されるも
のではなく、チタン酸バリウム、チタン酸ストロンチウ
ム、チタン酸バリウムストロンチウム、チタン酸鉛、チ
タン酸ジルコン酸鉛などのペロブスカイト型金属酸化物
からなる高（強）誘電体またはそれらの積層体で構成す
ることもできる。これらの高（強）誘電体材料を使用す
る場合でも、成膜後に膜を結晶化または改質する熱処理
工程が必須となるため、酸化タンタルを使用する本実施
形態と同様の効果が得られる。
【００７０】さらに、情報蓄積用容量素子Ｃの上部電極
材料は、本実施形態で用いたＲｕとＷとの積層体に限定
されるものではなく、Ｗ、Ｒｕ、Ｐｔ、Ｉｒなどの金属
またはこれらの金属とＴｉＮとを積層したものなどで構
成することもできる。
材料は、本実施形態で用いたＲｕとＷとの積層体に限定
されるものではなく、Ｗ、Ｒｕ、Ｐｔ、Ｉｒなどの金属
またはこれらの金属とＴｉＮとを積層したものなどで構
成することもできる。
【００７１】（実施の形態２）本実施形態の製造方法
は、酸化シリコン膜２４に溝２９を形成し、続いて溝２
９の内部を含む酸化シリコン膜２４の上部にＴａＮ膜３
０を堆積するまでの工程（前記図４〜図５１の工程）が
前記実施の形態１と同一であるため、その説明は省略
し、以降の工程についてのみ説明する。
は、酸化シリコン膜２４に溝２９を形成し、続いて溝２
９の内部を含む酸化シリコン膜２４の上部にＴａＮ膜３
０を堆積するまでの工程（前記図４〜図５１の工程）が
前記実施の形態１と同一であるため、その説明は省略
し、以降の工程についてのみ説明する。
【００７２】まず、前記図５１に示した工程に引き続
き、図６７に示すように、溝２９の内部に絶縁膜３１を
堆積し、溝２９の外部のＴａＮ膜３０をドライエッチン
グによって除去する。エッチングガスは、塩素ガスまた
は塩素ガスとＡｒ（アルゴン）との混合ガスを使用す
る。
き、図６７に示すように、溝２９の内部に絶縁膜３１を
堆積し、溝２９の外部のＴａＮ膜３０をドライエッチン
グによって除去する。エッチングガスは、塩素ガスまた
は塩素ガスとＡｒ（アルゴン）との混合ガスを使用す
る。
【００７３】次に、溝２９の内部の絶縁膜３１をアッシ
ング処理などによって除去した後、図６８に示すよう
に、溝２９の内部に残ったＴａＮ膜３０の表面にＲｕ膜
３２ｂを形成する。このＲｕ膜３２ｂは、Ｒｕが金属の
表面に選択的に成長し、酸化シリコンなどの絶縁膜の表
面には成長しないという性質を利用した選択ＣＶＤ法に
よって形成する。ここまでの工程により、溝２９の内壁
にＲｕ膜３２ｂによって構成される下部電極３２が形成
される。
ング処理などによって除去した後、図６８に示すよう
に、溝２９の内部に残ったＴａＮ膜３０の表面にＲｕ膜
３２ｂを形成する。このＲｕ膜３２ｂは、Ｒｕが金属の
表面に選択的に成長し、酸化シリコンなどの絶縁膜の表
面には成長しないという性質を利用した選択ＣＶＤ法に
よって形成する。ここまでの工程により、溝２９の内壁
にＲｕ膜３２ｂによって構成される下部電極３２が形成
される。
【００７４】次に、図６９に示すように、下部電極３２
が形成された溝２９の内壁および酸化シリコン膜２４の
表面に、前記実施の形態１と同様の方法で酸化タンタル
からなる誘電体膜３４を堆積し、続いて膜の結晶化と膜
質の改善とを図るために、酸素雰囲気中で６５０°程度
の熱処理を行う。
が形成された溝２９の内壁および酸化シリコン膜２４の
表面に、前記実施の形態１と同様の方法で酸化タンタル
からなる誘電体膜３４を堆積し、続いて膜の結晶化と膜
質の改善とを図るために、酸素雰囲気中で６５０°程度
の熱処理を行う。
【００７５】ここで、前記図６７に示した工程で行われ
るＴａＮ膜３０のエッチング量と誘電体膜３４の特性と
の関係について、図７０を用いて説明する。
るＴａＮ膜３０のエッチング量と誘電体膜３４の特性と
の関係について、図７０を用いて説明する。
【００７６】図７０（ａ）は、溝２９の外部、すなわち
酸化シリコン膜２４の上部のＴａＮ膜３０をドライエッ
チングによって除去する際、下地の酸化シリコン膜２４
との選択比を小さくし、酸化シリコン膜２４の上面をあ
る程度エッチングした場合である。この場合は、溝２９
の内部に残ったＴａＮ膜３０の上端部が酸化シリコン膜
２４の上面よりも上方に突き出た状態となる。
酸化シリコン膜２４の上部のＴａＮ膜３０をドライエッ
チングによって除去する際、下地の酸化シリコン膜２４
との選択比を小さくし、酸化シリコン膜２４の上面をあ
る程度エッチングした場合である。この場合は、溝２９
の内部に残ったＴａＮ膜３０の上端部が酸化シリコン膜
２４の上面よりも上方に突き出た状態となる。
【００７７】この状態でＴａＮ膜３０の表面にＲｕ膜３
２ｂを選択成長させると、ＴａＮ膜３０の上端部に選択
成長したＲｕ膜３２ｂが酸化シリコン膜２４の上面より
も上方に突き出た状態となる。そのため、この領域に電
界が集中し、その後に堆積する誘電体膜３４のリーク電
流がこの領域で増大してしまう。
２ｂを選択成長させると、ＴａＮ膜３０の上端部に選択
成長したＲｕ膜３２ｂが酸化シリコン膜２４の上面より
も上方に突き出た状態となる。そのため、この領域に電
界が集中し、その後に堆積する誘電体膜３４のリーク電
流がこの領域で増大してしまう。
【００７８】図７０（ｂ）は、ＴａＮ膜３０の上端部が
酸化シリコン膜２４の上面と同じ高さになるようにエッ
チングした場合である。この場合も、ＴａＮ膜３０の上
端部に選択成長したＲｕ膜３２ｂが酸化シリコン膜２４
の上面よりも上方に突き出た状態となるため、その後に
堆積する誘電体膜３４のリーク電流がこの領域で増大し
てしまう。
酸化シリコン膜２４の上面と同じ高さになるようにエッ
チングした場合である。この場合も、ＴａＮ膜３０の上
端部に選択成長したＲｕ膜３２ｂが酸化シリコン膜２４
の上面よりも上方に突き出た状態となるため、その後に
堆積する誘電体膜３４のリーク電流がこの領域で増大し
てしまう。
【００７９】図７０（ｃ）は、ＴａＮ膜３０の上端部が
酸化シリコン膜２４の上面よりも下方にリセスするよう
にエッチングした場合である。ここでのリセス量は、Ｒ
ｕ膜３２ｂの膜厚（例えば５０ｎｍ）と同程度とする。
酸化シリコン膜２４の上面よりも下方にリセスするよう
にエッチングした場合である。ここでのリセス量は、Ｒ
ｕ膜３２ｂの膜厚（例えば５０ｎｍ）と同程度とする。
【００８０】この場合は、ＴａＮ膜３０の上端部に選択
成長したＲｕ膜３２ｂの上端部が酸化シリコン膜２４の
上面と同じ高さになり、それよりも上方に突き出ること
はない。従って、Ｒｕ膜３２ｂの上端部に電界が集中す
ることはないので、その後に堆積する誘電体膜３４のリ
ーク電流がこの領域で増大することはない。
成長したＲｕ膜３２ｂの上端部が酸化シリコン膜２４の
上面と同じ高さになり、それよりも上方に突き出ること
はない。従って、Ｒｕ膜３２ｂの上端部に電界が集中す
ることはないので、その後に堆積する誘電体膜３４のリ
ーク電流がこの領域で増大することはない。
【００８１】図７０（ｄ）は、同図（ｃ）と同じくＴａ
Ｎ膜３０の上端部が酸化シリコン膜２４の上面よりも下
方にリセスするようにエッチングした場合であるが、リ
セス量は、Ｒｕ膜３２ｂの膜厚以上とする。この場合
は、同図（ｃ）と同じくＴａＮ膜３０の上端部に選択成
長したＲｕ膜３２ｂの上端部に電界が集中することはな
いので、その後に堆積する誘電体膜３４のリーク電流が
この領域で増大することはない。しかし、ＴａＮ膜３０
のリセス量が大きくなった分、ＴａＮ膜３０の表面に選
択成長するＲｕ膜３２ｂのリセス量も大きくなるため、
Ｒｕ膜３２ｂによって構成される下部電極３２の表面積
が低減し、その分、情報蓄積用容量素子Ｃの蓄積電荷量
が減少してしまう。
Ｎ膜３０の上端部が酸化シリコン膜２４の上面よりも下
方にリセスするようにエッチングした場合であるが、リ
セス量は、Ｒｕ膜３２ｂの膜厚以上とする。この場合
は、同図（ｃ）と同じくＴａＮ膜３０の上端部に選択成
長したＲｕ膜３２ｂの上端部に電界が集中することはな
いので、その後に堆積する誘電体膜３４のリーク電流が
この領域で増大することはない。しかし、ＴａＮ膜３０
のリセス量が大きくなった分、ＴａＮ膜３０の表面に選
択成長するＲｕ膜３２ｂのリセス量も大きくなるため、
Ｒｕ膜３２ｂによって構成される下部電極３２の表面積
が低減し、その分、情報蓄積用容量素子Ｃの蓄積電荷量
が減少してしまう。
【００８２】以上のことから、前記図６７に示した工程
でＴａＮ膜３０をエッチングする際には、リーク電流の
低減の観点から、ＴａＮ膜３０の上端部を酸化シリコン
膜２４の上面よりも下方にリセスさせる必要がある。こ
のときのＴａＮ膜３０のリセス量は、少なくともＴａＮ
膜３０の上端部に選択成長させるＲｕ膜３２ｂの上端部
が酸化シリコン膜２４の上面よりも上方に突き出ない
量、すなわちＴａＮ膜３０の表面に選択成長させるＲｕ
膜３２ｂの膜厚以上とする。一方、蓄積電荷量の減少を
最小限に止める観点から、リセス量の上限は、Ｒｕ膜３
２ｂの膜厚の３倍以下、より好ましくは２倍以下（Ｒｕ
膜３２ｂの膜厚を５０ｎｍとした場合は、１００ｎｍ以
下）とするのがよい。
でＴａＮ膜３０をエッチングする際には、リーク電流の
低減の観点から、ＴａＮ膜３０の上端部を酸化シリコン
膜２４の上面よりも下方にリセスさせる必要がある。こ
のときのＴａＮ膜３０のリセス量は、少なくともＴａＮ
膜３０の上端部に選択成長させるＲｕ膜３２ｂの上端部
が酸化シリコン膜２４の上面よりも上方に突き出ない
量、すなわちＴａＮ膜３０の表面に選択成長させるＲｕ
膜３２ｂの膜厚以上とする。一方、蓄積電荷量の減少を
最小限に止める観点から、リセス量の上限は、Ｒｕ膜３
２ｂの膜厚の３倍以下、より好ましくは２倍以下（Ｒｕ
膜３２ｂの膜厚を５０ｎｍとした場合は、１００ｎｍ以
下）とするのがよい。
【００８３】その後、図７１に示すように、前記実施の
形態１の図６３〜図６６に示す工程に従い、誘電体膜３
４の上部に上部電極３５を形成することにより、下部電
極３２、誘電体膜３４および上部電極３５によって構成
される情報蓄積用容量素子Ｃが完成し、メモリセル選択
用ＭＩＳＦＥＴＱｓとこれに直列に接続された情報蓄積
容量素子Ｃとで構成されるメモリセルが略完成する。
形態１の図６３〜図６６に示す工程に従い、誘電体膜３
４の上部に上部電極３５を形成することにより、下部電
極３２、誘電体膜３４および上部電極３５によって構成
される情報蓄積用容量素子Ｃが完成し、メモリセル選択
用ＭＩＳＦＥＴＱｓとこれに直列に接続された情報蓄積
容量素子Ｃとで構成されるメモリセルが略完成する。
【００８４】本実施形態によれば、前記実施の形態１と
同様の効果が得られることに加え、酸化シリコン膜２４
に開孔した溝２９の内部に絶縁膜を埋め込む工程が前記
実施の形態１の２回から１回に減少すると共に、Ｒｕ膜
３２ｂをエッチングする工程も不要となるので、ＤＲＡ
Ｍの製造工程を短縮することができる。
同様の効果が得られることに加え、酸化シリコン膜２４
に開孔した溝２９の内部に絶縁膜を埋め込む工程が前記
実施の形態１の２回から１回に減少すると共に、Ｒｕ膜
３２ｂをエッチングする工程も不要となるので、ＤＲＡ
Ｍの製造工程を短縮することができる。
【００８５】以上、本発明者によってなされた発明を実
施の形態に基づいて具体的に説明したが、本発明は前記
実施の形態に限定されるものではなく、その要旨を逸脱
しない範囲で種々変更可能であることはいうまでもな
い。
施の形態に基づいて具体的に説明したが、本発明は前記
実施の形態に限定されるものではなく、その要旨を逸脱
しない範囲で種々変更可能であることはいうまでもな
い。
【００８６】前記実施の形態１、２では、下部電極の剥
離を防止する接着層（ＴａＮ膜３０）と誘電体膜との接
触を防止する方法として、接着層を構成するＴａＮ膜３
０をリセスさせる方法（実施の形態１）、またはＴａＮ
膜３０の表面に下部電極材料を選択成長させる方法（実
施の形態２）を用いたが、これらの方法は、ＴａＮ以外
の材料、例えばＴｉＮやＴｉを接着層として用いる場合
にも適用することができる。
離を防止する接着層（ＴａＮ膜３０）と誘電体膜との接
触を防止する方法として、接着層を構成するＴａＮ膜３
０をリセスさせる方法（実施の形態１）、またはＴａＮ
膜３０の表面に下部電極材料を選択成長させる方法（実
施の形態２）を用いたが、これらの方法は、ＴａＮ以外
の材料、例えばＴｉＮやＴｉを接着層として用いる場合
にも適用することができる。
【００８７】前記実施の形態１、２では、ＤＲＡＭおよ
びその製造プロセスに適用した場合について説明した
が、本発明は、汎用ＤＲＡＭのみならず、ロジック混載
ＤＲＡＭやＦｅＲＡＭなどにも適用することができる。
びその製造プロセスに適用した場合について説明した
が、本発明は、汎用ＤＲＡＭのみならず、ロジック混載
ＤＲＡＭやＦｅＲＡＭなどにも適用することができる。
【００８８】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。 （１）本発明によれば、メモリセルの微細化がより一層
進み、容量素子の下部電極とその下部の接続孔との合わ
せずれが不可避となった場合でも、下部電極のパターニ
ング時に接続孔内のバリア層がエッチングされてシリコ
ンプラグの表面が露出する不具合を防止すことができ
る。 （２）本発明によれば、容量素子の下部電極上に形成し
た誘電体膜を酸素雰囲気中で熱処理する際、下部電極を
透過した酸素がバリア層自体を酸化して、高抵抗、低誘
電率の酸化物層を形成する不具合を防止することができ
る。 （３）本発明によれば、容量素子の下部電極を構成する
白金族金属膜と酸化シリコン膜との接着性を向上させる
ことができる。 （４）本発明によれば、容量素子の表面積を増やすと共
に誘電体膜の高誘電率化を図ることによって、メモリセ
ルを微細化した場合においても所望する蓄積電荷量値を
確保することができる。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。 （１）本発明によれば、メモリセルの微細化がより一層
進み、容量素子の下部電極とその下部の接続孔との合わ
せずれが不可避となった場合でも、下部電極のパターニ
ング時に接続孔内のバリア層がエッチングされてシリコ
ンプラグの表面が露出する不具合を防止すことができ
る。 （２）本発明によれば、容量素子の下部電極上に形成し
た誘電体膜を酸素雰囲気中で熱処理する際、下部電極を
透過した酸素がバリア層自体を酸化して、高抵抗、低誘
電率の酸化物層を形成する不具合を防止することができ
る。 （３）本発明によれば、容量素子の下部電極を構成する
白金族金属膜と酸化シリコン膜との接着性を向上させる
ことができる。 （４）本発明によれば、容量素子の表面積を増やすと共
に誘電体膜の高誘電率化を図ることによって、メモリセ
ルを微細化した場合においても所望する蓄積電荷量値を
確保することができる。
【図１】本発明の一実施の形態であるＤＲＡＭを形成し
たシリコンチップの全体平面図である。
たシリコンチップの全体平面図である。
【図２】本発明の一実施の形態であるＤＲＡＭを形成し
た半導体基板の要部断面図である。
た半導体基板の要部断面図である。
【図３】本発明の一実施の形態であるＤＲＡＭを形成し
た半導体基板の要部断面図である。
た半導体基板の要部断面図である。
【図４】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部平面図である。
法を示す半導体基板の要部平面図である。
【図５】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図６】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図７】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図８】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部平面図である。
法を示す半導体基板の要部平面図である。
【図９】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図１０】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１１】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１２】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１３】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１４】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部平面図である。
方法を示す半導体基板の要部平面図である。
【図１５】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１６】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１７】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１８】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１９】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図２０】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部平面図である。
方法を示す半導体基板の要部平面図である。
【図２１】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図２２】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図２３】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図２４】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図２５】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部平面図である。
方法を示す半導体基板の要部平面図である。
【図２６】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図２７】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図２８】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図２９】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部平面図である。
方法を示す半導体基板の要部平面図である。
【図３０】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図３１】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図３２】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図３３】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図３４】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図３５】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図３６】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図３７】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図３８】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図３９】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図４０】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図４１】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図４２】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図４３】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図４４】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図４５】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図４６】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図４７】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部平面図である。
方法を示す半導体基板の要部平面図である。
【図４８】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図４９】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図５０】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図５１】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図５２】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図５３】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図５４】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図５５】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図５６】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図５７】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図５８】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図５９】本発明の他の実施の形態であるＤＲＡＭの製
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
【図６０】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図６１】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図６２】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図６３】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図６４】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図６５】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図６６】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図６７】本発明の他の実施の形態であるＤＲＡＭの製
造方法を示す半導体基板の要部拡大断面図である。
造方法を示す半導体基板の要部拡大断面図である。
【図６８】本発明の他の実施の形態であるＤＲＡＭの製
造方法を示す半導体基板の要部拡大断面図である。
造方法を示す半導体基板の要部拡大断面図である。
【図６９】本発明の他の実施の形態であるＤＲＡＭの製
造方法を示す半導体基板の要部拡大断面図である。
造方法を示す半導体基板の要部拡大断面図である。
【図７０】ＴａＮ膜のエッチング形状、選択ＣＶＤ−Ｒ
ｕ膜の形状および酸化タンタル膜の特性を説明する図で
ある。
ｕ膜の形状および酸化タンタル膜の特性を説明する図で
ある。
【図７１】本発明の他の実施の形態であるＤＲＡＭの製
造方法を示す半導体基板の要部拡大断面図である。
造方法を示す半導体基板の要部拡大断面図である。
１ シリコン基板 １Ａ シリコンチップ ２ 素子分離溝 ３ ｐ型ウエル ４ 酸化シリコン膜 ５ ゲート絶縁膜 ６ ゲート電極 ７ 酸化シリコン膜 ８ ｎ型半導体領域（ソース、ドレイン） ９ 窒化シリコン膜 １０ 酸化シリコン膜 １１、１２ コンタクトホール １３ プラグ １４ 酸化シリコン膜 １５ スルーホール １６ プラグ １７ 酸化シリコン膜 １８ 窒化シリコン膜 １９ スルーホール ２０ 多結晶シリコン膜 ２１ サイドウォールスペーサ ２２ プラグ ２４ 酸化シリコン膜 ２５ バリア層 ２６ Ｗ膜 ２７反射防止膜 ２８ フォトレジスト膜 ２９ 溝 ３０ ＴａＮ膜（接着層） ３１ フォトレジスト膜 ３２ 下部電極（ストレージノード） ３２ａ、３２ｂ Ｒｕ膜 ３３ フォトレジスト膜 ３４ 誘電体膜 ３５ 上部電極（プレート電極） ３５ａ Ｒｕ膜 ３５ｂ Ｗ膜 ３６ フォトレジスト膜 ＢＬ ビット線 ＢＰ ボンディングパッド Ｃ 情報蓄積容量素子（キャパシタ） Ｌ 活性領域 ＭＡＲＹ メモリアレイ ＰＣ 周辺回路部 Ｑｓ メモリセル選択用ＭＩＳＦＥＴ ＳＡ センスアンプ ＷＤ ワードドライバ ＷＬ ワード線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 飯島 晋平 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 中村 吉孝 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 池田 武信 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 松井 裕一 東京都国分寺市東恋ヶ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 平谷 正彦 東京都国分寺市東恋ヶ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 黒木 啓二 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 Ｆターム(参考） 5F083 AD24 AD48 GA06 GA09 JA06 JA14 JA15 JA36 JA38 JA39 JA40 MA06 MA17 MA20 NA08 PR07 PR09 PR12 PR33 PR40
Claims (26)
- 【請求項１】 半導体基板の主面上に、溝または孔が形
成された絶縁膜と、前記溝または孔の内部に形成された
第１電極、前記第１電極の上部に形成された誘電体膜お
よび前記誘電体膜の上部に形成された第２電極からなる
容量素子とを有する半導体集積回路装置であって、 前記溝または孔は、底面部分と、側壁部分と、前記底面
部分および前記側壁部分の間の円弧状の接続部分とを有
し、前記容量素子の第１電極は、前記底面部分、前記接
続部分および前記側壁部分に沿って形成されていること
を特徴とする半導体集積回路装置。 - 【請求項２】 請求項１記載の半導体集積回路装置にお
いて、前記容量素子の第１電極は、Ｒｕ、ＰｔまたはＩ
ｒからなることを特徴とする半導体集積回路装置。 - 【請求項３】 請求項１記載の半導体集積回路装置にお
いて、前記絶縁膜は、酸化シリコンからなることを特徴
とする半導体集積回路装置。 - 【請求項４】 以下の工程を有する半導体集積回路装置
の製造方法； （ａ）半導体基板の主面上に絶縁膜を形成し、前記絶縁
膜に溝または孔を開孔する工程、（ｂ）前記溝または孔
の内部を等方的にエッチングすることによって、前記の
溝または孔の底面部分と側壁部分との間の接続部分を円
弧状に加工する工程、（ｃ）前記溝または孔の内部に容
量素子の第１電極を形成し、前記第１電極の上部に前記
容量素子の誘電体膜を形成し、前記誘電体膜の上部に前
記容量素子の第２電極を形成する工程、（ｄ）前記
（ｃ）工程の途中で前記半導体基板を熱処理する工程。 - 【請求項５】 請求項４記載の半導体集積回路装置の製
造方法において、前記溝または孔の開孔は、前記絶縁膜
を異方性エッチングすることによって行うことを特徴と
する半導体集積回路装置の製造方法。 - 【請求項６】 請求項４記載の半導体集積回路装置の製
造方法において、前記容量素子の第１電極は、Ｒｕ、Ｐ
ｔまたはＩｒからなることを特徴とする半導体集積回路
装置の製造方法。 - 【請求項７】 請求項４記載の半導体集積回路装置の製
造方法において、前記絶縁膜は、酸化シリコンからなる
ことを特徴とする半導体集積回路装置の製造方法。 - 【請求項８】 請求項４記載の半導体集積回路装置の製
造方法において、前記熱処理工程は、前記容量素子の第
１電極を構成する金属膜をデンシファイする工程である
ことを特徴とする半導体集積回路装置の製造方法。 - 【請求項９】 請求項４記載の半導体集積回路装置の製
造方法において、前記熱処理工程は、前記容量素子の誘
電体膜を結晶化または改質する工程であることを特徴と
する半導体集積回路装置の製造方法。 - 【請求項１０】 複数の溝または孔を有し、前記複数の
溝または孔の間に位置する主面および前記複数の溝また
は孔の内部の側壁を有する第１絶縁膜と、 前記複数の溝または孔の側壁上に位置し、前記複数の溝
または孔の間において互いに電気的に分離された第１導
体層と、 前記第１導体層の上部に位置し、前記複数の溝または孔
の間において互いに電気的に分離された第２導体層と、 前記第２導体層の上部に位置する誘電体膜と、 前記誘電体膜の上部に位置する第３導体層と、が半導体
基板の主面上に形成された半導体集積回路装置であっ
て、 前記第１導体層と前記誘電体膜との間には、両者が直接
接触しないように前記第２導体層が介在していることを
特徴とする半導体集積回路装置。 - 【請求項１１】 請求項１０記載の半導体集積回路装置
において、前記第１導体層は、前記溝または孔の上部に
端部を有し、前記第１導体層の端部は、前記第２導体層
によって覆われていることを特徴とする半導体集積回路
装置。 - 【請求項１２】 請求項１１記載の半導体集積回路装置
において、前記第２導体層は、前記溝または孔の上部に
端部を有し、前記第２導体層の端部は、前記第１導体層
の端部よりも上部に位置していることを特徴とする半導
体集積回路装置。 - 【請求項１３】 請求項１１記載の半導体集積回路装置
において、前記第２導体層の端部は、前記溝または孔の
内部の側壁において終端していることを特徴とする半導
体集積回路装置。 - 【請求項１４】 請求項１１記載の半導体集積回路装置
において、前記第１導体層の端部は、テーパ形状を有し
ていることを特徴とする半導体集積回路装置。 - 【請求項１５】 請求項１４記載の半導体集積回路装置
において、前記第１導体層の端部のテーパ角は、４５°
以下であることを特徴とする半導体集積回路装置。 - 【請求項１６】 請求項１０記載の半導体集積回路装置
において、前記第１導体層は、ＴａＮ、ＴｉＮまたはＴ
ｉからなることを特徴とする半導体集積回路装置。 - 【請求項１７】 請求項１０記載の半導体集積回路装置
において、前記第２導体層は、Ｒｕ、ＰｔまたはＩｒか
らなることを特徴とする半導体集積回路装置。 - 【請求項１８】 請求項１０記載の半導体集積回路装置
において、前記誘電体膜は、酸化タンタル、ＢＳＴまた
はＰＺＴからなることを特徴とする半導体集積回路装
置。 - 【請求項１９】 複数の溝または孔を有し、前記複数の
溝または孔の間に位置する主面および前記複数の溝また
は孔の内部の側壁を有する第１絶縁膜と、 前記複数の溝または孔の側壁上に位置し、前記複数の溝
または孔の間において互いに電気的に分離された第１導
体層と、 前記第１導体層の上部に位置し、前記複数の溝または孔
の間において互いに電気的に分離された第２導体層と、 前記第２導体層の上部に位置する誘電体膜と、 前記誘電体膜の上部に位置する第３導体層と、が半導体
基板の主面上に形成された半導体集積回路装置であっ
て、 前記第２導体層は、前記溝または孔の内部の側壁に接触
する部分を有していることを特徴とする半導体集積回路
装置。 - 【請求項２０】 複数の溝または孔を有し、前記複数の
溝または孔の間に位置する主面および前記複数の溝また
は孔の内部の側壁を有する第１絶縁膜と、 前記溝または孔の側壁に沿って延在し、前記溝または孔
の内部に端部を有する第１導体層と、 前記第１導体層の上部に位置し、前記溝または孔の内部
に端部を有する第２導体層と、 前記第２導体層の上部に位置する誘電体膜と、 前記誘電体膜の上部に位置する第３導体層と、が半導体
基板の主面上に形成された半導体集積回路装置であっ
て、 前記第２導体層の端部は、前記第１導体層の端部よりも
上部に位置していることを特徴とする半導体集積回路装
置。 - 【請求項２１】 複数の溝または孔を有し、前記複数の
溝または孔の間に位置する主面および前記複数の溝また
は孔の内部の側壁を有する第１絶縁膜と、 前記複数の溝または孔の側壁に沿って延在し、前記複数
の溝または孔の間において互いに電気的に分離するため
に、前記溝または孔の上部に端部を有する第１導体層
と、 前記第１導体層の上部に位置し、前記複数の溝または孔
の上部において前記第１導体層の端部を完全に覆うよう
に形成された第２導体層と、 前記第２導体層の上部に位置する誘電体膜と、 前記誘電体膜の上部に位置する第３導体層と、が半導体
基板の主面上に形成された半導体集積回路装置。 - 【請求項２２】 以下の工程を有する半導体集積回路装
置の製造方法； （ａ）半導体基板の主面上に絶縁膜を形成し、前記絶縁
膜に複数の溝または孔を開孔する工程、（ｂ）前記複数
の溝または孔の間に位置する前記絶縁膜の主面部分およ
び前記溝または孔の側壁部分に第１導体層を形成する工
程、（ｃ）前記絶縁膜の主面部分に位置する前記第１導
体層を選択的に除去し、前記溝または孔の上部におい
て、前記第１導体層に端部を形成する工程、（ｄ）前記
溝または孔の内部の前記第１導体層の上部に、前記第１
導体層の前記端部を覆うように第２導体層を形成する工
程、（ｅ）前記第２導体層の上部に誘電体膜を形成し、
前記誘電体膜の上部に第３導体層を形成する工程。 - 【請求項２３】 請求項２２記載の半導体集積回路装置
の製造方法において、前記第２導体層は、前記第１導体
層に対して選択性を有するＣＶＤ法によって形成するこ
とを特徴とする半導体集積回路装置の製造方法。 - 【請求項２４】 請求項２２記載の半導体集積回路装置
の製造方法において、前記第２導体層を形成した後、前
記第２導体層を前記複数の溝または孔の間において分離
する工程をさらに有することを特徴とする半導体集積回
路装置の製造方法。 - 【請求項２５】 請求項２２記載の半導体集積回路装置
の製造方法において、前記絶縁膜の主面部分に位置する
前記第１導体層を選択的に除去する際、前記第１導体層
の端部が前記絶縁膜の表面から前記第２導体層の膜厚分
以上となるように、前記溝または孔の内部の前記第１導
体層を除去することを特徴とする半導体集積回路装置の
製造方法。 - 【請求項２６】 請求項２２記載の半導体集積回路装置
の製造方法において、前記絶縁膜の主面部分に位置する
前記第１導体層を選択的に除去する際、前記第１導体層
を異方的にエッチングすることによって、前記第１導体
層の端部をテーパ状に加工することを特徴とする半導体
集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000262951A JP2002076305A (ja) | 2000-08-31 | 2000-08-31 | 半導体集積回路装置およびその製造方法 |
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|---|---|---|---|
| JP2000262951A JP2002076305A (ja) | 2000-08-31 | 2000-08-31 | 半導体集積回路装置およびその製造方法 |
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|---|---|
| JP2002076305A true JP2002076305A (ja) | 2002-03-15 |
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| JP2000262951A Pending JP2002076305A (ja) | 2000-08-31 | 2000-08-31 | 半導体集積回路装置およびその製造方法 |
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|---|---|
| JP (1) | JP2002076305A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007081189A (ja) * | 2005-09-15 | 2007-03-29 | Elpida Memory Inc | 半導体記憶装置及びその製造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2000114482A (ja) * | 1998-10-06 | 2000-04-21 | Matsushita Electric Ind Co Ltd | キャパシタ、その製造方法及び半導体装置 |
| JP2000124427A (ja) * | 1998-09-29 | 2000-04-28 | Siemens Ag | トランジスタおよびキャパシタを含むメモリセルの形成方法、スタックトキャパシタをシリコンウェハの上表面に形成する方法、およびダイナミックランダムアクセスメモリで使用されるメモリセル |
| JP2000156479A (ja) * | 1998-11-20 | 2000-06-06 | Sony Corp | 半導体記憶装置およびその製造方法 |
| JP2000156483A (ja) * | 1998-11-18 | 2000-06-06 | Samsung Electronics Co Ltd | 接合スペ―サを備えたコンケ―ブキャパシタの製造方法 |
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2000
- 2000-08-31 JP JP2000262951A patent/JP2002076305A/ja active Pending
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