JP2000124427A - トランジスタおよびキャパシタを含むメモリセルの形成方法、スタックトキャパシタをシリコンウェハの上表面に形成する方法、およびダイナミックランダムアクセスメモリで使用されるメモリセル - Google Patents

トランジスタおよびキャパシタを含むメモリセルの形成方法、スタックトキャパシタをシリコンウェハの上表面に形成する方法、およびダイナミックランダムアクセスメモリで使用されるメモリセル

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JP2000124427A
JP2000124427A JP11275097A JP27509799A JP2000124427A JP 2000124427 A JP2000124427 A JP 2000124427A JP 11275097 A JP11275097 A JP 11275097A JP 27509799 A JP27509799 A JP 27509799A JP 2000124427 A JP2000124427 A JP 2000124427A
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Abstract

(57)【要約】 （修正有） 【課題】 改善されたスタックトキャパシタを有するＤ
ＲＡＭを提供し、またこのようなＤＲＡＭの製造方法を
提供する。 【解決手段】 シリコンチップの活性領域が一方の導電
型を有し、チップの上表面２１に沿って他方の導電型の
領域が間隔を置いて存在しており、ほぼカップ形のコン
タクトホールを有する上表面の上方に誘電性のコーティ
ング２６が設けられており、カップ形のコンタクトホー
ルは、間隔を置かれた一方の領域への低抵抗の接続を形
成する底部のプラグ２７を有しており、コンタクトホー
ルのカップ型のウォールの上方にコンフォーマルな下方
の導電層３７が位置しており、中間誘電層３８と上方の
導電層３９とが設けられており、下方の導電層および上
方の導電層は中間誘電層を介して電気的に絶縁され、メ
モリセルのストレージキャパシタを形成している。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、トランジスタおよ
びキャパシタを含むメモリセルの形成方法に関する。ま
た、シリコンウェハの上表面の部分に形成されたスイッ
チングトランジスタに続いてストレージキャパシタとし
て使用されるスタックトキャパシタをシリコンウェハの
上表面に形成する方法に関する。またダイナミックラン
ダムアクセスメモリで使用されるメモリセルに関する。
【０００２】
【従来の技術】標準型のダイナミックランダムアクセス
メモリ（ＤＲＡＭ）はシリコンチップ内の大きなアレイ
の形に形成されたメモリセルとして、一連のスイッチの
コンビネーション（一般にはＭＯＳＦＥＴ）と、バイナ
リのディジット（ビット）が後の修復のために情報とし
て記憶されているストレージキャパシタとを使用してい
る。ＤＲＡＭの１つの形態としてストレージキャパシタ
がシリコンチップの上表面の上方の層のスタックにより
形成されており、ここではＭＯＳＦＥＴのスイッチがチ
ップの上表面の近傍の領域内に形成されている。導電性
のプラグないし栓状コンタクトにより典型的には、チッ
プ内のＭＯＳＦＥＴのソース／ドレイン領域と、ストレ
ージキャパシタの下方プレート（底部電極）として機能
するスタックの層との間の接続が低抵抗で形成される。
【０００３】ＤＲＡＭ内で高い容量を得るためには、セ
ルを小さく構成し、かつこれらを接近した位置に配置す
ることが重要である。したがってＤＲＡＭ内のスタック
トキャパシタはチップの表面上の小さな表面スペースを
使用し、しかも充分に高いキャパシタンスを提供してス
トレージノードとしての信頼性を発揮することが重要で
ある。
【０００４】
【発明が解決しようとする課題】本発明の課題は、改善
されたスタックトキャパシタを有するＤＲＡＭを提供
し、またこのようなＤＲＡＭの製造方法を提供すること
である。
【０００５】
【課題を解決するための手段】この課題は、半導体チッ
プ内に、一方の導電型の第１の領域および第２の領域が
他方の導電型の領域を介して間隔を置いて前記チップの
上表面に沿って配置されたトランジスタを形成するステ
ップと、チップの上表面の上方に誘電層を形成するステ
ップと、トランジスタの第２の領域の上表面の部分を異
方性エッチングで露出させることにより、ほぼ垂直なサ
イドウォールを有するコンタクトホールを形成するステ
ップと、このコンタクトホールを導電性の充填材料で充
填し、第２の領域への低抵抗の接続を形成するステップ
と、コンタクトホールの導電性の充填材料の頂部を除去
してこの材料内に凹部を形成し、さらにコンタクトホー
ルの誘電層を露出させるステップと、露出した誘電層を
等方的にエッチングして凹部を広げ、また誘電層内のコ
ンタクトホールの表面領域を拡大するステップと、スト
レージキャパシタの下方プレートとして適切に使用でき
るように、第１の導電層を拡大されたコンタクトホール
の表面領域の上方にコンフォーマルに堆積させるステッ
プと、第１の導電層がコンタクトホール内部に境界を有
するようにパターン化するステップと、第１の導電層全
体をカバーするように、高い誘電定数を有する材料の層
を堆積させるステップと、高い誘電定数を有する材料の
層を介して分離され、電気的に絶縁された上方プレート
と下方プレートとを有するストレージキャパシタの上方
プレートとして適切に使用できるように、誘電層の上方
にコンフォーマルに第２の導電層を堆積させるステップ
とを有する方法により解決される。
【０００６】課題はまた、第１の誘電層をシリコンウェ
ハの上表面の上方に形成するステップと、コンタクトホ
ールを誘電性のコーティング内に形成してシリコントラ
ンジスタの部分を露出させ、このトランジスタとストレ
ージキャパシタの下方プレートとを導電接続するステッ
プと、シリコントランジスタの部分との導電接続を適切
に形成するようにコンタクトホールをドープされたポリ
シリコンで部分的に充填するステップと、コンタクトホ
ールの充填されていない部分をほぼカップ形の形状とな
るように広げて、この充填されていない部分の表面領域
を拡大するステップと、導電性の拡散バリア層をドープ
されたポリシリコンの上方に形成するステップと、キャ
パシタの下方プレートとして機能できるように適切に、
コンタクトホールの充填されていない部分の表面の上方
にコンフォーマルに第１の導電層を堆積するステップ
と、コンタクトホール内の第１の導電層の上方部分をイ
オンエッチングで除去するステップと、キャパシタの誘
電体として機能できるように適切に、第１の導電層およ
びコンタクトホールの上方にコンフォーマルに第２の誘
電層を堆積するステップと、キャパシタの下方プレート
への電気的な短絡を生じさせずにキャパシタの上方プレ
ートとして機能できるように適切に、第２の誘電層の上
方にコンフォーマルに第２の導電層を堆積するステップ
とを有する方法により解決される。
【０００７】課題はまた、シリコンチップの活性領域が
一方の導電型を有しており、チップの上表面に沿って他
方の導電型の領域が間隔を置いて存在しており、ほぼカ
ップ形のコンタクトホールを有する上表面の上方に誘電
性のコーティングが設けられており、カップ形のコンタ
クトホールは、間隔を置かれた一方の前記領域への低抵
抗の接続を形成する底部のプラグ部分を有しており、コ
ンタクトホールのカップ型のウォールの上方にコンフォ
ーマルな下方の導電層が位置しており、中間誘電層と上
方の導電層とが設けられており、下方の導電層および上
方の導電層は中間誘電層を介して電気的に絶縁され、メ
モリセルのストレージキャパシタを形成している構成に
より解決される。
【０００８】
【発明の実施の形態】周知のように、一般にこの製造技
術は大部分がウェハのスケールで行われ、場合によりウ
ェハは１つ以上のＤＲＡＭを内包するチップへダイシン
グされる。プロセスの説明を容易にするために、ただ１
つのメモリセルを内包するチップの部分に関連して述べ
る。
【０００９】メモリセル用の改善されたキャパシタの主
要な素子は、まず誘電層内にコンタクトホールを設ける
ことにより形成される。この誘電層はスイッチングトラ
ンジスタを内包するシリコンチップの一部である上表面
の上方に存在している。コンタクトホールは各キャパシ
タに対してスイッチングトランジスタの領域の上方に形
成され、この個所でキャパシタが接続される。導電性の
プラグ、典型的にはドープされたポリシリコンから成る
プラグはコンタクトホールの底部に設けられ、トランジ
スタの前述の領域、すなわちセルのストレージノードに
対応する領域への低抵抗の接続を形成する。典型的には
これはまずコンタクトホールを導体によって充填し、そ
の後この充填物の上部を除去することによって行われ
る。これにより底部のプラグ部分のみが残る。次に中空
化したコンタクトホールの上部をエッチングにより広げ
る。広げられたトレンチのウォールは次に導体の層、有
利には白金の層によってコーティングされ、このコーテ
ィングと導電性プラグとの間の低抵抗の接続が形成され
る。この導電層はキャパシタの下方プレート（底部電
極）として機能する。導電性のプラグがキャパシタの下
方プレートとして機能する導体内への拡散を阻止する必
要のある材料から形成されている場合、つまり例えばプ
ラグが白金から形成されている場合、プラグと下方プレ
ートとの間に拡散を防止するバリアとして作用する層を
挿入しなければならない。導電層を堆積した後、拡散バ
リアおよび導電層はパターン化され、それぞれ適切なア
イソレーションのために拡大されたトレンチ内部に配置
される。導電層はその場合、キャパシタ誘電体として使
用するのに適した誘電定数を有する材料によってコーテ
ィングされる。チタン酸バリウムストロンチウムの層は
きわめて高い誘電定数を有しており、効果的なキャパシ
タ誘電体を形成するので有利である。誘電層は反対に導
電層によってコーティングされ、この誘電層は有利には
白金である。この白金層はキャパシタの上方プレート
（上部電極）として機能する。もちろんキャパシタの上
部電極と底部電極との間の電気的短絡を回避する手段を
考慮する必要がある。
【００１０】このようなキャパシタデザインの利点はス
トレージトレンチが実質的にセルフアライメントされ、
製造時にリソグラフィステップの数が低減される点であ
る。このキャパシタの他の利点は従来のデザインで使用
されている層に比較してより薄い白金層で容易に形成可
能となる点である。白金を用いれば所望の作用関数が得
られ、酸化への耐性を有するので有利である。
【００１１】重要なのは個々のストレージセルを分離す
ることである。相応して第１の層と各拡散バリアとを上
述の短絡を阻止できるようにパターン化することが重要
である。ただしキャパシタ誘電体として機能する誘電層
とキャパシタの上方プレートとして機能する導電層とを
チップの上方にわたって展開して、メモリセルアレイの
他のセルにおいても同じ機能を果たすように構成するこ
とができる。
【００１２】プロセスの実施形態から見て、本発明はト
ランジスタおよびキャパシタを有するメモリセルの形成
方法に関連している。
【００１３】別のプロセスの実施形態から見ると、本発
明はシリコンウェハの上表面の部分に形成されたスイッ
チングトランジスタに続いてストレージキャパシタとし
て使用されるスタックトキャパシタをシリコンウェハの
上表面に形成する方法に関連している。
【００１４】装置の実施形態から見ると、本発明はダイ
ナミックランダムアクセスメモリで使用されるメモリセ
ルに関連している。
【００１５】
【実施例】前述のプロセスと形成されるキャパシタとを
以下に図に即して詳細に説明する。図は縮尺通りではな
いので注意されたい。
【００１６】図１には、本発明のスタックトキャパシタ
を有するメモリセルを含むシリコンチップ２０の部分が
断面図で示されている。シリコンチップ２０のバルクな
いし基体は例えばｐ型の抵抗率を有している。その上表
面２１に間隔を置いてそれぞれｎ型の導電性を有する第
１の領域２２ａと第２の領域２２ｂとが存在し、ｎチャ
ネルＭＯＳＦＥＴを形成している。これらの２つの領域
はスイッチの電流端子として機能し、ＭＯＳＦＥＴのソ
ースおよびドレインとして動作する。したがって以下で
は簡便のために領域２２ａをソース、領域２２ｂをドレ
インとして説明するが、周知のようにそれぞれの機能を
論理情報として逆転させてメモリセルへ書き込んだり、
またはセルから読み出したりもできる。ゲート電極２３
はｐ型の領域の上方に、間隔を置いたｎ型の第１の領域
２２ａおよび第２の領域２２ｂとの間で配置されてお
り、ゲート酸化物２５を介してＭＯＳＦＥＴに特徴的な
手段で表面から分離されている。上表面２１の上方に誘
電性コーティング２６が存在しており、この誘電性コー
ティングは典型的には主としてケイ素酸化物から形成さ
れており、場合によっては、セルに記憶されたビットの
通常の書き込みおよび読み出しのためにセルへの接続を
形成するのに必要なビット線およびワード線用の導体を
含む（これは図示されていない）。ストレージキャパシ
タに蓄積を行うためには、ストレージノードとして機能
するトランジスタの領域に続けて、第２の領域２２ｂす
なわちドレインを接続する必要がある。この端部でキャ
パシタは第２の領域２２ｂへの低抵抗の接続を行う導電
性のプラグ２７と、キャパシタの第１の下方プレートと
して機能するほぼカップ形の第１の導電層３７と、この
第１の導電層３７をカバーし絶縁する上方の誘電層３８
と、この誘電層３８の上方に配置されキャパシタの第２
の上方プレートとして機能する第２の導電層３９とを有
する。この第２の導電層３９は一般に電源の一方の端
子、典型的にはグラウンドに接続されている。通常第１
の導電性の領域２２ａはＤＲＡＭのビット線に接続され
ており、ゲート電極２３はワード線に接続されている。
【００１７】キャパシタの必須の素子ではないが、前述
のように白金およびポリシリコンが使用されている場
合、一般に第１の白金層３７の下方にＴｉＮ、ＴａＳｉ
Ｎ、ＴｉＡｌＮなどの材料から成る層３６を同様にコン
フォーマルに開口部の表面全体の上方に図示のように設
けると有利である。またはこれを選択的にポリシリコン
のプラグの上方にのみ設けてもよい。この層は白金の濡
れ性を改善し、同時にプラグ２７と白金層との間の相互
拡散または相互作用を低減させ、高温プロセスのステッ
プ（例えば高い誘電率を有する材料のデポジションプロ
セス）中に高抵抗の界面となる層が形成されるのを阻止
する。
【００１８】以下の図はキャパシタの製造方法を説明す
るのに使用される。ここではシリコンウェハ２０の一部
２２ｂと所定の誘電定数を有するコーティング２６のみ
が示されている。
【００１９】キャパシタを製造する際には誘電性のコー
ティング２６の上方にまずフォトレジスト層３１が形成
され、このフォトレジスト層がパターン化されてエッチ
マスクとしてコーティング２６内にコンタクトホールを
形成するために用いられる。これによりスイッチングト
ランジスタの表面領域２２ｂが露出される。有利にはこ
のエッチングは異方性の反応性イオンエッチング（ＲＩ
Ｅ）であり、垂直なサイドウォールを有する比較的狭い
ヴァーティカル方向のホールを形成する。このホールは
図２に示されており、これによってもチップ表面の限定
された部分しか占有されない。
【００２０】フォトレジストを除去した後、チップ２０
の表面２１が適切に洗浄され、コンタクトホールは部分
的に導体（典型的にはポリシリコン）で充填される。こ
れにより図３に示される領域２２ｂへの低抵抗の接続を
形成するプラグ３４が形成される。このプラグは有利に
は、キャパシタの大部分が表面の上方に形成されて誘電
層の他の導体の邪魔にならないだけの充分な高さを有さ
なければならない。
【００２１】プラグ３４を形成するために、一般にはコ
ンタクトホールを多めに充填し、必要に応じて化学的機
械的研磨（ＣＭＰ）を用いて表面を平坦化し、その後適
切なエッチング、典型的には等方性のドライエッチング
によりポリシリコンの充填物に凹部３３を形成すること
が行われている。これにより図３の状態が得られる。
【００２２】次に等方性のエッチング、典型的には適切
な化学的ウェットエッチングまたは化学的なダウンフロ
ーエッチングが使用されて凹部またはコンタクトホール
３３が拡大され、ほぼカップ形の開口部３５が図４に示
されるように形成される。ここではほぼカップ形の形状
はほぼ円筒形の形状も含む。所望される場合には別のス
テップを加えてポリシリコンのプラグ３４の上表面を拡
大されたトレンチの底部と同じレベルに構成してもよ
い。
【００２３】図５に示されているように、導電性のバリ
ア層３６が開口部３５の上方に形成され、次にコンフォ
ーマルにコンタクトホールのカップ形の表面の上方に金
属層３７がキャパシタの第１のプレートとして使用でき
るように適切に堆積される。堆積の後、この金属層３７
およびバリア層３６は所望されない部分（例えば誘電性
のコーティング２６の上表面近傍）がクリーニングによ
り除去され、この層の境界はコンタクトホールの内部で
定められる。典型的にはこうしたクリーニングはイオン
ビームエッチング（ＩＢＥ）、化学的に支援されるＩＢ
Ｅ、または反応性のＩＢＥから選択されて行われる。有
利にはこの種のエッチングはイオンが誘電性コーティン
グ２６の上表面に対して鋭角をなすように行われ、これ
によりコンタクトホールのサイドウォールおよび底部の
イオンビームに対する露出が制限される。このことは図
５に示されている。ウェハの表面法線に対してビームの
入射角度を約７０゜にすることにより、キャパシタのプ
レート材料またはコンタクトホール内のバリア層のエッ
チングを無視できる。
【００２４】前述したように、有利には導電性のバリア
層３６をプラグの上部のみに設けるか、または図示のよ
うに開放された表面全体の上方に設ける。これはキャパ
シタの下方プレートとして機能する第１の層３７を堆積
させる前に行われる。
【００２５】次に、金属層３７の上方にコンフォーマル
にキャパシタ誘電体として適切な材料から成る層３８の
層が堆積される。これは有利にはチタン酸バリウムスト
ロンチウムであり、この材料は高い誘電定数を有するの
で望ましい。同様に高い誘電定数を有する他の材料も適
している。
【００２６】キャパシタを完成して図６の構造体を得る
ために、金属、有利には白金がコンフォーマルにトレン
チ表面をカバーしている誘電体の上方に堆積され、キャ
パシタの第２のプレート（上方プレート）として機能す
る層３９が形成される。本発明のカップ形のキャパシタ
が図６に示されている。
【００２７】本発明のキャパシタの典型的な寸法は次の
通りである。ホールの幅は１００ｎｍ〜５００ｎｍの間
であり、深さと幅の比は典型的には２〜３の間である。
ただしこの比は０.５〜５.０の間の範囲で選択すること
ができ、主として使用可能なスペースに依存している。
【００２８】さらに前述したように、誘電層３８および
外側の金属層３９はそれぞれ連続する層となることがあ
り、キャパシタ誘電体および所定のアレイの全てのスト
レージキャパシタの外側電極として機能する。
【００２９】例として説明したメモリセルは単に本発明
の基本的な原理を説明するためのものと理解すべきであ
る。本発明の範囲内で種々の他の実施形態が可能であ
る。例えば上述以外の材料を使用することができる。す
なわち他の導体、例えばイリジウム、タンタル、ルテニ
ウム、酸化ルテニウム、銅、アルミニウムなどをキャパ
シタの層として使用可能である。
【図面の簡単な説明】
【図１】本発明のメモリセルの断面図である。
【図２】本発明のメモリセルの特性を有するスタックト
キャパシタを形成する際のシリコンチップの一段階を示
す図である。
【図３】シリコンチップの別の一段階を示す図である。
【図４】シリコンチップの別の一段階を示す図である。
【図５】シリコンチップの別の一段階を示す図である。
【図６】シリコンチップの別の一段階を示す図である。
【符号の説明】
２０ シリコンチップ ２１ 上表面 ２２ａ、２２ｂ ｎ型領域 ２３ ゲート電極 ２５ ゲート酸化物 ２６ 誘電性コーティング ２７ 導電性プラグ ３６ 導電性の拡散バリア層 ３７ 第１の導電層 ３８ 誘電層 ３９ 第２の導電層
───────────────────────────────────────────────────── フロントページの続き (54)【発明の名称】 トランジスタおよびキャパシタを含むメモリセルの形成方法、スタックトキャパシタをシリコン ウェハの上表面に形成する方法、およびダイナミックランダムアクセスメモリで使用されるメモ リセル

Claims (17)

    【特許請求の範囲】
  1. 【請求項１】 半導体チップ内に、一方の導電型の第１
    の領域および第２の領域が他方の導電型の領域を介して
    間隔を置いて前記チップの上表面に沿って配置されたト
    ランジスタを形成するステップと、 前記チップの上表面の上方に誘電層を形成するステップ
    と、 前記トランジスタの第２の領域の上表面の部分を異方性
    エッチングで露出させることにより、ほぼ垂直なサイド
    ウォールを有するコンタクトホールを形成するステップ
    と、 該コンタクトホールを導電性の充填材料で充填し、前記
    第２の領域への低抵抗の接続を形成するステップと、 前記コンタクトホールの導電性の充填材料の頂部を除去
    して該材料内に凹部を形成し、さらにコンタクトホール
    の誘電層を露出させるステップと、 露出した誘電層を等方的にエッチングして凹部を広げ、
    また誘電層内のコンタクトホールの表面領域を拡大する
    ステップと、 ストレージキャパシタの下方プレートとして適切に使用
    できるように、第１の導電層を拡大されたコンタクトホ
    ールの表面領域の上方にコンフォーマルに堆積させるス
    テップと、 前記第１の導電層がコンタクトホール内部に境界を有す
    るようにパターン化するステップと、 前記第１の導電層全体をカバーするように、高い誘電定
    数を有する材料の層を堆積させるステップと、 該高い誘電定数を有する材料の層を介して分離され、電
    気的に絶縁された上方プレートと下方プレートとを有す
    るストレージキャパシタの上方プレートとして適切に使
    用できるように、前記誘電層の上方にコンフォーマルに
    第２の導電層を堆積させるステップとを有する、 ことを特徴とするトランジスタおよびキャパシタを含む
    メモリセルの形成方法。
  2. 【請求項２】 コンタクトホールを充填するために使用
    される導電性の材料はドープされたシリコンであり、第
    １の導電層および第２の導電層の材料は金属である、請
    求項１記載の方法。
  3. 【請求項３】 第１の導電層および第２の導電層の両方
    に対する金属は白金である、請求項２記載の方法。
  4. 【請求項４】 導電性の拡散バリア層をドープされたポ
    リシリコンと第１の白金層との間に堆積する、請求項３
    記載の方法。
  5. 【請求項５】 導電性の拡散バリア層をＴｉＮ、ＴａＳ
    ｉＮ、ＴｉＮＡｌを有するグループから選択された金属
    から形成する、請求項４記載の方法。
  6. 【請求項６】 高い誘電定数を有する材料はチタン酸バ
    リウムストロンチウムである、請求項４記載の方法。
  7. 【請求項７】 パターン化するステップは第１の導電層
    の上方部分をイオンビームエッチングするステップを有
    する、請求項１記載の方法。
  8. 【請求項８】 広げられた後の凹部はほぼカップ形であ
    る、請求項１記載の方法。
  9. 【請求項９】 第１の誘電層は大部分が二酸化シリコン
    である、請求項１記載の方法。
  10. 【請求項１０】 シリコンウェハの上表面の部分に形成
    されたスイッチングトランジスタに続いてストレージキ
    ャパシタとして使用されるスタックトキャパシタをシリ
    コンウェハの上表面に形成する方法において、 第１の誘電層をシリコンウェハの上表面の上方に形成す
    るステップと、 コンタクトホールを誘電性のコーティング内に形成して
    シリコントランジスタの部分を露出させ、該トランジス
    タとストレージキャパシタの下方プレートとを導電接続
    するステップと、 前記シリコントランジスタの部分との導電接続を適切に
    形成するようにコンタクトホールをドープされたポリシ
    リコンで部分的に充填するステップと、 コンタクトホールの充填されていない部分をほぼカップ
    形の形状となるように広げて、該充填されていない部分
    の表面領域を拡大するステップと、 導電性の拡散バリア層をドープされたポリシリコンの上
    方に形成するステップと、 キャパシタの下方プレートとして機能できるように適切
    に、コンタクトホールの充填されていない部分の表面の
    上方にコンフォーマルに第１の導電層を堆積するステッ
    プと、 コンタクトホール内の第１の導電層の上方部分をイオン
    エッチングで除去するステップと、 キャパシタの誘電体として機能できるように適切に、第
    １の導電層およびコンタクトホールの上方にコンフォー
    マルに第２の誘電層を堆積するステップと、 キャパシタの下方プレートへの電気的な短絡を生じさせ
    ずにキャパシタの上方プレートとして機能できるように
    適切に、第２の誘電層の上方にコンフォーマルに第２の
    導電層を堆積するステップとを有する、ことを特徴とす
    るスタックトキャパシタをシリコンウェハの上表面に形
    成する方法。
  11. 【請求項１１】 第２の誘電層および第２の導電層をシ
    リコンウェハの上表面の上方に展開し、シリコンウェハ
    の別のスタックトキャパシタとして機能させる、請求項
    １０記載の方法。
  12. 【請求項１２】 最初に第１の誘電層内に形成される垂
    直方向のサイドウォールを有するコンタクトホールを異
    方性の反応性イオンエッチングにより形成し、後に該コ
    ンタクトホールを等方性のエッチングによりほぼカップ
    形に広げる、請求項１１記載の方法。
  13. 【請求項１３】 第１の誘電層は大部分が二酸化ケイ素
    であり、第１の導電層および第２の導電層は白金から成
    り、キャパシタの誘電体はチタン酸バリウムストロンチ
    ウムから成り、導電性の拡散バリアはＴｉＮ、ＴａＳｉ
    Ｎ、ＴｉＮＡｌを有するグループから選択される、請求
    項１２記載の方法。
  14. 【請求項１４】 シリコンチップの活性領域が一方の導
    電型を有しており、前記チップの上表面に沿って他方の
    導電型の領域が間隔を置いて存在しており、 ほぼカップ形のコンタクトホールを有する前記上表面の
    上方に誘電性のコーティングが設けられており、前記カ
    ップ形のコンタクトホールは、間隔を置かれた一方の前
    記領域への低抵抗の接続を形成する底部のプラグ部分を
    有しており、コンタクトホールのカップ型のウォールの
    上方にコンフォーマルな下方の導電層が位置しており、 中間誘電層と上方の導電層とが設けられており、 前記下方の導電層および上方の導電層は中間誘電層を介
    して電気的に絶縁され、メモリセルのストレージキャパ
    シタを形成している、ことを特徴とするダイナミックラ
    ンダムアクセスメモリで使用されるメモリセル。
  15. 【請求項１５】 コンタクトホール内で下方の導電層と
    底部のプラグ部分との間に導電性の拡散バリア層がさら
    に設けられている、請求項１４記載のメモリセル。
  16. 【請求項１６】 前記拡散バリア層はＴａＳｉＮから成
    り、前記上方の導電層および下方の導電層は白金から成
    り、中間誘電層はチタン酸バリウムストロンチウムから
    成る、請求項１４記載のメモリセル。
  17. 【請求項１７】 前記底部のプラグ部分はドープされた
    ポリシリコンから成る、請求項１６記載のメモリセル。
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