JP3913203B2 - 半導体装置 - Google Patents

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Description

本発明は、強誘電体又は高誘電体を容量絶縁膜に持つ容量素子を有する半導体装置に関する。
近年、デジタル技術の進展に伴い、大容量のデータを処理し保存する必要がますます強く要求されるなかで、電子機器が一段と高度化し、使用される半導体装置においてもその素子の微細化が急速に進んでいる。
これに伴って、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）装置における高集積化を実現するため、従来の珪素酸化物又は珪素窒化物に代えて容量絶縁膜に高誘電体を用いる技術が広く研究され開発されている（例えば、特許文献１参照。）。さらに、従来にはない低動作電圧で且つ高速書込み及び高速読出しが可能な不揮発性ＲＡＭ装置の実用化を目指し、自発分極特性を持つ強誘電体膜に関する研究開発が盛んに行なわれている。
特許文献１には、微細化を図りながら、すなわちチップ上における面積（投影面積）を縮小しながら各容量素子の容量値を確保できるよう、容量素子の外形状を柱状や円筒形状の立体形状とする構成が開示されている。
特開２００２−１９８４９８号公報（第４図、第９図）
容量絶縁膜に高誘電体又は強誘電体を用いる場合には、容量絶縁膜を成膜した後に、容量絶縁膜を構成する高誘電体又は強誘電体を結晶化する温度が７００℃〜８００℃の酸化性雰囲気によるアニールが必要となる。従って、各容量素子に用いられる電極の材料には、一般に耐熱性及び耐酸化性に優れた金属である貴金属が用いれらている。
しかしながら、貴金属、例えば白金（Ｐｔ）やイリジウム（Ｒｕ）等からなる上部電極及び下部電極が、柱状又は下地層に凹部を設けた断面凹状の立体形状として成膜されると、立体形状の角部又は隅部はカバレッジ（被覆率）が低く、従って膜厚が小さくなり易い。このため、膜厚が局所的に小さい部分が、アニール時の収縮ストレスによりマイグレートして断線にまで至るという問題がある。
本発明は、前記従来の問題を解決し、立体形状を有する容量素子に対して行なう熱処理に起因する容量素子電極の断線を防止できるようにすることを目的とする。
なお、前記特許文献１は、容量素子の電極の上端部を丸める手法を開示してはいるものの、その目的は、電極の角部に生じる電界の集中を緩和することにある。
前記の目的を達成するため、本発明は、立体形状を有する容量素子を形成する下地層における角部又は隅部を丸める構成とする。
具体的に、本発明に係る第１の半導体装置は、絶縁性を有し表面に凹部が形成された下地層と、下地層の上に凹部の内面に沿って形成された下部電極と、下部電極の上に形成され、高誘電体又は強誘電体からなる容量絶縁膜と、容量絶縁膜の上に形成された上部電極とを備え、下地層の凹部における壁面の上端部及び凹部における底面の隅部は丸められている。
第１の半導体装置によると、下地層の凹部における壁面の上端部及び凹部における底面の隅部が丸められているため、各電極は、その形成時に下地層の凹部の壁面の上端部及び底面の隅部においてカバレッジが向上する。これにより、容量絶縁膜に対する熱処理時に、各電極に対する熱収縮によるストレスが一様に加わるようになるので、各電極を構成する構成原子のマイグレートが抑制され、その結果、各電極に生じる断線を防止することができる。
第１の半導体装置において、凹部の壁面は、凹部の底面及び下地層の表面に対する角度がそれぞれ９３°〜１３０°であることが好ましい。このようにすると、各電極のカバレッジがさらに向上するため、各電極の断線をより確実に防止できるようになる。
この場合に、下部電極及び上部電極は、下地層の上に位置する部分の厚さに対する凹部の内面上に位置する最も薄い部分の厚さの比の値は０．６以上であることが好ましい。
本発明に係る第２の半導体装置は、下地層の上に形成された島状の下部電極と、下地層の上に下部電極を覆うように形成され、高誘電体又は強誘電体からなる容量絶縁膜と、容量絶縁膜の上に形成された上部電極とを備え、下部電極における上端部は丸められており、且つ下部電極における下端部は外側に凹状となるように形成されている。
第２の半導体装置によると、下部電極における上端部は丸められ、且つ下部電極における下端部は外側に凹状となるように形成されているため、上部電極は、その形成時に下部電極の上端部及び下端部においてカバレッジが向上する。これにより、容量絶縁膜に対する熱処理時に、上部電極に対する熱収縮によるストレスが一様に加わるようになるので、該上部電極を構成する構成原子のマイグレートが抑制され、その結果、上部電極に生じる断線を防止することができる。
本発明に係る第３の半導体装置は、下地層の上に形成された島状の下部電極と、下地層の上に下部電極を覆うように形成され、高誘電体又は強誘電体からなる容量絶縁膜と、容量絶縁膜の上に形成された上部電極とを備え、下部電極における上端部は丸められており、且つ下地層における下部電極の側面と接続される領域は外側に凹状となるように形成されている。
第３の半導体装置によると、下部電極における上端部は丸められており、且つ下地層における下部電極の側面と接続される領域は外側に凹状となるように形成されているため、上部電極は、その形成時に下部電極の上端部及び下地層における下部電極の側面と接続される領域上においてカバレッジが向上する。これにより、容量絶縁膜に対する熱処理時に、上部電極に対する熱収縮によるストレスが一様に加わるようになるので、該上部電極を構成する構成原子のマイグレートが抑制され、その結果、上部電極に生じる断線を防止することができる。
第２又は第３の半導体装置において、下部電極の側面は下地層の表面に対する角度が９３°〜１３０°であることが好ましい。
この場合に、上部電極は、下地層の上に位置する部分の厚さに対する下部電極の上面及び側面上に位置する最も薄い部分の厚さの比の値は０．６以上であることが好ましい。
第１の半導体装置において、上部電極及び下部電極は、最も薄い部分の厚さが１０ｎｍ以上であることが好ましい。また、第２又は第３の半導体装置において、上部電極は、最も薄い部分の厚さが１０ｎｍ以上であることが好ましい。このようにすると、カバレッジが均等になったとしても、薄膜化されたこと自体で生じるマイグレートによる断線を防止することができる。
本発明に係る第４の半導体装置は、下地層の上に形成された島状の第１の下部電極と、第１の下部電極の上面を覆うマスク膜と、下地層の上にマスク膜及び第１の下部電極を覆うように形成された第２の下部電極と、第２の下部電極の上に形成され、高誘電体又は強誘電体からなる容量絶縁膜と、容量絶縁膜の上に形成された上部電極とを備え、マスク膜における上端部は丸められている。
第４の半導体装置によると、マスク膜における上端部は丸められているため、上部電極及び第２の下部電極は、その形成時にマスク膜の上端部においてカバレッジが向上する。これにより、容量絶縁膜に対する熱処理時に、各電極に対する熱収縮によるストレスが一様に加わるようになるので、各電極を構成する構成原子のマイグレートが抑制され、その結果、各電極に生じる断線を防止することができる。
第４の半導体装置において、第１の下部電極の側面は、下地層の表面に対する角度が鈍角であることが好ましい。このようにすると、第１の下部電極の下部の周囲において、上部電極及び第２の下部電極のカバレッジが向上するため、上部電極及び第２の下部電極に生じる断線をより確実に防止できるようになる。
また、第４の半導体装置において、第１の下部電極における下端部の周縁部は外側に凹状となるように形成されていることが好ましい。このようにしても、第１の下部電極の下部の周囲において、上部電極及び第２の下部電極のカバレッジが向上するため、上部電極及び第２の下部電極に生じる断線をより確実に防止できるようになる。
また、第４の半導体装置において、下地層における第１の下部電極の側面と接続される領域は外側に凹状となるように形成されていることが好ましい。このようにすると、第１の下部電極の下部の周囲及びその近傍において、上部電極及び第２の下部電極のカバレッジが向上するため、上部電極及び第２の下部電極に生じる断線をより確実に防止できるようになる。その上、下地層における第１の下部電極の側面と接続される領域が外側に凹状となるように形成されることにより、容量素子の高さが増すため、第２の下部電極と上部電極との対向面積が増大して、容量素子の容量値が増大する。
第４の半導体装置において、第１の下部電極の側面は、下地層の表面に対する角度が９３°〜１３０°であることが好ましい。
この場合に、第２の下部電極及び上部電極は、下地層の上に位置する部分の厚さに対するマスク膜の上面及び第１の下部電極の側面上に位置する最も薄い部分の厚さの比の値は０．６以上であることが好ましい。
第４の半導体装置において、上部電極及び第２の下部電極は、最も薄い部分の厚さが１０ｎｍ以上であることが好ましい。このようにすると、カバレッジが均等になったとしても、薄膜化されたこと自体で生じるマイグレートによる断線を防止することができる。
第４の半導体装置において、マスク膜は、酸化シリコン、窒化シリコン、酸化アルミニウム、チタン、酸化チタン、タンタル、酸化タンタル、酸化チタンアルミニウム、又は窒化チタンアルミニウムからなることが好ましい。
第１〜第４の半導体装置において、容量絶縁膜は、Ｐｂ(ＺｒxＴｉ1-x）Ｏ3、（ＢａxＳｒ1-x)ＴｉＯ3、ＳｒＢｉ2(ＴａxＮｂ1-x）2Ｏ9、（ＢｉxＬａ1-x）4Ｔｉ3Ｏ12（但し、いずれもｘは０≦ｘ≦１である。）及びＴａ2Ｏ5からなる群より選択された少なくとも１つの材料により構成されていることが好ましい。
第１〜第４の半導体装置において、上部電極、下部電極又は第２の下部電極は、白金、ルテニウム、酸化ルテニウム、イリジウム、酸化イリジウム、チタンアルミニウム、窒化チタンアルミニウム、チタン、窒化チタン、タンタル、及び窒化タンタルからなる群より選択された少なくとも１つの材料により構成されていることが好ましい。
本発明に係る第１〜第４の半導体装置によると、断面凹状又は柱状の容量素子を構成する電極における角部又は隅部のカバレッジが向上するため、製造時に容量絶縁膜に対する熱処理を行なっても、電極に対して局所的な収縮ストレスが発生しなくなるので、該電極に生じる断線を防止することができる。
（第１の実施形態）
本発明の第１の実施形態について図面を参照しながら説明する。
図１は本発明の第１の実施形態に係る半導体装置であって、断面凹状のいわゆるコンケーブ型の容量素子の断面構成を示している。
図１に示すように、例えば、シリコン（Ｓｉ）からなる半導体基板１０の上には、開口径が４００ｎｍの凹部１１ａを有し、厚さが４００ｎｍ程度の酸化シリコンを主成分とする下地絶縁層１１が形成されている。下地絶縁層１１の上には、凹部１１ａの内面に沿って、厚さが約４０ｎｍの白金（Ｐｔ）からなる下部電極１２と、厚さが約６０ｎｍの強誘電体であるタンタルニオブ酸ストロンチウムビスマス（ＳｒＢｉ2（ＴａxＮｂ1-x)2Ｏ9）（以下、ＳＢＴと略称する。但し、ｘは０≦ｘ≦１である。）からなる容量絶縁膜１３と、厚さが約４０ｎｍの白金（Ｐｔ）からなる上部電極１４とが順次形成され、これら下部電極１２、容量絶縁膜１３及び上部電極１４により容量素子１５が構成されている。
第１の実施形態の特徴として、容量素子１５を形成する下地絶縁層１１の凹部１１ａにおける壁面の上端部及び該凹部１１ａにおける底面の隅部が丸められている。
さらに、凹部１１ａの開口角、すなわち凹部１１ａの壁面と下地絶縁層１１の表面とのなす角（∠ａ）と、凹部１１ａの壁面と半導体基板１０の主面とのなす角（∠ｂ）とをいずれも鈍角としている。
図２は下地絶縁層１１の開口角（∠ａ及び∠ｂ）と下部電極１２及び上部電極１４の断線率との関係を示している。図２に示すように、各電極１２、１４の断線率は、凹部１１ａの開口角度をそれぞれ９３°〜１１０°に設定すると、８５°（鋭角）の場合と比べて格段に小さくなる。さらには、容量素子１１の投影面積を縮小するという観点から、開口角（∠ａ及び∠ｂ）は９５°〜１００°が好ましい。
図３は凹部１１ａの開口角（∠ａ及び∠ｂ）を９５°に設定した場合における電極のカバレッジと断線率との関係を示している。なお、本願明細書において、カバレッジ（被覆率）とは、例えば下部電極１２における、凹部１１ａの内面上に位置する最も薄い部分の厚さと、下地絶縁層１１の上に位置する部分の厚さとの比（百分率）をいう。図３から分かるように、電極をそのカバレッジが６０％以上の値となるように形成すると、該電極の断線率は製造上問題がないレベルにまで急激に低減される。
なお、本願発明者らは、図４に示すように、カバレッジを向上させても、電極自体の厚さには下限値が存在するという知見を得ている。図４からは、電極の厚さを１０ｎｍ以上に設定すると、電極の断線率は製造上問題がないレベルにまで急激に低減することが分かる。
このように、第１の実施形態に係るコンケーブ型の容量素子１５によると、下地絶縁層１１に設けた凹部１１ａの開口角（∠ａ及び∠ｂ）を鈍角とするだけでなく、凹部１１ａの底面の隅部及び壁面上端の角部を共に丸めているため、該隅部及び角部における下部電極１２及び上部電極１４のカバレッジが向上する。これにより、容量絶縁膜１３に対する結晶化を図る熱処理時に、下部電極１２及び上部電極１４に対する熱収縮によるストレスが一様となるので、各電極１２、１４を構成する構成原子のマイグレートが抑制される結果、各電極１２、１４に生じる断線を防止することができる。
なお、第１の実施形態においては、下地絶縁層１１の凹部１１ａに対して、その底面の隅部及び壁面上端の角部を共に丸めているが、いずれか一方でも良い。
また、第１の実施形態に係る容量素子１５は半導体基板１０の主面と下部電極１２とが電気的に接続される構成であるが、この構成に限られず、例えば、半導体基板１０に容量素子１５をアクセス可能とするトランジスタを形成し、容量素子１５を下地絶縁層１１を介在させてトランジスタの上方に形成するスタック型のメモリセルに用いる場合には、トランジスタのソース又はドレインと容量素子１５の下部電極１２との電気的な導通を図るコンタクトを形成するとよい。
（第１の製造方法）
以下、前記のように構成された容量素子の第１の製造方法について図面を参照しながら説明する。図５（ａ）〜図５（ｃ）及び図６（ａ）〜図６（ｃ）は本発明の第１の実施形態に係る半導体装置の製造方法の工程順の断面構成を示している。図５及び図６において、図１に示す構成部材と同一の構成部材には同一の符号を付している。
まず、図５（ａ）に示すように、化学的気相堆積（Chemical Vapor Deposition:ＣＶＤ）法により、半導体基板１０の上に、厚さが約５００ｎｍの酸化シリコンを主成分とする下地絶縁層１１を堆積する。続いて、リソグラフィ法により、下地絶縁層１１の上に、容量素子形成用の凹部よりも開口径が小さい開口パターンを有するレジストマスク２０を形成し、形成したレジストマスク２０を用いて、下地絶縁層１１に対して例えばトリフルオロメチル（ＣＨＦ3 ）及び酸素（Ｏ2 ）を主成分とするエッチングガスを用いた異方性のドライエッチングを行なうことにより、下地絶縁層１１に第１段階の凹部１１ｂを形成する。ここでは、第１段階の凹部１１ｂの底部が半導体基板１０に達していないことが重要である。
次に、図５（ｂ）に示すように、レジストマスク２０を残した状態で、例えばバッファードフッ酸（ＨＦとＮＨ4Ｆ との混合溶液）をエッチャントとして、下地絶縁層１１に対してウエットエッチングを行なって、第２段階の凹部１１ｃを形成する。ここでも、第２段階の凹部１１ｃの底部は半導体基板１０にまで達しないようにする。この等方性のウエットエッチングにより、第２段階の凹部１１ｃの壁面は外側に凹状に丸められる。
次に、図５（ｃ）に示すように、レジストマスク２０をアッシングにより除去した後、下地絶縁層１１の全面に、ＣＨＦ3 及びＯ2 を主成分とするエッチングガスを用いたドライエッチングを行なう。これにより、その壁面の上端部及び底面の隅部が共に丸められ、且つ底部から半導体基板１０が露出する所望の凹部１１ａを得ることができる。
次に、図６（ａ）に示すように、スパッタ法又は有機金属気相堆積法（Metal Organic Chemical Vapor Deposition:ＭＯＣＶＤ）法を用いて、下地絶縁層１１の上に凹部１１ａの内面を含む全面にわたって、厚さが約４０ｎｍの白金（Ｐｔ）からなる下部電極１２を堆積する。
次に、図６（ｂ）に示すように、スパッタ法又はＭＯＣＶＤ法により、下部電極１２の上に、厚さが約６０ｎｍのＳＢＴからなる容量絶縁膜１３を堆積する。続いて、スパッタ法又はＭＯＣＶＤ法により、容量絶縁膜１３の上に、厚さが約４０ｎｍの白金（Ｐｔ）からなる上部電極１４を堆積する。
次に、図６（ｃ）に示すように、リソグラフィ法及びドライエッチング法により、上部電極１４、容量絶縁膜１３及び下部電極１２を所定の形状にパターニングする。このパターニングには、上部電極１４及び下部電極１２に対しては塩素を含むガスを用い、容量絶縁膜１３に対しては、フッ素又は塩素を含むガス（例えば、ＣＨＦ3 、Ｃ4Ｆ8、ＣＣｌ4 ）を用いると良い。続いて、パターニングされた容量絶縁膜１３に対して、該容量絶縁膜１３を構成する強誘電体の結晶化を図るための、温度が６５０℃〜８００℃の酸化性雰囲気による熱処理を行なう。
このように、第１の製造方法によると、下地絶縁層１１に設けた凹部１１ａの開口角（∠ａ及び∠ｂ）を鈍角にできる上に、凹部１１ａの底面の隅部及び壁面上端の角部を同時に丸めることができる。このため、下部電極１２及び上部電極１４における凹部１１ａの底面の隅部に位置する部分及び上端の角部に位置する部分のカバレッジが向上するので、容量絶縁膜１３に対する結晶化を図る熱処理時に、下部電極１２及び上部電極１４に対する熱収縮によるストレスが均一化されるようになり、各電極１２、１４に生じる断線を防止することができる。
（第２の製造方法）
以下、本発明の第１の実施形態に係る半導体装置の第２の製造方法について図７（ａ）及び図７（ｂ）を参照しながら、下地絶縁層の凹部の他の形成方法を説明する。
まず、図７（ａ）に示すように、ＣＶＤ法により、半導体基板１０の上に、厚さが約５００ｎｍの酸化シリコンを主成分とする下地絶縁層１１を堆積する。続いて、リソグラフィ法により、下地絶縁層１１の上に、容量素子形成用の凹部よりも開口径が小さい開口パターンを有するレジストマスク２０を形成し、形成したレジストマスク２０を用いて、下地絶縁層１１に例えばＣＨＦ3 及びＯ2 を主成分とするエッチングガスを用いた異方性のドライエッチングを行なうことにより、下地絶縁層１１に第１段階の凹部１１ｂを形成する。この場合も、第１段階の凹部１１ｂの底部が半導体基板１０に達していない。
次に、図７（ｂ）に示すように、レジストマスク２０をアッシングにより除去した後、下地絶縁層１１の全面に、再度ＣＨＦ3 及びＯ2 を主成分とするエッチングガスを用いたドライエッチングを行なう。これにより、その壁面の上端部が丸められ、且つ底部から半導体基板１０が露出する最終段階の凹部１１ａを得ることができる。この後は、第１の製造方法と同様に、下部電極１２、容量絶縁膜１３及び上部電極１４を形成する。
第１の製造方法と第２の製造方法との相違点は、第１の製造方法を用いると、ドライエッチングとウエットエッチングを併用するため、下地絶縁層１１に対するドライエッチ量を減少できるので、凹部１１ａの形成のスループットが向上する。一方、第２の製造方法を用いると、その壁面の上端部がより一層なだらかとなるので、下部電極１２及び上部電極１４における凹部１１ａのカバレッジも６０％以上を確実に達成することができる。
（第２の実施形態）
以下、本発明の第２の実施形態について図面を参照しながら説明する。
図８は本発明の第２の実施形態に係る半導体装置であって、柱状型の容量素子の断面構成を示している。
図８に示すように、例えば、シリコンからなる下地層としての半導体基板３０の上には、白金からなり、径が約４００ｎｍで高さが約４００ｎｍの柱状（島状）の下部電極３１が形成されている。下部電極３１には該下部電極３１を覆うように、厚さが約６０ｎｍの強誘電体、例えばＳＢＴからなる容量絶縁膜３２と、厚さが約４０ｎｍの白金からなる上部電極３３とが形成されている。これら下部電極３１、容量絶縁膜３２及び上部電極３３により容量素子３４が構成されている。
第２の実施形態の特徴として、容量素子３４を構成する下部電極３１の上端部が丸められている共に、下部電極３１の下端部が外側に凹状となって半導体基板３０の主面と滑らかに接続されるように形成されている。さらに、下部電極３１の側面と上面とのなす角（∠ａ）、その側面と半導体基板３０の主面とのなす角（∠ｂ）をいずれも鈍角としている。
第２の実施形態においても、島状の下部電極３１のテーパ角（∠ａ及び∠ｂ）を９３°〜１３０°、より好ましくは９５°〜１００°とすると、上部電極３３の断線率を極めて小さくすることができる。また、上部電極３３の厚さを１０ｎｍ以上に設定することが好ましい。
このように、第２の実施形態に係る柱状型の容量素子３４によると、柱状の下部電極３１の断面形状をテーパ状（鈍角）とするだけでなく、下部電極３１の上端部を丸め、且つ側面の下部（隅部）を外側に凹状となるように形成しているため、該上端部及び隅部における上部電極３３のカバレッジが向上する。これにより、容量絶縁膜３２に対する結晶化を図る熱処理時に、上部電極３３に対する熱収縮によるストレスが一様となるので、上部電極３３を構成する構成原子のマイグレートが抑制される結果、上部電極３３に生じる断線を防止することができる。
なお、第２の実施形態においては、下部電極３１に対して、その上端部を丸め且つ側面下部の隅部を外側に凹状としているが、上端部及び下部のいずれか一方のみを加工しても良い。
また、容量素子３４を半導体基板３０の上に直接に設けるのではなく、半導体基板３０上に形成した他の半導体層又は絶縁層の上に形成しても良い。
例えば、半導体基板３０に容量素子３４をアクセス可能とするトランジスタを形成し、容量素子３４を絶縁層を介在させてトランジスタの上方に形成するスタック型のメモリセルに用いる場合には、トランジスタのソース又はドレインと容量素子３４の下部電極３１との電気的な導通を図るコンタクトを形成するとよい。
（製造方法）
以下、前記のように構成された容量素子の製造方法について図面を参照しながら説明する。図９（ａ）〜図９（ｃ）並びに図１０（ａ）及び図１０（ｂ）は本発明の第２の実施形態に係る半導体装置の製造方法の工程順の断面構成を示している。図９及び図１０において、図８に示す構成部材と同一の構成部材には同一の符号を付している。
まず、スパッタ法又はＭＯＣＶＤ法を用いて、半導体基板３０の上に、厚さが約４０ｎｍの白金からなる下部電極形成膜を堆積する。その後、図９（ａ）に示すように、リソグラフィ法により、下部電極形成膜の上に、下部電極形成パターンを有するレジストマスク２１を形成し、形成したレジストマスク２１を用いて、下部電極形成膜に例えば塩素（Ｃｌ2 ）及びアルゴン（Ａｒ）を主成分とするエッチングガスを用いた異方性のドライエッチングを行なうことにより、下部電極形成膜から柱状の下部電極３１を形成する。このとき、柱状の下部電極３１の周囲は半導体基板３０を露出させずに、下部電極形成膜を３０ｎｍ〜５０ｎｍ程度の膜厚分だけ残すようにエッチングする。
次に、図９（ｂ）に示すように、レジストマスク２１をアッシングにより除去した後、柱状の下部電極３１に対して、例えばアルゴン（Ａｒ）を用いた物理スパッタリングを行なう。このアルゴンガスによる物理スパッタエッチングによって、スパッタされた電極材料が下部電極３１の側面上に付着するため、該下部電極３１の側面の下部が凹状（ラウンド形状）に形成される。これと同時に、下部電極３１の上端部も角部が丸まったラウンド形状となる。
このように、下部電極３１の構成材料（白金）とエッチングガスとの反応生成物が該下部電極３１の側面上に付着しやすいエッチング条件とすることにより、下部電極３１の側面と半導体基板３０の主面とのなす角（∠ｂ）が鈍角となるテーパ形状となる。
次に、図９（ｃ）に示すように、スパッタ法又はＭＯＣＶＤ法により、半導体基板３０の上に下部電極３１を覆うように、厚さが約６０ｎｍの強誘電体、例えばＳＢＴからなる容量絶縁膜３２を堆積する。
次に、図１０（ａ）に示すように、スパッタ法又はＭＯＣＶＤ法により、容量絶縁膜３２の上に、厚さが約４０ｎｍの白金（Ｐｔ）からなる上部電極３３を堆積する。
次に、図１０（ｂ）に示すように、リソグラフィ法及びドライエッチング法により、上部電極３３、容量絶縁膜３２及び下部電極３１を所定の形状にパターニングする。このパターニングには、上部電極３３及び下部電極３１に対しては塩素を含むガスを用い、容量絶縁膜３２に対しては、フッ素又は塩素を含むガス（例えば、ＣＨＦ3 、Ｃ4Ｆ8、ＣＣｌ4 ）を用いると良い。続いて、パターニングされた容量絶縁膜３２に対して、該容量絶縁膜３２を構成する強誘電体の結晶化を図るための、温度が６５０℃〜８００℃の酸化性雰囲気による熱処理を行なう。
このように、第２の実施形態によると、柱状の下部電極３１に鈍角のテーパ角を付与できる上に、下部電極３１の上端部の丸め形状とその下端部の凹形状とを形成することができる。このため、上部電極３３における下部電極３１の上端部及び下端部とそれぞれ対向する部分のカバレッジが向上するので、容量絶縁膜３２に対する結晶化を図る熱処理時に、上部電極３３に対する熱収縮によるストレスが均一化されるようになり、上部電極３３に生じる断線を防止することができる。
（第３の実施形態）
以下、本発明の第３の実施形態について図面を参照しながら説明する。
図１１は本発明の第３の実施形態に係る半導体装置であって、柱状型の容量素子の断面構成を示している。
図１１に示すように、例えば、シリコンからなる半導体基板４０の上には、厚さが約５００ｎｍの酸化シリコンを主成分とする下地絶縁層４１が形成されている。下地絶縁層４１の上には、白金からなり、径が約４００ｎｍで高さが約４００ｎｍの柱状（島状）の下部電極４２が形成されている。下部電極４２には該下部電極４２を覆うように、厚さが約６０ｎｍの強誘電体、例えばＳＢＴからなる容量絶縁膜４３と、厚さが約４０ｎｍの白金からなる上部電極４４とが形成されている。これら下部電極４２、容量絶縁膜４３及び上部電極４４により容量素子４５が構成されている。
容量素子４５を構成する下部電極４２は、下地絶縁層４１を上下方向に貫通する例えばタングステン（Ｗ）からなるコンタクトプラグ４６により半導体基板４０と電気的に接続されている。
第３の実施形態の特徴として、容量素子４５を構成する下部電極４２の上端部が丸められていると共に、下地絶縁層４１における下部電極４２の側面と接続される領域が外側に凹状となり、下部電極４２の側面の下端部が下地絶縁層４１の上面と滑らかに接続されるように形成されている。さらに、下部電極３１の側面と上面とのなす角（∠ａ）、その側面と下地絶縁層４１の上面とのなす角（∠ｂ）をいずれも鈍角としている。
第３の実施形態においても、島状の下部電極４２のテーパ角（∠ａ及び∠ｂ）を９３°〜１３０°、より好ましくは９５°〜１００°とすると、上部電極４４の断線率を極めて小さくすることができる。また、上部電極４４の厚さを１０ｎｍ以上に設定することが好ましい。
このように、第３の実施形態に係る柱状型の容量素子４５によると、柱状の下部電極４２の断面形状をテーパ状（鈍角）とするだけでなく、下部電極４２の上端部を丸め、且つ下地絶縁層４１における下部電極４２の側面と接続される領域（隅部）を外側に凹状となるように形成しているため、該上端部及び隅部における上部電極４４のカバレッジが向上する。これにより、容量絶縁膜４３に対する結晶化を図る熱処理時に、上部電極４４に対する熱収縮によるストレスが一様となるので、上部電極４４を構成する構成原子のマイグレートが抑制される結果、上部電極４４に生じる断線を防止することができる。
なお、第３の実施形態においては、下部電極４２に対して、その上端部を丸め且つ下部電極４２の側面の下端部と接続される隅部を外側に凹状としているが、上端部及び下端部のいずれか一方のみを加工しても良い。
また、ここでは、容量素子４５を下地絶縁層４１の上に形成したが、半導体基板４０の上に直接に形成しても良い。
（製造方法）
以下、前記のように構成された容量素子の製造方法について図面を参照しながら説明する。図１２（ａ）〜図１２（ｃ）及び図１３（ａ）〜図１３（ｃ）は本発明の第３の実施形態に係る半導体装置の製造方法の工程順の断面構成を示している。図１２及び図１３において、図１１に示す構成部材と同一の構成部材には同一の符号を付している。
まず、半導体基板４０の上に、ＣＶＤ法により、半導体基板４０の上に、厚さが５００ｎｍの酸化シリコンを主成分とする下地絶縁層４１を堆積する。続いて、リソグラフィ法及びドライエッチング法により、下地絶縁層４１に半導体基板４０を露出するコンタクトホールを選択的に開口し、その後、スパッタ法又はＣＶＤ法により、下地絶縁層４１の上にタングステンからなる金属膜を堆積し、さらに、化学的機械的研磨（Chemical Mechanical Polish：ＣＭＰ）法により下地絶縁層４１を露出する平坦化を行なって、堆積した金属膜からコンタクトプラグ４６を形成する。続いて、スパッタ法又はＭＯＣＶＤ法を用いて、厚さが約４０ｎｍの白金からなる下部電極形成膜を堆積する。その後、図１２（ａ）に示すように、リソグラフィ法により、下部電極形成膜の上に、下部電極形成パターンを有するレジストマスク２１を形成し、形成したレジストマスク２１を用いて、下部電極形成膜に例えば塩素（Ｃｌ2 ）及びアルゴン（Ａｒ）を主成分とするエッチングガスを用いた異方性のドライエッチングを行なうことにより、下部電極形成膜から柱状の下部電極４２を形成する。このとき、下部電極４２の構成材料（白金）とエッチングガスとの反応生成物が該下部電極４２の側面上に付着しやすいエッチング条件とすることにより、下部電極４２の側面をテーパ形状とする。
次に、図１２（ｂ）に示すように、レジストマスク２１をアッシングにより除去した後、柱状の下部電極４２に対して、例えばアルゴン（Ａｒ）を用いた物理スパッタリングにより、下部電極４２の上端部を丸める。
次に、図１２（ｃ）に示すように、下地絶縁層４１に対して、下部電極４２をマスクとして、例えばフルオロカーボン系のガス（ＣＨＦ3 又はＣ4Ｆ8）と酸素（Ｏ2 ）とをエッチングガスとするドライエッチングを行なうことにより、下地絶縁層４１における下部電極４２の側面と接続される領域を外側に凹状となるように加工する。ここで、下地絶縁層４１の構成材料（酸化シリコン）とエッチングガスとの反応生成物が該下地絶縁層４１の側面上に付着しやすいように、基板温度を室温程度の比較的に低い温度とし、且つ炭素の割合が大きいエッチングガスを用いることが好ましい。具体的には、半導体基板４０の温度を１０℃〜４０℃とし、フルオロカーボンと酸素との混合比が９５：５〜９９：１であるエッチングガスを用いることが好ましい。
次に、図１３（ａ）に示すように、スパッタ法又はＭＯＣＶＤ法により、下地絶縁層４１の上に下部電極４２を覆うように、厚さが約６０ｎｍのＳＢＴからなる容量絶縁膜４３を堆積する。
次に、図１３（ｂ）に示すように、スパッタ法又はＭＯＣＶＤ法により、容量絶縁膜４３の上に、厚さが約４０ｎｍの白金（Ｐｔ）からなる上部電極４４を堆積する。
次に、図１３（ｃ）に示すように、リソグラフィ法及びドライエッチング法により、上部電極４４、容量絶縁膜４３及び下部電極４２を所定の形状にパターニングする。このパターニングには、上部電極４４及び下部電極４２に対しては塩素を含むガスを用い、容量絶縁膜４３に対しては、フッ素又は塩素を含むガス（例えば、ＣＨＦ3 、Ｃ4Ｆ8、ＣＣｌ4 ）を用いると良い。続いて、パターニングされた容量絶縁膜４３に対して、該容量絶縁膜４３を構成する強誘電体の結晶化を図るための、温度が６５０℃〜８００℃の酸化性雰囲気による熱処理を行なう。
このように、第３の実施形態によると、柱状の下部電極４２に鈍角のテーパ角を付与できる上に、下部電極４２の上端部の丸め形状とその下端部と接続する下地絶縁層４１の凹形状とを形成することができる。このため、上部電極４４における下部電極４２の上端部の上に位置する部分及びその下端部と接続される下地絶縁層４１の上に位置する部分のカバレッジが向上するので、容量絶縁膜４３に対する結晶化を図る熱処理時に、上部電極４４に対する熱収縮によるストレスが均一化されるようになり、上部電極４４に生じる断線を防止することができる。
（第３の実施形態の一変形例）
図１４に本発明の第３の実施形態の一変形例を示す。図１４において、図１１に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
図１４に示すように、本変形例は、白金からなり高さが約４００ｎｍの柱状の第１の下部電極４２Ａと、ＳＢＴからなる容量絶縁膜４３との間に、厚さが約４０ｎｍの白金からなる第２の下部電極４２Ｂが形成されている。このように、容量素子４５の下地層である下地絶縁層４１における第１の下部電極４２Ａの周辺部を掘り下げているため、掘り下げない場合と比べて容量素子４５の実質的な高さが増す。これにより、第２の下部電極４２Ｂと上部電極４４の対向面積が増大するので、容量素子４５における容量値を増大させることができる。
（第４の実施形態）
以下、本発明の第４の実施形態について図面を参照しながら説明する。
図１５は本発明の第４の実施形態に係る半導体装置であって、柱状型の容量素子の断面構成を示している。
図１５に示すように、例えば、シリコンからなる下地層としての半導体基板５０の上には、白金からなり、径が約４００ｎｍで高さが約４００ｎｍの島状の第１の下部電極５１と、該第１の下部電極５１の上に厚さが約１００ｎｍの絶縁性の酸化チタンアルミニウム（ＴｉＡｌＯ）からなるマスク膜５２とが形成されている。半導体基板５０の上にはマスク膜５２及び第１の下部電極５１を覆うように、厚さが約４０ｎｍの白金からなる第２の下部電極５３と、厚さが約６０ｎｍの強誘電体、例えばＳＢＴからなる容量絶縁膜５４と、厚さが約４０ｎｍの白金からなる上部電極５５とが形成され、第１の下部電極５１、マスク膜５２、第２の下部電極５３、容量絶縁膜５４及び上部電極５５により容量素子５６が構成されている。
第４の実施形態の特徴として、容量素子５６を構成する第１の下部電極５１を覆うマスク膜５２の上端部が丸められていると共に、第１の下部電極５１の下端部が外側に凹状となって半導体基板５０の主面と滑らかに接続されるように形成されている。さらに、マスク膜５２の側面と上面とのなす角（∠ａ）、第１の下部電極５１の側面と半導体基板５０の主面とのなす角（∠ｂ）をいずれも鈍角としている。
第４の実施形態においても、マスク膜５２及び第１の下部電極５１のテーパ角（∠ａ及び∠ｂ）を９３°〜１３０°、より好ましくは９５°〜１００°とすると、第２の下部電極５３及び上部電極５５の断線率を極めて小さくすることができる。また、第２の下部電極５３及び上部電極５５の厚さをいずれも１０ｎｍ以上に設定することが好ましい。
このように、第４の実施形態に係る柱状型の容量素子５６によると、マスク膜５２を含め柱状の第１の下部電極５１の断面形状をテーパ状（鈍角）とするだけでなく、第１の下部電極５１の上面を覆うマスク膜５２の上端部を丸め、且つ第１の下部電極５１の側面の下部（隅部）を外側に凹状となるように形成しているため、該上端部及び隅部における第２の下部電極５３及び上部電極５５のカバレッジが向上する。これにより、容量絶縁膜５４に対する結晶化を図る熱処理時に、第２の下部電極５３及び上部電極５５に対する熱収縮によるストレスが一様となるので、各電極５３、５５を構成する構成原子のマイグレートが抑制される結果、各電極５３、５５に生じる断線を防止することができる。
なお、第４の実施形態においては、マスク膜５２の上端部を丸め、且つ第１の下部電極５１に対して、その側面下部の隅部を外側に凹状としているが、マスク膜５２及び第１の下部電極５１のいずれか一方のみを加工しても良い。
また、容量素子５６を半導体基板５０の上に直接に設けるのではなく、半導体基板５０上に形成した他の半導体層又は絶縁層の上に形成しても良い。
例えば、半導体基板５０に容量素子５６をアクセス可能とするトランジスタを形成し、容量素子５６を絶縁層を介在させてトランジスタの上方に形成するスタック型のメモリセルに用いる場合には、トランジスタのソース又はドレインと容量素子５６の第１の下部電極５１との電気的な導通を図るコンタクトを形成するとよい。
（製造方法）
以下、前記のように構成された容量素子の製造方法について図面を参照しながら説明する。図１６（ａ）〜図１６（ｃ）及び図１７（ａ）〜図１７（ｃ）は本発明の第４の実施形態に係る半導体装置の製造方法の工程順の断面構成を示している。図１６及び図１７において、図１５に示す構成部材と同一の構成部材には同一の符号を付している。
まず、図１６（ａ）に示すように、スパッタ法又はＭＯＣＶＤ法を用いて、半導体基板５０の上に、厚さが約４０ｎｍの白金からなる第１の下部電極形成膜５１Ａを堆積する。その後、スパッタ法により、第１の下部電極形成膜５１Ａの上に、厚さが約１００ｎｍの酸化チタンアルミニウムからなるマスク形成膜を堆積する。続いて、リソグラフィ法により、マスク形成膜の上に、下部電極形成パターンを有するレジストマスク２２を形成し、形成したレジストマスク２２を用いて、マスク形成膜に例えば塩素（Ｃｌ2 ）、アルゴン（Ａｒ）及びトリフルオロメチル（ＣＨＦ3 ）を主成分とするエッチングガスを用いた異方性のドライエッチングを行なうことにより、マスク形成膜からマスク膜５２を形成する。
次に、図１６（ｂ）に示すように、レジストマスク２２をアッシングにより除去した後、形成されたマスク膜５２を用いて、第１の下部電極形成膜５１Ａに、例えば塩素（Ｃｌ2 ）、アルゴン（Ａｒ）及び酸素（Ｏ2 ）を主成分とするエッチングガスを用いた異方性のドライエッチングを行なうことにより、第１の下部電極形成膜５１Ａから島状の第１の下部電極５１を形成する。このとき、柱状の第１の下部電極５１の周囲は半導体基板５０を露出させずに、第１の下部電極形成膜５１Ａを３０ｎｍ〜５０ｎｍ程度の膜厚分だけ残すようにエッチングする。
次に、図１６（ｃ）に示すように、マスク膜５２に対してアルゴンガスを用いた物理スパッタリングを行なうことにより、マスク膜５２の上端部を丸める。このとき同時に、アルゴンガスによる物理スパッタエッチングによってリスパッタされた電極材料が第１の下部電極５１の側面上に付着するため、該第１の下部電極５１の側面の下部が凹状（ラウンド形状）に形成される。
次に、図１７（ａ）に示すように、スパッタ法又はＭＯＣＶＤ法により、半導体基板５０の上にマスク膜５２及び第１の下部電極５１を覆うように、厚さが約４０ｎｍの白金（Ｐｔ）からなる第２の下部電極５３を堆積する。
次に、図１７（ｂ）に示すように、スパッタ法又はＭＯＣＶＤ法により、半導体基板５０の上に第２の下部電極５３を覆うように、厚さが約６０ｎｍのＳＢＴからなる容量絶縁膜５４を堆積し、続いて、スパッタ法又はＭＯＣＶＤ法により、容量絶縁膜５４の上に、厚さが約４０ｎｍの白金（Ｐｔ）からなる上部電極５５を堆積する。
次に、図１７（ｃ）に示すように、リソグラフィ法及びドライエッチング法により、上部電極５５、容量絶縁膜５４及び第２の下部電極５３を所定の形状にパターニングする。このパターニングには、上部電極５５及び第２の下部電極５３に対しては塩素を含むガスを用い、容量絶縁膜５４に対しては、フッ素又は塩素を含むガス（例えば、ＣＨＦ3 、Ｃ4Ｆ8、ＣＣｌ4 ）を用いると良い。続いて、パターニングされた容量絶縁膜５４に対して、該容量絶縁膜５４を構成する強誘電体の結晶化を図るための、温度が６５０℃〜８００℃の酸化性雰囲気による熱処理を行なう。
このように、第４の実施形態によると、マスク膜５２を含め柱状の第１の下部電極５１に鈍角のテーパ角を付与できる上に、マスク膜５２の上端部の丸め形状と第１の下端部の凹形状とを形成することができる。このため、第２の下部電極５３及び上部電極５５におけるマスク膜５２の上端部の上に位置する部分及び第１の下部電極５１の下端部の上に位置する部分のカバレッジが向上するので、容量絶縁膜５４に対する結晶化を図る熱処理時に、第２の下部電極５３及び上部電極５５に対する熱収縮によるストレスが均一化されるようになり、第２の下部電極５３及び上部電極５５に生じる断線を防止することができる。
その上、第４の実施形態においては、いわゆるハードマスクと呼ばれるマスク膜５２を用いて第１の下部電極５１を形成した後、マスク膜５２を除去することなく、該マスク膜５２の上に第２の下部電極５３、容量絶縁膜５４及び上部電極５５を形成している。これにより、白金等の貴金属からなる第１の下部電極５１の膜厚を小さくしても、その上に形成されたマスク膜５２の高さ（厚さ）によって、第２の下部電極５３及び上部電極５５の対向面積を増大させることができる。このため、加工しにくい電極材料の成膜量及びエッチング量を共に低減しながら、容量素子５６の容量値を十分に確保することができる。
なお、マスク膜５２には、絶縁性の酸化チタンアルミニウム（ＴｉＡｌＯ）を用いたが、これに限られず、導電性を有する窒化チタンアルミニウム（ＴｉＡｌＮ）を用いても良い。さらには、マスク膜５２には、絶縁性材料として、酸化シリコン（ＳｉＯ２ ）、窒化シリコン（ＳｉＮ）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化チタン（ＴｉＯ２ ）又は酸化タンタル（Ｔａ ２Ｏ５）を用いることができ、また、導電性材料として、チタン（Ｔｉ）又はタンタル（Ｔａ）を用いることができる。
（第５の実施形態）
以下、本発明の第５の実施形態について図面を参照しながら説明する。
図１８は本発明の第５の実施形態に係る半導体装置であって、柱状型の容量素子の断面構成を示している。
図１８に示すように、例えば、シリコンからなる半導体基板６０の上には、厚さが約５００ｎｍの酸化シリコンを主成分とする下地絶縁層６１が形成されている。下地絶縁層６１の上には、白金からなり、径が約４００ｎｍで高さが約４００ｎｍの島状の第１の下部電極６２と、該第１の下部電極６２の上に厚さが１００ｎｍの絶縁性の酸化チタンアルミニウム（ＴｉＡｌＯ）からなるマスク膜６３とが形成されている。下地絶縁層６１の上にはマスク膜６３及び第１の下部電極６２を覆うように、厚さが約４０ｎｍの白金からなる第２の下部電極６４と、厚さが約６０ｎｍの強誘電体、例えばＳＢＴからなる容量絶縁膜６５と、厚さが約４０ｎｍの白金からなる上部電極６６とが形成されている。これら第１の下部電極６２、マスク膜６３、第２の下部電極６４、容量絶縁膜６５及び上部電極６６により容量素子６７が構成されている。
容量素子６７を構成する第１の下部電極６２は、下地絶縁層６１を上下方向に貫通する例えばタングステン（Ｗ）からなるコンタクトプラグ６８により半導体基板６０と電気的に接続されている。
第５の実施形態の特徴として、容量素子６７を構成する第１の下部電極６２を覆うマスク膜６３の上端部が丸められていると共に、下地絶縁層６１における第１の下部電極６２の側面と接続される領域は外側に凹状となり、第１の下部電極６２の側面の下端部が下地絶縁層６１の上面と滑らかに接続されるように形成されている。さらに、マスク膜６３の側面と上面とのなす角（∠ａ）、第１の下部電極６２の側面と下地絶縁層６１の上面とのなす角（∠ｂ）をいずれも鈍角としている。
第５の実施形態においても、マスク膜６３及び第１の下部電極６２のテーパ角（∠ａ及び∠ｂ）を９３°〜１３０°、より好ましくは９５°〜１００°とすると、第２の下部電極６４及び上部電極６６の断線率を極めて小さくすることができる。また、第２の下部電極６４及び上部電極６６の厚さをいずれも１０ｎｍ以上に設定することが好ましい。
このように、第５の実施形態に係る柱状型の容量素子６７によると、マスク膜６３を含め柱状の第１の下部電極６２の断面形状をテーパ状（鈍角）とするだけでなく、第１の下部電極６２の上面を覆うマスク膜６３の上端部を丸め、且つ第１の下部電極６２の側面の下部（隅部）を外側に凹状となるように形成しているため、該上端部及び隅部における第２の下部電極６４及び上部電極６６のカバレッジが向上する。これにより、容量絶縁膜６５に対する結晶化を図る熱処理時に、第２の下部電極６４及び上部電極６６に対する熱収縮によるストレスが一様となるので、各電極６４、６６を構成する構成原子のマイグレートが抑制される結果、各電極６４、６６に生じる断線を防止することができる。
なお、第５の実施形態においては、マスク膜６３の上端部を丸め、且つ第１の下部電極６２に対して、その側面下部の隅部を外側に凹状としているが、マスク膜６３及び第１の下部電極６２のいずれか一方のみを加工しても良い。
また、ここでは、容量素子６７を下地絶縁層６１の上に形成したが、半導体基板６０の上に直接に形成しても良い。
（製造方法）
以下、前記のように構成された容量素子の製造方法について図面を参照しながら説明する。図１９（ａ）〜図１９（ｃ）及び図２０（ａ）〜図２０（ｃ）は本発明の第５の実施形態に係る半導体装置の製造方法の工程順の断面構成を示している。図１９及び図２０において、図１８に示す構成部材と同一の構成部材には同一の符号を付している。
まず、図１９（ａ）に示すように、ＣＶＤ法により、半導体基板６０の上に、厚さが約５００ｎｍの酸化シリコンを主成分とする下地絶縁層６１を堆積する。続いて、リソグラフィ法及びドライエッチング法により、下地絶縁層６１に半導体基板６０を露出するコンタクトホールを選択的に開口し、その後、スパッタ法又はＣＶＤ法により、下地絶縁層６１の上にタングステンからなる金属膜を堆積し、さらに、ＣＭＰ法により下地絶縁層６１を露出する平坦化を行なって、堆積した金属膜からコンタクトプラグ６８を形成する。続いて、スパッタ法又はＭＯＣＶＤ法を用いて、半導体基板６０の上に、厚さが約４０ｎｍの白金からなる第１の下部電極形成膜６２Ａを堆積する。その後、スパッタ法により、第１の下部電極形成膜５２Ａの上に、厚さが１００ｎｍの酸化チタンアルミニウムからなるマスク形成膜を堆積する。続いて、リソグラフィ法により、マスク形成膜の上に、下部電極形成パターンを有するレジストマスク２２を形成し、形成したレジストマスク２２を用いて、マスク形成膜に例えば塩素（Ｃｌ2 ）、アルゴン（Ａｒ）及びトリフルオロメチル（ＣＨＦ3 ）を主成分とするエッチングガスを用いた異方性のドライエッチングを行なうことにより、マスク形成膜からマスク膜６３を形成する。
次に、図１９（ｂ）に示すように、レジストマスク２２をアッシングにより除去した後、形成されたマスク膜６３を用いて、第１の下部電極形成膜６２Ａに、例えば塩素（Ｃｌ２ ）、アルゴン（Ａｒ）及び酸素（Ｏ2 ）を主成分とするエッチングガスを用いた異方性のドライエッチングを行なうことにより、第１の下部電極形成膜６２Ａから島状の第１の下部電極６２を形成する。
次に図１９（ｃ）に示すように、下地絶縁層６１に対して、マスク膜６３及び第１の下部電極６２をマスクとして、例えばフルオロカーボン系のガス（ＣＨＦ3 又はＣ4Ｆ8）と酸素（Ｏ2 ）とをエッチングガスとするドライエッチングを行なうことにより、下地絶縁層６１における第１の下部電極６２の側面と接続される領域を外側に凹状となるように加工する。ここで、下地絶縁層６１の構成材料（酸化シリコン）とエッチングガスとの反応生成物が該下地絶縁層６１の側面上に付着しやすいように、基板温度を室温程度の比較的に低い温度とし、且つ炭素の割合が大きいエッチングガスを用いることが好ましい。具体的には、半導体基板６０の温度を１０℃〜４０℃とし、フルオロカーボンと酸素との混合比が９５：５〜９９：１であるエッチングガスを用いることが好ましい。
次に、図２０（ａ）に示すように、スパッタ法又はＭＯＣＶＤ法により、下地絶縁層６１の上にマスク膜６３及び第１の下部電極６２を覆うように、厚さが約４０ｎｍの白金（Ｐｔ）からなる第２の下部電極６４を堆積する。
次に、図２０（ｂ）に示すように、スパッタ法又はＭＯＣＶＤ法により、下地絶縁層６１の上に第２の下部電極６４を覆うように、厚さが約６０ｎｍのＳＢＴからなる容量絶縁膜６５を堆積し、続いて、スパッタ法又はＭＯＣＶＤ法により、容量絶縁膜６５の上に、厚さが約４０ｎｍの白金（Ｐｔ）からなる上部電極６６を堆積する。
次に、図２０（ｃ）に示すように、リソグラフィ法及びドライエッチング法により、上部電極６６、容量絶縁膜６５及び第２の下部電極６４を所定の形状にパターニングする。このパターニングには、上部電極６６及び第２の下部電極６４に対しては塩素を含むガスを用い、容量絶縁膜６５に対しては、フッ素又は塩素を含むガス（例えば、ＣＨＦ3 、Ｃ4Ｆ8、ＣＣｌ4 ）を用いると良い。続いてパターニングされた容量絶縁膜６５に対して、容量絶縁膜６５を構成する強誘電体の結晶化を図るための、温度が６５０℃〜８００℃の酸化性雰囲気による熱処理を行なう。
このように、第５の実施形態によると、マスク膜６３を含め柱状の第１の下部電極５１に鈍角のテーパ角を付与できる上に、マスク膜６３の上端部の丸め形状とその下端部と接続する下地絶縁層４１の凹形状とを形成することができる。このため、第２の下部電極６４及び上部電極６６におけるマスク膜６３の上端部の上に位置する部分及びその下端部と接続される下地絶縁層６１の上に位置する部分のカバレッジが向上するので、容量絶縁膜６５に対する結晶化を図る熱処理時に、第２の下部電極６４及び上部電極６６に対する熱収縮によるストレスが均一化されるようになり、第２の下部電極６４及び上部電極６６に生じる断線を防止することができる。
その上、第５の実施形態においては、いわゆるハードマスクと呼ばれるマスク膜６３を用いて第１の下部電極６２を形成した後、マスク膜６３を除去することなく、該マスク膜６３の上に第２の下部電極６４、容量絶縁膜６５及び上部電極６６を形成している。これにより、白金等の貴金属からなる第１の下部電極６２の膜厚を小さくしても、その上に形成されたマスク膜６３の高さ（厚さ）によって、第２の下部電極６４及び上部電極６６の対向面積を増大させることができる。このため、加工しにくい電極材料の堆積量及びエッチング量を共に低減しながら、容量素子６７の容量値を十分に確保することができる。
その上、容量素子６７の下地層である下地絶縁層６１における第１の下部電極６２の周辺部を掘り下げているため、掘り下げない場合と比べて容量素子６７の実質的な高さが増して、第２の下部電極６４と上部電極６６の対向面積がさらに増大するので、容量素子６７における容量値をより一層増大させることができる。
なお、マスク膜６３には、酸化チタンアルミニウム（ＴｉＡｌＯ）を用いたが、これに限られず、導電性を有する窒化チタンアルミニウム（ＴｉＡｌＮ）を用いても良い。さらには、マスク膜６３には、絶縁性材料として、酸化シリコン（ＳｉＯ２ ）、窒化シリコン（ＳｉＮ）、酸化アルミニウム（Ａｌ2Ｏ3）、酸化チタン（ＴｉＯ2 ）、又は酸化タンタル（Ｔａ2Ｏ5）を用いることができ、また、絶縁性材料として、チタン（Ｔｉ）又はタンタル（Ｔａ）を用いることができる。
なお、第１〜第５の各実施形態においては、容量絶縁膜に、ＳＢＴ(＝ＳｒＢｉ2（ＴａxＮｂ1-x）2Ｏ9）を用いたが、これに限られず、ジルコニウムチタン酸鉛（Ｐｂ(ＺｒxＴｉ1-x）Ｏ3）、チタン酸バリウムストロンチウム（（ＢａxＳｒ1-x）ＴｉＯ3 ）、チタン酸ビスマスランタン（（ＢｉxＬａ1-x）4Ｔｉ3Ｏ12）（但し、いずれもｘは０≦ｘ≦１である。）等の強誘電体、又は五酸化タンタル（Ｔａ2Ｏ5）等の高誘電体を用いることができる。
また、各容量素子を構成する上部電極及び下部電極に、白金（Ｐｔ）を用いたが、これに限られず、ルテニウム（Ｒｕ）、酸化ルテニウム（ＲｕＯy ）、イリジウム（Ｉｒ）、酸化イリジウム（ＩｒＯy ）、チタンアルミニウム（ＴｉＡｌ）、窒化チタンアルミニウム（ＴｉＡｌＮ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タンタル（Ｔａ）、又は窒化タンタル（ＴａＮ）を用いることができる。
本発明に係る半導体装置は、容量素子を構成する電極の形成時におけるカバレッジが向上し、容量絶縁膜に対する熱処理を行なっても、該電極の断線を防止することができるという効果を有し、強誘電体又は高誘電体を容量絶縁膜に持つ容量素子を有する半導体装置等として有用である。
本発明の第１の実施形態に係る半導体装置（コンケーブ型容量素子）の要部を示す構成断面図である。 本発明の第１の実施形態に係る半導体装置を形成する下地層の開口角と電極の断線率との関係を示すグラフである。 本発明の第１の実施形態に係る半導体装置を形成する下地層の凹部の開口角を９５°に設定した場合における電極のカバレッジと断線率との関係を示すグラフである。 本発明の第１の実施形態に係る半導体装置における電極の膜厚と断線率との関係を示すグラフである。 （ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体装置の第１の製造方法を示す工程順の構成断面図である。 （ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体装置の第１の製造方法を示す工程順の構成断面図である。 （ａ）及び（ｂ）は本発明の第１の実施形態に係る半導体装置の第２の製造方法を示す工程順の構成断面図である。 本発明の第２の実施形態に係る半導体装置（柱状型容量素子）の要部を示す構成断面図である。 （ａ）〜（ｃ）は本発明の第２の実施形態に係る半導体装置の製造方法を示す工程順の構成断面図である。 （ａ）及び（ｂ）は本発明の第２の実施形態に係る半導体装置の製造方法を示す工程順の構成断面図である。 本発明の第３の実施形態に係る半導体装置（柱状型容量素子）の要部を示す構成断面図である。 （ａ）〜（ｃ）は本発明の第３の実施形態に係る半導体装置の製造方法を示す工程順の構成断面図である。 （ａ）〜（ｃ）は本発明の第３の実施形態に係る半導体装置の製造方法を示す工程順の構成断面図である。 本発明の第３の実施形態の一変形例に係る半導体装置（柱状型容量素子）の要部を示す構成断面図である。 本発明の第４の実施形態に係る半導体装置（柱状型容量素子）の要部を示す構成断面図である。 （ａ）〜（ｃ）は本発明の第４の実施形態に係る半導体装置の製造方法を示す工程順の構成断面図である。 （ａ）〜（ｃ）は本発明の第４の実施形態に係る半導体装置の製造方法を示す工程順の構成断面図である。 本発明の第５の実施形態に係る半導体装置（柱状型容量素子）の要部を示す構成断面図である。 （ａ）〜（ｃ）は本発明の第５の実施形態に係る半導体装置の製造方法を示す工程順の構成断面図である。 （ａ）〜（ｃ）は本発明の第５の実施形態に係る半導体装置の製造方法を示す工程順の構成断面図である。
符号の説明
１０ 半導体基板
１１ 下地絶縁層（下地層）
１１ａ 凹部
１１ｂ 第１段階の凹部
１１ｃ 第２段階の凹部
１２ 下部電極
１３ 容量絶縁膜
１４ 上部電極
１５ 容量素子
２０ レジストマスク
２１ レジストマスク
２２ レジストマスク
３０ 半導体基板（下地層）
３１ 下部電極
３２ 容量絶縁膜
３３ 上部電極
３４ 容量素子
４０ 半導体基板
４１ 下地絶縁層（下地層）
４２ 下部電極
４２Ａ 第１の下部電極
４２Ｂ 第２の下部電極
４３ 容量絶縁膜
４４ 上部電極
４５ 容量素子
４６ コンタクトプラグ
５０ 半導体基板（下地層）
５１ 第１の下部電極
５１Ａ 第１の下部電極形成膜
５２ マスク膜
５３ 第２の下部電極
５４ 容量絶縁膜
５５ 上部電極
５６ 容量素子
６０ 半導体基板
６１ 下地絶縁層（下地層）
６２ 第１の下部電極
６２Ａ 第１の下部電極形成膜
６３ マスク膜
６４ 第２の下部電極
６５ 容量絶縁膜
６６ 上部電極
６７ 容量素子

Claims (19)

  1. 絶縁性を有し、平坦な表面の一部に凹部が形成された下地層と、
    前記下地層の上に前記凹部の内面を含む前記下地層の表面に沿って形成された下部電極と、
    前記下部電極の上に前記下部電極に沿って形成され、熱処理で結晶化された高誘電体又は強誘電体からなる容量絶縁膜と、
    前記容量絶縁膜の上に前記容量絶縁膜に沿って形成された上部電極とを備え、
    前記下部電極及び前記上部電極は、前記容量絶縁膜の熱処理時に収縮ストレスを発生する材料からなり、
    前記下地層の前記凹部における壁面の上端部及び前記凹部における底面の隅部は丸められていることを特徴とする半導体装置。
  2. 前記凹部の壁面は、前記凹部の底面及び前記下地層の表面の平坦部に対する角度がそれぞれ９３°〜１３０°であることを特徴とする請求項１に記載の半導体装置。
  3. 前記下部電極及び上部電極は、前記下地層の表面の平坦部の上に位置する部分の厚さに対する前記凹部の内面上に位置する最も薄い部分の厚さの比の値は０．６以上であることを特徴とする請求項２に記載の半導体装置。
  4. 前記上部電極及び前記下部電極は、最も薄い部分の厚さが１０ｎｍ以上であることを特徴とする前記請求項１〜３のうちのいずれか１項に記載の半導体装置。
  5. 絶縁性の下地層の上に形成された島状の下部電極と、
    前記下地層の上に前記下地層及び前記下部電極の表面に沿って形成され、熱処理で結晶化された高誘電体又は強誘電体からなる容量絶縁膜と、
    前記容量絶縁膜の上に前記容量絶縁膜に沿って形成された上部電極とを備え、
    前記上部電極は、前記容量絶縁膜の熱処理時に収縮ストレスを発生する材料からなり、
    前記下部電極における上端部は丸められており、且つ前記下部電極における下端部は外側に凹状となるように形成されていることを特徴とする半導体装置。
  6. 前記下部電極の側面は、前記下地層の表面の平坦部に対する角度が９３°〜１３０°であることを特徴とする請求項５に記載の半導体装置。
  7. 前記上部電極は、前記下地層の表面の平坦部の上に位置する部分の厚さに対する前記下部電極の上面及び側面上に位置する最も薄い部分の厚さの比の値は０．６以上であることを特徴とする請求項６に記載の半導体装置。
  8. 前記上部電極は、最も薄い部分の厚さが１０ｎｍ以上であることを特徴とする前記請求項５〜７のうちのいずれか１項に記載の半導体装置。
  9. 下地層の上に形成された島状の第１の下部電極と、
    前記第１の下部電極の上面を覆い、前記第１の下部電極の側面と接続される側面を有するマスク膜と、
    前記下地層の上に前記下地層、前記第１の下部電極及び前記マスク膜の表面に沿って形成された第２の下部電極と、
    前記第２の下部電極の上に前記第２の下部電極に沿って形成され、熱処理で結晶化された高誘電体又は強誘電体からなる容量絶縁膜と、
    前記容量絶縁膜の上に前記容量絶縁膜に沿って形成された上部電極とを備え、
    前記第２の下部電極及び前記上部電極は、前記容量絶縁膜の熱処理時に収縮ストレスを発生する材料からなり、
    前記マスク膜における上端部は丸められており、
    前記第１の下部電極における下端部の周縁部は外側に凹状となるように形成されていることを特徴とする半導体装置。
  10. 下地層の上に形成された島状の第１の下部電極と、
    前記第１の下部電極の上面を覆い、前記第１の下部電極の側面と接続される側面を有するマスク膜と、
    前記下地層の上に前記下地層、前記第１の下部電極及び前記マスク膜の表面に沿って形成された第２の下部電極と、
    前記第２の下部電極の上に前記第２の下部電極に沿って形成され、熱処理で結晶化された高誘電体又は強誘電体からなる容量絶縁膜と、
    前記容量絶縁膜の上に前記容量絶縁膜に沿って形成された上部電極とを備え、
    前記第２の下部電極及び前記上部電極は、前記容量絶縁膜の熱処理時に収縮ストレスを発生する材料からなり、
    前記マスク膜における上端部は丸められており、
    前記下地層における前記第１の下部電極の側面と接続される領域は外側に凹状となるように形成されていることを特徴とする半導体装置。
  11. 前記第１の下部電極の側面は、前記下地層の表面の平坦部に対する角度が鈍角であることを特徴とする請求項９又は１０に記載の半導体装置。
  12. 前記第１の下部電極の側面は、前記下地層の表面の平坦部に対する角度が９３°〜１３０°であることを特徴とする請求項９〜１１のうちのいずれか１項に記載の半導体装置。
  13. 前記第２の下部電極及び上部電極は、前記下地層の表面の平坦部の上に位置する部分の厚さに対する前記マスク膜の上面、前記マスク膜の側面及び前記第１の下部電極の側面上に位置する最も薄い部分の厚さの比の値は０．６以上であることを特徴とする請求項１２に記載の半導体装置。
  14. 前記上部電極及び前記第２の下部電極は、最も薄い部分の厚さが１０ｎｍ以上であることを特徴とする請求項９〜１３のうちのいずれか１項に記載の半導体装置。
  15. 前記マスク膜は、酸化シリコン、窒化シリコン、酸化アルミニウム、チタン、酸化チタン、タンタル、酸化タンタル、酸化チタンアルミニウム、又は窒化チタンアルミニウムからなることを特徴とする請求項９又は１０に記載の半導体装置。
  16. 前記容量絶縁膜は、Ｐｂ(ＺｒxＴｉ1-x）Ｏ3、（ＢａxＳｒ1-x)ＴｉＯ3、ＳｒＢｉ2(ＴａxＮｂ1-x）2Ｏ9、（ＢｉxＬａ1-x）4Ｔｉ3Ｏ12（但し、いずれもｘは０≦ｘ≦１である。）及びＴａ2Ｏ5からなる群より選択された少なくとも１つの材料により構成されていることを特徴とする請求項１〜１５のうちのいずれか１項に記載の半導体装置。
  17. 前記上部電極及び下部電極は、白金、ルテニウム、酸化ルテニウム、イリジウム、酸化イリジウム、チタンアルミニウム、窒化チタンアルミニウム、チタン、窒化チタン、タンタル、及び窒化タンタルからなる群より選択された少なくとも１つの材料により構成されていることを特徴とする請求項１〜８のうちのいずれか１項に記載の半導体装置。
  18. 前記上部電極及び第２の下部電極は、白金、ルテニウム、酸化ルテニウム、イリジウム、酸化イリジウム、チタンアルミニウム、窒化チタンアルミニウム、チタン、窒化チタン、タンタル、及び窒化タンタルからなる群より選択された少なくとも１つの材料により構成されていることを特徴とする請求項９〜１４のうちのいずれか１項に記載の半導体装置。
  19. 前記容量絶縁膜は、６５０℃〜８００℃の酸化性雰囲気の熱処理により結晶化されていることを特徴とする請求項１〜１８のうちのいずれか１項に記載の半導体装置。
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