JP2005259872A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】 キャパシタの下に導電層を配置するコンケイブ型の立体キャパシタの高さのばらつきを低減する。
【解決手段】 半導体装置の製造方法は、半導体基板１０上に第１の導電膜２４を成膜する。次に、第１の導電膜２４の上に第１の絶縁膜２５を成膜する。次に、第１の絶縁膜２５に、第１の導電膜２４の上面を露出させる開口部２６を形成する、次に、開口部２６が残存するように、第１の絶縁膜２５及び第１の導電膜２４をパターニングすることにより、パターン化された第１の絶縁膜及びパターン化された第１の導電膜を形成する工程とを有する。
【選択図】 図３

Description

本発明は、コンケイブ型の強誘電体キャパシタの下に酸素バリア層を有する半導体装置の製造方法に関し、特に、キャパシタの高さのばらつきを低減できる半導体装置の製造方法に関する。また、キャパシタの高さばらつきが小さい半導体装置に関する。

半導体集積回路の微細化及び高集積化に伴って、ＤＲＡＭ(Dynamic Random Access Memory)装置、又はＦｅＲＡＭ(Ferroelectric Random Access Memory)装置におけるメモリセルについても微細化が求められている。このため、メモリセルを構成する容量素子は、その単位面積当たりの容量を大きくするために、立体形状化すなわち三次元形状化が図られようとしている。

しかしながら、そのような立体キャパシタを形成する際に、キャパシタの高さがばらつくという問題がある。キャパシタの高さがばらつくと、容量にもばらつきが生じるので、メモリの十分な信頼性を得ることができなくなる。

ところで、キャパシタの高さのばらつきを低減する従来の方法として、例えば特許文献１に示すように、第１の従来例に係る半導体装置の製造方法が提案されている。

第１の従来例に係る半導体装置の製造方法によると、シリンダ型の立体キャパシタを形成する際に、エッチングストッパー膜を形成することにより、キャパシタの高さを所望の高さに正確に形成することができる。

シリンダ型の立体キャパシタと同様に、コンケイブ型の立体キャパシタについても、キャパシタの高さのばらつきを低減することが重要となる。特に、キャパシタの下に酸素バリア膜を配置するコンケイブ型の立体キャパシタで発生する問題について、ＣＯＢ構造を有する第２の従来例に係る半導体装置の製造方法を用いて簡単に説明する。

まず、図１６(a) に示すように、半導体基板１００上のシャロウトレンチ分離領域(STI:Shallow Trench Isolation)１０１で区画された素子形成領域に、ゲート絶縁膜１０２、ゲート電極１０３、及び不純物拡散層１０４と順次形成してトランジスタ１０５が形成される。次に、半導体基板１００上に、トランジスタ１０５を覆うように、第１の層間絶縁膜１０６を形成する。次に、第１の層間絶縁膜１０６に、下端が不純物拡散層１０４と電気的に接続する第１のコンタクト１０７を形成する。次に、第１の層間絶縁膜１０６の上に、下面が第１のコンタクトプラグ１０７の上端と電気的に接続するビット配線１０８を形成する。次に、第１の層間絶縁膜１０６の上に、ビット線配線１０８を覆うように第２の層間絶縁膜１０９を形成する。次に、第２の層間絶縁膜１０９に、下端が不純物拡散層１０４と電気的に接続する第２のコンタクトプラグ１１０を形成する。尚、第１のコンタクトプラグ１０７及び第２のコンタクトプラグ１１０の材料は、例えばタングステン（Ｗ）よりなる。

次に、図１６(b) に示すように、後工程で容量絶縁膜の結晶化のための高温熱処理時に、第２のコンタクトプラグ１１０が酸化することを防止する目的で、第２の層間絶縁膜１０９及び第２のコンタクトプラグ１１０の上に、導電性の酸素バリア膜（酸素を透過しにくい膜）１１１を形成する。

次に、図１６(c) に示すように、リソグラフィー及びドライエッチング法により、酸素バリア膜１１１が第２のコンタクトプラグ１１０を覆うようにパターニングすることにより、パターン化された酸素バリア膜１１２を形成する。

次に、図１６(d) 示すように、第１の層間絶縁膜１０６の上の全面に、パターン化された酸素バリア膜１１２を覆うように第３の層間絶縁膜１１３を形成する。次に、ＣＭＰ法により、第３の層間絶縁膜１１３におけるパターン化された酸素バリア膜１１２上に存在している段差を研磨平坦化することにより、所望の膜厚を残存させる。

ここで、容量絶縁膜が、特に、強誘電体膜である場合には、強誘電体酸化物が還元することなく正しい組成となるように、酸素雰囲気での熱処理を行なうためには、十分な酸素バリア性が必要になる。したがって、酸素バリア膜の膜厚を厚くする、又は膜を積層することとなる。このため、酸素バリア膜の膜厚が厚くなる。

また、容量絶縁膜が強誘電体膜であるときには、熱焼結時の組成ずれを防止するために白金のような化学的に安定な材料を下部電極として使うことが多い。しかし、白金には触媒作用があるため、例えば、キャパシタの下に配置されている酸素バリア膜が、例えばＩｒＯ_x のような酸化物である場合には、わずかな水素還元雰囲気において、酸素バリア膜が還元してしまう。酸素バリア膜が還元すると、酸素バリア性が劣化することになるので、酸素バリア膜の膜厚を厚くしておく必要がある。

次に、図１６(e) に示すように、リソグラフィー法及びドライエッチング法により、第３の層間絶縁膜１１３に、パターン化された酸素バリア膜１１２の上面を露出させる開口部１１４を形成する。

次に、図１７(a) に示すように、第３の層間絶縁膜１１３の上及び開口部１１４の壁部及び底部に、例えばＰｔ又はＩｒＯ_x のような第１の導電膜１１５を形成する。

次に、図１７(b) に示すように、リソグラフィー法及びドライエッチング法により、開口部１１４を残存させるように、第１の導電膜１１５をパターニングすることにより、パターン化された第１の導電膜１１５よりなる下部電極１１６を形成する。

次に、図１７(c) に示すように、第３の層間絶縁膜１１３及び下部電極１１６の上に、例えばＳＢＴ又はＰＺＴのような強誘電体膜１１７及び例えばＰｔ又はＩｒＯ_x のような第２の導電膜１１８を順次形成する。

次に、図１７(d) に示すように、リソグラフィー法及びドライエッチング法により、強誘電体膜１１７及び第２の導電膜１１８における少なくとも下部電極１１６の上に存在する各々の領域を残存させるように、強誘電体膜１１７及び第２の導電膜１１８と第３の導電膜をパターニングすることにより、パターン化された強誘電体膜１１７よりなる容量絶縁膜１１９及びパターン化された第２の導電膜１１８よりなる上部電極１２０を形成する。

以上にようにして、コンケイブ型の立体キャパシタは形成される。
特開平１１−３５４７５２号公報

しかしながら、前記図１６(d) で説明したように、酸素バリア膜１１２の膜厚を厚くするか、又は酸素バリア膜１１２を積層する必要が出てくる。このように、酸素バリア膜１１２の膜厚が厚くなると、酸素バリア膜１１２の膜厚に起因する段差を平坦化するには、第３の層間絶縁膜１１３をより厚く形成する必要がある。この場合、ＣＭＰにより、第３の層間絶縁膜１１３を研磨する膜厚が厚くなると、ＣＭＰにより研磨する膜厚が厚くなるので、第３の層間絶縁膜１１３の上面の酸素バリア膜１１２の上面からの高さのばらつきがより大きくなる。

また、容量絶縁膜が強誘電体膜よりなる場合には、触媒作用を有する白金のような化学的に安定な材料を下部電極として使うと共に、キャパシタの下に配置されている酸素バリア膜が例えばＩｒＯ_x のような酸化物である場合には、わずかな水素還元雰囲気において、酸素バリア膜が還元してしまうので、酸素バリア膜の膜厚を厚くしておく必要がある。このため、最終的に、酸素バリア膜１１２の上面から第３の層間絶縁膜１１３の上面までの高さのばらつきがより大きくなる。

以上のようにして、絶縁膜における酸素バリア膜上の膜厚のばらつきが大きくなると、ばらつきが大きくなった絶縁膜を開口して形成されるコンケイブ型のキャパシタの高さがばらつくことになる。このため、キャパシタの容量値がばらついてしまう。

また、容量絶縁膜が強誘電体膜よりなる場合には、ＭＯＣＶＤ法により、容量絶縁膜を開口部内に形成する必要があるが、酸素バリア膜上に位置する絶縁膜の膜厚のばらつきが大きくなると、膜厚がばらつくことによってカバレッジ率が変わってしまう。強誘電体膜はその膜厚が変化すると、膜質が劣化したり又は容量絶縁膜にかかる電圧が変化するので、分極特性が変化することにもなる。

また、強誘電体膜よりなる容量絶縁膜を有する強誘電体不揮発性メモリの場合には、記憶したデータを読み出すために、残留分極量をビット線に電荷として転送し、ビット線との電位差をセンシングする。このため、読み出し時のマージンを十分確保するためには、残留分極量とビット線との電位差をできる限り大きくすることが重要である。ゆえに、ビット線電位を決定する強誘電体キャパシタ容量とビット線容量とのバランスが非常に重要となるので、ビット線の容量をこのバランスから設計することになる。しかしながら、コンケイブ型のキャパシタの高さがばらつくと、結果的に容量値がばらつくことになる。したがって、このバランスが崩れることになるので、十分なメモリの信頼性を得ることが難しくなる。

前記に鑑み、本発明は、キャパシタの下に導電層を配置するコンケイブ型の立体キャパシタの高さのばらつきを低減することを目的とする。

前記の課題を解決するために、本発明に係る第１の半導体装置の製造方法は、半導体基板上に第１の導電膜を成膜する工程と、第１の導電膜の上に第１の絶縁膜を成膜する工程と、第１の絶縁膜に、第１の導電膜の上面を露出させる開口部を形成する工程と、開口部が残存するように、第１の絶縁膜及び第１の導電膜をパターニングすることにより、パターン化された第１の絶縁膜及びパターン化された第１の導電膜を形成する工程とを有する。

第１の半導体装置の製造方法によると、第１の導電膜上に成膜された第１の絶縁膜に開口部を形成した後に第１の導電膜をパターニングするので、第１の導電膜上に形成された第１の絶縁膜の膜厚にばらつきが生じることを防止できる。このため、例えば、第１の絶縁膜に形成された開口部にキャパシタを形成する場合には、キャパシタの高さのばらつきを低減できる。

本発明に係る第２の半導体装置の製造方法は、半導体基板上に第１の導電膜を成膜する工程と、第１の導電膜の上に第１の絶縁膜を成膜する工程と、第１の絶縁膜に、第１の導電膜の上面を露出させる開口部を形成する工程と、開口部の壁部及び底部並びに第１の絶縁膜の上に第２の導電膜を成膜する工程と、開口部が残存するように、第２の導電膜、第１の絶縁膜及び第１の導電膜をパターニングすることにより、パターン化された第２の導電膜、パターン化された第１の絶縁膜及びパターン化された第１の導電膜を形成する工程とを有する。

第２の半導体装置の製造方法によると、第１の導電膜上に成膜された第１の絶縁膜に開口部を形成した後に第１の導電膜をパターニングするので、第１の導電膜上に形成された第１の絶縁膜の膜厚にばらつきが生じることを防止できる。このため、第１の絶縁膜の開口部の壁部及び底部に形成された第２の導電膜の高さのばらつきを低減できる。

本発明に係る第３の半導体装置の製造方法は、半導体基板上に第１の導電膜を成膜する工程と、第１の導電膜の上に第１の絶縁膜を成膜する工程と、第１の絶縁膜に、第１の導電膜の上面を露出させる開口部を形成する工程と、開口部の壁部及び底部並びに第１の絶縁膜の上に第２の導電膜を成膜する工程と、開口部が残存するように、第２の導電膜、第１の絶縁膜及び第１の導電膜をパターニングすることにより、パターン化された第２の導電膜よりなる下部電極、パターン化された第１の絶縁膜及びパターン化された第１の導電膜を形成する工程と、半導体基板上に、下部電極を覆うように第２の絶縁膜を成膜する工程と、第２の絶縁膜の上に第３の導電膜を成膜する工程と、開口部が残存するように、第２の絶縁膜及び第３の導電膜をパターニングすることにより、パターン化された第２の絶縁膜よりなる容量絶縁膜を形成すると共にパターン化された第３の導電膜よりなる上部電極を形成する工程とを有する。

第３の半導体装置の製造方法によると、第１の導電膜上に成膜された第１の絶縁膜に開口部を形成した後に第１の導電膜をパターニングするので、第１の導電膜上に形成された第１の絶縁膜の膜厚にばらつきが生じることを防止できる。このため、第１の絶縁膜の開口部に形成されたキャパシタの高さのばらつきを低減できる。

本発明に係る第４の半導体装置の製造方法は、半導体基板上に第１の導電膜を成膜する工程と、第１の導電膜の上に第１の絶縁膜を成膜する工程と、第１の絶縁膜に、第１の導電膜の上面を露出させる開口部を形成する工程と、開口部の壁部及び底部並びに第１の絶縁膜の上に第２の導電膜を成膜する工程と、第２の導電膜における少なくとも開口部の壁部及び底部に存在している領域が残存するように、第２の導電膜をパターニングすることにより、パターン化された第２の導電膜を形成する工程と、パターン化された第２の導電膜をマスクとして、第１の絶縁膜及び第１の導電膜をパターニングすることにより、パターン化された第１の絶縁膜及びパターン化された第１の導電膜を形成する工程とを有する。

第４の半導体装置の製造方法によると、第１の導電膜上に成膜された第１の絶縁膜に開口部を形成した後に第１の導電膜をパターニングするので、第１の導電膜上に形成された第１の絶縁膜の膜厚にばらつきが生じることを防止できる。このため、第１の絶縁膜の開口部の壁部及び底部に形成された第２の導電膜の高さのばらつきを低減できる。さらに、パターン化された第２の導電膜をマスクとしてパターン化された第１の絶縁膜及びパターン化された第１の導電膜を形成するので、第１の絶縁膜に形成する開口部のテーパーを小さくできると共にフェンスの形成を防止できる。

本発明に係る第５の半導体装置の製造方法は、半導体基板上に第１の導電膜を成膜する工程と、第１の導電膜の上に第１の絶縁膜を成膜する工程と、第１の絶縁膜に、第１の導電膜の上面を露出させる開口部を形成する工程と、開口部の壁部及び底部並びに第１の絶縁膜の上に第２の導電膜を成膜する工程と、第２の導電膜における少なくとも開口部の壁部及び底部に存在している領域が残存するように、第２の導電膜をパターニングすることにより、パターン化された第２の導電膜よりなる下部電極を形成する工程と、下部電極をマスクとして、第１の絶縁膜及び第１の導電膜をパターニングすることにより、パターン化された第１の絶縁膜及びパターン化された第１の導電膜を形成する工程と、半導体基板上に、下部電極を覆うように第２の絶縁膜を成膜する工程と、第２の絶縁膜の上に第３の導電膜を成膜する工程と、第２の絶縁膜及び第３の導電膜における少なくとも下部電極の上に存在している各々の領域が残存するように、第２の絶縁膜及び第３の導電膜をパターン化することにより、パターン化された第２の絶縁膜よりなる容量絶縁膜を形成すると共にパターン化された第３の導電膜よりなる上部電極を形成する工程とを有する。

第５の半導体装置の製造方法によると、第１の導電膜上に成膜された第１の絶縁膜に開口部を形成した後に第１の導電膜をパターニングするので、第１の導電膜上に形成された第１の絶縁膜の膜厚にばらつきが生じることを防止できる。このため、第１の絶縁膜の開口部の壁部及び底部に形成されたキャパシタの高さのばらつきを低減できる。さらに、パターン化された第２の導電膜をマスクとしてパターン化された第１の絶縁膜及びパターン化された第１の導電膜を形成するので、第１の絶縁膜に形成する開口部のテーパーを小さくできると共にフェンスの形成を防止できる。

本発明に係る第１〜５のいずれかの半導体装置の製造方法において、第１の絶縁膜に対する第１の導電膜のエッチング選択比が１よりも小さいことが好ましい。

このようにすると、エッチング時における第１の導電膜のオーバーエッチング量のばらつきを防止できる。

本発明に係る第１〜５のいずれかの半導体装置の製造方法において、第１の導電膜を成膜する工程よりも前に、半導体基板の上にコンタクトプラグを形成する工程をさらに備え、第１の導電膜は、下面がコンタクトプラグの上端と電気的に接続するように形成されていることが好ましい。また、この場合、コンタクトプラグは、タングステンを含む材料よりなることが好ましい。

本発明に係る第１〜５のいずれかの半導体装置の製造方法において、第１の導電膜は、ＴｉＡｌＮ、ＴｉＡｌＯＮ、ＴｉＮ、ＴｉＡｌ、Ｉｒ、ＩｒＯ_x 、Ｒｕ、若しくはＲｕＯ_x 、又は、これらのうちの少なくとも２種類よりなる積層膜よりなる酸素バリア膜であることが好ましい。

本発明に係る第１〜５のいずれかの半導体装置の製造方法において、容量絶縁膜は、強誘電体材料よりなることが好ましい。また、この場合、強誘電体材料はビスマスを含むことが好ましい。

本発明に係る第６の半導体装置の製造方法は、半導体基板上に第１の絶縁膜を成膜する工程と、第１の絶縁膜にコンタクトプラグを形成する工程と、第１の絶縁膜及びコンタクトプラグの上に、第１の導電膜を成膜する工程と、下面がコンタクトプラグの上端を覆うように、第１の導電膜をパターニングすることにより、パターン化された第１の導電膜よりなるバリア膜を形成する工程と、半導体基板上に全面にわたって、バリア膜を覆うように、第１の導電膜に対する研磨選択比が１よりも大きい第２の絶縁膜を成膜する工程と、バリア膜の上面を露出させるように、第２の絶縁膜を研磨平坦化することにより、第２の絶縁膜の上面とバリア膜の上面とをほぼ面一にする工程と、ほぼ面一となった第２の絶縁膜及びバリア膜の上に、第３の絶縁膜を成膜する工程と、第３の絶縁膜に、バリア膜の上面を露出させる開口部を形成する工程と、開口部の壁部及び底部並びに第３の絶縁膜の上に第２の導電膜を成膜する工程と、第２の導電膜における少なくとも開口部の壁部及び底部に存在している領域が残存するように、第２の導電膜をパターニングすることにより、パターン化された第２の導電膜よりなる下部電極を形成する工程と、下部電極及び第３の絶縁膜の上に、第４の絶縁膜を成膜する工程と、第４の絶縁膜の上に第３の導電膜を成膜する工程と、第４の絶縁膜及び第３の導電膜における少なくとも下部電極の上に存在している各々の領域が残存するように、第４の絶縁膜及び第３の導電膜をパターニングすることにより、パターン化された第４の絶縁膜よりなる容量絶縁膜及びパターン化された第３の導電膜よりなる上部電極を形成する工程とを有する。

第６の半導体装置の製造方法によると、第１の導電膜を研磨ストッパーとすることにより、第２の絶縁膜の上面とバリア膜の上面をほぼ面一にすることができる。このため、第３の絶縁膜におけるバリア膜の上での膜厚のばらつきを低減することができる。したがって、第３の絶縁膜の開口部に形成されたキャパシタの高さのばらつきを小さくすることができる。

本発明に係る第６の半導体装置の製造方法において、第３の絶縁膜に対する第１の導電膜のエッチング選択比が１よりも小さいことが好ましい。

このようにすると、エッチング時における第１の導電膜のオーバーエッチング量のばらつきを防止できる。

本発明に係る第７の半導体装置の製造方法は、半導体基板上に第１の絶縁膜を成膜する工程と、第１の絶縁膜にコンタクトプラグを形成する工程と、第１の絶縁膜及びコンタクトプラグの上に、第１の導電膜を成膜する工程と、下面がコンタクトプラグの上端を覆うように、第１の導電膜をパターニングすることにより、パターン化された第１の導電膜よりなるバリア膜を形成する工程と、半導体基板上に全面にわたって、バリア膜を覆うように、膜厚が第１の導電膜の膜厚よりも薄く且つ第１の導電膜に対する研磨選択比が１よりも大きいと共にバリア膜の上に第１の凸部を有する第２の絶縁膜を成膜する工程と、第２の絶縁膜における第１の凸部を除く領域において、第１の絶縁膜の表面からの高さがバリア膜の高さとほぼ等しくなるように、第２の絶縁膜の上に、該第２の絶縁膜に対する研磨選択比が１よりも小さいと共に第１の凸部の上に第２の凸部を有する第３の絶縁膜を形成する工程と、バリア膜を露出させるように、第２の絶縁膜における第１の凸部及び第３の絶縁膜における第２の凸部を研磨平坦化することにより、第２の絶縁膜の最上面、第３の絶縁膜の上面及びバリア膜の上面をほぼ面一にする工程と、第２の絶縁膜の最上面、第３の絶縁膜の上面及びバリア膜の上面をほぼ面一にする工程の後に、第２の絶縁膜、第３の絶縁膜及びバリア膜の上に、第４の絶縁膜を形成する工程と、第４の絶縁膜に、バリア膜の上面を露出させる開口部を形成する工程と、開口部の壁部及び底部並びに第４の絶縁膜の上に、第２の導電膜を成膜する工程と、第２の導電膜における少なくとも開口部の壁部及び底部に存在する領域が残存するように、第２の導電膜をパターニングすることにより、パターン化された第２の導電膜よりなる下部電極を形成する工程と、下部電極及び第４の絶縁膜の上に、第５の絶縁膜を成膜する工程と、第５の絶縁膜の上に第３の導電膜を成膜する工程と、第３の導電膜及び第５の絶縁膜における少なくとも下部電極の上に存在している各々の領域が残存するように、第５の絶縁膜及び第３の導電膜をパターニングすることにより、パターン化された第５の絶縁膜よりなる容量絶縁膜を形成すると共にパターン化された第３の導電膜よりなる上部電極を形成する工程とを有する。

第７の半導体装置の製造方法によると、バリア膜及び第２の絶縁膜を研磨のストッパーとすることにより、第２の絶縁膜の最上面、第３の絶縁膜の上面、及びバリア膜の上面をほぼ面一にすることができる。このため、第４の絶縁膜におけるバリア膜の上での膜厚のばらつきを低減することができる。したがって、第４の絶縁膜の開口部に形成されたキャパシタの高さのばらつきを小さくすることができる。

本発明に係る第７の半導体装置の製造方法において、第４の絶縁膜に対する第１の導電膜のエッチング選択比が１よりも小さいことが好ましい。

このようにすると、エッチング時における第１の導電膜のオーバーエッチング量のばらつきを防止できる。

本発明に係る第８の半導体装置の製造方法は、半導体基板上に第１の絶縁膜を成膜する工程と、第１の絶縁膜にコンタクトプラグを形成する工程と、第１の絶縁膜及びコンタクトプラグの上に、第１の導電膜を成膜する工程と、下面がコンタクトプラグの上端を覆うように、第１の導電膜をパターニングすることにより、パターン化された第１の導電膜よりなるバリア膜を形成する工程と、半導体基板上に全面にわたって、バリア膜を覆うように、バリア膜の上に第１の凸部を有する第２の絶縁膜を成膜する工程と、第２の絶縁膜の上に、該第２の絶縁膜に対する研磨選択比が１よりも小さく且つ第１の凸部の上に第２の凸部を有する第３の絶縁膜を成膜する工程と、少なくとも第３の絶縁膜における第２の凸部を除去する工程と、第２の絶縁膜における第２の凸部の下に位置していた領域に、バリア膜の上面を露出させる開口部を形成する工程と、開口部の壁部及び底部並びに第３の絶縁膜の上に、第２の導電膜を成膜する工程と、第２の導電膜における少なくとも開口部の壁部及び底部に存在する領域が残存するように、第２の導電膜をパターニングすることにより、パターン化された第２の導電膜よりなる下部電極を形成する工程と、下部電極及び第３の絶縁膜の上に、第４の絶縁膜を成膜する工程と、第４の絶縁膜の上に第３の導電膜を成膜する工程と、第３の導電膜及び第４の絶縁膜における少なくとも下部電極の上に存在している各々の領域が残存するように、第４の絶縁膜及び第３の導電膜をパターニングすることにより、パターン化された第４の絶縁膜よりなる容量絶縁膜を形成すると共にパターン化された第３の導電膜よりなる上部電極を形成する工程とを有する。

第８の半導体装置の製造方法によると、第３の絶縁膜における第２の凸部を除去した後に、第２の凸部の下に位置していた領域にバリア膜の上面を露出させる開口部を形成するので、第３の絶縁膜の膜厚のばらつきを低減することができる。したがって、容量素子の高さのばらつきを小さくすることができる。

本発明に係る第８の半導体装置の製造方法は、第２の絶縁膜に対する第１の導電膜のエッチング選択比が１よりも小さいことが好ましい。

このようにすると、エッチング時における第１の導電膜のオーバーエッチング量のばらつきを防止できる。

本発明に係る第８の半導体装置の製造方法において、開口部は、第３の絶縁膜をマスクとするドライエッチングにより形成されることが好ましい。

このようにすると、第３の絶縁膜の膜厚のばらつきをより一層低減することができる。

本発明に係る第６〜８のいずれかの半導体装置の製造方法において、コンタクトプラグは、タングステンを含む材料よりなることが好ましい。

本発明に係る第６〜８のいずれかの半導体装置の製造方法において、第１の導電膜は、ＴｉＡｌＮ、ＴｉＡｌＯＮ、ＴｉＮ、ＴｉＡｌ、Ｉｒ、ＩｒＯ_x 、Ｒｕ、若しくはＲｕＯ_x 、又は、これらのうちの少なくとも２種類よりなる積層膜よりなる酸素バリア膜であることが好ましい。

本発明に係る第６〜８のいずれかの半導体装置の製造方法において、容量絶縁膜は、強誘電体材料よりなることが好ましい。また、強誘電体材料はビスマスを含むことが好ましい。

本発明に係る第１の半導体装置は、半導体基板上に形成された第１のバリア膜及び第２のバリア膜と、第１のバリア膜及び第２のバリア膜を覆うと共に第１のバリア膜の上面を露出させる第１の開口部及び第２のバリア膜の上面を露出させる第２の開口部を有するように形成された層間絶縁膜と、第１の開口部に形成されたコンケイブ型の第１のキャパシタ及び第２の開口部に形成されたコンケイブ型の第２のキャパシタを備え、層間絶縁膜における第１のバリア膜の上に存在している部分の厚さと第２のバリア膜の上に存在している部分の厚さとは、１０％以内のばらつきである。

第１の半導体装置によると、層間絶縁膜における第１のバリア膜の上に存在している部分の厚さと第２のバリア膜の上に存在している部分の厚さとが１０％以内のばらつきであると、キャパシタの容量値が安定するので、ビット線電位を決定する強誘電体キャパシタ容量とビット線容量との十分なバランスを確保できるので、半導体装置の信頼性を向上できる。

本発明に係る第２の半導体装置は、半導体基板上に形成された第１のトランジスタ素子及び第２のトランジスタ素子と、半導体基板上に、第１のトランジスタ素子及び第２のトランジスタ素子を覆うように形成された下地膜と、下地膜を貫通して延びると共に第１のトランジスタ素子を構成する第１の拡散層と接続するように形成された第１のコンタクトプラグと、下地膜を貫通して延びると共に第２のトランジスタ素子を構成する第２の拡散層と接続するように形成された第２のコンタクトプラグと、下地膜の上に、下面が第１のコンタクトプラグの上端と接続するように形成された第１のバリア膜と、下地膜の上に、下面が第２のコンタクトプラグの上端と接続するように形成された第２のバリア膜と、底部が第１のバリア膜の上面と接続されるように形成されたコンケイブ型の第１のキャパシタと、底部が第２のバリア膜の上面と接続されるように形成されたコンケイブ型の第２のキャパシタとを備え、第１のキャパシタの高さと第２のキャパシタの高さとは、１０％以内のばらつきである。

第２の半導体装置によると、キャパシタの高さのばらつきが１０％以内であると、容量値が安定するので、ビット線電位を決定する強誘電体キャパシタ容量とビット線容量との十分なバランスを確保できるので、半導体装置の信頼性を向上できる。

本発明に係る第２の半導体装置において、第１のコンタクトプラグ及び第２のコンタクトプラグは、タングステンを含む材料よりなることが好ましい。

本発明に係る第１及び第２の半導体装置において、第１のバリア膜及び第２のバリア膜は、ＴｉＡｌＮ、ＴｉＡｌＯＮ、ＴｉＮ、ＴｉＡｌ、Ｉｒ、ＩｒＯ_x 、Ｒｕ、若しくはＲｕＯ_x 、又は、これらのうちの少なくとも２種類よりなる積層膜よりなる酸素バリア膜であることが好ましい。

本発明に係る第１及び第２の半導体装置において、第１のキャパシタ及び第２のキャパシタの各々の容量絶縁膜は、強誘電体膜よりなることが好ましい。また、容量絶縁膜は、ビスマスを含む強誘電体膜よりなることが好ましい。

本発明の第１の半導体装置の製造方法によると、第１の導電膜上に成膜された第１の絶縁膜に開口部を形成した後に第１の導電膜をパターニングするので、第１の導電膜上に形成された第１の絶縁膜の膜厚にばらつきが生じることを防止できる。このため、例えば、第１の絶縁膜に形成された開口部にキャパシタを形成する場合には、キャパシタの高さのばらつきを低減できる。

本発明の第２の半導体装置の製造方法によると、第１の導電膜上に成膜された第１の絶縁膜に開口部を形成した後に第１の導電膜をパターニングするので、第１の導電膜上に形成された第１の絶縁膜の膜厚にばらつきが生じることを防止できる。このため、第１の絶縁膜の開口部の壁部及び底部に形成された第２の導電膜の高さのばらつきを低減できる。

本発明の第３の半導体装置の製造方法によると、第１の導電膜上に成膜された第１の絶縁膜に開口部を形成した後に第１の導電膜をパターニングするので、第１の導電膜上に形成された第１の絶縁膜の膜厚にばらつきが生じることを防止できる。このため、第１の絶縁膜の開口部に形成されたキャパシタの高さのばらつきを低減できる。

本発明の第４の半導体装置の製造方法によると、第１の導電膜上に成膜された第１の絶縁膜に開口部を形成した後に第１の導電膜をパターニングするので、第１の導電膜上に形成された第１の絶縁膜の膜厚にばらつきが生じることを防止できる。このため、第１の絶縁膜の開口部の壁部及び底部に形成された第２の導電膜の高さのばらつきを低減できる。さらに、パターン化された第２の導電膜をマスクとしてパターン化された第１の絶縁膜及びパターン化された第１の導電膜を形成するので、第１の絶縁膜に形成する開口部のテーパーを小さくできると共にフェンスの形成を防止できる。

本発明の第５の半導体装置の製造方法によると、第１の導電膜上に成膜された第１の絶縁膜に開口部を形成した後に第１の導電膜をパターニングするので、第１の導電膜上に形成された第１の絶縁膜の膜厚にばらつきが生じることを防止できる。このため、第１の絶縁膜の開口部の壁部及び底部に形成されたキャパシタの高さのばらつきを低減できる。さらに、パターン化された第２の導電膜をマスクとしてパターン化された第１の絶縁膜及びパターン化された第１の導電膜を形成するので、第１の絶縁膜に形成する開口部のテーパーを小さくできると共にフェンスの形成を防止できる。

本発明の第６の半導体装置の製造方法によると、第１の導電膜を研磨ストッパーとすることにより、第２の絶縁膜の上面とバリア膜の上面をほぼ面一にすることができる。このため、第３の絶縁膜におけるバリア膜の上での膜厚のばらつきを低減することができる。したがって、第３の絶縁膜の開口部に形成されたキャパシタの高さのばらつきを小さくすることができる。

本発明の第７の半導体装置の製造方法によると、バリア膜及び第２の絶縁膜を研磨のストッパーとすることにより、第２の絶縁膜の最上面、第３の絶縁膜の上面、及びバリア膜の上面をほぼ面一にすることができる。このため、第４の絶縁膜におけるバリア膜の上での膜厚のばらつきを低減することができる。したがって、第４の絶縁膜の開口部に形成されたキャパシタの高さのばらつきを小さくすることができる。

本発明の第８の半導体装置の製造方法によると、第３の絶縁膜における第２の凸部を除去した後に、第２の凸部の下に位置していた領域にバリア膜の上面を露出させる開口部を形成するので、第３の絶縁膜の膜厚のばらつきを低減することができる。したがって、容量素子の高さのばらつきを小さくすることができる。

本発明に係る第１及び第２の半導体装置によると、キャパシタの高さのばらつきが１０％以内であると、容量値が安定するので、ビット線電位を決定する強誘電体キャパシタ容量とビット線容量との十分なバランスを確保できるので、半導体装置の信頼性を向上できる。

以下に、本発明の各実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。

（第１の実施形態）
本発明の第１の実施形態に係る半導体装置の製造方法について、図１(a) 〜(d) 、図２(a) 〜(d) 、図３(a) 〜(d) 、図４(a) 〜(d) 並びに図５(a) 〜(c) を参照しながら説明する。

図１(a) 〜(d) 、図２(a) 〜(d) 、図３(a) 〜(d) 、図４(a) 〜(d) 並びに図５(a) 〜(c) は、本発明の第１の実施形態に係る半導体装置の製造方法を示す工程断面図である。

まず、図１(a) に示すように、例えばシリコン(Si)よりなる半導体基板１０の上部にシャロウトレンチ分離領域(STI:Shallow Trench Isolation)１１を選択的に形成することにより、半導体基板１０を複数の素子形成領域に区画する。次に、各素子形成領域に、例えば酸化シリコン又は酸窒化シリコンよりなる膜厚が約３ｎｍであるゲート絶縁膜１２と、多結晶シリコン、金属又は金属珪化物を含み膜厚が約２００ｎｍであるゲート電極１３とを順次形成した後、ゲート電極１３をマスクとする不純物イオンのイオン注入により不純物拡散層１４を形成することにより、トランジスタ１５をそれぞれ形成する。次に、ＣＶＤ法により、例えばＢＰＳＧ、ＨＤＰ−ＮＳＧ又はＯ₃-ＮＳＧのような絶縁膜を約０．６μｍ〜１．２μｍの膜厚で成膜した後、化学的機械的研磨（Chemical mechanical Polish：ＣＭＰ）法を用いて、成膜した絶縁膜の表面を平坦化することにより、膜厚が約０．４μｍ〜０．８μｍである第１の層間絶縁膜１６を形成する。

次に、図１(b) に示すように、リソグラフィー法及びドライエッチング法により、第１の層間絶縁膜１６に、各トランジスタ１５の一方の不純物拡散層１４の上面を露出させる第１のコンタクトホール１７を形成する。

次に、図１(c) に示すように、スパッタ法、ＣＶＤ法又はめっき法により、第１の層間絶縁膜１６の上に、第１のコンタクトホール１７が充填されるように第１のコンタクトプラグ形成膜１８を成膜する。ここで、第１のコンタクトプラグ形成膜１８は、タングステン等の金属、窒化チタン等の窒化金属、珪化チタン等の珪化金属、銅、又は多結晶シリコンが用いられる。また、第１のコンタクトプラグ形成膜１８を成膜する前に、例えば半導体基板１０側から順次積層されたチタンと窒化チタンとの積層膜、又はタンタルと窒化タンタルとの積層膜よりなる密着層を形成してもよい。

次に、図１(d) に示すように、第１の層間絶縁膜１６の上面が露出するように、第１のコンタクトプラグ形成膜１８に対して、エッチバック又はＣＭＰ処理を行なうことにより、第１のコンタクトプラグ形成膜１８から、下端が各トランジスタ１５の一方の不純物拡散層１４と電気的に接続する第１のコンタクトプラグ１９を形成する。

次に、図２(a) に示すように、スパッタ法、ＣＶＤ法又は炉により、第１の層間絶縁膜１６の上に、例えばタングステン又は多結晶シリコンよりなる導電膜を形成した後、リソグラフィー法及びエッチング法により、下面が第１のコンタクトプラグ１９の上端と接続するように導電膜をパターニングすることにより、導電膜から複数のビット配線２０を形成する。このとき、ビット配線２０の配線材料がタングステンよりなる場合には、例えば塩素系ガス及びフッ素系ガスを混合したエッチングガスを用いてパターニングすれば良く、多結晶シリコンよりなる場合にはフッ素系ガスを用いてパターニングすればよい。また、ビット配線２０がタングステンよりなる場合には、タングステン膜を形成する前に、半導体基板１０側から順次積層された例えばチタンと窒化チタンとの積層膜からなる密着層を形成してもよい。また、各ビット配線２０の膜厚は配線抵抗及び設計ルールによって決定され、２０ｎｍ〜１５０ｎｍ程度が好ましい。更には、容量素子の上部の配線との間でスタック型のコンタクトプラグを形成する場合には、あらかじめ、第１のコンタクトプラグ１９のうちの１つのプラグを覆うようにビット配線パターンを形成しておいてもよく、図２(a) ではこの場合が示されている。

次に、図２(b) に示すように、ＣＶＤ法により、第１の層間絶縁膜１６の上に、各ビット線配線２０を覆うように、膜厚が約２００ｎｍ〜８００ｎｍである例えばＢＰＳＧ等よりなる第２の層間絶縁膜２１を成膜した後、成膜した第２の層間絶縁膜２１に対して、ＣＭＰ、エッチバック又はリフロー処理を行なって平坦化する。平坦化処理により、第２の層間絶縁膜２１の上に設けられる容量素子の形成が容易となる。なかでも、ＣＭＰ法を用いると、第２の層間絶縁膜２１の上部に各ビット配線２０が起因となって生じた段差部分をより一層平坦化することができる。なお、第２の層間絶縁膜２１における各ビット配線２０の上側部分の膜厚Ｘを各ビット配線２０の酸化を防止できる膜厚である５０ｎｍ〜５００ｎｍに設定することが好ましい。

次に、図２(c) に示すように、リソグラフィー法及びドライエッチング法により、第１の層間絶縁膜１６及び第２の層間絶縁膜２１に、各トランジスタ１５の他方の不純物拡散層１４の上面を露出させる第２のコンタクトホール２２を形成する。

次に、図２(d) に示すように、スパッタ法、ＣＶＤ法又はめっき法により、第２の層間絶縁膜２１の上に、第２のコンタクトホール２２が充填されるように第２のコンタクトプラグ形成膜（図示せず）を成膜する。ここで、第２のコンタクトプラグ形成膜の材料は、第１のコンタクトプラグ１９と同等でよい。また、ここでも、第２のコンタクトプラグ形成膜を成膜する前に、窒化チタンとチタンとの積層膜又は窒化タンタルとタンタルとの積層膜よりなる密着層を形成してもよい。その後、第２の層間絶縁膜２１の上面が露出するように、第２のコンタクトプラグ形成膜に対して、エッチバック又はＣＭＰ処理を行なうことにより、第２のコンタクトプラグ形成膜から、下端が各トランジスタ１５の他方の不純物拡散層１４と電気的に接続する第２のコンタクトプラグ２３を形成する。

次に、図３(a) に示すように、例えば、スパッタ法、ＣＶＤ法、又は有機金属気相堆積(Metal Organic Chemical Vapor Deposition：ＭＯＣＶＤ) 法により、第２の層間絶縁膜２１の上の全面に、膜厚が５０ｎｍ〜２５０ｎｍであって且つ主として第２のコンタクトプラグ２３の酸化を防止する目的を有する酸素バリア形成膜２４を成膜する。酸素バリア形成膜２４の材料には、窒化チタン(ＴｉＮ)、窒化チタンアルミニウム(ＴｉＡｌＮ)、酸窒化チタンアルミニウム(ＴｉＡｌＯＮ)、イリジウム(Ｉｒ)若しくはこれらの酸化物（例えばＩｒＯ_x ）、又はルテニウム(Ｒｕ)若しくはこれらの酸化物（例えばＲｕＯ_x ）を用いる。また、これらのうちの少なくとも２つよりなる積層構造よりなる場合であっても良い。また、ＴｉＡｌＮ、ＴｉＡｌＯＮ、及びＴｉＮについては、導電性の水素バリア膜の役割も果たすので、例えば、ＩｒＯ_x /Ｉｒ/ＴｉＡｌＮのような酸素バリア膜と水素バリア膜との積層構造よりなる場合もある。

次に、図３(b) に示すように、例えばＣＶＤ法により、酸素バリア形成膜２４の上の全面に、膜厚が３００ｎｍ〜１０００ｎｍである第３の層間絶縁膜２５を成膜する。第３の層間絶縁膜２５の材料には、例えば、ＢＰＳＧ、ＰＳＧ、ＴＥＯＳ、又はＳｉＮ等が用いられるが、Ｏ₃ＮＳＧ が最も好ましい。第３の層間絶縁膜２５の膜厚は、後述する容量素子の容量値を決定するパラメータとなる。

次に、図３(c) に示すように、リソグラフィー法及びドライエッチング法、又は、リソグラフィー法及びウェットエッチング法により、第３の層間絶縁膜２５に、酸素バリア形成膜２４の上面を露出させる複数の開口部２６を形成する。開口部２６は、開口部２６の壁部の傾斜角度が６０度以上９０度以下のテーパーを持っていることが好ましい。

このように、酸素バリア形成膜２４をパターニングする前に、開口部２６を形成することにより、従来例のように、第３の層間絶縁膜２５を平坦化するためのＣＭＰによる研磨処理を行なう必要がない。このため、開口部２６の高さのばらつきは、従来例の半導体装置の製造方法における場合と比較して、第３の層間絶縁膜２５の成膜のばらつきだけに低減することができる。

また、第３の層間絶縁膜２５に対する酸素バリア形成膜２４のエッチング選択比が１よりも小さい場合には、エッチング時の酸素バリア膜のオーバーエッチング量のばらつきを低減することができる。

次に、図３(d) に示すように、スパッタ法、ＣＶＤ法又はＭＯＣＶＤ法により、約２００℃〜５００℃の温度下で、第３の層間絶縁膜２５の上並びに各開口部２６の壁部及び底部に、膜厚が約２０ｎｍ〜５０ｎｍである導電膜よりなる下部電極形成膜２７を成膜する。下部電極形成膜２７の材料は、白金若しくはイリジウム等の貴金属、又は、貴金属の酸化物、窒化物若しくは酸窒化物よりなることが好ましい。

次に、図４(a) に示すように、リソグラフィー法及びドライエッチング法により、下部電極形成膜２７、第３の層間絶縁膜２５及び酸素バリア形成膜２４に対して、開口部２６が残存するように開口部２６よりも外側でパターニングすることにより、パターン化された下部電極形成膜２７よりなる下部電極２８、パターン化された第３の層間絶縁膜２５、及びパターン化された酸素バリア形成膜２４よりなる酸素バリア膜２９をそれぞれ形成する。この時、リソグラフィー法及びドライエッチング法により、開口部２６が残存するように下部電極形成膜２７のみをパターニングした後、パターン化された下部電極形成膜２７よりなる下部電極２８をマスクに用いたドライエッチングにより、第３の層間絶縁膜２５及び酸素バリア形成膜２４をパターニングしても良い。この場合には、開口部２６におけるテーパーを小さくすることができ、且つフェンス（ドライエッチング時にエッチング領域と非エッチング領域との境界表面に発生する衝立状の堆積物）が生じないという利点がある。

次に、図４(b) に示すように、ＭＯＣＶＤ法により、第２の層間絶縁膜２１の上に、各下部電極２８を含む断面凹凸状に沿うように、例えば強誘電体よりなり且つ膜厚が２０ｎｍ〜１００ｎｍである容量絶縁膜形成膜３０を成膜する。容量絶縁膜形成膜３０には、強誘電体であるチタン酸バリウムストロンチウム（Ｂａ_xＳｒ_1-xＴｉＯ₃)（但し、ｘは０≦ｘ≦１である。以下、ＢＳＴと呼ぶ）系誘電体、ジルコニウムチタン酸鉛（Ｐｂ（Ｚｒ_xＴ_1-x)Ｏ₃ ）（但し、ｘは０≦ｘ≦１である。以下、ＰＺＴと呼ぶ）若しくはジルコニウムチタン酸鉛ランタン（Ｐｂ_yＬａ_1-y（Ｚｒ_xＴｉ_1-x)Ｏ₃）（但し、ｘ，ｙは０≦ｘ，ｙ≦１である）等の鉛を含むペロブスカイト系誘電体、又はタンタル酸ストロンチウムビスマス（Ｓｒ_1-yＢｉ_2+xＴａ₂Ｏ₉）（但し、ｘ，ｙは０≦ｘ，ｙ≦１である。以下、ＳＢＴと呼ぶ）若しくはチタン酸ビスマスランタン（Ｂｉ_4-xＬａ_xＴｉ₃ Ｏ₁₂）（但し、ｘは０≦ｘ≦１である。）等のビスマスを含むペロブスカイト系誘電体を用いると、不揮発性メモリ装置を作製することができる。

また、強誘電体膜には、一般式がＡＢＯ₃ （但し、ＡとＢとは互いに異なる元素である）で表わされるペロブスカイト構造を有する化合物を用いることができる。ここで、元素Ａは、例えば、鉛（Ｐｂ）、バリウム（Ｂａ）、ストロンチウム（Ｓｒ）、カルシウム（Ｃａ）、ランタン（Ｌａ）、リチウム（Ｌｉ）、ナトリウム（Ｎａ）、カリウム（Ｋ）、マグネシウム（Ｍｇ）及びビスマス（Ｂｉ）からなる群より選択される少なくとも１つであり、元素Ｂは、例えば、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、タングステン（Ｗ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、スカンジウム（Ｓｃ）、コバルト（Ｃｏ）、ハフニウム（Ｈｆ）、マグネシウム（Ｍｇ）及びモリブデン（Ｍｏ）からなる群より選択される少なくとも１つである。

また、容量絶縁膜３０は、単層の強誘電体膜に限られず、組成が異なる複数の強誘電体膜を用いてもよく、さらには、異なる組成を傾斜させる構成としてもよい。

また、本発明に係る容量絶縁膜３０は、強誘電体よりなる膜に限られないことはいうまでもなく、酸化シリコン（ＳｉＯ₂ ）、窒化シリコン（Ｓｉ₃Ｎ₄）、五酸化ニオブ（Ｎｂ₂Ｏ₅）、五酸化タンタル（Ｔａ₂Ｏ₅）又は酸化アルミニウム（Ａｌ₂Ｏ₃）等よりなる膜であってもよい。

次に、図４(c) に示すように、スパッタ法、ＣＶＤ法又はＭＯＣＶＤ法により、下部電極形成膜２７と同等の成膜条件で、容量絶縁膜形成膜３０の上に膜厚が２０ｎｍ程度である導電膜（例えば、Ｐｔ又はＩｒＯ_x 等）よりなる上部電極形成膜３１を成膜する。

次に、図４(d) に示すように、リソグラフィー法と塩素系ガス及びフッ素系ガスの混合ガスを用いたドライエッチング法とを用いて、容量絶縁膜形成膜３０及び上部電極形成膜３１における少なくとも下部電極２８の上における各々の領域が残存するように、開口部容量絶縁膜形成膜３０及び上部電極形成膜３１に対してパターニングすることにより、パターン化された容量絶縁膜形成膜３０よりなる容量絶縁膜３２を形成すると共に、パターン化された上部電極形成膜３１よりなる上部電極３３を形成する。このようにして、下部電極２８、容量絶縁膜３２及び上部電極３３よりなる断面凹状の容量素子３４が形成される。

次に、図５(a) に示すように、ＣＶＤ法により、第２の層間絶縁膜２１の上の全面に、容量素子３４を覆うように、例えばＢＰＳＧ等よりなる第４の層間絶縁膜３５を成膜する。次に、ＣＭＰ法により、第４の層間絶縁膜３５の表面を平坦化する。この場合、平坦化された第４の層間絶縁膜３５における容量素子３４の上端部の上側の膜厚は１００〜２００ｎｍであることが望ましい。次に、容量絶縁膜３２を構成する強誘電体を結晶化したり、容量絶縁膜３２の膜質を向上するための高温であって且つ酸素雰囲気での熱処理を行なう。なお、この熱処理は、炉を用いるアニールでも良く、急速加熱処理（Rapid Thermal Anneal：ＲＴＡ）でも良い。加熱温度は５００℃以上且つ８００℃以下が好ましい。なお、容量絶縁膜３２への熱処理は、第４の層間絶縁膜３５を形成する前に行なってもよい。

次に、図５(b) に示すように、リソグラフィー法及びドライエッチング法により、第４の層間絶縁膜３５、及び第２の層間絶縁膜２１に、ビット配線２０の上面を露出させる第３のコンタクトホール３６を形成する。

次に、図５(c) に示すように、スパッタ法、ＣＶＤ法又はめっき法により、第４の層間絶縁膜３５の上に、第３のコンタクトホール３６が充填されるように第３のコンタクトプラグ形成膜（図示せず）を成膜する。ここで、第３のコンタクトプラグ形成膜の材料は、第１のコンタクトプラグ１９と同等でよい。また、ここでも、第３のコンタクトプラグ形成膜を成膜する前に、窒化チタンとチタン又は窒化タンタルとタンタルとの積層膜よりなる密着層を形成してもよい。その後、第４の層間絶縁膜３５の上面が露出するように、第３のコンタクトプラグ形成膜に対して、エッチバック又はＣＭＰ処理を行なうことにより、第３のコンタクトプラグ形成膜から、下端が各ビット配線２０の上面と電気的に接続する第３のコンタクトプラグ３７を形成する。このように、第１のコンタクトプラグ１９とビット配線２０と第３のコンタクトプラグ３７とにより、いわゆるスタックコンタクトが形成される。

以上説明したように、本発明の第１の実施形態によると、酸素バリア形成膜２４をパターニングする前に、開口部２６を形成することにより、従来例のように、酸素バリア膜を覆うように形成される層間絶縁膜の平坦化のためのＣＭＰによる研磨処理を行なう必要がない。このため、下部電極２８の高さのばらつきは、従来の製造方法による場合と比較して、第３の層間絶縁膜２５の成膜のばらつき分だけに低減することができる。

また、第２のコンタクトプラグ２３の材料がタングステンよりなる場合には、タングステンは酸化しやすいことから、酸素バリア形成膜２４の膜厚を厚くする必要があるが、本発明の第１の実施形態によると、この場合に特に効果が大きい。

また、容量絶縁膜３２が強誘電体材料よりなる場合には、前述の結晶化時に、酸化雰囲気での熱処理温度が高いことから、酸素バリア形成膜２４の膜厚を厚くする必要があるが、本発明の第１の実施形態によると、この場合にも特に効果が大きい。

また、容量絶縁膜３２の材料が、ビスマス（Ｂｉ）を含む強誘電体材料である場合には、一般に結晶化の熱処理温度が更に高いことから、酸素バリア形成膜２４の膜厚を更に厚くする必要があるが、本本発明の第１の実施形態によると、この場合にも特に効果が大きい。

（第２の実施形態）
以下に、本発明の第２の実施形態に係る半導体装置の製造方法について、図６(a) 〜(d) 、図７(a) 〜(d) 、及び図８(a) 〜(d) を参照しながら説明する。

図６(a) 〜(d) 、図７(a) 〜(d) 、及び図８(a) 〜(d) は、本発明の第２の実施形態に係る半導体装置の製造方法を示す工程断面図である。

まず、図６(a) に示される工程断面図までの工程は、前述の図１(a) 〜(d) 及び図２(a) 〜(d) を用いた説明と同様であるので、以下では、図６(a) に示す酸素バリア形成膜を形成する工程から説明する。また、使用される材料についても第１の実施形態と同様である。

まず、図６(a) に示すように、例えば、スパッタ法、ＣＶＤ法、又は有機金属気相堆積(Metal Organic Chemical Vapor Deposition：ＭＯＣＶＤ) 法により、第２の層間絶縁膜２１の上の全面に、膜厚が５０ｎｍ〜２５０ｎｍであって且つ第２のコンタクトプラグ２３の酸化を防止する目的を有する酸素バリア形成膜３８を成膜する。酸素バリア形成膜３８の材料には、窒化チタン(ＴｉＮ)、窒化チタンアルミニウム(ＴｉＡｌＮ)、酸窒化チタンアルミニウム(ＴｉＡｌＯＮ)、貴金属膜又はその貴金属膜の酸化物、窒化物若しくは酸窒化物（例えば、イリジウム(Ｉｒ)若しくはその酸化物（例えばＩｒＯ_x ））、又はルテニウム(Ｒｕ)若しくはその酸化物（例えばＲｕＯ_x ）を用いる。また、これらのうちの少なくとも２つからなる積層構造としても良い。また、ＴｉＡｌＮ、ＴｉＡｌＯＮ、又はＴｉＮについては、水素バリア膜の役割も果たすので、酸素バリア膜と水素バリア膜との積層構造よりなる場合もある。

次に、図６(b) に示すように、リソグラフィー法及びドライエッチング法により、酸素バリア形成膜３８におけるコンタクトプラグ２３の上側領域が残存するように、酸素バリア形成膜３８をパターニングすることにより、パターン化された酸素バリア形成膜３８よりなる酸素バリア膜３９を形成する。

次に、図６(c) に示すように、ＣＶＤ法により、第２の層間絶縁膜２１の上に、酸素バリア膜３９を覆うように、例えばＯ₃ＮＳＧ 、ＢＰＳＧ、ＴＥＯＳ、ＰＳＧ、又はＳｉＮ等のような第３の層間絶縁膜４０を膜厚が３００ｎｍ〜８００ｎｍとなるように形成する。

次に、図６(d) に示すように、酸素バリア膜３９の上面が露出するように、第３の層間絶縁膜４０に対してＣＭＰ法による研磨平坦化を行なうことにより、第３の層間絶縁膜４０の上面と酸素バリア膜３９の上面をほぼ面一にする。これは、酸素バリア膜３９に対する第３の層間絶縁膜４０の研磨選択比が１よりも大きくすることにより、酸素バリア膜３９が研磨のストッパー膜となるので、研磨時のばらつきを低減することができるからである。

次に、図７(a) に示すように、ＣＶＤ法により、第３の層間絶縁膜４０及び酸素バリア膜３９の上に、第４の層間絶縁膜４１を膜厚が３００ｎｍ〜１０００ｎｍとなるように形成する。第４の層間絶縁膜４１の材料には、例えばＢＰＳＧ、ＰＳＧ、ＴＥＯＳ、又はＳｉＮ等を用いれば良く、Ｏ₃ＮＳＧ が最も好ましい。第４の層間絶縁膜４１の膜厚は、後述する容量素子の容量値を決定するパラメータとなる。

次に、図７(b) に示すように、リソグラフィー法及びドライエッチング法、又は、リソグラフィー法及びウェットエッチング法により、第４の層間絶縁膜４１に、酸素バリア膜３９の上面を露出させる複数の開口部４２を形成する。開口部４２は、壁部の傾斜角度が６０度以上９０度以下のテーパーを持つことが好ましい。

また、第３の層間絶縁膜４０に対する酸素バリア膜３９のエッチング選択比が１よりも小さい場合には、エッチング時の酸素バリア膜のオーバーエッチング量のばらつきを低減することができる。

次に、図７(c) に示すように、スパッタ法、ＣＶＤ法又はＭＯＣＶＤ法により、約２００℃〜５００℃の温度で、第４の層間絶縁膜４１の上並びに各開口部４２の壁部及び底部に、膜厚が約２０ｎｍ〜５０ｎｍである導電膜よりなる下部電極形成膜４３を成膜する。下部電極形成膜４３の材料として、白金又はイリジウム等の貴金属、又は貴金属の酸化物、窒化物、及び酸窒化物が好ましい。

次に、図７(d) に示すように、ＣＭＰ法により、下部電極形成膜４３における開口部４２の壁部及び底部に存在している領域が残存するように、下部電極形成膜４３における第４の層間絶縁膜４１の上に存在している領域を除去して第４の層間絶縁膜４１の上面を露出させることにより、開口部４２の壁部及び底部に下部電極形成膜４３よりなる下部電極４４を形成する。

ここで、ＣＭＰ法を用いる代わりに、下部電極形成膜４３における開口部４２の壁部及び底部に存在している領域である凹状の部分を埋め込むように絶縁膜（犠牲膜、図示せず）を堆積した後、堆積した絶縁膜に対してドライエッチングにより全面的にエッチバックを行なうことにより、下部電極形成膜４３における開口部４２の壁部及び底部に存在している領域以外の領域を、第４の層間絶縁膜４１の上面が露出するまで除去してもよい。その後、開口部４２の壁部及び底部に形成された下部電極４４上に残存している絶縁膜（犠牲膜）をフッ化水素酸（ＨＦ）等によるウェットエッチングにより除去する。

または、リソグラフィー法及びドライエッチング法により、下部電極形成膜４３における開口部４２の壁部及び底部に存在している領域が残存するように、下部電極形成膜４３をパターニングして、開口部４２の壁部及び底部に下部電極４４を形成しても良い。

次に、図８(a) に示すように、ＭＯＣＶＤ法により、第４の層間絶縁膜４１の上の全面に、断面凹状の各下部電極４４の上に沿うように、例えば強誘電体よりなる膜厚が２０ｎｍ〜１００ｎｍである容量絶縁膜形成膜（図示せず）を成膜する。前述したように、容量絶縁膜形成膜には、ＢＳＴ系、ＰＺＴ系又はＳＢＴ系等の強誘電体材料を用いる。次に、スパッタ法、ＣＶＤ法又はＭＯＣＶＤ法により、下部電極形成膜４３と同等の成膜条件で、容量絶縁膜形成膜の上に膜厚が２０ｎｍ程度である導電膜（例えば、Ｐｔ又はＩｒＯ_x 等）よりなる上部電極形成膜（図示せず）を成膜する。次に、リソグラフィー法と塩素系ガス及びフッ素系ガスの混合ガスを用いたドライエッチング法とにより、容量絶縁膜形成膜及び上部電極形成膜における少なくとも開口部４２の壁部及び底部の上に存在する各々の領域が残存するように、容量絶縁膜形成膜及び上部電極形成膜をパターニングすることにより、パターン化された容量絶縁膜形成膜よりなる容量絶縁膜４５を形成すると共に、パターン化された上部電極形成膜よりなる上部電極４６を形成する。これにより、下部電極４４、容量絶縁膜４５及び上部電極４６よりなる断面凹状の容量素子４７が形成される。

次に、図８(b) に示すように、ＣＶＤ法により、第４の層間絶縁膜４１の上に、容量素子４７を覆うように、例えばＢＰＳＧ等よりなる第５の層間絶縁膜４８を成膜する。その後、ＣＭＰ法により、第５の層間絶縁膜４８の表面を平坦化する。この場合、平坦化された第５の層間絶縁膜４８における容量素子４７の上端部の上側の膜厚は１００〜３００ｎｍとなることが望ましい。次に、容量絶縁膜４５を構成する強誘電体を結晶化したり、容量絶縁膜４５の膜質を向上するための高温であって且つ酸素雰囲気で熱処理を行なう。なお、この熱処理は、炉を用いるアニールでも良く、急速加熱処理（Rapid Thermal Anneal：ＲＴＡ）でも良い。加熱温度は５００℃以上且つ８００℃以下が好ましい。

次に、図８(c) に示すように、リソグラフィー法及びドライエッチング法により、第５の層間絶縁膜４８、第４の層間絶縁膜４１、第３の層間絶縁膜４０、及び第２の層間絶縁膜２１に、ビット配線２０の上面を露出させる第３のコンタクトホール４９を形成する。

次に、図８(d) に示すように、スパッタ法、ＣＶＤ法又はめっき法により、第５の層間絶縁膜４８の上に、第３のコンタクトホール４９が充填されるように第３のコンタクトプラグ形成膜（図示せず）を成膜する。ここで、第３のコンタクトプラグ形成膜の材料は、第１のコンタクトプラグ１９と同等でよい。また、ここでも、第３のコンタクトプラグ形成膜を成膜する前に、窒化チタンとチタン又は窒化タンタルとタンタルとの積層膜よりなる密着層を形成してもよい。その後、第５の層間絶縁膜４８の上面が露出するように、第３のコンタクトプラグ形成膜に対して、エッチバック又はＣＭＰ処理を行なうことにより、第３のコンタクトプラグ形成膜から、下端が各ビット配線２０の上面と電気的に接続する第３のコンタクトプラグ５０を形成する。このように、第１のコンタクトプラグ１９とビット配線２０と第３のコンタクトプラグ５０とにより、いわゆるスタックコンタクトが形成される。

以上説明したように、本発明の第２の実施形態によると、酸素バリア膜３９を研磨ストッパーとすることにより、第３の層間絶縁膜４０の上面と酸素バリア膜３９の上面をほぼ面一にすることができる。このため、第４の層間絶縁膜４１における酸素バリア膜３９の上での膜厚のばらつきを低減することができる。したがって、容量素子４７の高さのばらつきを小さくすることができる。

（第３の実施形態）
以下に、本発明の第３の実施形態に係る半導体装置の製造方法について、図９(a) 〜(c) 及び図１０(a) 及び(b) を参照しながら説明する。

図９(a) 〜(c) 及び図１０(a) 及び(b) は、本発明の第３の実施形態に係る半導体装置の製造方法を示す工程断面図である。

まず、図９(a) に示す工程断面図までの工程は、前述の第１の実施形態における図１(a) 〜(d) 及び図２(a) 〜(d) を用いた説明と同様であり、図９(a) 及び(b) に示す工程は、前述の第２の実施形態における図５(a) 及び(b) を用いた説明と同様である。また、使用する材料についても、第１の実施形態と同様であるので、その説明は繰り返さない。

次に、図９(c) に示すように、ＣＶＤ法により、第２の層間絶縁膜２１の上に、膜厚が酸素バリア膜３８の膜厚よりも３０ｎｍだけ薄くなるように（図中ｙ＝３０ｎｍ）、各酸素バリア膜３９の上に第１の凸部５１ａを有する第３の層間絶縁膜５１を成膜する。第３の層間絶縁膜５１の材料には、例えばＢＰＳＧ、ＰＳＧ又はＴＥＯＳ等を用いれば良く、Ｏ₃ＮＳＧ が最も好ましい。

次に、図１０(a) に示すように、第３の層間絶縁膜５１の上に、第３の層間絶縁膜５１に対する研磨選択比が１よりも小さく且つ膜厚が３０ｎｍであると共に第１の凸部５１ａの上に第２の凸部５２ａを有する第４の層間絶縁膜５２を成膜する。これにより、第４の層間絶縁膜５２における第２の凸部５２を除く領域での上面と酸素バリア膜３９の上面とが同一平面上に存在することになる。第４の層間絶縁膜５０の材料には、例えばＳｉＮ等を用いればよい。

次に、図１０(b) に示すように、ＣＭＰ法により、酸素バリア膜３９の上面が露出するように、第４の層間絶縁膜５２と酸素バリア膜３９を研磨のストーパーとして、第４の層間絶縁膜５２の第２の凸部５２ａと第３の層間絶縁膜５１の第１の凸部５１ａとを研磨することにより、第４の層間絶縁膜５２の上面、第３の層間絶縁膜５１の最上面、及び酸素バリア膜３９の上面をほぼ面一にする。

なお、以降の工程は、図７(a) 〜図８(d) と同様である。

以上説明したように、本発明の第３の実施形態によると、酸素バリア膜３９に加えて、第４の層間絶縁膜５２も研磨のストッパーとすることにより、第４の層間絶縁膜５２の上面、第３の層間絶縁膜５１の最上面、及び酸素バリア膜３９の上面をほぼ面一にすることができる。このため、絶縁膜における酸素バリア膜３９の上での膜厚のばらつきを低減することができる。したがって、容量素子の高さのばらつきを小さくすることができる。

（第４の実施形態）
以下に、本発明の第４の実施形態に係る半導体装置の製造方法について、図１１(a) 〜(d) 、図１２(a) 〜(c) 、及び図１３(a) 〜(c) を参照しながら説明する。

図１１(a) 〜(d) 、図１２(a) 〜(c) 、及び図１３(a) 〜(c) は、本発明の第４の実施形態に係る半導体装置の製造方法を示す工程断面図である。

まず、図１１(a) に示される工程断面図までの工程は、前述の図１(a) 〜(d) 及び図２(a) 〜(d) を用いた説明と同様であるので、以下では、図１１(a) に示す酸素バリア形成膜を形成する工程から説明する。また、使用される材料についても第１の実施形態と同様であるので、その説明は繰り返さない。

まず、図１１(a) に示すように、第２の層間絶縁膜２１の上の全面に、酸素バリア形成膜５３を成膜する。なお、酸素バリア形成膜５３の材料は、前述の第１の実施形態における場合と同様である。

次に、図１１(b) に示すように、リソグラフィー法及びドライエッチング法により、下面が第２のコンタクトプラグ２３の上端と電気的に接続するように、酸素バリア形成膜５３をパターニングすることにより、パターン化された酸素バリア形成膜５３よりなる酸素バリア膜５４を形成する。

次に、図１１(c) に示すように、ＣＶＤ法により、第２の層間絶縁膜２１の上の全面に、酸素バリア膜５４の上に第１の凸部５５ａを有する第３の層間絶縁膜５５を膜厚が５００ｎｍ〜１０００ｎｍとなるように成膜する。

次に、図１１(d) に示すように、ＣＶＤ法又はスパッタ法により、第３の層間絶縁膜５５の上の全面に、第３の層間絶縁膜５５に対する研磨選択比が１よりも小さく且つ第１の凸部５５ａの上に第２の凸部５６ａを有する第４の層間絶縁膜５６を成膜する。第４の層間絶縁膜５６には、例えばＳｉＮ等を用いればよい。

次に、図１２(a) に示すように、リソグラフィー法及びドライエッチング法により、酸素バリア膜５４上に位置している第２の凸部５６ａを除去する。第２の凸部５６ａの除去は、ＣＭＰ法を用いてもよい。

次に、図１２(b) に示すように、リソグラフィー法及びドライエッチング法により、第３の層間絶縁膜５５における少なくとも第１の凸部５５ａが形成されている領域を貫通すると共に酸素バリア膜５４の上面を露出させる開口部５７を形成する。開口部５７の形成は、第４の層間絶縁膜５６をマスクとするドライエッチングによって形成してもよい。

次に、図１２(c) に示すように、第４の層間絶縁膜５６の上及び開口部５７の壁部及び底部に、導電膜よりなる下部電極形成膜５８を形成する。なお、下部電極形成膜５８の材料は、前述の第１の実施形態における場合と同様である。

次に、図１３(a) に示すように、リソグラフィー法及びドライエッチング法により、下部電極形成膜５８における開口部５７の壁部及び底部に存在している領域が残存するように、下部電極形成膜５８をパターニングすることにより、パターン化された下部電極形成膜５８よりなる下部電極５９を形成する。ここで、下部電極５９の形成には、前述したように、ＣＭＰ法又はエッチバック法により、下部電極形成膜５８における開口部５５の壁部及び底部以外に形成されている領域を除去する方法を用いてもよい。

次に、図１３(b) に示すように、第４の層間絶縁膜５６及び下部電極５９の上に、容量絶縁膜形成膜（図示せず）と導電膜よりなる上部電極形成膜（図示せず）を順次形成する。なお、容量絶縁膜形成膜及び上部電極形成膜の材料についても、前述の第１の実施形態と同様である。次に、リソグラフィー法及びドライエッチング法により、容量絶縁膜形成膜及び上部電極形成膜における少なくとも下部電極５９の上に存在している各々の領域が残存するように、容量絶縁膜形成膜及び上部電極形成膜をパターニングすることにより、パターン化された容量絶縁膜形成膜よりなる容量絶縁膜６０及びパターン化された上部電極形成膜よりなる上部電極６１を形成する。このように、下部電極５９、容量絶縁膜６０、及び上部電極６１よりなる容量素子が形成される。

次に、図１３(c) に示すように、第４の層間絶縁膜５６の上の全面に、容量素子を覆うように、第５の層間絶縁膜６２を形成した後、ＣＭＰ法により、第５の層間絶縁膜６２の平坦化を行なう。

尚、以降の工程は、前述の第１の実施形態における図５(b) 及び(c) を用いた説明と同様にして行なう。

以上説明したように、本発明の第４の実施形態によると、第４の層間絶縁膜５６における第２の凸部５６ａを除去した後に、第２の凸部５６ａが除去された第４の層間絶縁膜５５をマスクとして、第３の層間絶縁膜５５の第１の凸部５５ａが存在する領域を貫通して開口部５５を形成するので、第３の層間絶縁膜５５の膜厚のばらつきを低減することができる。したがって、容量素子の高さのばらつきを小さくすることができる。

（第５の実施形態）
以下に、本発明の第５の実施形態に係る半導体装置について、図１４及び図１５を参照しながら説明する。また、第５の実施形態に係る半導体装置は、前述した第１〜第４の実施形態に係るコンケイブ型のキャパシタを有するメモリ装置であるが、ここでは、一例として、第１の実施形態に係る半導体装置である図５(b) に示した半導体装置を用いて説明する。

図５(b) は、本発明の第５の実施形態に係る半導体装置の構造を示す断面図でもある。

図５(b) に示す半導体装置において、容量素子（コンケイブ型のキャパシタ）３４の高さのばらつきは１０％以内である。つまり、図５(b) に示す半導体装置は、酸素バリア膜３９の上面からの第３の層間絶縁膜３５の表面までの高さのばらつきが面内において１０％以内であることを特徴としている。

図１４は、コンケイブ型のキャパシタを形成する開口部のアスペクト比と、ＭＯＣＶＤ法によって強誘電体膜が形成されるときのカバレッジ率との関係を示している。

図１４に示すように、例えば、開口部のアスペクト比が２であるときには、カバレッジ率は９５％になる。つまり、開口部の底部に膜厚が４０ｎｍとなるように強誘電体膜を形成した場合には、強誘電体膜は、開口部の壁部では膜厚３８ｎｍ分しか成膜されない。したがって、強誘電体膜の膜厚と分極量との関係、及び電極面積のばらつきを考慮すると、キャパシタの高さのばらつきは１０％以内である必要がある。しかも、今後更に、開口部のアスペクト比が大きくなる方向であることを考慮すると、分極量のばらつき及び電極面積のばらつきを更に低減する必要がある。

図１５は、ビット線容量（Ｃｂ）／キャパシタ容量（Ｃｓ）と読み出しのビット線電位差（Ｖ）との関係を示している。

図１５に示すように、読み出しのマージンをかせぐために、ビット線電位差が最も高くなるようにビット線容量を設計するが、分極量のばらつき及び電極面積のばらつきを考慮しても、図中の矢印の範囲内にビット線電位差がなければならない。このことを考慮して計算すると、キャパシタの高さのばらつきは１０％以内である必要がある。

以上の点に鑑み、本発明に係る半導体装置の製造方法は、開口部の高さのばらつきを低減できる効果を有するので、特に、下部電極の下に導電層を配置するコンケイブ型の立体キャパシタを有する半導体装置に有用である。

(a) 〜(d) は、本発明の第１の実施形態に係る半導体装置の製造方法を示す工程断面図である。 (a) 〜(d) は、本発明の第１の実施形態に係る半導体装置の製造方法を示す工程断面図である。 (a) 〜(d) は、本発明の第１の実施形態に係る半導体装置の製造方法を示す工程断面図である。 (a) 〜(d) は、本発明の第１の実施形態に係る半導体装置の製造方法を示す工程断面図である。 (a) 〜(c) は、本発明の第１の実施形態に係る半導体装置の製造方法を示す工程断面図である。 (a) 〜(d) は、本発明の第２の実施形態に係る半導体装置の製造方法を示す工程断面図である。 (a) 〜(d) は、本発明の第２の実施形態に係る半導体装置の製造方法を示す工程断面図である。 (a) 〜(d) は、本発明の第２の実施形態に係る半導体装置の製造方法を示す工程断面図である。 (a) 〜(c) は、本発明の第３の実施形態に係る半導体装置の製造方法を示す工程断面図である。 (a) 及び(b) は、本発明の第３の実施形態に係る半導体装置の製造方法を示す工程断面図である。 (a) 〜(d) は、本発明の第４の実施形態に係る半導体装置の製造方法を示す工程断面図である。 (a) 〜(c) は、本発明の第４の実施形態に係る半導体装置の製造方法を示す工程断面図である。 (a) 〜(c) は、本発明の第４の実施形態に係る半導体装置の製造方法を示す工程断面図である。 コンケイブ型キャパシタのアスペクト比と、ＭＯＣＶＤ法により成膜された強誘電体膜のカバレッジ率との関係図である。 ビット線容量（Ｃｂ）／キャパシタ容量（Ｃｓ）とビット線電位差との関係図である。 (a) 〜(e) は、本発明の第５の実施形態に係る半導体装置の製造方法を示す工程断面図である。 (a) 〜(d) は、本発明の第５の実施形態に係る半導体装置の製造方法を示す工程断面図である。

符号の説明

１０ 半導体基板
１１ シャロウトレンチ分離領域
１２ ゲート絶縁膜
１３ ゲート電極
１４ 不純物拡散層
１５ トランジスタ
１６ 第１の層間絶縁膜
１７ 第１のコンタクトホール
１８ コンタクトプラグ形成膜
１９ 第１のコンタクトプラグ
２０ ビット配線
２１ 第２の層間絶縁膜
２２ 第２のコンタクトホール
２３ 第２のコンタクトプラグ
２４ 酸素バリア形成膜
２５ 第３の層間絶縁膜
２６ 開口部
２７ 下部電極形成膜
２８ 下部電極
２９ 酸素バリア膜
３０ 容量絶縁膜形成膜
３１ 上部電極形成膜
３２ 容量絶縁膜
３３ 上部電極
３４ 容量素子
３５ 第４の層間絶縁膜
３６ 第３のコンタクトホール
３７ 第３のコンタクトプラグ
３８ 酸素バリア形成膜
３９ 酸素バリア膜
４０ 第３の層間絶縁膜
４１ 第４の層間絶縁膜
４２ 開口部
４３ 下部電極形成膜
４４ 下部電極
４５ 容量絶縁膜
４６ 上部電極
４７ 容量素子
４８ 第４の層間絶縁膜
５１ 第３の層間絶縁膜
５１ａ 第１の凸部
５２ 第４の層間絶縁膜
５２ａ 第２の凸部
５３ 酸素バリア形成膜
５４ 酸素バリア膜
５５ 第３の層間絶縁膜
５５ａ 第１の凸部
５６ 第４の層間絶縁膜
５６ａ 第２の凸部
５７ 開口部
５８ 下部電極形成膜
５９ 下部電極
６０ 容量絶縁膜
６１ 上部電極
６２ 第５の層間絶縁膜

Claims (29)

1. 半導体基板上に第１の導電膜を成膜する工程と、
   前記第１の導電膜の上に第１の絶縁膜を成膜する工程と、
   前記第１の絶縁膜に、前記第１の導電膜の上面を露出させる開口部を形成する工程と、
   前記開口部が残存するように、前記第１の絶縁膜及び前記第１の導電膜をパターニングすることにより、パターン化された前記第１の絶縁膜及びパターン化された前記第１の導電膜を形成する工程とを有することを特徴とする半導体装置の製造方法。
2. 半導体基板上に第１の導電膜を成膜する工程と、
   前記第１の導電膜の上に第１の絶縁膜を成膜する工程と、
   前記第１の絶縁膜に、前記第１の導電膜の上面を露出させる開口部を形成する工程と、
   前記開口部の壁部及び底部並びに前記第１の絶縁膜の上に第２の導電膜を成膜する工程と、
   前記開口部が残存するように、前記第２の導電膜、前記第１の絶縁膜及び前記第１の導電膜をパターニングすることにより、パターン化された前記第２の導電膜、パターン化された前記第１の絶縁膜及びパターン化された前記第１の導電膜を形成する工程とを有することを特徴とする半導体装置の製造方法。
3. 半導体基板上に第１の導電膜を成膜する工程と、
   前記第１の導電膜の上に第１の絶縁膜を成膜する工程と、
   前記第１の絶縁膜に、前記第１の導電膜の上面を露出させる開口部を形成する工程と、
   前記開口部の壁部及び底部並びに前記第１の絶縁膜の上に第２の導電膜を成膜する工程と、
   前記開口部が残存するように、前記第２の導電膜、前記第１の絶縁膜及び前記第１の導電膜をパターニングすることにより、パターン化された前記第２の導電膜よりなる下部電極、パターン化された前記第１の絶縁膜及びパターン化された前記第１の導電膜を形成する工程と、
   前記半導体基板上に、前記下部電極を覆うように第２の絶縁膜を成膜する工程と、
   前記第２の絶縁膜の上に第３の導電膜を成膜する工程と、
   前記開口部が残存するように、前記第２の絶縁膜及び前記第３の導電膜をパターニングすることにより、パターン化された前記第２の絶縁膜よりなる容量絶縁膜を形成すると共にパターン化された前記第３の導電膜よりなる上部電極を形成する工程とを有することを特徴とする半導体装置の製造方法。
4. 半導体基板上に第１の導電膜を成膜する工程と、
   前記第１の導電膜の上に第１の絶縁膜を成膜する工程と、
   前記第１の絶縁膜に、前記第１の導電膜の上面を露出させる開口部を形成する工程と、
   前記開口部の壁部及び底部並びに前記第１の絶縁膜の上に第２の導電膜を成膜する工程と、
   前記第２の導電膜における少なくとも前記開口部の壁部及び底部に存在している領域が残存するように、前記第２の導電膜をパターニングすることにより、パターン化された前記第２の導電膜を形成する工程と、
   前記パターン化された前記第２の導電膜をマスクとして、前記第１の絶縁膜及び前記第１の導電膜をパターニングすることにより、パターン化された前記第１の絶縁膜及びパターン化された前記第１の導電膜を形成する工程とを有することを特徴とする半導体装置の製造方法。
5. 半導体基板上に第１の導電膜を成膜する工程と、
   前記第１の導電膜の上に第１の絶縁膜を成膜する工程と、
   前記第１の絶縁膜に、前記第１の導電膜の上面を露出させる開口部を形成する工程と、
   前記開口部の壁部及び底部並びに前記第１の絶縁膜の上に第２の導電膜を成膜する工程と、
   前記第２の導電膜における少なくとも前記開口部の壁部及び底部に存在している領域が残存するように、前記第２の導電膜をパターニングすることにより、パターン化された前記第２の導電膜よりなる下部電極を形成する工程と、
   前記下部電極をマスクとして、前記第１の絶縁膜及び前記第１の導電膜をパターニングすることにより、パターン化された前記第１の絶縁膜及びパターン化された前記第１の導電膜を形成する工程と、
   前記半導体基板上に、前記下部電極を覆うように第２の絶縁膜を成膜する工程と、
   前記第２の絶縁膜の上に第３の導電膜を成膜する工程と、
   前記第２の絶縁膜及び前記第３の導電膜における少なくとも前記下部電極の上に存在している各々の領域が残存するように、前記第２の絶縁膜及び前記第３の導電膜をパターン化することにより、パターン化された前記第２の絶縁膜よりなる容量絶縁膜を形成すると共にパターン化された前記第３の導電膜よりなる上部電極を形成する工程とを有することを特徴とする半導体装置の製造方法。
6. 前記第１の絶縁膜に対する前記第１の導電膜のエッチング選択比が１よりも小さいことを特徴とする請求項１〜５のいずれか１項に記載の半導体装置の製造方法。
7. 前記第１の導電膜を成膜する工程よりも前に、前記半導体基板の上にコンタクトプラグを形成する工程をさらに備え、
   前記第１の導電膜は、下面が前記コンタクトプラグの上端と電気的に接続するように形成されていることを特徴とする請求項１〜５のいずれか１項に記載の半導体装置の製造方法。
8. 前記コンタクトプラグは、タングステンを含む材料よりなることを特徴とする請求項７に記載の半導体装置の製造方法。
9. 前記第１の導電膜は、ＴｉＡｌＮ、ＴｉＡｌＯＮ、ＴｉＮ、ＴｉＡｌ、Ｉｒ、ＩｒＯ_x 、Ｒｕ、若しくはＲｕＯ_x 、又は、これらのうちの少なくとも２種類よりなる積層膜よりなる酸素バリア膜であることを特徴とする請求項１〜５のいずれか１項に記載の半導体装置の製造方法。
10. 前記容量絶縁膜は、強誘電体材料よりなることを特徴とする請求項１〜５のいずれか１項に記載の半導体装置の製造方法。
11. 前記強誘電体材料はビスマスを含むことを特徴とする請求項１０に記載の半導体装置の製造方法。
12. 半導体基板上に第１の絶縁膜を成膜する工程と、
    前記第１の絶縁膜にコンタクトプラグを形成する工程と、
    前記第１の絶縁膜及び前記コンタクトプラグの上に、第１の導電膜を成膜する工程と、
    下面が前記コンタクトプラグの上端を覆うように、前記第１の導電膜をパターニングすることにより、パターン化された前記第１の導電膜よりなるバリア膜を形成する工程と、
    前記半導体基板上に全面にわたって、前記バリア膜を覆うように、前記第１の導電膜に対する研磨選択比が１よりも大きい第２の絶縁膜を成膜する工程と、
    前記バリア膜の上面を露出させるように、前記第２の絶縁膜を研磨平坦化することにより、前記第２の絶縁膜の上面と前記バリア膜の上面とをほぼ面一にする工程と、
    ほぼ面一となった前記第２の絶縁膜及び前記バリア膜の上に、第３の絶縁膜を成膜する工程と、
    前記第３の絶縁膜に、前記バリア膜の上面を露出させる開口部を形成する工程と、
    前記開口部の壁部及び底部並びに前記第３の絶縁膜の上に第２の導電膜を成膜する工程と、
    前記第２の導電膜における少なくとも前記開口部の壁部及び底部に存在している領域が残存するように、前記第２の導電膜をパターニングすることにより、パターン化された前記第２の導電膜よりなる下部電極を形成する工程と、
    前記下部電極及び前記第３の絶縁膜の上に、第４の絶縁膜を成膜する工程と、
    前記第４の絶縁膜の上に第３の導電膜を成膜する工程と、
    前記第４の絶縁膜及び前記第３の導電膜における少なくとも前記下部電極の上に存在している各々の領域が残存するように、前記第４の絶縁膜及び前記第３の導電膜をパターニングすることにより、パターン化された前記第４の絶縁膜よりなる容量絶縁膜及びパターン化された前記第３の導電膜よりなる上部電極を形成する工程とを有することを特徴とする半導体装置の製造方法。
13. 前記第３の絶縁膜に対する前記第１の導電膜のエッチング選択比が１よりも小さいことを特徴とする請求項１２に記載の半導体装置の製造方法。
14. 半導体基板上に第１の絶縁膜を成膜する工程と、
    前記第１の絶縁膜にコンタクトプラグを形成する工程と、
    前記第１の絶縁膜及び前記コンタクトプラグの上に、第１の導電膜を成膜する工程と、
    下面が前記コンタクトプラグの上端を覆うように、前記第１の導電膜をパターニングすることにより、パターン化された前記第１の導電膜よりなるバリア膜を形成する工程と、
    前記半導体基板上に全面にわたって、前記バリア膜を覆うように、膜厚が前記第１の導電膜の膜厚よりも薄く且つ前記第１の導電膜に対する研磨選択比が１よりも大きいと共に前記バリア膜の上に第１の凸部を有する第２の絶縁膜を成膜する工程と、
    前記第２の絶縁膜における前記第１の凸部を除く領域において、前記第１の絶縁膜の表面からの高さが前記バリア膜の高さとほぼ等しくなるように、前記第２の絶縁膜の上に、該第２の絶縁膜に対する研磨選択比が１よりも小さいと共に前記第１の凸部の上に第２の凸部を有する第３の絶縁膜を形成する工程と、
    前記バリア膜を露出させるように、前記第２の絶縁膜における前記第１の凸部及び前記第３の絶縁膜における前記第２の凸部を研磨平坦化することにより、前記第２の絶縁膜の最上面、前記第３の絶縁膜の上面及び前記バリア膜の上面をほぼ面一にする工程と、
    前記第２の絶縁膜の最上面、前記第３の絶縁膜の上面及び前記バリア膜の上面をほぼ面一にする工程の後に、前記第２の絶縁膜、前記第３の絶縁膜及び前記バリア膜の上に、第４の絶縁膜を形成する工程と、
    前記第４の絶縁膜に、前記バリア膜の上面を露出させる開口部を形成する工程と、
    前記開口部の壁部及び底部並びに前記第４の絶縁膜の上に、第２の導電膜を成膜する工程と、
    前記第２の導電膜における少なくとも前記開口部の壁部及び底部に存在する領域が残存するように、前記第２の導電膜をパターニングすることにより、パターン化された前記第２の導電膜よりなる下部電極を形成する工程と、
    前記下部電極及び前記第４の絶縁膜の上に、第５の絶縁膜を成膜する工程と、
    前記第５の絶縁膜の上に第３の導電膜を成膜する工程と、
    前記第３の導電膜及び前記第５の絶縁膜における少なくとも前記下部電極の上に存在している各々の領域が残存するように、前記第５の絶縁膜及び前記第３の導電膜をパターニングすることにより、パターン化された前記第５の絶縁膜よりなる容量絶縁膜を形成すると共にパターン化された前記第３の導電膜よりなる上部電極を形成する工程とを有することを特徴とする半導体装置の製造方法。
15. 前記第４の絶縁膜に対する前記第１の導電膜のエッチング選択比が１よりも小さいことを特徴とする請求項１４に記載の半導体装置の製造方法。
16. 半導体基板上に第１の絶縁膜を成膜する工程と、
    前記第１の絶縁膜にコンタクトプラグを形成する工程と、
    前記第１の絶縁膜及び前記コンタクトプラグの上に、第１の導電膜を成膜する工程と、
    下面が前記コンタクトプラグの上端を覆うように、前記第１の導電膜をパターニングすることにより、パターン化された前記第１の導電膜よりなるバリア膜を形成する工程と、
    前記半導体基板上に全面にわたって、前記バリア膜を覆うように、前記バリア膜の上に第１の凸部を有する第２の絶縁膜を成膜する工程と、
    前記第２の絶縁膜の上に、該第２の絶縁膜に対する研磨選択比が１よりも小さく且つ前記第１の凸部の上に第２の凸部を有する第３の絶縁膜を成膜する工程と、
    少なくとも前記第３の絶縁膜における前記第２の凸部を除去する工程と、
    前記第２の絶縁膜における前記第２の凸部の下に位置していた領域に、前記バリア膜の上面を露出させる開口部を形成する工程と、
    前記開口部の壁部及び底部並びに前記第３の絶縁膜の上に、第２の導電膜を成膜する工程と、
    前記第２の導電膜における少なくとも前記開口部の壁部及び底部に存在する領域が残存するように、前記第２の導電膜をパターニングすることにより、パターン化された前記第２の導電膜よりなる下部電極を形成する工程と、
    前記下部電極及び前記第３の絶縁膜の上に、第４の絶縁膜を成膜する工程と、
    前記第４の絶縁膜の上に第３の導電膜を成膜する工程と、
    前記第３の導電膜及び前記第４の絶縁膜における少なくとも前記下部電極の上に存在している各々の領域が残存するように、前記第４の絶縁膜及び前記第３の導電膜をパターニングすることにより、パターン化された前記第４の絶縁膜よりなる容量絶縁膜を形成すると共にパターン化された前記第３の導電膜よりなる上部電極を形成する工程とを有することを特徴とする半導体装置の製造方法。
17. 前記第２の絶縁膜に対する前記第１の導電膜のエッチング選択比が１よりも小さいことを特徴とする請求項１６に記載の半導体装置の製造方法。
18. 前記開口部は、前記第３の絶縁膜をマスクとするドライエッチングにより形成されることを特徴とする請求項１６に記載の半導体装置の製造方法。
19. 前記コンタクトプラグは、タングステンを含む材料よりなることを特徴とする請求項１２、１４又は１６に記載の半導体装置の製造方法。
20. 前記第１の導電膜は、ＴｉＡｌＮ、ＴｉＡｌＯＮ、ＴｉＮ、ＴｉＡｌ、Ｉｒ、ＩｒＯ_x 、Ｒｕ、若しくはＲｕＯ_x 、又は、これらのうちの少なくとも２種類よりなる積層膜よりなる酸素バリア膜であることを特徴とする請求項１２、１４、又は１６に記載の半導体装置の製造方法。
21. 前記容量絶縁膜は、強誘電体材料よりなることを特徴とする請求項１２、１４、又は１６に記載の半導体装置の製造方法。
22. 前記強誘電体材料はビスマスを含むことを特徴とする請求項２１に記載の半導体装置の製造方法。
23. 半導体基板上に形成された第１のバリア膜及び第２のバリア膜と、
    前記第１のバリア膜及び前記第２のバリア膜を覆うと共に前記第１のバリア膜の上面を露出させる第１の開口部及び前記第２のバリア膜の上面を露出させる第２の開口部を有するように形成された層間絶縁膜と、
    前記第１の開口部に形成されたコンケイブ型の第１のキャパシタ及び前記第２の開口部に形成されたコンケイブ型の第２のキャパシタを備え、
    前記層間絶縁膜における前記第１のバリア膜の上に存在している部分の厚さと前記第２のバリア膜の上に存在している部分の厚さとは、１０％以内のばらつきであることを特徴とする半導体装置。
24. 半導体基板上に形成された第１のトランジスタ素子及び第２のトランジスタ素子と、
    前記半導体基板上に、前記第１のトランジスタ素子及び前記第２のトランジスタ素子を覆うように形成された下地膜と、
    前記下地膜を貫通して延びると共に前記第１のトランジスタ素子を構成する第１の拡散層と接続するように形成された第１のコンタクトプラグと、
    前記下地膜を貫通して延びると共に前記第２のトランジスタ素子を構成する第２の拡散層と接続するように形成された第２のコンタクトプラグと、
    前記下地膜の上に、下面が前記第１のコンタクトプラグの上端と接続するように形成された第１のバリア膜と、
    前記下地膜の上に、下面が前記第２のコンタクトプラグの上端と接続するように形成された第２のバリア膜と、
    底部が前記第１のバリア膜の上面と接続されるように形成されたコンケイブ型の第１のキャパシタと、
    底部が前記第２のバリア膜の上面と接続されるように形成されたコンケイブ型の第２のキャパシタとを備え、
    前記第１のキャパシタの高さと前記第２のキャパシタの高さとは、１０％以内のばらつきであることを特徴とする半導体装置。
25. 前記第１のコンタクトプラグ及び前記第２のコンタクトプラグは、タングステンを含む材料よりなることを特徴とする請求項２４に記載の半導体装置。
26. 前記第１のバリア膜及び前記第２のバリア膜は、ＴｉＡｌＮ、ＴｉＡｌＯＮ、ＴｉＮ、ＴｉＡｌ、Ｉｒ、ＩｒＯ_x 、Ｒｕ、若しくはＲｕＯ_x 、又は、これらのうちの少なくとも２種類よりなる積層膜よりなる酸素バリア膜であることを特徴とする請求項２３又は２４に記載の半導体装置の製造方法。
27. 前記第１のキャパシタ及び前記第２のキャパシタの各々の容量絶縁膜は、強誘電体膜よりなることを特徴とする請求項２３又は２４に記載の半導体装置。
28. 前記容量絶縁膜は、ビスマスを含む強誘電体膜よりなることを特徴とする請求項２７に記載の半導体装置。
29. 前記第１のキャパシタ及び前記第２のキャパシタの各々の下部電極は、白金よりなることを特徴とする請求項２３又は２４に記載の半導体装置。

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