KR100418587B1 - 전기도금법을 이용한 반도체 메모리 소자의 형성방법 - Google Patents

Abstract

전기도금법을 이용한 메모리 소자 제조방법이 개시되어 있는 바, 본 발명은 종전 컨케이브 커패시터에 비하여 낮은 높이(height)에서 셀 커패시턴스를 만족할 수 있는 스택(stack)형 커패시터를 가지는 메모리 소자로서, 종전의 CVD에 의한 하부전극의 형성에 비하여 공정이 간단하고, 측벽경사나 마스크 재료 선택과 같은 식각공정의 문제점이 없으며, 불순물을 함유되지 않는 막을 얻을 수 있어 고유전체의 전기적 특성확보에 유리한 커패시터를 가지는 메모리 소자 제조방법이다.

Description

전기도금법을 이용한 반도체 메모리 소자의 형성방법{METHOD OF FORMING SEMICONDUCTOR MEMORY DEVICE HAVING ELECTROPLATING ELECTRODE }

본 발명은 반도체 메모리 소자에 관한 것으로, 특히 반도체 메모리 소자의 커패시터 제조 공정에 관한 것이다.

반도체 메모리 소자들 중 DRAM(Dynamic Random Access Memory)의 집적도가 증가함에 따라 기억정보의 1단위인 1비트를 기억시키는 메모리 셀의 면적은 작아지고 있다. 한편 셀의 축소에 맞추어 커패시터의 면적을 감소시킬 수 없는데, 이는 소프트 에러(Soft Error)를 방지하고 안정된 동작을 유지하기 위해서는 최소한도 단위 셀당 충전용량이 필요하기 때문이다. 따라서 제한된 셀 면적내에 메모리 커패시터의 용량을 적정값 이상 유지시키기 위한 방법으로서 유전체의 두께를 감소시키는 방법과 커패시터의 유효면적을 증가시키기 위해 커패시터 하부전극의 구조를 3차원으로 구조로 입체화 시키는 방법, 그리고 비유전율이 높은 재료를 사용하는 방법이 고려되어 왔다.

종래 커패시터에 이용되는 유전체막은 SiO₂로부터 유전률이 거의 2배인 Si₃N₄를 사용한 NO(Nitride-Oxide) 또는 ONO(Oxide-Nitride-Oxide)박막이 거의 주류였다. 하지만 디자인 룰이 적은 소자 제조 기술에서는 유전체 박막의 두께를 줄이거나 표면적을 넓힌다고 해도 높은 정전용량을 구현할 만한 여지가 없게 되어 새로운 물질을 도입할 수 밖에 없는 상황에 이르렀다. 결국 고집적 DRAM에서 NO 또는 ONO유전체 박막을 대신할 물질로는 (Ba,Sr)TiO₃(이하 BST), (Pb,Zr)TiO₃(이하PZT), Ta₂O₅등의 유전체 박막을 도입하였다. 이 중 Ta₂O₅유전체 박막은 실리콘 질화막의 3배 이상의 유전률을 가지며 BST나 PZT에 비해 에칭이 용이하다. 또한 CVD 법으로 증착(deposition)할 경우 스텝커버리지(step coverage)가 우수한 특징이 있다. 한편, 최근에는 Ta₂O₅의 불안정한 화학양론비를 개선하기 위하여 TaON의 개발이 이루어지고 있다.

상기와 같은 고유전막을 사용하는 커패시터에서는 전극물질로서 폴리실리콘을 사용하기 어렵기 때문에 폴리실리콘 대신 백금족 금속 또는 그 산화물(이하 백금족 금속), 예를 들면 Pt, Ir, Ru, RuO₂, IrO₂등을 사용한다. 즉, 상기 산화탄탈륨(Ta₂O₅)을 이용하는 경우에는 MIS(Metal/Insulator/Silicon) 구조 또는 MIM(Metal/Insulator/Metal) 구조를 도입해야 하며, 상기 BST를 이용하는 경우에는 MIM(Metal/Insulator/Metal) 구조를 도입하여야 한다. 이와 같은 백금족 금속으로 커패시터 전극을 형성할 때에는, 백금족 금속과 도전성 플러그로 사용되는 폴리실리콘이나 기판 실리콘과의 반응을 방지하고, 유전체막 증착시 소오스로 사용되는 산소의 확산을 방지하기 위한 베리어층(Barrier layer)을 필수적으로 형성한다.

한편 DRAM의 고집적화에 따라 3차원 구조를 가지는 스택형 커패시터는 하부전극의 높이가 높아짐에 따라 하부전극의 식각이 어려워지게 되었다. 따라서 식각의 어려움을 피할 수 있는 컨케이브 커패시터(concave capacitor)가 제안되었다.

컨케이브 커패시터의 제조방법에 의하면 하부전극이 형성될 부위에 층간절연막을 형성하고, 상기 층간절연막 내에 스토리지 노드 홀을 형성한다. 그 후 상기 스토리지 노드 홀 내에 하부전극인 백금족 금속을 소정의 두께로 증착하여 스토리지 전극을 형성한다.

상기와 같이 컨케이브 커패시터를 형성하는 경우에는 백금족 금속의 식각 공정의 어려움을 피할 수 있을 뿐만 아니라 스토리지 노드의 높이를 임의로 조절할 수 있으며, 스토리지 노드 콘택(storage node contact)과 스토리지 노드(storage node)와의 미스얼라인(misalign)이 없는 장점이 있다.

반면 컨케이브 커패시터는 유전물질로 TaON을 사용하고, 하부전극으로 Ru을 사용할 경우의 예를 들면, 면적확보를 위해 커패시터 옥사이드(capacior oxide) 높이가 1.3μm 이상 (두께 Tox 10Å 기준) 확보되어야 한다. 또한 CVD(Chemical Vapor Deposition)으로 증착되는 하부전극의 스텝커버리지(step coverage)의 확보 및 하부전극막 내에 존재하는 산소를 효과적으로 없애는 후 공정(post process), 그리고 스토리지 노드 분리(storage node separation)를 위하여 에치백(etch back) 또는 CMP(Chemical Mechanical Process) 공정 개발이 동시에 진행되어야 하는 등의 커패시터 공정 개발상의 많은 문제점이 있다.

또한 면적확보를 위해서 컨케이브 커패시터보다 유리한 스택(stack) 커패시터를 사용하기 위해 기존의 CVD(Chemical Vapor Deposition)로 하부전극 증착 후 식각 공정에 의해 패턴닝(patterning) 하는 경우는 식각의 어려움이 있다. 그 이유는 하부전극으로 쓰이는 백금족 금속은 매우 단단하고 안정된 내열성(refractory)금속이기 때문에 다른 화학물질과 반응하기 어렵기 때문이다. 비록 하부전극을 반응성 이온 식각(Reactive Ion Etching, RIE)으로 패턴닝(patterning)하는 것이 가능하나 현실적으로 장비의 성숙도(maturity)로는 측벽경사(sidewall slope) 문제가 있다. 또한 백금족 금속의 식각 난이성으로 인해, 이보다 낮은 식각률을 갖는 식각마스크 재료를 확보하는 것이 어려운 문제점이 있다.

본 발명은 상기와 같은 문제점을 해결하기 위하여 제안된 것으로, TaON 유전체막과 Ru 하부전극을 적용하는 커패시터 형성시, Ru 하부전극의 패터닝을 용이하게 이룰 수 있는 반도체 메모리 소자 제조방법을 제공하는데 목적이 있다.

도 1은 내지 도 5는 본 발명에 의한 반도체 장치의 커패시터 제조방법을 설명하기 위한 단면도들이다.

*도면의 주요 부분에 대한 부호의 설명

100 : 반도체기판 115 : 층간절연막

120 : 폴리실리콘 125 : 실리사이드층

130 : 베리어메탈 135 : 시드층(seed layer)

140 : 접착층(glue layer) 145 : 더미옥사이드(dummy oxide)

150 : 하부전극 155 : 유전체막

160 : 상부전극

상기 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 반도체 메모리 소자 제조방법에 있어서, 반도체 기판 상에 콘택홀을 가지는 층간절연막을 형성하는 단계; 상기 콘택홀을 도전막으로 채워서 상기 반도체 기판에 접속되는 콘택플러그를 형성하는 단계; 상기 콘택플러그가 형성된 전체 구조 상부에 시드 Ru막, 접착층, 더미옥사이드층을 차례로 증착하는 단계; 커패시터 하부전극 형성 영역의 상기 더미옥사이드층 및 상기 접착층을 식각하는 단계; 노출된 상기 시드 Ru막 상에 전기도금법을 사용하여 선택적으로 하부전극용 Ru막을 증착하는 단계; 상기 더미옥사이드층, 상기 접착층 및 노출된 상기 시드 Ru막을 제거하는 단계; 및 상기 하부전극용 Ru막이 형성된 전체 구조 상부에 TaON 유전체 박막 및 상부전극용 전도막을 증착하는 단계를 포함하며, 상기 시드 Ru막은, 0.1mol 내지 0.5mol 농도의 Ru(od)₃[Ru(C₈H₁₃O₂)₃] 또는 Ru(EtCp)₂[Ru(C₁₄H₁₈)] 액체 소스를 사용하며, 기판온도 200℃ 내지 300℃에서 O₂/Ar의 개스 비를 10％ 내지 80％ 범위에서 증착하고, NH₃분위기의 플라즈마 열처리를 수행하여 형성하는 것을 특징으로 하는 반도체 메모리 소자 제조방법이 제공된다.

본 발명의 전기도금법(electroplating)을 사용하는 하부전극으로는 루테늄(Ru)막을 사용한다. 또한, 본 발명의 유전체막으로는 TaON을 사용한다. TaON은 기존의 SiO₂, Si₃N₄, NO(Nitride-Oxide) 또는 ONO(Oxide-Nitride-Oxide)보다 높은 유전률을 가지며, Ta₂O₅의 불안정한 화학양론비를 개선한 고유전상수를 가진 유전체막이다.

상술한 목적, 특징들 및 장점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일실시예를 상세히 설명한다.

먼저, 도 1은 반도체 기판(100) 상에 콘택홀을 가지는 층간절연막(115)을형성하고, 상기 콘택홀을 도전막으로 채워서 상기 반도체 기판(100)과 연결되는 콘택플러그를 형성한 후의 단면도이다.

반도체기판(100)상에 산화물(105)과 산화물과 식각선택비가 높은 질화물(110)을 300Å 내지 1000Å으로 이루어진 층간절연막(115)을 형성한 후, 상기 층간절연막(115)을 관통하여 상기 반도체기판(100)의 활성영역(active region, 도시되어 있지 않음)과 연결되는 스토리지 콘택홀을 형성한다. 스토리지 콘택홀 형성 후 화학기상증착법(CVD)으로 500Å 내지 3000Å 두께의 도핑된 폴리실리콘(doped polysilicon)막을 증착한다. 그리고 폴리실리콘을 에치백(etch back)하여 층간절연막의 표면을 노출시킨다. 이 때 에치백은 폴리실리콘막을 과도 식각하도록 실시하여 폴리실리콘이 내부에만 잔류한다. 따라서 폴리실리콘(120)은 콘택홀을 완전히 충전시키지 못하고 상부에 여유공간을 갖도록 리세스(recess) 된다. 이 플러그 리세스는 500Å 내지 1500Å으로 한다.

그 다음 클리닝(cleaning) 후 전면적으로 Ti를 100Å 내지 300Å의 두께로 증착하고, RTP 방법에 의해 열처리하여 티타늄실리사이드층(TiSi_x)를 형성한 후, 미반응의 Ti를 습식으로 제거한다. Ti 대신 WN, W을 사용할 수도 있다. 이 실리사이드층(125)은 베리어메탈을 형성하기 전에 폴리실리콘과의 오믹콘택(Ohmic Contact)을 형성하여 접촉저항을 감소시키기 위함이다.

그 다음 베리어메탈을 기판전면에 증착한 후 화학 기계적 연마(Chemical Mechanical Polishing,이하 CMP)로 평탄화 한다. 베리어메탈은 유전체 결정화를 위해서 산소 분위기에서 고온의 열처리시, 산소가 스토리지 전극을 통해서 확산해 들어가서, 폴리실리콘 플러그와 스토리지 전극의 계면에서 폴리실리콘 산화를 유발하는 것을 방지하기 위한 것이다. 베리어메탈(130)은 TiN, TaN, TiSiN, TaSiN, TaAlN 및 이를 조합한 물질 중에서 선택된 하나로 형성하며,증착 방법으로는 PVD 또는 CVD 증착방법에 의한다.

도 2는 시드층(seed layer, 135), 접착층(glue layer, 140) 및 더미옥사이드(dummy oxide, 145)를 증착 후 포토 마스크(photo mask) 및 건식 식각 공정에 의하여 전기도금법으로 하부전극 스택이 형성될 부분만 남기고 더미옥사이드(dummy oxide) 및 접착층(glue layer)을 제거한 후의 단면도이다.

시드층(seed layer, 135)은 전기도금(Electroplating)을 위한 필수적인 층으로서 CVD 방법으로 50Å 내지 1000Å의 Ru막을 증착한다.

Ru을 CVD로 증착하는 경우의 예를 들면, Ru(od)₃[Ru(C₈H₁₃O₂)₃] 또는 Ru(EtCp)₂[Ru(C₁₄H₁₈)]의 액체 소스(liquid source)를 0.1mol 내지 0.5mol의 범위내에서, 기판온도 200℃ 내지 300℃로 O₂/Ar의 개스 비(gas ratio)를 10％ 내지 80％ 범위에서 증착한다. Ru을 증착한 후에는 막내 함유되어 있는 O₂불순물을 제거하기 위하여 NH₃분위기의 플라즈마 열처리(plasma treatment)를 30초 내지 180초 진행한다.

접착층(glue layer, 140)은 시드층(seed layer)과 더미옥사이드(dummyoxide)와의 접착력을 증가시키기 위한 것이며, Ti, TiO_x, TiN, TiAlN, TiSiN 및 이를 조합한 물질 중에서 선택된 하나로 이루어지며, 두께는 50Å 내지 500Å로 증착한다.

더미옥사이드(dummy oxide, 145)는 도핑이 된 산화물(doped silicate glass, 예컨데 Phospho-Silicate Glass, PSG) 또는 도핑이 되지 않은 산화물(undoped silicate glass, USG)를 사용하며, 두께는 10000Å 내지 15000Å로 증착한다.

도 3은 전기도금법에 의하여 하부전극(150)을 증착한 후의 단면도이다. 상기 하부전극은 Ru, Pt 중에서 선택된 하나의 물질로 이루어지며, 하부전극 증착시 사용되는 전력은 DC, 펄스(pulse) 또는 펄스리버스(pulse reverse) 중에서 선택된 하나를 이용하며, 증착시 사용되는 전류밀도(current density)는 0.1mA/cm²내지 10mA/cm²의 범위로 한다. 하부전극의 두께는 9000Å 내지 14000Å로 한다. 하부전극의 높이는 스토리지 노드홀의 높이보다 낮게 제어된다.

도 4는 더미옥사이드(dummy oxide, 145)는 습식식각에 의하여 제거한 후, 블랑켓에치백(blanket etch back)으로 접착층(glue layer)와 시드층(seed layer)를 제거한 후의 단면도이다. 이 때 하부전극 상부도 식각되게 된다.

도 5는 유전체막(155)과 상부전극(160) 증착 한 후의 단면도이다. 유전체막(155)으로 TaON을 CVD법으로 증착하며, 증착온도는 400℃ 내지 600℃의 온도범위에서 두께는 50Å 내지 200Å로 증착한다. 유전체막을 증착한 후에는 유전특성을 확보하기 위하여 RTP 처리를 하는데, RTP 온도는 500℃ 내지 700℃로 하며, N₂분위기에서 30초 내지 180초 의 범위내에서 행한다.

상부전극(160)은 Ru, Pt, TiN, Ir로 이루어지는 군에서 선택된 적어도 하나의 물질로 이루어지며, 증착방법으로는 CVD 법으로 한다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

상기와 같이 이루어진 본 발명은, 종전 컨케이브 커패시터에 비하여 낮은 높이(height)에서 셀 커패시턴스를 만족할 수 있으며, 공정 단순화, 비용절감, 전기적 특성 확보에 유리한 효과가 있다.

또한 상기 전기도금법에 의한 하부전극의 형성은 종전의 CVD에 의한 스택형 커패시터의 하부전극 형성에 비하여 공정이 간단하고, 측벽경사나 마스크재료 선택과 같은 식각공정의 문제점이 없으며, 불순물을 함유되지 않는 막을 얻을 수 있어고유전체의 전기적 특성확보에 유리한 효과가 있다.

Claims (19)

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19. 반도체 메모리 소자 제조방법에 있어서,

    반도체 기판 상에 콘택홀을 가지는 층간절연막을 형성하는 단계;

    상기 콘택홀을 도전막으로 채워서 상기 반도체 기판에 접속되는 콘택플러그를 형성하는 단계;

    상기 콘택플러그가 형성된 전체 구조 상부에 시드 Ru막, 접착층, 더미옥사이드층을 차례로 증착하는 단계;

    커패시터 하부전극 형성 영역의 상기 더미옥사이드층 및 상기 접착층을 식각하는 단계;

    노출된 상기 시드 Ru막 상에 전기도금법을 사용하여 선택적으로 하부전극용 Ru막을 증착하는 단계;

    상기 더미옥사이드층, 상기 접착층 및 노출된 상기 시드 Ru막을 제거하는 단계; 및

    상기 하부전극용 Ru막이 형성된 전체 구조 상부에 TaON 유전체 박막 및 상부전극용 전도막을 증착하는 단계를 포함하며,

    상기 시드 Ru막은,

    0.1mol 내지 0.5mol 농도의 Ru(od)₃[Ru(C₈H₁₃O₂)₃] 또는 Ru(EtCp)₂[Ru(C₁₄H₁₈)] 액체 소스를 사용하며, 기판온도 200℃ 내지 300℃에서 O₂/Ar의 개스 비를 10％ 내지 80％ 범위에서 증착하고, NH₃분위기의 플라즈마 열처리를 수행하여 형성하는 것을 특징으로 하는 반도체 메모리 소자 제조방법.