KR100668833B1 - 반도체소자의 캐패시터 제조방법 - Google Patents

반도체소자의 캐패시터 제조방법 Download PDF

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Abstract

본 발명은 반도체소자의 캐패시터 형성방법에 관해 개시한 것이다. 개시된 본 발명의 방법은 반도체기판 위에 스토리지노드 플러그를 가진 제 1절연막을 형성하는 단계와, 제 1절연막이 구비된 기판 위에 식각정지막 및 제 2절연막을 차례로 형성하는 단계와, 식각정지막을 이용하여 상기 제 2절연막을 선택 식각하여 스토리지노드 플러그의 일부를 노출시키는 스토리지노드 콘택을 형성하는 단계와, 스토리지노드 콘택에 의해 노출된 스토리지노드 플러그를 일부 리세스시키는 단계와, 리세스된 스토리지노드 플러그 면에 베리어금속막을 형성하는 단계와, 스토리지노드 콘택 내부에 상기 베리어금속막을 통해 상기 스토리지노드 플러그와 연결되는 스토리지노드 전극을 형성하는 단계와, 스토리지노드 전극 위에 유전막 및 플레이트전극용 금속막을 차례로 형성하는 단계를 포함한다.

Description

반도체소자의 캐패시터 제조방법{EMTHOD FOR FABRICATING CAPACITOR IN SEMICONDUCTOR DEVICE}
도 1a 내지 도 1e는 종래기술에 따른 반도체소자의 캐패시터 형성방법을 설명하기 위한 공정단면도.
도 2는 종래기술에 따른 문제점을 설명하기 위한 TEM사진.
도 3a 내지 도 3g는 본 발명에 따른 반도체소자의 캐패시터 형성방법을 설명하기 위한 공정단면도.
본 발명은 반도체소자의 제조방법에 관한 것으로서, 보다 구체적으로는 MIM캐패시터의 스토리지노드 전극
반도체소자의 캐패시터 형성방법에 관한 것이다.
현재, 128 메가비트 이상의 집적도를 갖는 디램에서 통상적인 MIM 스택 TiN 스토리지노드 전극을 형성하기 위한 콘택 플러그를 형성하는 방법은 먼저, 금속 또는 실리사이드막-산화물-반도체로 구성된 트랜지스터 등의 반도체 회로가 형성된 기판 위에 비트라인을 형성하고, 절연막을 형성하고, 스토리지노드 콘택홀 형성한 다. 이때, 스토리지노드 콘택 하부는 실리콘기판, 도프트 실리콘 또는 에피텍셜 방법으로 성장시킨 실리콘으로 이루어진다. 이어, 스토리지노드 콘택 내부를 화학기상증착법을 이용하여 다결정실리콘을 채운 후, 씨엠피 또는 에치백으로 단락시켜 스토리지노드 콘택 플러그를 제작한다.
도 1a 내지 도 1e는 종래기술에 따른 반도체소자의 캐패시터 형성방법을 설명하기 위한 공정단면도이다.
종래기술에 따른 따른 반도체소자의 캐패시터 형성방법은, 도 1a에 도시된 바와 같이, 게이트전극, 소오스/드레인 등 트랜지스터(미도시)가 구비된 반도체기판(1) 위에 제 1산화막(3)을 형성하고 나서, 제 1산화막(3)을 선택적으로 식각하여 소오스 또는 드레인을 노출시키는 제1스토리지노드 콘택(4)을 형성한다. 이어, 상기 제 1스토리지노드 콘택(4)이 구비된 기판 상에 제 1실리콘 질화막(미도시)을 증착한 후, 상기 실리콘질화막을 식각하여 제 1스토리지노드 콘택(4)의 내측벽을 감싸는 스페이서(5)를 형성한다. 그런다음, 스페이서(5)를 포함한 기판 전면에 다결정실리콘막을 증착 및 에치백하여 스페이서(5)를 포함한 제 1스토리지노드 콘택(4)을 매립시키는 스토리지노드 플러그(7)를 형성한다. 이후, 스토리지노드 플러그(7)를 포함한 기판 전면에 제 2실리콘 질화막(9)을 500∼1500Å두께로 증착하고 나서, 제 2실리콘질화막(9) 위에 제 2산화막(11)을 15000∼30000Å두께로 형성한다. 여기서, 제 2실리콘 질화막(9)은 이후의 제 2스토리지노드 콘택 형성을 위한 식각공정에서 식각정지막으로서의 역할을 하며, 제 2산화막(11)은 캐패시터의 스토리지노드 전극 형성을 위한 희생산화막으로서의 역할을 한다.
이어, 도 1b에 도시된 바와 같이, 먼저 제 2실리콘 질화막(9)이 노출되는 시점까지 제 2산화막을 식각한 후, 제 2실리콘 질화막을 선택적으로 식각하여 제 2스토리지노드 콘택(12)을 형성한다. 이때, 상기 제 2실리콘 질화막을 식각하는 과정에서, 스페이서(5)의 일부가 식각된다.
그런다음, 도 1c에 도시된 바와 같이, 상기 식각결과물에 세정공정(13)을 진행한다.
이후, 도 1d에 도시된 바와 같이, 세정공정이 완료된 기판에 CVD 또는 PVD공정에 의해 Ti막(미도시)을 50Å 두께로 증착한 후, 어닐공정을 진행하여 TiSix막(15)을 형성한다. 이때, TiSix막(15)은 Ti막과 스토리지노드 플러그(7) 내의 실리콘과 반응하여 형성된 것이다. 이후, 미반응된 Ti막은 습식 식각공정으로 제거하여 스토리지노드 플러그와 이후에 형성될 스토리지노드 전극용 TiN막(미도시)간의 접촉면의 저항을 낮춘다.
이어, 도 1e에 도시된 바와 같이, TiSix막(15)이 구비된 기판 전면에 스토리지노드 전극용 TiN막(미도시)을 증착한 후, TiN막을 에치백하여 TiSix막(15)을 통해 스토리지노드 플러그((7)와 전기적으로 연결되는 캐패시터의 스토리지노드 전극(S1)을 형성한다. 그런다음, 캐패시터의 스토리지노드 전극(S1) 구조 위에 유전막(17) 및 플레이트 전극용 TiN막(19)을 차례로 형성하여 캐패시터 제조를 완료한다.
도 2는 종래기술에 따른 문제점을 설명하기 위한 TEM사진이다.
그러나, 종래의 기술에서는, 제 2스토리지노드 콘택 형성을 위한 식각 공정 시, 도 2에 도시된 바와 같이, 스토리지노드 플러그 측벽의 스페이서가 어택(attack)을 받게 되어 틈새(crevasse)가 발생된다. 이때, 틈새 상부 폭이 300∼400Å 정도에 해당된다. 이후, 틈새가 발생된 기판 전면에 50Å 두께로 스토리지노드 전극용 TiN막, 50∼100Å두께로 유전막을 차례로 형성함으로써, 플레이트 전극용 TiN막을 증착할 시점에서 틈이 막히거나, 매우 좁게 되어 플레이트 전극용 TiN막이 제대로 증착이 되지 못하기 때문에 유전막이나 플레이트전극용 TiN막에 첨점 발생 또는 구조적 결함이 형성되어 캐패시터의 리키지 커런트(leakage current) 소오스(source)로 작용하여 캐패시터 리키지 커런트가 발생된다.
실제 디바이스 레벨에서 테스트 시, 캐패시터 리키지 커런트에 의한 페일(fail)로 나타나게 된다. 이러한 현상이 발생하면 해당 셀은 즉시 페일이며, 해당 칩은 페일 가능성이 매우 높다. 특히, 제 2스토리지노드 콘택에 스토리지노드 전극용 물질로서 다결정실리콘막을 적용하는 경우, 틈이 발생하여도 다결정실리콘막의 스텝 커버리지 특성이 우수하여 완전하게 매립이 되는 반면, MIM캐패시터의 경우 스토리지노드 전극용 물질로서 금속을 적용하기 때문에 ALD방법으로 증착하더라고 금속막의 스텝 커버리지 특성이 불량하기 때문에 상술한 문제점 발생은 피하기 어려운 상황이다.
상기 문제점을 해결하고자, 본 발명의 목적은 제 2스토리지노드 콘택 형성을 위한 식각 공정 시, 스토리지노드 플러그 측벽의 스페이서가 어택을 받아 발생된 틈새에 의한 리키지 커런트 발생을 방지할 수 있는 반도체소자의 캐패시터 제조방법을 제공하기 위한 것이다.
상기 목적을 달성하고자, 본 발명에 따른 반도체소자의 캐패시터 제조방법은 반도체기판 위에 스토리지노드 플러그를 가진 제 1절연막을 형성하는 단계와, 제 1절연막이 구비된 기판 위에 식각정지막 및 제 2절연막을 차례로 형성하는 단계와, 식각정지막을 이용하여 상기 제 2절연막을 선택 식각하여 스토리지노드 플러그의 일부를 노출시키는 스토리지노드 콘택을 형성하는 단계와, 스토리지노드 콘택에 의해 노출된 스토리지노드 플러그를 일부 리세스시키는 단계와, 리세스된 스토리지노드 플러그 면에 베리어금속막을 형성하는 단계와, 스토리지노드 콘택 내부에 상기 베리어금속막을 통해 상기 스토리지노드 플러그와 연결되는 스토리지노드 전극을 형성하는 단계와, 스토리지노드 전극 위에 유전막 및 플레이트전극용 금속막을 차례로 형성하는 단계를 포함한 것을 특징으로 한다.
상기 식각정지막 및 제 2절연막의 총두께는 6000∼30000Å이며, 식각정지막은 실리콘질화막 재질을 이용하여 100∼2000Å 두께로 형성하고, 제 2절연막은 단일 산화막 및 CVD공정을 이용한 다중 산화막 중 어느 하나를 이용한다.
상기 리세스 공정은 식각정지막: 스토리지노드 플러그 및 제 1절연막 : 스토리지노드 플러그 간의 식각율이 1:10 이상인 케미컬을 이용하여 습식식각하는 것
상기 리세스 공정은 상기 스토리지노드 플러그가 100∼1200Å 두께로 손실되는 타겟으로 습식 식각하는 것이 바람직하다.
상기 리세스 공정은 NH4OH/H2O 및 HF/HNO3 중 어느 하나의 혼합 케미컬을 사용하여 습식 식각한다. NH4OH/H2O 혼합 케미컬을 이용할 경우 NH4OH: H2O를 10:1~ 1:500 부피비로 혼합하고, HF/HNO3 혼합 케미컬을 이용할 경우 HF : HNO3 를 20:1~ 1:100 부피비로 혼합한다. 또한, 리세스 공정은 배스 온도를 4~100℃로 유지하고, 5~3600초 동안 디핑처리한다.
상기 베리어금속막 형성 공정은 리세스된 기판 전면에 Ti, Co 및 Zr 중 어느 하나의 금속막을 증착하는 단계와, 금속막을 포함한 기판에 열처리 공정을 진행하여 상기 금속막 및 상기 스토리지노드 플러그 간의 화학반응을 통해 상기 리세스된 스토리지노드 플러그 면에 베리어금속막을 형성하는 단계를 포함한다. 이때, 상기 베리어금속막을 형성한 후, 미반응된 금속막을 습식식각하는 단계를 추가한다.
상기 스토리지노드 전극 형성은 베리어금속막을 포함한 기판 전면에 CVD 및 ALD 중 어느 하나의 공정을 통해 TiN막을 형성하는 단계와, 제 2절연막이 노출되는 시점까지 상기 TiN막을 식각하는 단계를 포함한 것이 바람직하다. 이때, 상기 TiN막은 50~1000Å두께로 형성한다. 또한, 상기 TiN막을 식각하는 공정은 에치백 및 CMP 중 어느 하나의 방법을 이용한다.
상기 유전막은 TaON, Ta2O5,TiO2, Al3O3, HfO2, HfN, SrTiO3,(Ba,Sr)TiO3 및 (Pb,Sr)TiO3 중 어느 하나의 단일막 또는 이들의 복합막을 이용하며, MOCVD 및 ALCVD 중 어느 하나의 공정을 이용하여 50~ 400Å두께로 형성하는 것이 바람직하다.
상기 플레이트전극용 금속막은 TiN,Ru 및 다결정실리콘 중 어느 하나의 전도막을 이용하며, CVD 및 ALD 중 어느 하나의 공정을 이용하여 500~ 3000Å두께로 형성하는 것이 바람직하다.
(실시예)
이하, 첨부된 도면을 참고로 하여 본 발명에 따른 반도체소자의 캐패시터 제조방법을 설명하기로 한다.
도 3a 내지 도 3g는 본 발명에 따른 반도체소자의 캐패시터 형성방법을 설명하기 위한 공정단면도이다.
본 발명에 따른 반도체소자의 캐패시터 형성방법은, 도 3a에 도시된 바와 같이, 게이트전극, 소오스/드레인 등 트랜지스터(미도시)가 구비된 반도체기판(31) 위에 제 1절연막(33)을 형성하고 나서 제 1절연막(33)을 선택적으로 식각하여 소오스 또는 드레인을 노출시키는 제1스토리지노드 콘택(34)을 형성한다. 이어, 상기 제 1스토리지노드 콘택(34)이 구비된 기판 상에 다결정실리콘막(미도시)을 증착 및 에치백하여 제 1스토리지노드 콘택(34)을 매립시키는 제 1스토리지노드 플러그(35)를 형성한다. 이후, 상기 제 1스토리지노드 플러그(35)를 포함한 기판 전면에 실리콘 질화막(37) 및 제 2절연막(39)을 차례로 형성한다. 이때, 실리콘 질화막(37)은 이후의 제 2스토리지노드 콘택 형성을 위한 식각공정에서 식각정지막으로서의 역할을 하는 것으로서, 100∼2000Å 두께로 형성한다. 또한, 제 2절연막(39)은 캐패시터의 스토리지노드 전극 형성을 위한 희생산화막으로서의 역할을 하는 것으로서, 단일 산화막 및 CVD공정을 이용한 다중 산화막 중 어느 하나를 이용한다. 한편, 실리콘 질화막(37) 및 제 2절연막(39)의 총두께는 6000∼30000Å으로 한다.
이어, 도 3b에 도시된 바와 같이, 실리콘질화막(37)을 식각정지막으로 하고 상기 제 2절연막(39)을 선택 식각하여 스토리지노드 플러그(35)의 일부를 노출시키 는 제 1스토리지노드 콘택(40)을 형성한다.
그런다음, 도 3c에 도시된 바와 같이, 제 2스토리지노드 콘택에 의해 노출된 스토리지노드 플러그(35)를 100∼1200Å 두께로 리세스(도면부호 41 참조)시킨다. 이때, 상기 리세스 공정은 습식 식각 방법으로 진행하며, 배스 온도를 4~100℃로 유지하고, 5~3600초 동안 디핑처리한다. 또한, 상기 리세스 공정은 실리콘 질화막: 스토리지노드 플러그의 실리콘 및 제 1절연막 : 스토리지노드 플러그의 실리콘 성분 간의 식각율이 1:10 이상인 케미컬을 이용하여 습식식각하며, 습식 케미컬로는 NH4OH/H2O 및 HF/HNO3 중 어느 하나를 이용한다. 이때, 습식 케미컬로서 NH4OH/H2O 혼합 케미컬을 이용할 경우 NH4OH: H2O를 10:1~ 1:500 부피비로 혼합하고, 습식 케미컬로서 HF/HNO3 혼합 케미컬을 이용할 경우 HF : HNO3 를 20:1~ 1:100 부피비로 혼합하여 사용한다.
본 발명에서는 이후의 베리어금속막 형성 이전의 세정 장비 내 시퀀스(sequence)인 < HF 디핑처리→ DIW(DeIonized Water)린스처리→ 건조 단계>에서 한 가지 케미컬 만을 추가하여 < NH4OH/H2O 및 HF/HNO3 중 어느 하나의 혼합 케미컬 처리→DIW린스처리, HF 디핑처리, DIW린스-건조 단계>를 적용하여 하나의 리시프(recipe)로 진행가능하다. 따라서, 한 세정장비 상의 1개의 리시프로 묶어 베리어금속막 형성 이전의 세정공정과 함께 스토리지노드 플러그의 리세스 공정을 진행할 수 있다.
이후, 도 3d에 도시된 바와 같이, 리세스된 스토리지노드 플러그(35) 면에 베리어금속막(43)을 형성한다. 이때, 베리어금속막(43) 형성 공정은 리세스된 기판 전면에 Ti, Co 및 Zr 중 어느 하나의 금속막(미도시)을 증착하고 나서, 열처리시켜 금속막과 스토리지노드 플러그 간의 화학반응을 통해 리세스된 스토리지노드 플러그 면에 베리어금속막을 형성한다. 이때, 상기 베리어금속막을 형성한 후, 미반응된 금속막을 습식식각하여 제거한다.
이어, 도 3e에 도시된 바와 같이, 베리어금속막(43)을 포함한 기판 전면에 CVD 및 ALD 중 어느 하나의 공정을 통해 TiN막(미도시)을 50~1000Å두께로 형성한다.
그런 다음, 도 3f에 도시된 바와 같이, 제 2절연막(39)이 노출되는 시점까지 상기 TiN막을 식각하여 제 2스토리지노드 콘택(40) 내부에 베리어금속막(43)을 통해 스토리지노드 플러그(35)와 연결되는 스토리지노드 전극(S2)을 형성한다. 여기서, TiN막을 식각하는 공정은 에치백 및 CMP 중 어느 하나의 방법을 이용한다.
이후, 도 3g에 도시된 바와 같이, 스토리지노드 전극(S2) 구조 전면에 유전막(47) 및 플레이트 전극용 금속막(49)을 차례로 형성하여 캐패시터 제조를 완료한다. 이때, 유전막(47)은 MOCVD 및 ALCVD 중 어느 하나의 공정을 이용하여 50~ 400Å두께로 형성하며, 재질로는 TaON, Ta2O5,TiO2, Al3O3, HfO2, HfN, SrTiO3,(Ba,Sr)TiO3 및 (Pb,Sr)TiO3 중 어느 하나의 단일막 또는 이들의 복합막을 이용한다. 또한, 플레이트전극용 금속막(49)은 CVD 및 ALD 중 어느 하나의 공정을 이용하여 500~ 3000Å두께로 형성하며, 재질로는 TiN,Ru 및 다결정실리콘 중 어느 하나의 전도막을 이용한다.
본 발명에 따르면, 제 2스토리지노드 콘택에 의해 노출된 스토리지노드 플러그를 리세스시킨 후, 베리어금속막을 형성함으로써, 스토리지노드 플러그를 보호하여 리키지 커런트 소오스를 효과적으로 제거할 수 있디.
즉, 본 발명은 제 2스토리지노드 콘택 형성을 위한 식각 공정 시, 스토리지노드 플러그 측벽의 스페이서가 어택을 받아 발생된 틈새에 의한 리키지 커런트 소오스를 효과적으로 제거하여 MIM캐패시터에 의한 웨이퍼 수율 감소의 치명적인 원인을 효과적으로 감소시켜 안정적인 디바이스를 제작할 수 있으며, 또한 웨이퍼의 수율을 증가시킬 수 있다.

Claims (19)

  1. 반도체기판 위에 스토리지노드 플러그를 가진 제 1절연막을 형성하는 단계와,
    상기 제 1절연막이 구비된 기판 위에 식각정지막 및 제 2절연막을 차례로 형성하는 단계와,
    상기 식각정지막을 이용하여 상기 제 2절연막을 선택 식각하여 스토리지노드 플러그의 일부를 노출시키는 스토리지노드 콘택을 형성하는 단계와,
    상기 스토리지노드 콘택에 의해 노출된 스토리지노드 플러그를 일부 리세스시키는 단계와,
    상기 리세스된 스토리지노드 플러그 면에 베리어금속막을 형성하는 단계와,
    상기 스토리지노드 콘택 내부에 상기 베리어금속막을 통해 상기 스토리지노드 플러그와 연결되는 스토리지노드 전극을 형성하는 단계와,
    상기 스토리지노드 전극 위에 유전막 및 플레이트전극용 금속막을 차례로 형성하는 단계를 포함한 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
  2. 제 1항에 있어서, 상기 식각정지막 및 제 2절연막의 총두께는 6000∼30000Å인 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
  3. 제 1항에 있어서, 상기 식각정지막은 실리콘질화막 재질을 이용하여 100∼ 2000Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
  4. 제 1항에 있어서, 상기 제 2절연막은 단일 산화막 및 CVD공정을 이용한 다중 산화막 중 어느 하나를 이용하는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
  5. 제 1항에 있어서, 상기 리세스 공정은 식각정지막: 스토리지노드 플러그 및 제 1절연막 : 스토리지노드 플러그 간의 식각율이 1:10 이상인 케미컬을 이용하여 습식식각하는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
  6. 제 1항에 있어서, 상기 리세스 공정은 상기 스토리지노드 플러그가 100∼1200Å 두께로 손실되는 타겟으로 습식 식각하는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
  7. 제 1항에 있어서, 상기 리세스 공정은 NH4OH/H2O 및 HF/HNO3 중 어느 하나의 혼합 케미컬을 사용하여 습식 식각하는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
  8. 제 7항에 있어서, 상기 NH4OH/H2O 혼합 케미컬은 NH4OH: H2O를 10:1~ 1:500 부피비로 혼합한 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
  9. 제 7항에 있어서, 상기 HF/HNO3 혼합 케미컬은 HF : HNO3 를 20:1~ 1:100 부피비로 혼합한 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
  10. 제 1항에 있어서, 상기 리세스 공정은 배스 온도를 4~100℃로 유지하고, 5~3600초 동안 디핑처리하는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
  11. 제 1항에 있어서, 상기 베리어금속막 형성 공정은
    상기 리세스된 기판 전면에 Ti, Co 및 Zr 중 어느 하나의 금속막을 증착하는 단계와,
    상기 금속막을 포함한 기판에 열처리 공정을 진행하여 상기 금속막 및 상기 스토리지노드 플러그 간의 화학반응을 통해 상기 리세스된 스토리지노드 플러그 면에 베리어금속막을 형성하는 단계를 포함한 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
  12. 제 11항에 있어서, 상기 베리어금속막을 형성한 후, 미반응된 금속막을 습식식각하는 단계를 추가하는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
  13. 제 1항에 있어서, 상기 스토리지노드 전극 형성은
    상기 베리어금속막을 포함한 기판 전면에 CVD 및 ALD 중 어느 하나의 공정을 통해 TiN막을 형성하는 단계와,
    상기 제 2절연막이 노출되는 시점까지 상기 TiN막을 식각하는 단계를 포함한 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
  14. 제 13항에 있어서, 상기 TiN막은 50~1000Å두께로 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
  15. 제 13항에 있어서, 상기 TiN막을 식각하는 공정은 에치백 및 CMP 중 어느 하나의 방법을 이용하는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
  16. 제 1항에 있어서, 상기 유전막은 TaON, Ta2O5,TiO2, Al3O3, HfO2, HfN, SrTiO3,(Ba,Sr)TiO3 및 (Pb,Sr)TiO3 중 어느 하나의 단일막 또는 이들의 복합막을 이용하는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
  17. 제 16항에 있어서, 상기 유전막은 MOCVD 및 ALCVD 중 어느 하나의 공정을 이용하여 50~ 400Å두께로 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
  18. 제 1항에 있어서, 상기 플레이트전극용 금속막은 TiN,Ru 및 다결정실리콘 중 어느 하나의 전도막을 이용하는 것을 특징으로 하는 반도체소자의 캐패시터 제조방 법.
  19. 제 18항에 있어서, 상기 플레이트전극용 금속막은 CVD 및 ALD 중 어느 하나의 공정을 이용하여 500~ 3000Å두께로 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
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