KR100914290B1 - 반도체 소자의 캐패시터 형성방법 - Google Patents

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    • H01L21/31111—Etching inorganic layers by chemical means

Abstract

본 발명의 반도체 소자의 캐패시터 형성방법은, 컨택플러그가 형성된 반도체 기판의 층간절연막 위에 식각 정지막을 형성하는 단계; 식각 정지막 위에 스토리지노드 절연막을 형성하는 단계; 스토리지노드 절연막 및 식각 정지막을 식각하여 컨택플러그 및 식각 정지막의 측면을 노출시키는 스토리지노드 컨택홀을 형성하는 단계; 노출된 식각 정지막을 스토리지노드 컨택홀의 외측 방향으로 리세스 시키는 단계; 및 리세스 시키는 과정에서 바닥 부분의 면적이 확장된 스토리지노드 컨택홀 내에 유전체막 및 플레이트전극을 형성하는 단계를 포함한다.
스토리지노드 전극, 리세스, SPM 세정

Description

반도체 소자의 캐패시터 형성방법{Method for fabricating capacitor in semiconductor device}
본 발명은 반도체 소자에 관한 것으로서, 보다 상세하게는 반도체 소자의 캐패시터 형성방법에 관한 것이다.
반도체 소자가 고집적화됨에 따라 디자인 룰(design rule)이 감소하면서 소자의 크기 또한 축소하고 있다. 특히, 반도체 소자의 집적도가 80nm이하로 축소되면서 캐패시터의 정전용량(Cs; capacitance)을 확보하기가 어려워지고 있다. 이에 따라 캐패시터의 면적은 축소하면서 정전용량을 증가하는 것이 중요한 이슈가 되고 있다. 이러한 캐패시터의 정전용량을 확보하는 방법으로, 캐패시터의 높이를 증가시키는 방법이 있다. 그러나 캐패시터의 높이를 증가시키는 방법은, 캐패시터의 종횡비(aspect ratio)가 높아지면서 셀 영역 및 주변회로영역 간에 단차가 증가되고, 이에 따라 공정 마진이 급격하게 감소하여 후속 공정이 어려워지는 문제가 있다. 또한, 캐패시터의 높이를 결정하는 스토리지노드 절연막 내에 스토리지노드 컨택홀을 형성시, 식각 공정의 한계로 상부의 FICD(Final Inspection Critical Dimension)만큼 바닥부분의 FICD를 확보하기 어렵다.
이러한 캐패시터의 정전용량을 증가시키는 방법들 가운데 최근, 캐패시터 구조에서 딥-아웃 프로세스(dip-out process)를 이용한 실린더 타입(cylinder typed)의 스토리지노드 전극을 적용하고 있다. 딥-아웃 프로세스는 스토리지노드 절연막 상에 스토리지노드용 금속막을 증착 및 분리하여 스토리지노드 전극을 형성한 다음 스토리지노드 절연막을 모두 제거하는 방법이다. 실린더 타입의 스토리지노드 전극은 외측면 및 내측면을 모두 전극으로 이용할 수 있어 캐패시터의 정전용량을 증가시킬 수 있다. 그러나 이 방법 또한 반도체 소자가 고집적화되어 캐패시터의 종횡비가 높아짐에 따라 딥-아웃 프로세스를 이용하는 과정에서 문제가 발생할 수 있다.
도 1은 스토리지노드 전극이 형성된 반도체 소자를 상부에서 나타내보인 도면이다.
도 1을 참조하면, 스토리지노드 전극(100)은 워드라인 및 비트라인과 같은 하부전극과 전기적으로 연결하기 위해 컨택플러그(미도시함)와 접촉하도록 오버랩되어 배치된다. 그리고 이러한 스토리지노드 전극은 실린더 타입의 구조로 형성하기 위해 딥-아웃 프로세스를 이용하여 형성하고 있다. 그러나 80nm 이하급의 반도체 소자에서는 캐패시터의 높은 종횡비에 비해 최소 공간 선폭(Minimum space CD)이 30nm 내지 60nm 정도로 협소하다. 이에 따라 딥-아웃 프로세스시, 세정장비를 최적 조건을 유지한 상태에서 진행하여도 스토리지노드 전극의 상부(top) 부분이 휘어지는 리닝(leaning) 현상에 의해 인접하는 스토리지노드 전극과 연결되는 브릿지(bridge)성 결함(A)이 발생할 수 있다. 이러한 브릿지성 결함은 비트라인 결함으 로 연결되는 문제가 있다.
본 발명에 따른 반도체 소자의 캐패시터 형성방법은, 컨택플러그가 형성된 반도체 기판의 층간절연막 위에 식각 정지막을 형성하는 단계; 상기 식각 정지막 위에 스토리지노드 절연막을 형성하는 단계; 상기 스토리지노드 절연막 및 식각 정지막을 식각하여 상기 컨택플러그 및 상기 식각 정지막의 측면을 노출시키는 스토리지노드 컨택홀을 형성하는 단계; 상기 노출된 식각 정지막을 상기 스토리지노드 컨택홀의 외측 방향으로 리세스 시키는 단계; 및 상기 리세스 시키는 과정에서 바닥 부분의 면적이 확장된 상기 스토리지노드 컨택홀 내에 유전체막 및 플레이트전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 식각 정지막은 실리콘나이트라이드(Si3N4)막을 포함하여 형성할 수 있다.
상기 식각 정지막을 리세스 시키는 단계는, 상기 반도체 기판을 황산(H2SO4)을 포함하는 제1 세정용액 저장부, 히터(heater), 과산화수소(H2O2)를 포함하는 제2 세정용액 저장부, 탈이온수 저장부 및 노즐부를 포함하는 세정 장치 내에 로딩시키는 단계; 및 상기 세정 장치에 로딩된 상기 반도체 기판 상에 적어도 180℃의 온도를 갖는 황산(H2SO4)을 포함하는 세정 소스를 3분 내지 10분 동안 공급하여 세정하는 단계를 포함하는 것이 바람직하다.
상기 황산을 포함하는 세정 소스는 180℃ 내지 210℃의 온도로 유지하면서 상기 반도체 기판 상에 기체 상태로 공급하는 것이 바람직하다.
상기 황산을 포함하는 세정 소스는 황산(H2SO4)용액 및 과산화수소(H2O2)가 4:1 내지 20:1의 부피비로 혼합하여 공급하는 것이 바람직하다.
상기 황산(H2SO4)을 포함하는 세정 소스는 상기 탈이온수 저장부로부터 100℃ 내지 120℃의 온도로 가열된 탈이온수 기체를 20cc/min 내지 100cc/min의 유량으로 공급하는 것이 바람직하다.
상기 세정 장치는 싱글 타입(single-typed)의 세정 장치를 이용할 수 있다.
상기 식각 정지막을 리세스시키는 단계는, 상기 식각 정지막이 상기 스토리지노드 컨택홀의 외측 방향으로 5nm 내지 15nm의 두께로 리세스 시키는것이 바람직하다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도 2 내지 도 9는 본 발명의 실시예에 따른 반도체 소자의 캐패시터 형성방법을 설명하기 위해 나타내보인 도면들이다. 도 10은 세정 장치를 개략적으로 나타내보인 도면이다. 그리고 도 11은 세정 조건에 따른 웨이퍼 온도를 나타내보인 그래프이다.
도 2를 참조하면, 워드라인 및 비트라인을 포함하는 하부 구조물(미도시함)이 형성된 반도체 기판(200) 위에 컨택플러그(215)가 구비된 층간절연막(205)을 형성한다.
구체적으로, 하부 구조물이 형성된 반도체 기판(200) 위에 층간절연막(205)을 형성한다. 계속해서 층간절연막(205) 내에 하부구조물을 선택적으로 노출하는 컨택홀(210)을 형성한 다음 컨택홀(210) 내부를 도전성 물질, 예를 들어 폴리실리콘막으로 매립한다. 다음에 도전성 물질을 평탄화 공정을 진행하여 하부 구조물과 이후 형성될 캐패시터와 연결시키는 컨택플러그(215)를 형성한다. 여기서 평탄화 공정은 에치백(etchback) 또는 화학적기계적연마(CMP; Chemical Mechanical Polishing)방법으로 진행할 수 있다. 다음에 컨택플러그(215) 및 층간절연막(205) 위에 식각 정지막(220)을 600Å 내지 900Å의 두께로 증착한다. 이 식각정지막(220)은 이후 스토리지노드 컨택홀을 형성하기 위해 진행하는 식각 과정에서 하부 막을 보호하는 역할을 하며, 실리콘질화막(Si3N4)을 포함하여 형성할 수 있다.
도 3을 참조하면, 식각정지막(220) 위에 스토리지노드 절연막(235)을 캐패시터가 형성될 높이만큼 증착한다. 여기서 스토리지노드 절연막(235)은 1차 절연막(225) 및 1차 절연막(225)보다 상대적으로 막질이 치밀한 2차 절연막(230)이 적층된 이중막으로 형성할 수 있다. 여기서 1차 절연막(225)은 PSG(Phosphorus Silicon Glass)막으로 2000Å 내지 5000Å의 두께로 형성하고, 1차 절연막(225)보다 막질이 치밀한 2차 절연막(230)은 TEOS(Tetra Ortho Ethyl Silicon)막으로 7000 Å 내지 13000Å의 두께로 형성할 수 있다. 이때, 스토리지노드 절연막(235)은 PETEOS(Plasma Enhanced Tetra Ortho Ethyl Silicon) 산화막을 단일막으로 형성할 수도 있다.
다음에 스토리지노드 절연막(235) 위에 하드마스크막(240)을 증착한다. 이 하드마스크막(240)은 이후 스토리지노드 컨택홀을 형성하기 위해 진행하는 식각 공정에서 식각마스크 역할을 한다. 이러한 하드마스크막(240)은 폴리실리콘막으로 500Å 내지 2500Å의 두께로 형성한다. 계속해서 하드마스크막(240) 위에 포토레지스트막을 도포 및 패터닝하여 캐패시터가 형성될 영역의 하드마스크막(240)을 노출시키는 개구부를 갖는 포토레지스트막 패턴(245)을 형성한다.
도 4를 참조하면, 스토리지노드 절연막(235) 내에 스토리지노드 컨택홀(249)을 형성한다. 구체적으로, 포토레지스트막 패턴(245)을 마스크로 노출된 하드마스크막(240)을 식각하여 스토리지노드 절연막(235)의 제2 절연막(230)의 표면을 일부 노출시키는 하드마스크막 패턴(247)을 형성한다. 그리고 포토레지스트막 패턴(245)은 제거한다. 다음에 하드마스크막 패턴(247)을 마스크로 노출된 스토리지노드 절연막(235)의 제2 절연막(230) 및 제1 절연막(225)을 식각 정지막(220)이 노출될 때까지 식각한다. 계속해서 노출된 식각 정지막(220)을 식각하여 컨택플러그(215)를 노출시키는 스토리지노드 컨택홀(249)을 형성한다. 그리고 하드마스크막 패턴(247)을 에치백(etch back)을 이용하여 제거한다.
도 5 및 도 10을 참조하면, 스토리지노드 컨택홀(249) 상에 황산을 포함하는 세정 소스(SPM; Sulfuric acid Peroxide Mixture)를 공급하는 세정을 실시하여 식 각 정지막(220)을 스토리지노드 절연막(235)의 내측 방향으로 소정 두께만큼 리세스시켜 스토리지노드 컨택홀(249)의 바닥 부분의 면적을 확장한다. 여기서 황산을 포함하는 세정 소스는 180℃ 내지 210℃의 온도로 황산(H2SO4)용액 및 과산화수소(H2O2)가 4:1 내지 20:1의 부피비로 혼합하여 3분 내지 10분 동안 공급할 수 있다.
구체적으로, 반도체 기판(200)을 도 10의 세정 장치 내에 로딩시킨다. 이 세정장치는 세정 챔버(300), 세정 챔버(300) 내에 반도체 기판(w)을 로딩시키면서 일 방향으로 회전 가능한 스테이지(305), 세정 챔버(300) 내에 로딩된 반도체 기판(w) 상에 세정 용액을 분사하는 노즐부(310), 세정 챔버(300) 외부에 배치되면서 세정 챔버(300) 내부에 황산(H2SO4) 용액을 공급하는 제1 세정용액 저장부(315), 제1 세정용액의 온도를 상승시키는 히터(317), 과산화수소수(H2O2)를 공급하는 제2 세정용액 저장부(320), 탈이온수(DIW; Deionized water)를 공급하는 탈이온수 저장부(325) 및 제1 세정용액 저장부(315) 내지 탈이온수 저장부(325)를 세정 챔버(300) 내에 연결하는 공급라인(330)을 포함하여 이루어진다. 여기서 탈이온수 저장부(325)는 기체 상태의 탈이온수를 공급한다. 또한 세정 장치는 싱글 타입(single-typed)의 세정 장치를 이용할 수 있다.
이러한 세정 장치내에 반도체 기판(200)을 로딩시킨다음, 제1 세정용액 저장부(315)에서 황산(H2SO4) 용액을 공급한다. 여기서 제1 세정용액 저장부(315)로부터 히터(317)를 거쳐 공급되는 황산(H2SO4) 용액의 최초 온도는 많아야 80℃의 온도이다. 다음에 제1 세정용액 저장부(315)로부터 공급된 황산(H2SO4) 용액은 제2 세정용액 저장부(320)로부터 공급된 과산화수소수(H2O2)와 접촉한다. 그러면 과산화수소수(H2O2)와 접촉한 황산(H2SO4) 용액의 온도는 150℃까지 상승하게 된다. 그리고 과산화수소수(H2O2)와 접촉한 황산(H2SO4) 용액이 탈이온수 저장부(325)에서 기체 상태의 탈이온수와 접촉하고, 노즐부(310)를 통해 기체 상태로 스테이지(305) 상의 반도체 기판(w) 상에 분사된다. 여기서 기체 상태로 분사되는 황산(H2SO4) 용액의 온도는 180℃ 내지 210℃의 온도까지 상승한 상태에서 반도체 기판(w) 상에 분사된다. 이때, 기체 상태로 분사되는 황산(H2SO4) 용액의 180℃ 이상의 온도를 안정적으로 유지하기 위해 100℃ 내지 120℃의 온도로 가열된 탈이온수 기체를 20cc/min 내지 100cc/min의 유량으로 공급할 수 있다. 이러한 세정 조건에 따른 웨이퍼 온도의 그래프를 나타내보인 도 11을 참조하면, 본 발명의 실시예에 따른 세정 조건(A)의 경우 황산(H2SO4) 용액의 온도는 180℃ 내지 210℃의 온도까지 상승한 반면, 종래의 세정 조건(B)의 경우에는 130℃ 이상 온도를 올릴 수 없는 것을 확인할 수 있다.
일반적으로 황산을 포함하는 세정 소스를 이용한 세정은 90℃ 내지 130℃의 온도에서 진행되고, 세정 온도가 150℃ 이상의 고온에서는 질화막의 손실(nitride loss)이 발생할 수 있다. 이러한 질화막 손실 속도는 온도에 영향을 받는다. 이에 따라 본 발명의 실시예에서는 황산을 포함하는 세정 소스, 예를 들어 황산(H2SO4) 용액의 온도를 180℃ 내지 210℃의 온도까지 상승시켜 질화막으로 형성된 식각 정지막(220)을 선택적으로 리세스시켜 스토리지노드 컨택홀(249)의 바닥 부분의 면적을 확장시킬 수 있다. 여기서 식각 정지막(220)은 내측으로 5nm 내지 15nm의 두께만큼 리세스시킨다. 또한 황산을 포함하는 세정 소스로 세정을 진행하는 과정에서 스토리지노드 컨택홀(249)의 노출 표면을 산화시킬 수 있어 식각 과정에서 손상된 스토리지노드 절연막(235)의 손상 부분을 제거하는 산소 플라즈마 처리(O2 Plasma Treatment) 공정 단계를 생략할 수 있다.
여기서 황산을 포함하는 세정 소스를 이용한 세정을 진행한 후에 SC-1(Standard Clean-1) 용액을 이용한 세정을 추가로 진행할 수 있다. 이때, SC-1 용액은 암모니아(NH4OH), 과산화수소(H2O2) 및 탈이온수를 1:4:20의 부피비로 혼합하여 20℃ 내지 27℃의 온도에서 3분 내지 10분 동안 진행할 수도 있다.
도 6을 참조하면, 스토리지노드 컨택홀(249) 및 스토리지노드 절연막(235) 위에 배리어 금속막(250) 및 금속막(255)을 증착한다.
구체적으로, 리세스에 의해 바닥 부분의 면적이 확장된 스토리지노드 컨택홀(249) 및 스토리지노드 절연막(235) 위에 배리어 금속막(250)을 증착한다. 이 배리어 금속막(250)은 금속막(255)의 증착이 원활히 이루어지게 하며 티타늄(Ti)막을 포함하여 30Å 내지 80Å의 두께로 형성할 수 있다. 다음에 비록 도면에 도시하지는 않았지만, 배리어 금속막(250) 상에 급속열처리(RTA; Rapid Thermal Annealing) 를 수행하여 배리어 금속막(250) 계면에 금속실리사이드막, 예컨대 티타늄실리사이드(TiSix)막을 형성한다. 다음에 배리어 금속막(250) 위에 금속막(255)을 증착한다. 이 금속막(255)은 티타늄나이트라이드(TiN)막을 포함하여 250Å 내지 400Å의 두께로 형성할 수 있다.
도 7을 참조하면, 금속막(255) 및 배리어 금속막(250) 상에 분리 공정을 진행하여 스토리지노드용 절연막(235) 위의 금속막(255) 및 배리어 금속막(250)을 제거한다. 이러한 분리 공정에 의해 스토리지노드 절연막(235) 내에 금속막 패턴(265) 및 배리어 금속막 패턴(260)을 포함하는 분리된 스토리지노드 전극(270)이 형성된다. 여기서 스토리지노드 전극(270)을 형성하기 위한 분리 공정은 에치백(etch back) 또는 화학적기계적연마(CMP; Chemical Mechanical Polishing)방법을 이용하여 수행할 수 있다.
도 8을 참조하면, 스토리지노드 절연막(235)을 제거하는 딥-아웃(dip-out) 프로세스를 진행하여 전극의 외측 및 내측이 모두 노출되는 실린더 타입(cylinder-typed)의 스토리지노드 전극(270)을 형성한다. 스토리지노드 절연막(235)을 제거하는 딥-아웃 프로세스는 산화막을 제거할 수 있는 습식식각용액을 이용하여 제거한다. 이 딥-아웃 프로세스는 식각 정지막(220)이 노출될 때까지 진행하여 하부 구조물이 손상되는 것을 방지한다. 여기서 딥-아웃 프로세스를 진행하는 동안 식각 정지막(220) 방향으로 확장하여 형성된 스토리지노드 전극(270)의 바닥 부분(C)이 지지대 역할을 하여 스토리지노드 전극(270)이 기울어져 인접하는 스토리지노드 전극과 연결되는 브릿지 결함을 억제할 수 있다.
도 9를 참조하면, 실린더 타입의 스토리지노드 전극(270) 위에 유전체막(275) 및 플레이트 전극(280)을 순차적으로 형성한다. 여기서 플레이트 전극(280)은 스토리지노드 전극(270) 및 유전체막(275)을 충분히 매립할 수 있는 두께로 형성한다.
본 발명에 의한 반도체 소자의 캐패시터 형성방법은, 스토리지노드 컨택홀을 형성하는 식각 과정에서 180℃ 이상의 SPM 세정을 실시하여 식각 정지막을 선택적으로 리세스시킴으로써 스토리지노드 컨택홀의 바닥부분의 면적을 확장시킬 수 있다. 이에 따라 딥-아웃 프로세스에서 스토리지노드 전극 간에 연결되는 브릿지 결함을 방지할 수 있다.
도 1은 스토리지노드 전극이 형성된 반도체 소자를 상부에서 나타내보인 도면이다.
도 2 내지 도 9는 본 발명의 실시예에 따른 반도체 소자의 캐패시터 형성방법을 설명하기 위해 나타내보인 도면들이다.
도 10은 세정 장치를 개략적으로 나타내보인 도면이다.
도 11은 세정 조건에 따른 웨이퍼 온도를 나타내보인 그래프이다.

Claims (9)

  1. 컨택플러그가 형성된 반도체 기판의 층간절연막 위에 식각 정지막을 형성하는 단계;
    상기 식각 정지막 위에 스토리지노드 절연막을 형성하는 단계;
    상기 스토리지노드 절연막 및 식각 정지막을 식각하여 상기 컨택플러그 및 상기 식각 정지막의 측면을 노출시키는 스토리지노드 컨택홀을 형성하는 단계;
    적어도 180℃의 온도의 황산(H2SO4)을 포함하는 세정 소스를 공급하여 상기 측면이 노출된 식각 정지막을 상기 스토리지노드 컨택홀의 외측 방향으로 리세스 시키는 단계; 및
    상기 리세스 시키는 과정에서 바닥 부분의 면적이 확장된 상기 스토리지노드 컨택홀 내에 유전체막 및 플레이트전극을 형성하는 단계를 포함하는 반도체 소자의 캐패시터 형성방법.
  2. 제1항에 있어서,
    상기 식각 정지막은 실리콘나이트라이드(Si3N4)막을 포함하여 형성하는 반도체 소자의 캐패시터 형성방법.
  3. 제1항에 있어서, 상기 식각 정지막을 리세스 시키는 단계는,
    상기 반도체 기판을 황산(H2SO4)을 포함하는 제1 세정용액 저장부, 히터(heater), 과산화수소(H2O2)를 포함하는 제2 세정용액 저장부, 탈이온수 저장부 및 노즐부를 포함하는 세정 장치 내에 로딩시키는 단계; 및
    상기 세정 장치에 로딩된 상기 반도체 기판 상에 180℃ 내지 210℃의 온도를 갖는 황산(H2SO4)을 포함하는 세정 소스를 3분 내지 10분 동안 공급하여 세정하는 단계를 포함하는 반도체 소자의 캐패시터 형성방법.
  4. 삭제
  5. 제3항에 있어서,
    상기 황산을 포함하는 세정 소스는 황산(H2SO4)용액 및 과산화수소(H2O2)가 4:1 내지 20:1의 부피비로 혼합하여 공급하는 반도체 소자의 캐패시터 형성방법.
  6. 제3항에 있어서,
    상기 황산(H2SO4)을 포함하는 세정 소스는 상기 탈이온수 저장부로부터 100℃ 내지 120℃의 온도로 가열된 탈이온수 기체를 20cc/min 내지 100cc/min의 유량으로 공급하는 반도체 소자의 캐패시터 형성방법.
  7. 제3항에 있어서,
    상기 세정 장치는 싱글 타입(single-typed)의 세정 장치를 이용하는 반도체 소자의 캐패시터 형성방법.
  8. 제1항에 있어서,
    상기 식각 정지막을 리세스시키는 단계는, 상기 식각 정지막이 상기 스토리지노드 컨택홀의 외측 방향으로 5nm 내지 15nm의 두께로 리세스 시키는 세정 타겟으로 진행하는 반도체 소자의 캐패시터 형성방법.
  9. 제1항에 있어서, 상기 식각 정지막을 리세스 시키는 단계는,
    상기 반도체 기판을 황산(H2SO4)을 포함하는 제1 세정용액 저장부, 히터(heater), 과산화수소(H2O2)를 포함하는 제2 세정용액 저장부, 탈이온수 저장부 및 노즐부를 포함하는 세정 장치 내에 로딩시키는 단계;
    상기 제1 세정용액 저장부로부터 많아야 80℃ 온도의 황산 용액을 공급하는 단계;
    상기 공급된 황산 용액을 상기 제2 세정용액 저장부에서 공급된 과산화수소와 접촉시켜 150℃의 온도까지 상승시키는 단계; 및
    상기 과산화수소와 접촉된 황산 용액을 상기 탈이온수 저장부에서 기체 상태의 탈이온수와 접촉하여 180℃ 내지 210℃의 온도까지 상승시켜, 상기 노즐부를 통해 상기 반도체 기판 상에 3분 내지 10분 동안 공급하여 세정하는 단계를 포함하는 반도체 소자의 캐패시터 형성방법.
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