KR100884345B1 - 반도체 소자의 캐패시터 형성방법 - Google Patents

반도체 소자의 캐패시터 형성방법 Download PDF

Info

Publication number
KR100884345B1
KR100884345B1 KR1020070107057A KR20070107057A KR100884345B1 KR 100884345 B1 KR100884345 B1 KR 100884345B1 KR 1020070107057 A KR1020070107057 A KR 1020070107057A KR 20070107057 A KR20070107057 A KR 20070107057A KR 100884345 B1 KR100884345 B1 KR 100884345B1
Authority
KR
South Korea
Prior art keywords
storage node
cleaning
forming
capacitor
node electrode
Prior art date
Application number
KR1020070107057A
Other languages
English (en)
Inventor
이명신
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020070107057A priority Critical patent/KR100884345B1/ko
Application granted granted Critical
Publication of KR100884345B1 publication Critical patent/KR100884345B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H01L21/02068—Cleaning during device manufacture during, before or after processing of conductive layers, e.g. polysilicon or amorphous silicon layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers

Abstract

본 발명의 반도체 소자의 캐패시터 형성방법은, 메인 칩 및 웨이퍼 가장자리 지역을 포함하는 반도체 기판상에 컨택플러그가 형성된 층간절연막을 형성하는 단계; 스토리지노드 절연막 내에 스토리지노드 컨택홀을 형성하는 단계; 스토리지노드 컨택홀 내에 스토리지노드 전극을 형성하는 단계; 반도체 기판상에 황산을 포함하는 세정 용액으로 1차 세정하여 웨이퍼 가장자리 지역에 유발된 잔여물을 제거하는 단계; 스토리지노드 절연막을 식각하여 실린더 타입의 스토리지노드 전극을 형성하는 단계; 반도체 기판상에 황산을 포함하는 세정 용액으로 2차 세정하여 메인 칩 및 웨이퍼 가장자리 지역에서 스토리지노드 절연막의 식각시 유발된 불순물을 제거하는 단계; 및 2차 세정에서 스토리지노드 전극이 내측으로 소정 두께만큼 손실되어, 손실된 두께만큼 내부 공간 면적이 증가한 스토리지노드 전극 위에 유전체막 및 플레이트 전극을 형성하는 단계를 포함한다.
실린더 타입, 딥-아웃 프로세스, 세정

Description

반도체 소자의 캐패시터 형성방법{Method for fabricating capacitor in semiconductor device}
본 발명은 반도체 소자에 관한 것으로서, 보다 상세하게는 세정을 이용하여 캐패시터의 내부 표면적을 확장시킬 수 있는 반도체 소자의 캐패시터 형성방법에 관한 것이다.
반도체 소자의 집적도가 높아짐에 따라 소자의 크기가 축소되면서 캐패시터의 정전용량(Cs; capacitance)을 확보하기가 어려워지고 있다. 특히, 트랜지스터와 캐패시터로 구성되는 디램(DRAM; Dynamic Random Access Memory) 소자에서, 캐패시터의 면적은 축소하면서 정전용량을 증가시키는 것이 중요한 이슈가 되고 있다. 이러한 캐패시터의 정전용량을 확보하는 방법으로, 캐패시터의 높이를 증가시키는 방법, 유전상수 값이 높은 물질을 유전체막으로 이용하는 방법이 제안되어 이용되어 왔다. 그러나 캐패시터의 높이를 증가시키는 방법은, 캐패시터의 높이가 증가하면서 셀 영역 및 주변회로영역 간에 단차가 증가되고, 이에 따라 공정 마진이 급격하게 감소하여 후속 공정이 어려워지고, 정전용량의 확보 또한 어려워지는 문제가 있다. 또한, 유전체막의 물질을 변경하는 방법의 경우에는, 결정화 온도가 낮은 고유 전상수 물질의 특성에 의해 누설전류(leakage current) 특성이 저하되는 문제가 발생할 수 있다. 이에 따라 소자의 고집적화에 따라 정전용량(Cs)을 증가시키면서, 안정적으로 정전용량을 확보할 수 있는 방법이 요구된다.
이러한 방법 가운데 하나로 최근, 캐패시터 구조에서 딥-아웃 프로세스(dip-out process)를 이용한 실린더 타입(cylinder typed)의 스토리지노드 전극을 적용하고 있다. 딥-아웃 프로세스는 스토리지노드 절연막 상에 스토리지노드용 금속막을 증착 및 분리하여 스토리지노드 전극을 형성한 다음 스토리지노드 절연막을 모두 제거하는 방법이다. 실린더 타입의 스토리지노드 전극은 외측 및 내측을 모두 전극으로 이용할 수 있어 캐패시터의 정전용량을 증가할 수 있다.
그런데, 딥-아웃 프로세스를 이용하여 실린더 타입의 스토리지노드 전극을 형성하는 과정에서 웨이퍼 에지 비드 제거(W/F EBR; Wafer Edge Bead Removal) 영역 및 웨이퍼 에치 노광(WEE; Wafer Etch Exposure) 영역에서 떨어져 나온 전도성 물질에 의해 인접하는 캐패시터가 연결되는 마이크로 브릿지 결함(Micro bridge defect)이 발생할 수 있다. 또한, 유기(organic) 성분의 드롭 파티클(drop particle)에 의한 흐름성 결함이 실린더 타입의 스토리지노드 전극 상부에 형성되어 후속 스토리지노드 전극 위에 유전체막이 증착되는 것을 방해하는 문제가 발생할 수 있다. 이러한 브릿지 결함 및 드롭 파티클에 의해 유전체막이 증착되지 않으면 캐패시터 이후의 공정을 진행하는데 있어서도 추가 공정이 요구되어 공정 단계가 복잡해지는 등의 심각한 수율 손실의 문제점이 발생할 수 있다. 또한, 스토리지노드 전극의 증착두께에 의해 스토리지노드 전극의 내부 공간 면적이 좁아 유전체 막의 증착시 스텝 커버리지(step coverage) 특성이 저하되어 소자의 누설 특성이 저하될 수 있다.
본 발명의 실시예에 따른 반도체 소자의 캐패시터 형성방법은, 메인 칩 및 웨이퍼 가장자리 지역을 포함하는 반도체 기판상에 컨택플러그가 형성된 층간절연막을 형성하는 단계; 상기 스토리지노드 절연막 내에 스토리지노드 컨택홀을 형성하는 단계; 상기 스토리지노드 컨택홀 내에 스토리지노드 전극을 형성하는 단계; 상기 반도체 기판상에 황산을 포함하는 세정 용액으로 1차 세정하여 상기 웨이퍼 가장자리 지역에 유발된 잔여물을 제거하는 단계; 상기 스토리지노드 절연막을 식각하여 실린더 타입의 스토리지노드 전극을 형성하는 단계; 상기 반도체 기판상에 황산을 포함하는 세정 용액으로 2차 세정하여 상기 메인 칩 및 웨이퍼 가장자리 지역에서 상기 스토리지노드 절연막의 식각시 유발된 불순물을 제거하는 단계; 및 상기 2차 세정에서 상기 스토리지노드 전극이 내측으로 소정 두께만큼 손실되어, 상기 손실된 두께만큼 내부 공간 면적이 증가한 스토리지노드 전극 위에 유전체막 및 플레이트 전극을 형성하는 단계를 포함한다.
본 발명에 있어서, 상기 스토리지노드 전극은 티타늄(Ti)막 또는 티타늄나이트라이드(TiN)막을 포함하여 이루어진다.
상기 1차 세정은 80℃ 내지 90℃의 온도에서 600초 내지 1200초의 시간동안 진행한다.
상기 황산을 포함하는 세정 용액은 황산(H2SO4) 및 과산화수소(H2O)를 적어도 50:1의 비율로 혼합하는 SPM(Sulfuric acid Peroxide Mixture) 용액을 이용한다.
상기 스토리지노드 절연막은 산화막을 제거할 수 있는 습식식각용액을 이용하여 식각한다.
상기 2차 세정은 80℃ 내지 90℃의 온도에서 30초 내지 60초의 시간동안 진행한다.
상기 2차 세정은 상기 스토리지노드전극이 내측으로 20Å 내지 40Å의 두께로 손실되는 범위로 세정 타겟(cleaning target)을 설정한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도 1 내지 도 11은 본 발명에 따른 반도체 소자의 캐패시터 형성방법을 설명하기 위해 나타내보인 도면들이다. 특히 도 6a 내지 도 8b는 웨이퍼 에지 비드 제거(W/F EBR) 영역 및 웨이퍼 에치 노광(WEE) 영역을 나타내보인 도면들이다. 도 12는 세정에 따른 티타늄나이트라이드막의 손실 두께를 나타내보인 그래프이다. 그리고 도 13 및 도 14는 스토리지노드 전극의 파티클 여부를 설명하기 위해 나타내보 인 도면들이다.
도 1을 참조하면, 워드라인 및 비트라인을 포함하는 하부 구조물(미도시함)이 형성된 반도체 기판(100) 위에 컨택플러그(115)가 구비된 층간절연막(105)을 형성한다. 여기서 반도체 기판(100)은 메인 칩 및 웨이퍼 가장자리 지역을 포함한다. 이때, 웨이퍼의 가장자리 지역은 웨이퍼 에지 비드 제거(W/F EBR) 영역 및 웨이퍼 에치 노광(WEE) 영역을 포함하여 이루어진다.
구체적으로, 하부 구조물이 형성된 반도체 기판(100) 위에 층간절연막(105)을 형성한다. 계속해서 층간절연막(105) 내에 하부구조물을 선택적으로 노출하는 컨택홀(110)을 형성한 다음 컨택홀(110) 내부를 도전성 물질, 예를 들어 폴리실리콘막으로 매립한다. 다음에 도전성 물질을 평탄화 공정을 진행하여 하부 구조물과 이후 형성될 캐패시터와 연결시키는 컨택플러그(115)를 형성한다. 여기서 평탄화 공정은 에치백(etch back) 또는 화학적기계적연마(CMP; Chemical Mechanical Polishing)방법으로 진행할 수 있다. 다음에 컨택플러그(115) 및 층간절연막(105) 위에 식각 정지막(120)을 형성한다. 이 식각정지막(120)은 이후 스토리지노드 컨택홀을 형성하는 과정에서 식각을 정지시키는 역할을 하며, 실리콘질화막(Si3N4)을 포함하여 형성할 수 있다.
도 2를 참조하면, 식각정지막(120) 위에 스토리지노드 절연막(125)을 캐패시터가 형성될 높이만큼 증착한다. 여기서 스토리지노드 절연막(125)은 화학기상증착법(CVD; Chemical Vapor Deposition)을 이용하여 PETEOS(Plasma Enhanced Tetra Ortho Ethyl Silicon) 산화막을 단일막으로 형성하거나, PSG(Phosphorus Silicon Glass)막과 TEOS 산화막의 이중막으로 형성할 수 있다.
도 3을 참조하면, 스토리지노드 절연막(125) 내에 스토리지노드 컨택홀(135)을 형성한다. 구체적으로, 스토리지노드 절연막(125) 위에 마스크막 패턴(130)을 형성한다. 이 마스크막 패턴(130)은 이후 캐패시터가 형성될 영역의 스토리지노드 절연막(125)을 노출시키는 개구부를 갖는다. 다음에 마스크막 패턴(130)을 이용하여 노출된 스토리지노드 절연막(125)을 소정 깊이만큼, 예를 들어 식각 정지막(120)이 노출될 때까지 식각한다. 다음에 노출된 식각 정지막(120)을 식각하여 컨택플러그(115) 및 층간절연막(105)의 표면을 일부 노출시키는 스토리지노드 컨택홀(135)을 형성한다. 그리고 마스크막 패턴(130)은 제거한다.
도 4를 참조하면, 노출된 스토리지노드 컨택홀(135) 및 스토리지노드 절연막(125) 위에 배리어 금속막(140) 및 금속막(145)을 증착한다. 배리어 금속막(140)은 금속막(145)의 증착이 원활히 이루어지게 하며 티타늄(Ti)막을 포함하여 형성할 수 있다. 금속막(145)은 배리어 금속막(140) 위에 티타늄나이트라이드(TiN)막을 포함하여 형성할 수 있다. 이러한 배리어 금속막(140) 및 금속막(145)은 화학적기상증착(CVD; Chemical Vapor Deposition)방법을 이용하여 증착한다.
도 5를 참조하면, 금속막(145) 및 배리어 금속막(140) 상에 분리 공정을 진행하여 스토리지노드용 절연막(125) 상부의 금속막(145) 및 배리어 금속막(140)을 제거한다. 이러한 분리 공정에 의해 스토리지노드 절연막(125) 내에 금속막 패턴(155) 및 배리어 금속막 패턴(150)을 포함하는 분리된 스토리지노드 전극(160)이 형성된다. 여기서 스토리지노드 전극(160)을 형성하기 위한 분리 공정은 에치백(etch back) 또는 화학적기계적연마(CMP; Chemical Mechanical Polishing)방법을 이용하여 수행할 수 있다.
한편, 스토리지노드용 컨택홀 및 스토리지노드 전극을 형성하는 과정에서 잔여물(residue)이 발생할 수 있다. 이러한 잔여물은 특히 도 6a 및 도 6a의 'A'영역을 확대하여 나타내보인 도 6b를 참조하면, 웨이퍼 에지 비드 제거(W/F EBR; Wafer Edge Bead Removal) 영역 및 웨이퍼 에치 노광(WEE; Wafer Etch Exposure) 영역에서 웨이퍼 표면에 전도성 물질에 기인한 잔여물(300)이 남는 것을 확인할 수 있다. 이와 같이 스토리지노드 전극을 형성하는 과정에서 발생된 잔여물(300)은 후속 유전체막 및 플레이트 전극을 증착하는 과정에서 불량을 유발할 수 있는 원인이 되므로 이를 제거하는 것이 필요하다.
도 7을 참조하면, 스토리지노드 전극(160)이 형성된 반도체 기판(100) 상에 1차 세정을 수행하여 웨이퍼 에지 비드 제거(W/F EBR) 영역 및 웨이퍼 에치 노광(WEE) 영역 상에 잔류된 전도성 물질에 기인한 잔여물(300)을 제거한다.
구체적으로, 반도체 기판(100)을 세정 장치 내에 로딩시킨다. 다음에 세정 장치 내에 세정 용액을 공급하면서 80℃ 내지 90℃의 세정 온도에서 1차 세정을 수행하여 웨이퍼 에지 비드 제거(W/F EBR) 영역 및 웨이퍼 에치 노광(WEE) 영역에서 전도성 물질에 기인한 잔여물(300)을 제거한다. 여기서 세정 용액은 황산을 포함하는 용액으로 본 발명의 실시예에서는 황산 및 과산화수소가 적어도 50:1의 비율로 혼합되어 희석된 SPM(Sulfuric acid Peroxide Mixture) 용액을 이용하는 것이 바람 직하다. 이때, 1차 세정은 600초 내지 1200초의 시간 동안 진행한다. 이와 같이, 80℃ 내지 90℃의 세정 온도에서 SPM 용액을 이용한 1차 세정을 진행하면, 세정 용액에 의해 스토리지노드 전극(160) 상에 남아 있는 전도성 물질에 기인한 잔여물(300)이 탈락되고, 후속 린스(rinse) 공정에 의해 제거할 수 있다. 이때, 웨이퍼의 메인 칩 영역의 스토리지노드 전극은 노출되지 않아 1차 세정에 의한 영향을 받지 않는다.
이러한 1차 세정을 진행한 후, 웨이퍼 에지 비드 제거(W/F EBR) 영역 및 웨이퍼 에치 노광(WEE) 영역을 확인하면, 도 8a 및 도 8a의'B'영역을 확대하여 나타내보인 도 8b에 도시한 바와 같이, 도 6a 및 도 6b의 1차 세정을 진행하기 전보다 잔여물(305)이 크게 감소하는 것을 확인할 수 있다.
도 9를 참조하면, 스토리지노드 절연막(125)을 제거하는 딥-아웃(dip-out) 프로세스를 진행하여 전극의 외측 및 내측이 모두 노출되는 실린더 타입(cylinder-typed)의 스토리지노드 전극(160)을 형성한다. 여기서 스토리지노드 절연막(125)을 제거하는 딥-아웃 프로세스는 산화막을 제거할 수 있는 습식식각용액을 이용하여 제거한다. 이때, 딥-아웃 프로세스는 식각 정지막(120)이 노출될 때까지 진행하여 하부 구조물이 손상되는 것을 방지한다.
도 10을 참조하면, 딥-아웃 프로세스가 진행된 스토리지노드 전극(160) 상에 2차 세정을 수행하여 딥-아웃 프로세스를 진행하는 과정에서 발생된 전도성 및 유기물 성분의 불순물을 제거한다.
구체적으로, 반도체 기판(100)을 세정 장치 내에 로딩시킨다. 다음에 세정 장치 내에 세정 용액을 공급하면서 80℃ 내지 90℃의 세정 온도에서 2차 세정을 수행하여 딥-아웃 프로세스를 진행하는 과정에서 발생된 전도성 및 유기물 성분의 불순물을 제거한다. 여기서 세정 용액은 황산을 포함하는 용액으로 본 발명의 실시예에서는 황산 및 과산화수소가 적어도 50:1의 비율로 혼합되어 희석된 SPM 용액을 이용하는 것이 바람직하다. 이때, 2차 세정은 30초 내지 60초의 시간 동안 진행하는 것이 바람직하다. 이와 같이, 80℃ 내지 90℃의 세정 온도에서 SPM 용액을 이용한 2차 세정을 진행하면, 딥-아웃 프로세스를 진행하는 과정에서 발생된 전도성 및 유기물 성분의 불순물을 제거할 수 있다.
한편, 2차 세정을 진행하는 과정에서 스토리지노드 전극(160)의 금속막 패턴(155)이 내측으로 소정 두께(d)만큼 손실된다. 스토리지노드 전극(160)의 금속막 패턴(155)의 두께가 내측으로 소정 두께만큼(d) 손실되면, 손실된 두께만큼 캐패시터의 내부 공간 면적을 확장할 수 있다. 여기서 2차 세정은 스토리지노드 전극(160)의 금속막 패턴(155)이 20Å 내지 40Å의 두께로 손실되는 범위로 세정 시간, 예를 들어 30초 내지 60초 동안 진행하는 것이 바람직하다. 구체적으로, 도 12를 참조하면, 1차 세정을 진행하지 않고 2차 세정을 진행한 경우를 나타내보인 그래프와 1차 세정을 진행한 다음 2차 세정을 진행한 경우를 나타내보인 그래프를 비교하면, 1차 세정을 진행한 다음 2차 세정을 진행할 경우 티타늄나이트라이드(TiN)막의 손실 두께가 더 많은 것을 알 수 있다. 즉, 1차 세정을 진행한 다음 2차 세정을 진행하면, 적은 딥-아웃 프로세스 시간으로 원하는 손실 두께를 얻을 수 있는 효과가 있다.
도 11을 참조하면, 실린더 타입의 스토리지노드 전극(160) 위에 유전체막(165) 및 플레이트 전극(170)을 순차적으로 형성하여 캐패시터를 형성한다. 여기서 플레이트 전극(170)은 스토리지노드 전극(160) 및 유전체막(165)을 충분히 매립하는 두께로 형성한다. 이때, 유전막(165)은 2차 세정에서 손실된 스토리지노드 전극(160)의 손실 두께만큼 내부 공간 면적이 증가함에 따라 스텝 커버리지(step coverage) 특성을 향상시킬 수 있다.
본 발명에 따른 반도체 소자의 캐패시터 형성방법에 의하면, 스토리지노드 절연막 내에 스토리지노드 전극을 형성한 다음, 1차 세정을 수행하여 웨이퍼 에지 비드 제거(W/F EBR) 영역 및 웨이퍼 에치 노광(WEE) 영역에서 전도성 물질에 기인한 잔여물을 제거하고, 딥-아웃 프로세스를 진행하여 스토리지노드 절연막을 식각하여 실린더 타입의 스토리지노드 전극을 형성한다. 다음에 스토리지노드 전극 상에 2차 세정을 수행하여 딥-아웃 프로세스를 진행하는 과정에서 발생된 전도성 및 유기물 성분의 불순물을 제거한다. 이에 따라 종래의 경우, 세정 없이 딥-아웃 프로세스를 진행하면 도 13에 도시한 바와 같이, 웨이퍼 에지 비드 제거(W/F EBR) 영역 및 웨이퍼 에치 노광(WEE) 영역의 스토리지노드 전극(400) 상에 드롭 파티클(405)이 잔존하고 있는 것을 확인할 수 있다. 이러한 반면에, 1차 세정 후 딥-아웃 프로세스를 진행하고, 2차 세정을 진행하면 도 14에 도시한 바와 같이, 스토리지노드 전극(400) 표면에 파티클이 존재하지 않는 것을 확인할 수 있다.
즉, 실린더 타입의 캐패시터를 형성하는 공정을 진행하는 과정에서 유발되는 결함들을 세정을 통해 제어하여 소자의 특성을 향상시킬 수 있고, 스토리지노드 전 극의 내부 공간 면적을 증가시켜 유전체막의 스텝 커버리지 특성을 증가시켜 캐패시터의 누설전류특성을 향상시킬 수 있다.
도 1 내지 도 11은 본 발명에 따른 반도체 소자의 캐패시터 형성방법을 설명하기 위해 나타내보인 도면들이다.
도 12는 세정에 따른 티타늄나이트라이드막의 손실 두께를 나타내보인 그래프이다.
도 13 및 도 14는 스토리지노드 전극의 파티클 여부를 설명하기 위해 나타내보인 도면들이다.

Claims (7)

  1. 메인 칩 및 웨이퍼 가장자리 지역을 포함하는 반도체 기판상에 컨택플러그가 형성된 층간절연막을 형성하는 단계;
    상기 스토리지노드 절연막 내에 스토리지노드 컨택홀을 형성하는 단계;
    상기 스토리지노드 컨택홀 내에 스토리지노드 전극을 형성하는 단계;
    상기 반도체 기판상에 황산을 포함하는 세정 용액으로 1차 세정하여 상기 웨이퍼 가장자리 지역에 유발된 잔여물을 제거하는 단계;
    상기 스토리지노드 절연막을 식각하여 실린더 타입의 스토리지노드 전극을 형성하는 단계;
    상기 반도체 기판상에 황산을 포함하는 세정 용액으로 2차 세정하여 상기 메인 칩 및 웨이퍼 가장자리 지역에서 상기 스토리지노드 절연막의 식각시 유발된 불순물을 제거하는 단계; 및
    상기 2차 세정에서 상기 스토리지노드 전극이 내측으로 소정 두께만큼 손실되어, 상기 손실된 두께만큼 내부 공간 면적이 증가한 스토리지노드 전극 위에 유전체막 및 플레이트 전극을 형성하는 단계를 포함하는 반도체 소자의 캐패시터 형성방법.
  2. 제1항에 있어서,
    상기 스토리지노드 전극은 티타늄(Ti)막 또는 티타늄나이트라이드(TiN)막을 포함하는 반도체 소자의 캐패시터 형성방법.
  3. 제1항에 있어서,
    상기 1차 세정은 80℃ 내지 90℃의 온도에서 600초 내지 1200초의 시간동안 진행하는 반도체 소자의 캐패시터 형성방법.
  4. 제1항에 있어서,
    상기 황산을 포함하는 세정 용액은 황산(H2SO4) 및 과산화수소(H2O)를 적어도 50:1의 비율로 혼합한 용액인 반도체 소자의 캐패시터 형성방법.
  5. 제1항에 있어서,
    상기 스토리지노드 절연막은 산화막을 제거할 수 있는 습식식각용액을 이용하여 식각하는 반도체 소자의 캐패시터 형성방법.
  6. 제1항에 있어서,
    상기 2차 세정은 80℃ 내지 90℃의 온도에서 30초 내지 60초의 시간 동안 진행하는 반도체 소자의 캐패시터 형성방법.
  7. 제1항에 있어서,
    상기 2차 세정은 상기 스토리지노드 전극이 내측으로 20Å 내지 40Å의 두께로 손실되는 범위로 세정 타겟(cleaning target)을 설정하는 반도체 소자의 캐패시터 형성방법.
KR1020070107057A 2007-10-24 2007-10-24 반도체 소자의 캐패시터 형성방법 KR100884345B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020070107057A KR100884345B1 (ko) 2007-10-24 2007-10-24 반도체 소자의 캐패시터 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070107057A KR100884345B1 (ko) 2007-10-24 2007-10-24 반도체 소자의 캐패시터 형성방법

Publications (1)

Publication Number Publication Date
KR100884345B1 true KR100884345B1 (ko) 2009-02-18

Family

ID=40681800

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070107057A KR100884345B1 (ko) 2007-10-24 2007-10-24 반도체 소자의 캐패시터 형성방법

Country Status (1)

Country Link
KR (1) KR100884345B1 (ko)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030056326A (ko) * 2001-12-28 2003-07-04 주식회사 하이닉스반도체 반도체 소자의 루테늄 전하저장전극 형성 방법
KR20050024979A (ko) * 2003-09-05 2005-03-11 삼성전자주식회사 캐패시터 형성 방법
KR20070071115A (ko) * 2005-12-29 2007-07-04 주식회사 하이닉스반도체 커패시터의 금속 스토리지 전극 제조 방법
KR20070078955A (ko) * 2006-01-31 2007-08-03 주식회사 하이닉스반도체 엠아이엠 캐패시터 형성방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030056326A (ko) * 2001-12-28 2003-07-04 주식회사 하이닉스반도체 반도체 소자의 루테늄 전하저장전극 형성 방법
KR20050024979A (ko) * 2003-09-05 2005-03-11 삼성전자주식회사 캐패시터 형성 방법
KR20070071115A (ko) * 2005-12-29 2007-07-04 주식회사 하이닉스반도체 커패시터의 금속 스토리지 전극 제조 방법
KR20070078955A (ko) * 2006-01-31 2007-08-03 주식회사 하이닉스반도체 엠아이엠 캐패시터 형성방법

Similar Documents

Publication Publication Date Title
US9230966B2 (en) Capacitor and method of manufacturing the same
US9799658B2 (en) Methods of forming capacitors
US20110294276A1 (en) Method of manufacturing semiconductor device
KR102403619B1 (ko) 반도체 장치 및 그 제조 방법
US20070272963A1 (en) Semiconductor device and method for fabricating the same
JP2004288710A (ja) 半導体集積回路装置およびその製造方法
TWI440166B (zh) 動態隨機存取記憶體的電容器下電極的製造方法
JP2006157002A (ja) キャパシタの製造方法及び半導体装置の製造方法
JP2007134654A (ja) キャパシタの製造方法、メモリセル、及びｄｒａｍ
US7504300B2 (en) Method for fabricating semiconductor memory device having cylinder type storage node
JP4916168B2 (ja) シリンダ構造のキャパシタを有する半導体メモリ装置の製造方法
US20090258469A1 (en) Method of manufacturing semiconductor device
US7547598B2 (en) Method for fabricating capacitor in semiconductor device
US6949431B2 (en) Method for fabricating cylinder type capacitor
JP2006148052A (ja) 半導体素子の格納電極形成方法
KR100884345B1 (ko) 반도체 소자의 캐패시터 형성방법
US5976981A (en) Method for manufacturing a reverse crown capacitor for DRAM memory cell
JP2003332531A (ja) 半導体装置の製造方法
WO2019151043A1 (ja) Ｄｒａｍ及びその製造方法
US20110189828A1 (en) Method for forming silicon layer and method for manufacturing semiconductor device
US20090124079A1 (en) Method for fabricating a conductive plug
KR20030048883A (ko) 반도체소자의 캐패시터 형성방법
KR100721546B1 (ko) 캐패시터 및 그의 제조 방법
KR101094960B1 (ko) 반도체 소자의 커패시터 형성방법
KR100950475B1 (ko) 반도체 소자의 스토리지노드 전극 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee