KR20050024979A - 캐패시터 형성 방법 - Google Patents
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Abstract
반도체 소자의 신뢰성을 향상시킬 수 있는 캐패시터 형성 방법을 제공한다. 이 방법에 따르면, 먼저 반도체 기판 상에 주형막을 관통하여 상기 반도체 기판과 전기적으로 접하는 도전막을 콘포말하게 적층한다. 상기 도전막에 대해 노드 분리 공정을 진행하여 하부 전극을 형성한다. 습식 세정을 실시한다. 상기 주형막을 제거한다. 그 후 건식 세정을 실시한다. 그리고 유전막을 콘포말하게 적층하고 상부전극을 형성한다. 상기 건식 세정은 질소(N2), 수소(H2), 불소(F), 수소화질소(NX
HY) 및 불화질소(NZFW)를 구비하는 그룹에서 선택되는 적어도 하나의 가스의 플라즈마를 이용하여 진행된다.
Description
본 발명은 반도체 제조 방법에 관한 것으로, 더욱 상세하게는 캐패시터 형성 방법에 관한 것이다.
반도체 소자가 고집적화됨에 따라 디램 소자에 있어서 캐패시터의 폭도 좁아지고 있다. 그러나 원하는 캐패시턴스를 유지하기 위하여 캐패시터의 높이는 증가하고 있다. 종래에는 캐패시터에서 하부전극인 스토리지 노드를 형성하고 주형막을 제거한 후 세정 공정에서 주로 불산을 이용하는 습식 세정을 진행한다. 이때 불산을 포함하는 용액의 유동성과 불산의 강한 친수성으로 인해 높은 가로세로비를 갖는 스토리지 노드가 쓰러져 서로 붙는 현상이 발생된다. 이는 반도체 소자에 있어서 단락을 유발하며 신뢰성을 저하시킨다.
따라서, 본 발명의 기술적 과제는 반도체 소자의 신뢰성을 향상시킬수 있는 캐패시터 형성 방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 캐패시터 형성 방법은 다음과 같다. 먼저, 반도체 기판 상에 주형막을 관통하여 상기 반도체 기판과 전기적으로 접하는 도전막을 콘포말하게 적층한다. 상기 도전막에 대해 노드 분리 공정을 진행하여 하부 전극을 형성한다. 습식 세정을 실시한다. 상기 주형막을 제거한다. 그 후 건식 세정을 실시한다. 그리고 유전막을 콘포말하게 적층하고 상부전극을 형성한다. 상기 건식 세정은 질소(N2), 수소(H2), 불소(F), 수소화질소(NXH
Y) 및 불화질소(NZFW)를 구비하는 그룹에서 선택되는 적어도 하나의 가스의 플라즈마를 이용하여 진행된다. 상기 건식 세정은 바람직하게는 0.1~5Torr의 압력에서 웨이퍼를 회전시키면서 진행되며 이때 회전 속도는 바람직하게는 1~100RPM이다.
상기 유전막을 적층하기 전에 어닐링을 실시할 수 있다. 또한 상기 건식 세정을 진행하기 전에 상기 주형막이 제거된 반도체 기판에 대해 탈이온수, 과산화수소 및 암모니아수의 혼합용액을 사용하여 습식 세정을 실시할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 층이 다른 층 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다.
도 1은 본 발명의 바람직한 실시예에 따라 캐패시터 형성하는 방법을 순차적으로 나타내는 공정 흐름도(flow chart)이다.
도 2a 내지 도 2d는 본 발명의 바람직한 실시예에 따라 캐패시터 형성하는 방법을 순차적으로 나타내는 공정 단면도들이다.
도 2a를 참조하면, 반도체 기판(100) 상에 게이트 패턴(102)을 형성한다. 상기 게이트 패턴(102)는 게이트 절연막, 게이트 전극, 상기 게이트 전극을 덮는 캐핑막 및 상기 게이트 전극의 측벽을 덮는 스페이서로 이루어질 수 있다. 상기 게이트 패턴(102)을 이온주입 마스크로 사용하여 상기 반도체 기판(100)의 활성영역에 불순물 영역(104)을 형성한다. 상기 게이트 패턴(102) 및 상기 불순물 영역(104)가 형성된 상기 반도체 기판(100) 상에 층간절연막(106)을 적층한다. 이때 상기 층간절연막(106)은 ECVD(Plasma-enhanced chemical vapor deposition), LPCVD(Low-pressure chemical vapor deposition), ALD(Atomic layer deposition), 및 SOG(Spin on glass)를 포함하는 그룹에서 선택되는 적어도 하나의 방법을 이용하여, HSQ(Hydrogen Silsesquioxane), BPSG(Boron Phosphorus Silicate Glss), HDP(High density plasma) 산화막, PETEOS(plasma enhanced tetraethyl orthosilicate), USG(Undoped Silicate Glass), PSG(Phosphorus Silicate Glss), PE-SiH4 및 Al2O3를 포함하는 그룹에서 선택되는 적어도 하나의 물질로 형성될 수 있다. 상기 층간절연막(106)을 패터닝하여 상기 불순물 영역(104)을 노출시키는 콘택홀을 형성하고 상기 콘택홀을 도전물질로 채워 상기 불순물 영역(104)와 전기적으로 접속하는 콘택 플러그(108)를 형성한다. 상기 도전물질은 알루미늄, 구리 및 텅스텐을 포함하는 그룹에서 선택되는 하나의 물질일 수 있다.
상기 콘택플러그(108)가 형성된 상기 반도체 기판(100) 상에 식각저지막(110)을 적층한다. 상기 식각저지막(110)은 실리콘질화막으로 형성될 수 있다. 도시하지는 않았지만, 상기 식각저지막(110) 상에 지지막(Support layer)을 형성하여 후속에 형성되는 스토리지 노드를 지지할 수 있다.
상기 식각저지막(110) 상에 주형막(mold layer, 112)을 형성한다. 상기 주형막(112)은 상기 층간절연막(106)과 동일한 물질로 형성될 수 있다. 상기 주형막(112)과 상기 층간절연막(106)을 차례로 패터닝하여 상기 콘택플러그(108)을 노출시키는 스토리지 노드홀(114)을 형성한다. 상기 스토리지 노드홀(114)가 형성된 상기 반도체 기판(100) 상에 도전막(116)을 콘포말하게 적층한다. 상기 도전막(116)은 바람직하게는 불순물이 도핑되거나 도핑되지 않은 폴리실리콘으로 이루어진다. 상기 도전막(116) 상에 희생막(118)을 적층한다. 상기 희생막(118)은 바람직하게는 USG로 형성한다.
도 1 및 도 2b를 참조하면, 노드 분리(10)을 실시한다. 즉, 상기 주형막(112) 상의 상기 도전막(116)을 제거하여 상기 스토리지 노드홀(114) 안에 스토리지 노드(116a)를 형성한다. 상기 노드 분리(10) 단계는 에치백(etch back) 또는 CMP(Chemical mechanical polishing) 공정을 사용하여 제거될 수 있다. 상기 에치백 공정에서 식각가스를 조절하여 상기 희생막(118)이 상기 도전막(116)보다 빨리 식각이 되도록 한다. 따라서 상기 주형막(112) 상의 상기 도전막(116)이 식각되는 동안 상기 스토리지 노드홀(114) 안의 희생막(118)이 모두 제거될 수 있다. 이때 상기 주형막(112)이 식각저지막의 역할을 할 수 있다. 상기 CMP 공정을 진행할 경우 상기 스토리지 노드홀(114) 안에 희생막 패턴이 남을 수 있다. 이러한 희생막 패턴은 후속의 주형막 제거 공정에서 동시에 제거될 수 있다. 상기 노드분리(10)을 진행한 후 습식세정(20)을 실시하여 상기 노드분리(10) 공정동안 발생할 수 있는 파티클등을 제거한다. 상기 습식 세정(120)은 탈이온수, 과산화수소 및 암모니아수의 혼합 용액을 사용하여 진행될 수 있다.
도 1 및 도 2c를 참조하면, 주형막(112)을 제거한다(30). 상기 주형막(30)은 불산을 포함하는 용액을 이용하여 제거될 수 있다. 이때 상기 식각저지막(110)에 의해 상기 층간절연막(106)이 손상되지 않는다.
상기 주형막(112)을 제거한 후 건식 세정(40)을 실시한다. 이는 상기 스토리지 노드(116a)의 표면에 형성될 수 있는 자연산화막(native oxide)를 제거하기 위해 실시된다. 이때 질소(N2), 수소(H2), 불소(F), 수소화질소(NXHY
) 및 불화질소(NZFW)를 구비하는 그룹에서 선택되는 적어도 하나의 가스의 플라즈마를 이용하여 진행된다. 더나아가 캐리어 가스로 아르곤(Ar)이 사용될 수 있다. 상기 건식 세정은 바람직하게는 0.1~5Torr의 압력에서 웨이퍼를 회전시키면서 진행되며 이때 회전 속도는 바람직하게는 1~100RPM이다.
일 예로, 1800~3800W의 마이크로웨이브 파워를 공급하고 질소(N2), 암모니아(NH3) 및 불화질소(NF3)를 공급하여 0.1~5Torr의 압력 및 100℃ 이상의 온도에서 건식 세정을 진행할 수 있다. 이때 상기 자연산화막이 제거되는 반응 메카니즘(mechanism)은 다음과 같다.
[반응 메카니즘]
먼저 암모니아 가스와 질소 가스를 마이크로웨이브에 의해 플라즈마 상태로 만들고 질소에 의해 암모니아로 부터 메카니즘 1과 같이 수소 라디칼이 발생된다. 이렇게 발생된 수소 라디칼은 메카니즘 2와 같이 불화질소와 결합하여 NHaFb가 되고 이는 메카니즘 3과 같이 실리콘산화막과 결합하여 (NH4)2SiF6가 된다. (NH
4)2SiF6는 100℃ 이상의 온도에서 휘발된다. 상기 메카니즘에 의해 자연산화막인 실리콘 산화막이 제거될 수 있다.
상기 건식 세정(40) 공정 전에 상기 주형막(112)이 제거된 상기 반도체 기판(100)에 대해 상기 습식 세정(20)과 같이 암모니아수, 탈이온수 및 과산화수소의 혼합 용액을 이용하여 전세정 공정을 진행할 수 있다.
상기와 같이 본 발명에 따른 캐패시터 형성 방법에서, 상기 주형막(112)이 제거된 후 불산을 이용하는 습식 세정 공정을 진행하지 않고 질소(N2), 수소(H2), 불소(F), 수소화질소(NXHY) 및 불화질소(NZFW)를 포함하는 그룹에서 선택되는 적어도 하나의 가스의 플라즈마를 이용하는 건식 세정을 실시하므로 형성된 스토리지 노드(116a)가 쓰러지지 않는다.
상기 건식 세정(40) 공정이 완료되면, 어닐링(50)을 진행하여 상기 플라즈마들에 의해 발생될 수 있는 부산물들을 제거한다.
도 1 및 도 2d를 참조하면, 상기 건식 세정(40) 및 어닐링(50) 공정이 완료된 후 상기 스토리지 노드(116a)가 형성된 상기 반도체 기판(100) 상에 유전막(120)을 콘포말하게 적층한다(60). 상기 유전막(120)은 CVD(Chemical vapor deposition) 또는 ALD(Atomic layer deposition) 방법에 의해 형성될 수 있으며 산화 알루미늄(Al2O3) 또는 산화 탄탈륨(Ta2O5)등으로 형성할 수 있다. 상기 유전막 상에 상부전극을 형성한다(70). 상기 상부전극은 질화티타늄(TiN) 또는 질화탄탈륨(TaN)으로 형성할 수 있다.
상기와 같이 본 발명에 따른 캐패시터 형성 방법에서, 주형막이 제거된 후 종래와 같이 불산을 이용하는 습식 세정 공정을 진행하지 않고 건식 세정을 실시하므로 형성된 스토리지 노드가 쓰러지지 않는다. 따라서 단락을 방지할 수 있어 반도체 소자의 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 바람직한 실시예에 따라 캐패시터 형성하는 방법을 순차적으로 나타내는 공정 흐름도(flow chart)이다.
도 2a 내지 도 2d는 본 발명의 바람직한 실시예에 따라 캐패시터 형성하는 방법을 순차적으로 나타내는 공정 단면도들이다.
* 도면의 주요 부분에 대한 부호의 설명
100: 반도체 기판 102: 게이트 패턴
104: 불순물 영역 106: 층간절연막
108: 콘택플러그 110: 식각저지막
112: 주형막 114: 스토리지 노드홀
116, 116a: 스토리지 노드 118: 희생막
120: 유전막 122: 상부전극
Claims (8)
- 반도체 기판 상에 주형막을 관통하여 상기 반도체 기판과 전기적으로 접하는 도전막을 콘포말하게 적층하는 단계;상기 도전막에 대해 노드 분리 공정을 진행하여 하부 전극을 형성하는 단계;습식 세정하는 단계;상기 주형막을 제거하는 단계;건식 세정하는 단계;유전막을 콘포말하게 적층하는 단계; 및상부전극을 형성하는 단계를 구비하는 캐패시터 형성 방법.
- 제 1 항에 있어서,상기 건식 세정은 질소(N2), 수소(H2), 불소(F), 수소화질소(NXHY ) 및 불화질소(NZFW)를 구비하는 그룹에서 선택되는 적어도 하나의 가스의 플라즈마를 이용하여 진행되는 것을 특징으로 하는 캐패시터 형성 방법.
- 제 1 항에 있어서,상기 건식 세정은 0.1~5Torr의 압력에서 웨이퍼를 회전시키면서 진행되며 이때 회전 속도는 1~100RPM인 것을 특징으로 하는 캐패시터 형성 방법.
- 제 1 항에 있어서,상기 도전막은 폴리실리콘으로 형성되는 것을 특징으로 하는 캐패시터 형성 방법.
- 제 1 항에 있어서,상기 습식 세정은 탈이온수, 과산화수소 및 암모니아수의 혼합용액을 사용하여 진행되는 것을 특징으로 하는 캐패시터 형성 방법.
- 제 1 항에 있어서,상기 유전막을 적층하기 전에 어닐링(annealing) 단계를 더 포함하는 것을 특징으로 하는 캐패시터 형성 방법.
- 제 1 항에 있어서,상기 건식 세정을 진행하기 전에 상기 주형막이 제거된 반도체 기판에 대해 탈이온수, 과산화수소 및 암모니아수의 혼합용액을 사용하여 습식 세정하는 단계를 더 구비하는 것을 특징으로 하는 캐패시터 형성 방법.
- 제 1 항에 있어서,상기 주형막을 제거하는 단계는 불산을 이용하여 진행되는 것을 특징으로 하는 캐패시터 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030062256A KR20050024979A (ko) | 2003-09-05 | 2003-09-05 | 캐패시터 형성 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030062256A KR20050024979A (ko) | 2003-09-05 | 2003-09-05 | 캐패시터 형성 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20050024979A true KR20050024979A (ko) | 2005-03-11 |
Family
ID=37232030
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20050024979A (ko) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100884345B1 (ko) * | 2007-10-24 | 2009-02-18 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 형성방법 |
| US8455360B2 (en) | 2010-07-07 | 2013-06-04 | SK Hynix Inc. | Method for fabricating storage node of semiconductor device |
| CN113517399A (zh) * | 2020-04-10 | 2021-10-19 | 中国科学院微电子研究所 | 电容器结构及其制造方法 |
-
2003
- 2003-09-05 KR KR1020030062256A patent/KR20050024979A/ko not_active Application Discontinuation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US8455360B2 (en) | 2010-07-07 | 2013-06-04 | SK Hynix Inc. | Method for fabricating storage node of semiconductor device |
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