KR20030049843A - 반도체 소자 제조 방법 - Google Patents

반도체 소자 제조 방법 Download PDF

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Abstract

본 발명은 반도체 소자 제조 방법에 관한 것으로, 특히 안정된 Ru 전하저장전극을 형성할 수 있는 반도체 소자 제조 방법을 제공하기 위한 것으로, 이를 위해 본 발명은, 기판 상의 절연막을 선택적으로 식각하여 상기 기판 표면을 노출시키는 오픈부를 형성하는 단계; 상기 절연막이 형성된 프로파일을 따라 전하저장전극용 금속막을 형성하는 단계; 상기 금속막 상에 유동성 절연막을 이용한 배리어막을 형성하는 단계; 상기 절연막이 노출될 때까지 전면식각을 실시하여 서로 격리된 전하저장전극을 형성하는 단계; 및 상기 배리어막을 제거하는 단계를 포함하는 반도체 소자 제조 방법을 제공한다.

Description

반도체 소자 제조 방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}
본 발명은 반도체 기술에 관한 것으로, 특히 APL(Advanced Planalization Layer) 박막을 이용한 반도체 소자 제조 방법에 관한 것이다.
0.1㎛ 이하의 선폭을 갖는 반도체 소자 기술에서의 캐패시터 형성 공정은 금속전극 구조(Metal Insulator Metal; 이하 MIM 구조라 함)를 이용하는 바, 이 때 전하저장전극 물질로 Ru를 주로 사용하고 있으며, 이에 대한 연구가 활발히 진행되고 있는 바, Ru를 전하저장전극으로 사용할 경우 전극용량의 증가와 누설전류(Leakage current) 특성이 향상되는 장점이 있다.
그러나, Ru는 박막의 밀도가 낮아 상당히 다공질(Porous)이며, 귀금속(Noble metal)이므로 화학기계적연마(Chemical Mechanical Polishing; 이하 CMP라 함) 공정이 불가능한 단점이 있다. 따라서, 현재는 Ru를 전하저장전극으로 형성한 후, CMP 공정을 실시하지 않고 포토레지스트 배리어를 이용한 전면식각(Etchback) 공정을 사용하고 있다.
이는 후속으로 배리어로 사용된 포토레지스트의 스트립 공정이 필요하게 되며, 이는 하부의 Ru 전하저장전극의 손실을 유발하며, 심할 경우 하부의 확산배리어막인 TiN까지 어택(Attack)을 받는 펀치(Punch) 현상이 발생하게 되는 바, Ru 전하저장전극 이용한 포토레지스트 스트립 과정에서의 문제점을 도시한 SEM 사진인 도 1에 도시된 바와 같이, TiN 확산배리어막 'A' 까지 어택이 발생한 펀치 현상 'B'이 발생함을 알 수 있으며, 여기서 도면부호 'C'는 Ru 전하저장전극을 나타낸다.
전술한 펀치 현상은 다공질인 Ru 'C'가 포토레지스트 스트립시 사용되는 O2/N2/CF4계열의 가스에 의해 데미지(Damage)를 받고, 그 하부층인 TiN 확산배리어막 'A' 까지 식각되기 때문이다.
전술한 문제점을 해결하기 위해 포토레지스트 스트립시 H2O 가스를 첨가하거나, 습식 케미컬에 의한 포토레지스트 스트립 공정에 대한 연구가 진행되고 있으나 모두 포토레지스트의 레지듀(Residue)가 발생하는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 안정된 Ru 전하저장전극을 형성할 수 있는 반도체 소자 제조 방법을 제공하는데 그 목적이 있다.
도 1은 종래의 Ru 전하저장전극 이용한 포토레지스트 스트립 과정에서의 문제점을 도시한 SEM 사진,
도 2a 내지 도 2d는 본 발명의 일실시예에 따른 반도체 소자 제조 공정을 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
10 : 기판11, 13 : 절연막
12 : 플러그 14 : 전하저장전극
상기의 목적을 달성하기 위해 본 발명은, 기판 상의 절연막을 선택적으로 식각하여 상기 기판 표면을 노출시키는 오픈부를 형성하는 단계; 상기 절연막이 형성된 프로파일을 따라 전하저장전극용 금속막을 형성하는 단계; 상기 금속막 상에 유동성 절연막을 이용한 배리어막을 형성하는 단계; 상기 절연막이 노출될 때까지 전면식각을 실시하여 서로 격리된 전하저장전극을 형성하는 단계; 및 상기 배리어막을 제거하는 단계를 포함하는 반도체 소자 제조 방법을 제공한다.
본 발명은 매립 특성이 양호한 유동성 절연막을 Ru 하부전극 전면식각 공정에서의 배리어막으로 사용함으로써, Ru 및 그 하부의 손실을 방지하는 것을 기술적특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도 2a 내지 도 2d를 참조하여 상세하게 설명한다.
도 2a 내지 도 2d는 본 발명의 일실시예에 따른 반도체 소자 제조 공정을 도시한 단면도로서, 이를 참조하여 후술한다.
먼저, 도 2a에 도시된 바와 같이 반도체 소자를 이루기 위한 여러 요소가 형성된 기판(10) 상에 산화막계열의 절연막(11)을 형성한 후, 절연막(11)을 관통하여 기판(10)에 콘택된 플러그(12)를 형성하는 바, 플러그(12)는 기판(10)의 불순물 확산영역 예컨대, 소스/드레인에 콘택되며, 그 상부에는 TiN 등의 확산배리어막을 포함한다.
이어서, CMP 등의 평탄화 공정을 실시하여 플러그(12)와 절연막(11) 상부를 평탄화시킨 다음, 캐패시터의 수직 높이를 결정하여 그 전극용량에 영향을 미치는 절연막(13)을 형성한 다음, 절연막(13)을 선택적으로 식각하여 플러그(12) 표면을 노출시킨다. 계속해서, 절연막(13)이 형성된 프로파일을 따라 Ru 등의 전하저장전극용 금속막(14')을 형성한다.
다음으로, 도 2b에 도시된 바와 같이 금속막(14') 상에 유동성 절연막을 이용한 배리어막(15)을 형성하여 절연막(13)에 의해 형성된 오목부를 매립한다.
한편, 본 발명에서는 후속 전하저장전극간 분리를 위한 식각 공정에서의 식각 배리어막으로 포토레지스트 대신 플로우 및 자체 평탄화 특성이 우수한 APL 박막을 적용하며, 특히 APL 박막 기술 중 자기 평탄화 CVD막을 적용하는 바, 자기 평탄화 CVD막은 상당히 유동성이 높은 반응 중간체를 형성하는 것으로, 막 형성을 할 때 우수하게 채움 평탄화를 실현할 수 있다. 그 때문에 평탄화된 층간절연막 형성을 단일한 공정으로 할 수 있어서 종래의 복잡한 공정에 비해서 공정 비용을 효과적으로 줄일 수 있다.
이러한 자기 평탄화 CVD막 즉, 유동성 절연막은 LPCVD법에 의해 SiH4와 H2O2에 의한 CVD로 형성한 실리콘산화막으로 상당히 우수한 채움 평탄성을 갖고 있으며, 또한 형성된 막은 막중의 함유 수분이 적어 고품질이다.
구체적으로, 유동성 절연막을 형성하기 전에 후속 유동성 절연막의 접착력 및 갭-필(Gap-fill) 특성을 향상시키기 위해 플라즈마 처리가 필요하며, 이 때 N2O를 포함한 플라즈마를 이용한다.
이어서, 금속막(14') 상에 유동성 절연막을 이용한 배리어막(15)을 형성하는 바, N2O 등의 질소를 포함하는 반응소스를 이용한 LPVCD법을 사용하여 적절한 두께로 형성하며, 이 때 배리어막(15)은 SiOxHy(x는 0 ∼ 3, y는 0 ∼ 1)의 성분을 포함한다.
구체적으로, 전술한 질소를 포함하는 반응소스는 SiH4, SiHa(CH3)b(a, b는 0∼ 4), H2O2, O2, H2O 및 N2O를 포함하는 것으로, 이러한 반응소스를 이용하여 100mTorr ∼ 2Torr의 저압 및 -10℃ ∼ 100℃의 온도 하에서 실시하며, 이 때 100SCCM ∼ 3000SCCM 유량의 N2O를 사용하는 것이 바람직하다.
이어서, 배리어막(15) 형성에 따른 배리어막(15) 내에 잔류하는 수분을 제거하며 배리어막(15)의 치밀화를 위해 플라즈마 처리 또는 열처리를 추가로 실시한다.
구체적으로, 플라즈마 처리는 SiH4, SiHa(CH3)b(a, b는 0 ∼4), N2, NH3, O2, O3, Ar, He, Ne 또는 N2O 등의 가스를 혼합하여 5초 ∼ 200초 동안 실시하며, 열처리는 O2, N2, O3, N2O 또는 H2등의 가스 분위기 및 600℃ ∼ 800℃의 온도 하에서 10초 ∼ 200초 동안 실시하는 것이 바람직하다.
한편, 배리어막(15)은 전면식각 타겟 즉, 산화막 식각 타겟을 감소시키기 위해 200Å ∼ 700Å의 두께로 형성하는 것이 바람직하다.
여기서, 산화막 식각 타겟은 유동성 절연막은 다른 CVD에 의한 산화막에 비해 두께를 얇게 제어하는 것이 가능하므로 전면식각시 산화막 식각 타겟을 줄일 수 있다는 것을 의미한다.
다음으로, 도 2c에 도시된 바와 같이 전면식각을 실시하여 아웃하는 전극과 분리된 전하저장전극(14)을 형성하는 바, 이 때 배리어막(15)은 그 식각률이 포토레지스트 등에 비해 크므로 도시된 바와 같이 절연막(13) 패턴 사이의 오픈부에 부분 매립되는 형태로 잔류하게 된다.
즉, 전술한 바와 같이 배리어막(15)은 전하저장전극(14)간 분리를 위해 전면식각 공정을 실시할 때 식각 타겟을 감소시켜 전면식각시 발생하는 전하저장전극(14) 상부가 뾰족해지는 형상을 억제할 수 있다.
다음으로, 도 2d에 도시된 바와 같이 배리어막(15) 제거 공정을 실시하는 바, 절연막(13) 패턴 사이의 오목부에 부분 매립되어 잔류하는 배리어막(15)은 포토레지스트에 비해 그 식각률이 크고 또한 전술한 전면식각에서 어느 정도의 제거가 된 상태이므로 공정 마진을 향상시키게 된다.
이 때, 식각 불산 또는 이를 포함하는 BOE를 사용한 습식 공정에 의해 배리어막(15)을 제거하는 바, 그 잔류하는 두께가 얇고 식각률이 높아 식각 공정 시간을 줄일 수 있어 전하저장전극(14)의 손실을 방지할 수 있으며, 레지듀없이 제거(Dip-out)가 가능하게 된다.
전술한 본 발명은, 유동성 절연막을 전하저장 전극간 분리시 배리어막으로 사용함으로써, 전하저장전극의 펀치 현상을 방지할 수 있으며, 레지듀 발생을 억제할 수 있음을 실실예를 통해 알아 보았다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같은 본 발명은, 전하저장전극의 손실을 최소화할 수 있어, 궁극적으로 금속전극 구조의 캐패시터를 구비한 반도체 소자의 수율을 향상시킬 수 있는 탁월한 효과를 기대할 수 있다.

Claims (10)

  1. 기판 상의 절연막을 선택적으로 식각하여 상기 기판 표면을 노출시키는 오픈부를 형성하는 단계;
    상기 절연막이 형성된 프로파일을 따라 전하저장전극용 금속막을 형성하는 단계;
    상기 금속막 상에 유동성 절연막을 이용한 배리어막을 형성하는 단계;
    상기 절연막이 노출될 때까지 전면식각을 실시하여 서로 격리된 전하저장전극을 형성하는 단계; 및
    상기 배리어막을 제거하는 단계
    를 포함하는 반도체 소자 제조 방법.
  2. 제 1 항에 있어서,
    상기 배리어막을 200Å 내지 700Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
  3. 제 1 항에 있어서,
    상기 금속막은 Ru를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  4. 제 1 항에 있어서,
    상기 배리어막을 형성하는 단계에서 SiH4, SiHa(CH3)b(a, b는 0 ∼ 4), H2O2, O2, H2O 및 N2O를 포함하는 반응소스를 이용하는 것을 특징으로 하는 반도체 소자 제조 방법.
  5. 제 4 항에 있어서,
    상기 배리어막을 형성하는 단계는 100mTorr 내지 2Torr의 저압 및 -10℃ 내지 100℃의 온도 하에서 실시하는 것을 특징으로 하는 반도체 소자 제조 방법.
  6. 제 5 항에 있어서,
    상기 N2O를 100SCCM 내지 3000SCCM의 유량으로 사용하는 것을 특징으로 하는 반도체 소자 제조 방법.
  7. 제 1 항에 있어서,
    상기 배리어막을 형성하는 단계 전에 N2O를 포함한 플라즈마 처리하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  8. 제 1 항에 있어서,
    상기 배리어막을 형성하는 단계 후, 수분 제거 및 막 치밀화를 위해 플라즈마 처리 또는 열처리하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  9. 제 8 항에 있어서,
    상기 플라즈마 처리하는 단계는 SiH4, SiHa(CH3)b(a, b는 0 ∼4), N2, NH3, O2, O3, Ar, He, Ne 또는 N2O 중 적어도 어느 하나의 가스를 이용하여 5초 내지 200초 동안 실시하는 것을 특징으로 하는 반도체 소자 제조 방법.
  10. 제 8 항에 있어서,
    상기 열처리하는 단계는 O2, N2, O3, N2O 또는 H2중 어느 하나의 가스 분위기 및 500℃ 내지 1200℃의 온도 하에서 10초 내지 200초 동안 실시하는 것을 특징으로 하는 반도체 소자 제조 방법.
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