JP2008166324A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】半導体基板上に形成された下地層上に、２０ｎｍ以下で、且つ、一様な厚みを有するアモルファスシリコン膜を形成し、層間絶縁膜中に形成されたボイドを効果的に消滅させる。
【解決手段】ＳｉＨ_４を原料ガスとしてアモルファスシリコン膜２２を堆積する工程と、堆積したアモルファスシリコン膜２２の表面上にＢＰＳＧ膜２３を堆積する工程と、ＢＰＳＧ膜２３に覆われたアモルファスシリコン膜２２を酸化する工程とを有する。アモルファスシリコン膜２２を堆積する工程は、水素を含む雰囲気中で行われる。アモルファスシリコン膜２２の酸化に際して、その体積が増加し、ＢＰＳＧ膜２３を押し上げてその膜中に形成されたボイド２４を消滅させる。
【選択図】図１

Description

本発明は、半導体装置の製造方法に関し、更に詳しくは、半導体基板の上部に形成した下地層上に、アモルファスシリコン膜を堆積する技術に関する。

ＤＲＡＭ（Dynamic Random Access Memory）は、シリコン基板の表面部分に形成されたＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）と、このＭＩＳＦＥＴに接続すると共にシリコン基板の上部に形成されたキャパシタとを備え、ＭＩＳＦＥＴを介してキャパシタに電荷を蓄積することによって、情報の記憶を行う。

ＤＲＡＭでは、シリコン基板の表面部分に素子分離絶縁層が形成され、ＭＩＳＦＥＴが形成される素子形成領域を区画している。素子形成領域と交差して、シリコン基板上にはＭＩＳＦＥＴのゲート電極が延在しており、ゲート電極に隣接するシリコン基板の表面付近にはＭＩＳＦＥＴのソース／ドレイン拡散層が形成されている。シリコン基板及びゲート電極上には層間絶縁膜が形成され、隣接するゲート電極間では、層間絶縁膜を貫通してソース／ドレイン拡散層に達するコンタクトプラグが形成されている。

層間絶縁膜の表面は平坦化され、その上にビット線やキャパシタが形成されている。層間絶縁膜は比較的大きな厚みを有するため、その形成に際しては、一般にＢＰＳＧ（Boro Phospho Silicate Glass）膜など、成膜速度が比較的大きな絶縁膜が用いられる。ＤＲＡＭの構成については、例えば特許文献１に記載されている。
特開２００２―１１０６４７号公報（図４３、４４）

近年、ＤＲＡＭでは配線ピッチの縮小に伴い、ゲート電極の高さとゲート電極間のスペースとの比（アスペクト比）が増大し、層間絶縁膜の堆積に際して、隣接するゲート電極間の部分にボイドが形成され易くなっている。層間絶縁膜中に形成されたボイドは、隣接するコンタクトプラグ同士を短絡させて、電気的な不良を生じさせるため、ボイドの発生を抑制する必要がある。

層間絶縁膜におけるボイドの発生を抑制する手段の一つとして、層間絶縁膜の堆積に先立って、薄いアモルファスシリコン膜を堆積する方法が検討されている。これは、層間絶縁膜を堆積した後に、この層間絶縁膜を介してアモルファスシリコン膜を酸化し、その体積を増加させることによって、層間絶縁膜中に形成されたボイドを消滅させるものである。アモルファスシリコン膜の堆積に際しては、一般に、水素化シリコンを原料ガスとするＣＶＤ（Chemical Vapor Deposition）法を用い、Ｎ_２を含む雰囲気中で行われる。

ところで、近年、ＤＲＡＭの微細化の要請により、ゲート電極の配列のピッチが益々縮小され、１００ｎｍよりも小さくなっている。このようなＤＲＡＭの製造に際して上記方法を採用するには、隣接するゲート電極間に隙間を残すため、堆積させるアモルファスシリコン膜の厚みを例えば２０ｎｍ以下に制限する必要がある。ところが、上記従来の堆積方法では、アモルファスシリコン膜の厚みを２０ｎｍ以下に制限すると、一様な厚みに形成されず、図５の符号２２ａに示すように島状に形成される。この場合、層間絶縁膜中に形成されたボイドを効果的に消滅させることが出来ない。

本発明は、上記に鑑み、半導体基板上に形成された下地層上に、２０ｎｍ以下で、且つ、一様な厚みを有するアモルファスシリコン膜を形成可能な半導体装置の製造方法を提供することを目的とする。

上記目的を達成するために、本発明の第１の視点に係る半導体装置の製造方法は、水酸化シリコンを原料ガスとしてアモルファスシリコンを堆積する工程を有する半導体装置の製造方法において、
前記アモルファスシリコンを堆積する工程が、水素を含む雰囲気中で行われ、且つ、２０ｎｍ以下の厚みのアモルファスシリコンを堆積することを特徴とする。

また、本発明の第２の視点に係る半導体装置の製造方法は、半導体基板の上部に下地層を形成するステップと、
前記下地層上にアモルファスシリコン膜を堆積するステップと、
前記アモルファスシリコン膜上に第１の酸化シリコン膜を堆積するステップと、
水蒸気雰囲気中で前記アモルファスシリコン膜を酸化して、前記第１の酸化シリコン膜に連続する第２の酸化シリコン膜を形成するステップと、
を有することを特徴とする。

本発明の第１の視点に係る半導体装置の製造方法によれば、アモルファスシリコンの堆積に際して、Ｓｉ原子の未結合手を減らして安定化させ、Ｓｉ原子の凝集を抑制できる。これによって、２０ｎｍ以下の厚みの薄いアモルファスシリコンの堆積に際して、島状に形成されることを抑制し、一様な厚みを有するアモルファスシリコンを形成できる。

本発明の第１の視点に係る半導体装置の製造方法の好適な態様では、前記アモルファスシリコンを堆積する工程に後続し、前記堆積したアモルファスシリコンの表面上に酸化シリコン膜を堆積する工程と、前記酸化シリコン膜に覆われたアモルファスシリコンを酸化する工程とを更に有する。アモルファスシリコンの酸化に際して、その体積が増加し、酸化シリコン膜を押し上げてボイドを消滅させることが出来る。特に、アモルファスシリコンが一様な厚みを有するため、ボイドを効果的に消滅させ、酸化シリコン膜の埋設性を高めることが出来る。この場合、好適には、前記アモルファスシリコンを酸化する工程を水蒸気雰囲気中で行う。酸化シリコン膜に覆われたアモルファスシリコンを効果的に酸化できる。

本発明の第１の視点に係る半導体装置の製造方法の好適な態様では、前記アモルファスシリコンを堆積する工程に先立って、シリコン基板の表面に窒化シリコン膜を形成する工程を更に有する。シリコン基板とアモルファスシリコンとの間に窒化シリコン膜が介在することによって、アモルファスシリコンの酸化に際してシリコン基板が酸化することを効果的に抑制できる。

本発明の第１の視点に係る半導体装置の製造方法では、前記酸化されたアモルファスシリコン及び酸化シリコン膜が、前記窒化シリコン膜を介してトレンチ内に形成されて素子分離絶縁膜を構成してもよい。或いは、前記窒化シリコン膜の一部が、ゲート電極の側壁絶縁膜を構成してもよい。

本発明の第１の視点に係る半導体装置の製造方法では、前記アモルファスシリコンを堆積する工程に先立ってゲート電極を形成する工程を更に有してもよい。隣接するゲート電極の間に形成されたボイドを効果的に消滅させることが出来る。本発明の第１の視点に係る半導体装置の製造方法では、前記アモルファスシリコンを酸化する工程に後続して、前記酸化シリコン膜を平坦化する工程を更に有してもよい。

本発明の第２の視点に係る半導体装置の製造方法では、下地層は、酸化シリコン膜、窒化シリコン膜、又は、酸窒化シリコン膜などであり、半導体基板とアモルファスシリコン膜との間に下地層が介在することによって、アモルファスシリコンの酸化に際してシリコン基板が酸化することを抑制できる。

以下に、添付図面を参照し、本発明の実施形態を更に詳しく説明する。図１（ａ）、（ｂ）は、本発明の一実施形態に係る半導体装置の製造方法について、各製造段階を順次に示す断面図である。先ず、公知の方法を用いて、シリコン基板１１の表面部分のトレンチ１２内に素子分離絶縁層１３を形成し、ＭＩＳＦＥＴを形成する素子形成領域１４を区画する。次いで、シリコン基板１１の表面付近にｐ型の不純物を注入し、ｐ型のウェル１５を形成する。

素子形成領域１４のシリコン基板１１上にゲート絶縁膜１６を形成した後、ゲート絶縁膜１６上に、多結晶シリコン層１８、シリサイド層１９、及び、窒化シリコン層を順次に形成する。引き続き、多結晶シリコン層１８、シリサイド層１９、及び、窒化シリコン層をパターニングし、多結晶シリコン層１８及びシリサイド層１９から成るゲート電極１７と、ゲート電極１７上に形成され、窒化シリコンから成る電極保護膜２０を、それぞれ形成する。全面に窒化シリコン膜を堆積した後、堆積した窒化シリコン膜をエッチバックし、ゲート電極１７及び電極保護膜２０の側壁を覆う側壁保護膜２１を形成する。

次いで、電極保護膜２０及び側壁保護膜２１をマスクとして、素子形成領域１４のシリコン基板１１の表面部分に不純物を注入し、図示しないソース／ドレイン拡散層を形成する。ゲート電極１７とゲート電極１７に隣接するソース／ドレイン拡散層とがＭＩＳＦＥＴを構成する。隣接するゲート電極１７における側壁保護膜２１間の間隔は、約６０ｎｍとする。

引き続き、シリコン基板１１、電極保護膜２０、及び、側壁保護膜２１上に、２０ｎｍ以下の厚みを有するアモルファスシリコン膜２２を堆積する。アモルファスシリコン膜２２の堆積に際しては、枚葉式の堆積装置を用い、図２のタイムチャートに示す手順に従って行う。

先ず、ウエハを約４００℃に維持した状態で、Ｈ_２ガスを約１４ｓｌｍの流量でチャンバ内に導入し、圧力を１５Torr程度に設定する。次いで、ウエハを約５５０℃に昇温し（昇温ステップ）、Ｈ_２ガスでウエハ表面をクリーニングし、この状態で約９０秒保持する（Ｈ_２クリーニングステップ）。Ｈ_２クリーニングステップは必須ではないが、このステップを行うことで、ウエハの温度や表面状態を安定させ、均質なアモルファスシリコン膜２２を堆積できる。

後続する堆積ステップに先立ち、且つ、Ｈ_２クリーニングステップに並行して、原料ガスとして用いるＳｉＨ_４ガスの流量を安定化させる流量安定化ステップを約３０秒間行う。流量安定化ステップでは、ＳｉＨ_４ガスを約０．４ｓｌｍの流量で流し、チャンバ内に導入せずに直接に排気する。

引き続き、ＳｉＨ_４ガスの流路をチャンバ内に切り替え、３〜２０ｎｍの厚みを有するアモルファスシリコン膜２２を堆積する。アモルファスシリコン膜２２の堆積に際しては、２段階で行い、前半の第１堆積ステップでは、約５５０℃の温度を維持し、後半の第２堆積ステップではＳｉ原子が凝集しにくい４５０℃以下まで降温しつつ堆積を行う。これによって、より一様な厚みに形成できる。第２堆積ステップは、ＳｉＨ_４ガスに代えてＨ_２ガスを導入しつつ、ウエハを降温する降温ステップとしてもよい。

アモルファスシリコン膜２２の堆積に際しては、堆積されたＳｉＨ_４中のＨ原子は速やかにＳｉ原子から切り離される。従来、アモルファスシリコン膜２２の堆積をＨ_２ガスを含まない雰囲気中で行っていたため、図６（ａ）に示すように、Ｓｉ原子が未結合手を持ち化学的に不安定であり、凝集し易かった。これに対して、本実施形態では、Ｈ_２ガスを含む雰囲気中でアモルファスシリコン膜２２の堆積を行うため、図６（ｂ）に示すように、Ｓｉ原子の未結合手がＨ原子で終端されて化学的に安定し、凝集が生じにくい。従って、２０ｎｍ以下の薄いアモルファスシリコン膜２２の堆積に際しても、一様な厚みを有するアモルファスシリコン膜２２を形成できる。

アモルファスシリコン膜２２の堆積に後続して、図１（ａ）に示すように、ＢＰＳＧ膜２３を堆積する。ＢＰＳＧ膜２３の堆積には、例えばＣＶＤ法を用いる。この堆積に際して、ＢＰＳＧ膜２３の埋設性が不足すると、同図中に示すように、隣接するゲート電極１７間にボイド２４が形成される。

引き続き、スチーム酸化処理を行い、ＢＰＳＧ膜２３を介してアモルファスシリコン膜２２を酸化させる。アモルファスシリコン膜２２は、酸化によってＢＰＳＧ膜２３と一体化され、層間絶縁膜２５に形成される。また、酸化によって体積が増加し、その結果、ＢＰＳＧ膜２３を押し上げ、図１（ｂ）に示すようにボイド２４を消滅させる。スチーム酸化処理は、チャンバ内に例えばＨ_２ガス及びＯ_２ガスを各８ｓｌｍの流量で導入し、常圧下で行う。また、雰囲気の温度を７５０℃とし約１０分間行う。

ＣＭＰ（Chemical Mechanical Polishing）等によって、層間絶縁膜２５表面を平坦化した後、電極保護膜２０及び側壁保護膜２１をマスクとする自己整合法などを用いて、ソース／ドレイン拡散層を露出するコンタクトホールを形成する。コンタクトホールの内部を導電材料で埋め込んでコンタクトプラグを形成した後、層間絶縁膜２５上にコンタクトプラグに接続するビット線やキャパシタを形成することによって、半導体装置を製造できる。

本実施形態によれば、２０ｎｍ以下のアモルファスシリコン膜２２の堆積に際して、Ｈ_２ガスを含む雰囲気中で行うことによって、一様な厚みを有するアモルファスシリコン膜２２を形成できる。また、一様な厚みを有するアモルファスシリコン膜２２に対するスチーム酸化処理を行うことによって、ＢＰＳＧ膜２３中のボイド２４を効果的に消滅させ、層間絶縁膜２５の埋設性を高めることが出来る。

なお、上記実施形態では、アモルファスシリコン膜２２を堆積する際の原料ガスとしてＳｉＨ_４ガスを用いたが、他の水素化シリコンガスを用いてもよく、この場合でも、一様な厚みを有するアモルファスシリコン膜２２を堆積できる。

上記実施形態では、ＢＰＳＧ膜２３に代えて、ＨＤＰ（High Density Plasma）−ＣＶＤ法によって堆積される酸化シリコン膜（ＨＤＰ膜）、ＮＳＧ（Nondoped Silicate Glass）膜、又は、ＰＳＧ（Phospho Silicate Glass）膜などを堆積してもよい。また、図３に示すように、側壁保護膜２１の形成に際して窒化シリコン膜２１ａをエッチバックすることなく、窒化シリコン膜２１ａ上にアモルファスシリコン膜２２を直接に堆積してもよい。これらの場合にも、上記実施形態と同様に、ＢＰＳＧ膜２３中のボイド２４を消滅させて層間絶縁膜２５の埋設性を高めることが出来る。

図４（ａ）、（ｂ）は、上記実施形態の変形例に係る半導体装置の製造方法について、各製造段階を順次に示す断面図である。本変形例は、本発明を素子分離絶縁層１３を形成する方法に適用した例であって、シリコン基板１１の表面部分にトレンチ１２を形成した後、トレンチ１２の内部を含みシリコン基板１１上に薄い窒化シリコン膜４１を堆積する。トレンチ１２内における窒化シリコン膜４１の間の間隔は、約６０ｎｍとする。

図２と同様の手順で、３〜２０ｎｍの厚みを有するアモルファスシリコン膜４２を堆積した後、図４（ａ）に示すように、トレンチ１２の内部を含み全面に、窒化シリコン膜４１及びアモルファスシリコン膜４２を介して、酸化シリコン膜４３を堆積する。酸化シリコン膜４３の堆積には、例えばＣＶＤ法を用いる。この堆積に際して酸化シリコン膜４３埋設性が不足すると、同図中に示すように、トレンチ１２内にボイド４４が形成される。

引き続き、実施形態と同様の条件でスチーム酸化処理を行い、アモルファスシリコン膜４２を酸化させると共に、酸化シリコン膜４３と一体化させ、素子分離絶縁層１３を形成する。アモルファスシリコン膜４２は、実施形態と同様に、酸化によって体積が増加して酸化シリコン膜４３を押し上げ、図４（ｂ）に示すようにボイド４４を消滅させる。更に、シリコン基板１１の表面を平坦化し、シリコン基板１１上に堆積した、窒化シリコン膜４１及び素子分離絶縁層１３を除去する。

本変形例によれば、一様な厚みを有するアモルファスシリコン膜４２を形成することによって、酸化シリコン膜４３中に形成されたボイド４４を効果的に消滅させ、素子分離絶縁層１３の埋設性を高めることが出来る。なお、上記変形例において、窒化シリコン膜４１は、スチーム酸化処理に際してシリコン基板１１が酸化されるのを抑制するために形成している。

以上、本発明をその好適な実施形態に基づいて説明したが、本発明に係る半導体装置の製造方法は、上記実施形態の構成にのみ限定されるものではなく、上記実施形態の構成から種々の修正及び変更を施したものも、本発明の範囲に含まれる。

図１（ａ）、（ｂ）は、本発明の一実施形態に係る半導体装置の製造方法について、各製造段階を順次に示す断面図である。 図１（ａ）のアモルファスシリコン膜を堆積する際のタイムチャートを示すグラフである。 実施形態の変形例に係る半導体装置の製造方法について、一製造段階を示す断面図である。 図４（ａ）、（ｂ）は、実施形態の一変形例に係る半導体装置の製造方法について、各製造段階を順次に示す断面図である。 従来の方法で薄いアモルファスシリコン膜を堆積した際の様子を示す断面図である。 図６（ａ）は、従来の堆積方法におけるＳｉ原子の化学結合を示す図であり、図６（ｂ）は、実施形態の堆積方法におけるＳｉ原子の化学結合を示す図である。

符号の説明

１１：シリコン基板
１２：トレンチ
１３：素子分離絶縁層
１４：素子形成領域
１５：ウェル
１６：ゲート絶縁膜
１７：ゲート電極
１８：多結晶シリコン層
１９：シリサイド層
２０：電極保護膜
２１：側壁保護膜
２１ａ：窒化シリコン膜
２２：アモルファスシリコン膜
２２ａ：アモルファスシリコン
２３：ＢＰＳＧ膜
２４：ボイド
２５：層間絶縁膜
４１：窒化シリコン膜
４２：アモルファスシリコン膜
４３：酸化シリコン膜
４４：ボイド

Claims (9)

1. 水酸化シリコンを原料ガスとしてアモルファスシリコンを堆積する工程を有する半導体装置の製造方法において、
   前記アモルファスシリコンを堆積する工程が、水素を含む雰囲気中で行われ、且つ、２０ｎｍ以下の厚みのアモルファスシリコンを堆積することを特徴とする半導体装置の製造方法。
2. 前記アモルファスシリコンを堆積する工程に後続し、
   前記堆積したアモルファスシリコンの表面上に酸化シリコン膜を堆積する工程と、
   前記酸化シリコン膜に覆われたアモルファスシリコンを酸化する工程と、
   を更に有する、請求項１に記載の半導体装置の製造方法。
3. 前記アモルファスシリコンを酸化する工程を水蒸気雰囲気中で行う、請求項２に記載の半導体装置の製造方法。
4. 前記アモルファスシリコンを堆積する工程に先立って、シリコン基板の表面に窒化シリコン膜を形成する工程を更に有する、請求項１〜３の何れか一に記載の半導体装置の製造方法。
5. 前記酸化されたアモルファスシリコン及び酸化シリコン膜が、前記窒化シリコン膜を介してトレンチ内に形成されて素子分離絶縁膜を構成する、請求項４に記載の半導体装置の製造方法。
6. 前記窒化シリコン膜の一部が、ゲート電極の側壁絶縁膜を構成する、請求項４に記載の半導体装置の製造方法。
7. 前記アモルファスシリコンを堆積する工程に先立ってゲート電極を形成する工程を更に有する、請求項１〜６の何れか一に記載の半導体装置の製造方法。
8. 前記アモルファスシリコンを酸化する工程に後続して、
   前記酸化シリコン膜を平坦化する工程を更に有する、請求項７に記載の半導体装置の製造方法。
9. 半導体基板の上部に下地層を形成するステップと、
   前記下地層上にアモルファスシリコン膜を堆積するステップと、
   前記アモルファスシリコン膜上に第１の酸化シリコン膜を堆積するステップと、
   水蒸気雰囲気中で前記アモルファスシリコン膜を酸化して、前記第１の酸化シリコン膜に連続する第２の酸化シリコン膜を形成するステップと、
   を有することを特徴とする半導体装置の製造方法。

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