JP2005191512A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】層間絶縁膜中のボイドの発生を抑制する半導体装置の製造方法を提供すること。
【解決手段】本発明の半導体装置の製造方法は、(1)少なくとも必要な素子と凹部6とを有する半導体基板1上に、凹部を覆うように薄い窒化シリコン膜からなる絶縁膜11を形成し、(2)絶縁膜11の表面改質を行い、(3)その後、絶縁膜上に層間絶縁膜としてのBPSG膜15を形成する工程を備える。前記表面改質処理により層間絶縁膜15中のボイドの発生を抑制する。
【選択図】図1
【解決手段】本発明の半導体装置の製造方法は、(1)少なくとも必要な素子と凹部6とを有する半導体基板1上に、凹部を覆うように薄い窒化シリコン膜からなる絶縁膜11を形成し、(2)絶縁膜11の表面改質を行い、(3)その後、絶縁膜上に層間絶縁膜としてのBPSG膜15を形成する工程を備える。前記表面改質処理により層間絶縁膜15中のボイドの発生を抑制する。
【選択図】図1
Description
本発明は、半導体装置の製造方法に関し、特に層間絶縁膜の形成方法に関するものである。
LSIの高密度、高集積化に伴い、高アスペクト比の段差を低温形成された層間絶縁膜により埋め込み平坦化する技術は益々その重要性を高めている。
図3は、従来の半導体装置の製造方法を示す工程断面図である。以下、図3を用いて、従来の半導体装置の製造方法について説明する。
まず、半導体基板51に、ゲート絶縁膜53a及びポリシリコン膜53bを堆積し、パターニングすることにより、ゲートパターン53を形成する。次に、ゲートパターン53の側面にサイドウォール55を形成し、図3(a)の構造を得る。このとき、各ゲートパターン53間には、凹部56が形成されている。
図3は、従来の半導体装置の製造方法を示す工程断面図である。以下、図3を用いて、従来の半導体装置の製造方法について説明する。
まず、半導体基板51に、ゲート絶縁膜53a及びポリシリコン膜53bを堆積し、パターニングすることにより、ゲートパターン53を形成する。次に、ゲートパターン53の側面にサイドウォール55を形成し、図3(a)の構造を得る。このとき、各ゲートパターン53間には、凹部56が形成されている。
次に、サイドウォール55に対して自己整合的に不純物イオン注入を行うことにより、ソース・ドレイン領域57を形成し、その上にコンタクト開口部形成時のストッパ膜として用いる窒化シリコン膜(SiN膜)59を形成し、図3(b)の構造を得る。
次に、SiH4−O2系常圧CVD法あるいはTEOS−O3系CVD法によりBPSG膜からなる層間絶縁膜61を例えば400〜500℃程度で成膜し、図3(c)の構造を得る。
BPSG膜61をCVD法により成膜すると、BPSG膜61はゲート‐ゲート間等の凹部56で成膜直後のカバレッジが悪く、オーバーハング形状となってボイド65が発生する場合がある。
図4は、素子形成がされた半導体基板51の平面図である。図4を用いて、ボイド65が発生した場合の問題について説明する。
上記の工程の後、タングステンプラグ67が、通常は、ゲートパターン53間の凹部56に、ゲートパターン53の長手方向に平行に並べられて形成される。上記のボイド65もゲートパターン53の長手方向に平行に形成されるため、例えば、CVD法によりタングステンプラグ67が形成されるとき、タングステンがボイド65の内部に入り込み、隣り合ったタングステンプラグ67が電気的に接続されるという問題が発生する。
上記の工程の後、タングステンプラグ67が、通常は、ゲートパターン53間の凹部56に、ゲートパターン53の長手方向に平行に並べられて形成される。上記のボイド65もゲートパターン53の長手方向に平行に形成されるため、例えば、CVD法によりタングステンプラグ67が形成されるとき、タングステンがボイド65の内部に入り込み、隣り合ったタングステンプラグ67が電気的に接続されるという問題が発生する。
このようなボイド65は、その後の例えば850℃程度のファーネスあるいは1000℃程度のランプアニールによる熱処理で、BPSG膜61をリフローさせることで通常消失する。
しかし、デバイスのさらなる微細化に伴い、さらに挟ピッチ間隔(例えばゲートスペース0.3μmよりも狭ピッチ:サイドウォール形成後では0.2μmスペース以下)、高アスペクト比(例えば3を越えるアスベタト比)の高い段差を有するゲート‐ゲート間を上記のようなBPSG膜で埋め込んで層間絶縁膜61を形成する場合、成膜直後のカバレッジがさらに悪くなり、成膜後に生じるボイド65が大きなものとなる。このようなボイド65を消失させるためには、成膜後のリフロー処理として、少なくとも850℃、15分程度のファーネスあるいは1000℃、30秒程度のランプアニールが必要である。これに対し、デバイスの微細化に伴い、プロセスの低温下の要求はいっそう厳しくなるため、0.18μm以降のデバイスでは800℃以上の熱処理を行うとトランジスタ特性、例えばショートチャネル効果の抑制や駆動電流を十分確保することができなくなると言った問題が発生し、高温アニ―ル条件は使用できない。
このような問題を解決する従来の方法として、BPSB膜を2回に分けて形成する方法が示されている(例えば、特許文献1参照。)。この方法では、まず第1のBPSG膜を形成した後、第1の熱処理を施して表面の凹凸要因を改善させ、次に、第2のBPSG膜を形成し、その後、第2の熱処理を施す。
また、BPSG膜の不純物濃度を高め、リフロー処理の低温化を図る方法も知られている。
特開2001−345322公報
また、BPSG膜の不純物濃度を高め、リフロー処理の低温化を図る方法も知られている。
しかし、BPSG膜を2回に分けて形成すると、後工程であるコンタクト形成工程又は層間CMP工程において上層BPSG膜と下層BPSG膜のとの界面が露出すると、上下のBPSG膜特性の差によるWet処理のEtch速度差から形状異常が発生する場合がある。
また、BPSG膜の不純物濃度を上げると、リフロー処理の低温化が図れるが、焼き締めが十分でないため膜自身が緻密でなく不安定な膜となる。
このため、デバイスの信頼性を損なわずにボイドが残存しない良好な層間絶縁膜を形成するのは困難であった。
また、BPSG膜の不純物濃度を上げると、リフロー処理の低温化が図れるが、焼き締めが十分でないため膜自身が緻密でなく不安定な膜となる。
このため、デバイスの信頼性を損なわずにボイドが残存しない良好な層間絶縁膜を形成するのは困難であった。
本発明は、係る事情を鑑みてなされたものであり、層間絶縁膜中のボイドの発生を抑制する半導体装置の製造方法を提供するものである。
本発明の半導体装置の製造方法は、(1)少なくとも必要な素子と凹部とを有する半導体基板上に、凹部を覆うように薄い絶縁膜を形成し、(2)絶縁膜の表面改質を行い、(3)その後、絶縁膜上に層間絶縁膜を形成する工程を備えることを特徴とする。
本発明の半導体装置の製造方法によると、絶縁膜の表面改質を行った後に、層間絶縁膜を行っているため、層間絶縁膜のカバレッジがよく、オーバーハング形状となりにくく、層間絶縁膜中のボイドの発生を抑制することができる。従って、本発明の製造方法によると、ボイドの発生が抑制された半導体装置を製造することができる。
また、本発明の方法によると、従来よりも凹部の幅が狭く、そのアスペクト比が大きい半導体装置を製造することができる。
また、本発明の方法によると、従来よりも凹部の幅が狭く、そのアスペクト比が大きい半導体装置を製造することができる。
本発明の半導体装置の製造方法は、(1)少なくとも必要な素子と凹部とを有する半導体基板上に、凹部を覆うように薄い絶縁膜を形成し、(2)絶縁膜の表面改質を行い、(3)その後、絶縁膜上に層間絶縁膜を形成する工程を備えることを特徴とする。
まず、上記工程(1)、すなわち、少なくとも必要な素子と凹部とを有する半導体基板上に、凹部を覆うように薄い絶縁膜を形成する工程について説明する。
本明細書において、「半導体基板上に」には、半導体基板に接触して、保護膜や絶縁膜などを介して半導体基板に接触して、又は半導体基板と非接触で上方に、などが含まれる。その他の膜上に、層上になどについても同様である。
半導体基板には、例えば、Si、Geなどの元素半導体基板、GaAs、GaN、GaP、InP、ZnO、ZnSeなどの化合物半導体基板などを用いることができる。これらは、単結晶であっても、多結晶であってもよい。また、半導体基板は、n型又はp型にドープされていてもよく、また、半導体装置が形成される領域にn型又はp型のウェルが形成されていてもよい。特に、p型シリコン単結晶基板を用いることが好ましい。
「素子」とは、例えば、FET、DRAM、不揮発性メモリなどの半導体素子をいう。
凹部とは、例えば、互いに平行に延びる隣接した2つのゲートパターン間に形成される領域をいう。このような凹部は、基板からのゲートパターンの高さが増すにつれて深くなり、凹部の深さが深いほど、ボイドが発生しやすいので、例えば、二段ゲート電極を有し、深い凹部を有する不揮発性半導体記憶装置の製造などに、本発明は好適に用いられる。
絶縁膜は、例えば、窒化シリコン膜とすることができるが、表面改質され、後述する層間絶縁膜のカバレッジを向上させるものであれば、酸化シリコン膜などの他の材料で形成された絶縁膜であってもよい。また、絶縁膜の膜厚は、層間絶縁膜よりも薄く、例えば、10〜50nm、好ましくは30nm程度である。
また、絶縁膜には、後工程であるコンタクト開口部を形成する工程において、エッチングストッパ膜となるもの、すなわち、層間絶縁膜に対してエッチング選択比の小さい材料で形成された膜を用いることが好ましい。
絶縁膜は、450〜700℃、好ましくは550〜600℃の減圧熱CVD法、又はプラズマCVD法などで形成することができる。この理由として、Si基板上にはCo或いはNiサリサイドを形成しているために600℃以上の高温で膜形成を行うとデバイス(サリサイド)特性の変動が発生する。
また、絶縁膜には、後工程であるコンタクト開口部を形成する工程において、エッチングストッパ膜となるもの、すなわち、層間絶縁膜に対してエッチング選択比の小さい材料で形成された膜を用いることが好ましい。
絶縁膜は、450〜700℃、好ましくは550〜600℃の減圧熱CVD法、又はプラズマCVD法などで形成することができる。この理由として、Si基板上にはCo或いはNiサリサイドを形成しているために600℃以上の高温で膜形成を行うとデバイス(サリサイド)特性の変動が発生する。
次に、上記工程(2)、すなわち、絶縁膜の表面改質を行う工程について説明する。
「絶縁膜の表面改質を行う」には、例えば、絶縁膜の表面を酸化すること、絶縁膜の表面に微小な凹凸を形成すること、絶縁膜の表面を化学的に活性な状態にすることなどが含まれる。このような状態にすることにより、絶縁膜上に層間絶縁膜を安定して形成することができ、層間絶縁膜の凹部に対するカバレッジを向上させることができ、層間絶縁膜中のボイドの発生を抑制することができる。
その方法としては、例えば、次の4通りが挙げられる。
第1の方法は、O2雰囲気中で絶縁膜表面を酸化する方法である。このときの温度は、650〜790℃とすることができ、700℃程度がさらに好ましい。O2ガスの流量は、5〜20L/分とすることができ、5〜15L/分が好ましい。酸化時間は、5〜60分とすることができ、15〜30分が好ましい。表面の改質の行うためには低温での処理は十分な効果が得られないし、800℃以上の高温の処理ではデバイス特性の変動要因となってしまう。
第1の方法は、O2雰囲気中で絶縁膜表面を酸化する方法である。このときの温度は、650〜790℃とすることができ、700℃程度がさらに好ましい。O2ガスの流量は、5〜20L/分とすることができ、5〜15L/分が好ましい。酸化時間は、5〜60分とすることができ、15〜30分が好ましい。表面の改質の行うためには低温での処理は十分な効果が得られないし、800℃以上の高温の処理ではデバイス特性の変動要因となってしまう。
第2の方法は、O2又はN2O雰囲気中でのプラズマ処理により絶縁膜表面を酸化する方法である。O2及びN2Oは、単独で用いられてもよく、これらの混合ガスが用いられてもよい。このときの流量は、500〜5000sccmとすることができ、1500sccm程度が好ましい。このときの出力は、500〜3000Wとすることができ、1500W程度が好ましい。このときの圧力は、0.1〜1000mTorrとすることができ、800mTorr程度が好ましい。このときの温度は、300〜550℃とすることができ、400〜450℃が好ましい。
第3の方法は、O3雰囲気中で絶縁膜表面を酸化する方法である。このときの温度は、250〜450℃とすることができ、400℃程度がさらに好ましい。O3(O2/O3)ガスの流量は、2〜10L/分とすることができ、4〜8L/分が好ましい。O3濃度は5〜20wt%とすることができ、12〜17wt%が好ましい。酸化時間は、1〜10分とすることができ、2〜3分が好ましい。
第4の方法は、薬液処理で窒化シリコン膜表面を酸化する方法である。薬液には、例えば、硫酸と過酸化水素水との混合液や、オゾン水などを用いることができる。
硫酸と過酸化水素水との混合液で処理するときの温度は、100〜150℃とすることができ、120〜150℃が好ましい。処理時間は、5〜60分とすることができ、5〜20分が好ましい。オゾン水で処理をする場合には室温での処理が好ましい。
硫酸と過酸化水素水との混合液で処理するときの温度は、100〜150℃とすることができ、120〜150℃が好ましい。処理時間は、5〜60分とすることができ、5〜20分が好ましい。オゾン水で処理をする場合には室温での処理が好ましい。
これらの方法は単独で用いてもよく、互いに組み合わせて用いてもよい。例えば、プラズマ処理を行った後、薬液処理を行うことができる。何れの方法によっても、絶縁膜表面が改質され、例えば、酸化雰囲気になり、絶縁膜上に層間絶縁膜を安定して形成することができるようになる。
次に、上記工程(3)、すなわち、絶縁膜上に層間絶縁膜を形成する工程について説明する。
層間絶縁膜は、BPSG膜とすることができる。この膜は、TEOS−O3系CVD法などのCVD法の公知の方法により形成することができる。層間絶縁膜としてBPSG膜の厚さは、500〜1500nmとすることができ、700〜1200nmがさらに好ましい。
また、このBPSG膜については、ボロン濃度は、3.5〜7.0wt%とすることができ、4.0〜6.0wt%程度がさらに好ましい。リン濃度は、3.5〜6.0wt%とすることができ、トータルの不純物濃度が8.0〜10.0wt%程度がさらに好ましい。成長温度は、350〜600℃とすることができ、400〜500℃程度がさらに好ましい。その理由として、ボロン濃度を高くすると膜の吸湿性が高くなり、膜質も緻密でなくなるために不純物の析出や膜質がPoorなために後工程との組み合わせができない。790℃以下の温度では十分なリフロー効果が得られない。
工程(3)の後に、層間絶縁膜を熱処理によりリフローさせる工程をさらに備えてもよい。リフローさせることにより、ボイドが発生した場合には、ボイドを消失させることができる。また、リフローさせることにより、凹部の中央付近に形成される合わせ目を接着させることができる。本発明の方法によると、ボイドは発生しても、そのサイズは、従来の方法によるものよりも小さいため、比較的低温、短時間のリフローでボイドを消失させることができる。
熱処理は、700℃〜790℃、好ましくは、750℃〜790℃の温度条件のN2雰囲気でのファーネス処理であるか、又は700℃〜790℃、好ましくは700℃〜750℃の温度条件の水蒸気雰囲気でのファーネス処理であることが好ましい。なぜなら、700℃以上でなければ、BPSG膜の緻密化が不十分であるからであり、また、半導体素子が微細化されるにつれ、その熱耐性は低下するが、790℃以下の温度でのリフローであれば、半導体素子にダメージを与えにくいからである。
図1は、本発明の実施例1に係る半導体装置の製造方法を示す工程断面図である。以下、図1を参照して、本実施例に係る半導体装置の製造方法について説明する。
まず、半導体基板1上に、ゲート絶縁膜3aを介して、ポリシリコン膜3bを形成してバターニングし、ゲートパターン3を形成する。次に、ゲートパターン3を覆って全面に酸化シリコン膜又は窒化シリコン膜を形成し、ドライエッチングを使用してエッチバック除去し、残余の酸化シリコン膜又は窒化シリコン膜によりゲートパターン3側壁にサイドウォール5を形成し、図1(a)に示す構造を得る。このとき、各ゲートパターン3の間には、凹部6が形成されている。
次に、公知の方法によりゲートパターン3及びサイドウォール5をマスクとして自己整合的にソース・ドレイン領域7を形成し、その領域7及びゲートパターン3の表面に選択的かつ自己整合的に、公知の手法にてコバルトサリサイド(CoSi)膜9を形成する。 次に、後の工程であるコンタクト開口部を形成する工程において、ストッパ膜として用いるための膜厚50nmの窒化シリコン膜11を減圧熱CVDにより以下の条件で全面に被着形成し、図1(b)に示す構造を得る。
温度/圧力/:700℃/275Torr
使用ガス: SiH4/NH3=20/2000sccm
成膜速度: 15nm/分
膜厚:50nm
使用ガス: SiH4/NH3=20/2000sccm
成膜速度: 15nm/分
膜厚:50nm
また、窒化シリコン膜11は、以下に示すような条件でプラズマCVD装置を用いて形成してもよい。
温度/圧力/:550℃/4.2Torr
使用ガス: SiH4/NH3/N2=200/80/4000sccm
RF Power: 930W
成膜速度: 100nm/分
膜厚:50nm
温度/圧力/:550℃/4.2Torr
使用ガス: SiH4/NH3/N2=200/80/4000sccm
RF Power: 930W
成膜速度: 100nm/分
膜厚:50nm
次に窒化シリコン膜11表面の改質処理を以下の何れかの方法により行う。
1)拡散炉でO2雰囲気中で窒化シリコン膜11表面酸化処理を行う。
温度:700℃
ガス:O2 5〜15L/分
時間:15〜60分
1)拡散炉でO2雰囲気中で窒化シリコン膜11表面酸化処理を行う。
温度:700℃
ガス:O2 5〜15L/分
時間:15〜60分
2)O2或いはN2O雰囲気中でプラズマを形成して窒化シリコン膜11表面を改質する。
O2流量:1500sccm
PR Power:1500W
圧力:800mTorr
時間:15分
温度:300〜450℃
O2流量:1500sccm
PR Power:1500W
圧力:800mTorr
時間:15分
温度:300〜450℃
3)O3雰囲気中で窒化シリコン膜11表面を改質する。
O3/O2流量:4000sccm
O3濃度:12〜17wt%
温度:300〜400℃
時間:2分
圧力:200〜600Torr
O3/O2流量:4000sccm
O3濃度:12〜17wt%
温度:300〜400℃
時間:2分
圧力:200〜600Torr
4)薬液処理で窒化シリコン膜11表面を酸化する。
SPM洗浄(硫酸と過酸化水素水との混合液)
温度:120〜150℃
時間:5〜20分
なお、上記手法を組み合わせることも可能である(例えば、プラズマ処理後に薬液洗浄処理を行う。)。
SPM洗浄(硫酸と過酸化水素水との混合液)
温度:120〜150℃
時間:5〜20分
なお、上記手法を組み合わせることも可能である(例えば、プラズマ処理後に薬液洗浄処理を行う。)。
次に、上記ゲートパターン3間に形成される200〜350nmの深さの凹部6に、BPSG膜15を700〜1200nmの厚さで形成する。この際の成長条件は、TEOS/TEP/TEOB=600/195/47mgm、O3/He=4000/6000sccm、成長圧力200Torr、成長温度480℃、ボロン(B)濃度4.0wt%、リン(P)濃度5.0wt%とする。この条件での成長速度は350nm/分である。
上記の表面処理により、BPSG膜15の成膜初期に、窒化シリコン膜11の表面が酸化雰囲気になるので、カバレッジのよい膜が安定して形成される。
このように形成したBPSG膜15中には、ボイドは発生していないか、発生していてもそのサイズは、従来の方法によるものよりも小さい。発生したボイドは、炉を用いて行う770℃のN2雰囲気中で30分間のリフロー加熱処理により消失され、図1(c)に示す構造を得る。
なお、予め700℃の水蒸気雰囲気でBPSG膜15のアニ−ル処理を行ってもよく、この場合、BPSG膜15のリフロー処理をさらに低温で行うことが可能となる。
なお、予め700℃の水蒸気雰囲気でBPSG膜15のアニ−ル処理を行ってもよく、この場合、BPSG膜15のリフロー処理をさらに低温で行うことが可能となる。
この後、BPSG膜15をCMP法により平坦化し、各ゲートパターン3間の凹部6にコンタクト開口部を形成し、その開口部にCVD法によりタングステンを埋め込むことによりタングステンプラグ17形成し、図1(d)に示す構造を得る。
図2は、上記の実施例に示すような条件で各表面処理を行った半導体装置についての、埋め込みアスペクト比とBPSG膜15中に発生するボイドの発生率との関係を示すグラフである。ここで、ボイド発生率は、各ゲートパターン3間の凹部6に形成される隣接した2つのタングステンプラグ17(図1(d)において紙面垂直方向に並ぶ。)間にショートが発生した割合から求めた(図4参照)。ゲート間隔は0.3μm、コンタクト径は0.15〜0.18μmとした。
符号19は表面処理を行わなかったもの、符号21はSPMを行ったもの、符合23はO2プラズマによる処理を行ったもの、符号25はO2プラズマ処理後にSPM洗浄を行ったもの、符号27は拡散炉でO2酸化を行ったものについての結果を示す。
図4から明らかなように、何れの表面処理を行った場合でも、表面処理を行わなかったものよりも、高い埋め込みアスペクト比において、低いボイド発生率を示し、表面処理によりボイドの発生が抑制されていることを示している。
また、特にO2プラズマ23、25や拡散炉でのO2酸化27による表面処理を行った場合には、概ね3を超える埋め込みアスペクト比においても、ボイド発生率は低い値に留まっていることが分かる。このことは、半導体素子がさらに微細化され、ゲート電極間間隔が狭小化された場合であっても、本実施例の方法によると、ボイドの発生を抑えることができることが示している。
また、特にO2プラズマ23、25や拡散炉でのO2酸化27による表面処理を行った場合には、概ね3を超える埋め込みアスペクト比においても、ボイド発生率は低い値に留まっていることが分かる。このことは、半導体素子がさらに微細化され、ゲート電極間間隔が狭小化された場合であっても、本実施例の方法によると、ボイドの発生を抑えることができることが示している。
1、51 半導体基板
3a、53a ゲート絶縁膜
3b、53b ポリシリコン膜
3、53 ゲートパターン
5、55 サイドウォール
6、56 凹部
7、57 ソース・ドレイン領域
9 コバルトサリサイド膜
11、59 窒化シリコン膜
15、61 層間絶縁膜
17、67 タングステンプラグ
65 ボイド
3a、53a ゲート絶縁膜
3b、53b ポリシリコン膜
3、53 ゲートパターン
5、55 サイドウォール
6、56 凹部
7、57 ソース・ドレイン領域
9 コバルトサリサイド膜
11、59 窒化シリコン膜
15、61 層間絶縁膜
17、67 タングステンプラグ
65 ボイド
Claims (11)
- (1)少なくとも必要な素子と凹部とを有する半導体基板上に、凹部を覆うように薄い窒化シリコン膜からなる絶縁膜を形成し、(2)絶縁膜の表面改質を行い、(3)その後、絶縁膜上に層間絶縁膜としてのBPSG膜を形成する工程を備えることを特徴とする半導体装置の製造方法。
- 絶縁膜は、450℃〜700℃の減圧熱CVD法で形成される請求項1に記載の製造方法。
- 絶縁膜は、プラズマCVD法で形成される請求項1に記載の製造方法。
- 工程(2)は、O2雰囲気中で絶縁膜表面を酸化することにより、絶縁膜の表面改質を行う方法である請求項1から3のいずれか1つに記載の製造方法。
- 工程(2)は、プラズマ処理で絶縁膜表面を酸化することにより、絶縁膜の表面改質を行う方法である請求項1から3のいずれか1つに記載の製造方法。
- 工程(2)は、薬液処理で絶縁膜表面を酸化することにより、絶縁膜の表面改質を行う方法である請求項1から3のいずれか1つに記載の製造方法。
- 層間絶縁膜としてのBPSG膜は、TEOS−O3系CVD法により形成される請求項1から6のいずれか1つに記載の製造方法。
- 層間絶縁膜としてのBPSG膜を熱処理によりリフローさせる工程をさらに備える請求項1から7のいずれか1つに記載の製造方法。
- 熱処理は、700℃〜790℃の温度条件のN2雰囲気でのファーネス処理である請求項8に記載の製造方法。
- 熱処理は、700℃〜790℃の温度条件の水蒸気雰囲気でのファーネス処理である請求項8に記載の製造方法。
- 工程(2)は、O3雰囲気中で絶縁膜表面を酸化することにより、絶縁膜の表面改質を行う方法である請求項1から3のいずれか1つに記載の製造方法。
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