KR102648520B1 - 반도체 디바이스 및 방법 - Google Patents

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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

실시예에서, 디바이스는, 기판 위의 게이트 구조물; 상기 게이트 구조물에 인접한 게이트 스페이서; 상기 게이트 스페이서에 인접한 소스/드레인 영역; 상기 소스/드레인 영역 상의 제1 층간 유전체(ILD) - 상기 제1 ILD는 제1 농도의 불순물을 가짐 - ; 상기 제1 ILD 상의 제2 ILD - 상기 제2 ILD는 제2 농도의 상기 불순물을 가지며, 상기 제2 농도는 상기 제1 농도보다 더 작고, 상기 제2 ILD, 상기 게이트 스페이서 및 상기 게이트 구조물의 상부 표면은 공면임 - ; 및 상기 제2 ILD 및 상기 제1 ILD를 통해 연장되며 상기 소스/드레인 영역에 커플링된 소스/드레인 콘택을 포함한다.

Description

반도체 디바이스 및 방법 {SEMICONDUCTOR DEVICE AND METHOD}
우선권 주장 및 상호참조
본 출원은, 2020년 9월 24일 출원된 미국 가출원 번호 제63/082,537호 및 2020년 8월 14일 출원된 미국 가출원 번호 제63/065,571호의 이익을 주장하며, 이 출원들은 참조에 의해 여기에 포함된다.
반도체 디바이스는 예를 들어 개인용 컴퓨터, 휴대 전화, 디지털 카메라 및 기타 전자 기기와 같은 다양한 전자 응용기기에 사용되고 있다. 반도체 디바이스는 통상적으로, 반도체 기판 위에 절연 또는 유전체 재료층, 전도성 재료층, 및 반도체 재료층을 순차적으로 퇴적하고, 리소그래피를 사용하여 다양한 재료층을 패터닝하여 그 위에 회로 컴포넌트 및 요소를 형성함으로써 제조된다.
반도체 산업은 최소 피처 크기의 지속적인 감소로써 다양한 전자 컴포넌트(예컨대, 트랜지스터, 다이오드, 저항기, 커패시터 등)의 집적 밀도를 계속해서 개선하고 있으며, 이는 더 많은 컴포넌트들이 주어진 영역 안에 집적될 수 있게 해준다.
실시예에서, 디바이스는, 기판 위의 게이트 구조물; 상기 게이트 구조물에 인접한 게이트 스페이서; 상기 게이트 스페이서에 인접한 소스/드레인 영역; 상기 소스/드레인 영역 상의 제1 층간 유전체(ILD) - 상기 제1 ILD는 제1 농도의 불순물을 가짐 - ; 상기 제1 ILD 상의 제2 ILD - 상기 제2 ILD는 제2 농도의 상기 불순물을 가지며, 상기 제2 농도는 상기 제1 농도보다 더 작고, 상기 제2 ILD, 상기 게이트 스페이서 및 상기 게이트 구조물의 상부 표면은 공면임 - ; 및 상기 제2 ILD 및 상기 제1 ILD를 통해 연장되며 상기 소스/드레인 영역에 커플링된 소스/드레인 콘택을 포함한다.
본 개시의 양상은 다음의 상세한 설명으로부터 첨부 도면과 함께 볼 때 가장 잘 이해된다. 산업계에서의 표준 실시에 따라 다양한 특징부들이 실축척대로 도시되지 않은 것을 유의하여야 한다. 사실상, 다양한 특징부들의 치수는 설명을 명확하게 하기 위해 임의로 증가되거나 감소되었을 수 있다.
도 1은 3차원 도면에서 FinFET의 예를 예시한다.
도 2 내지 도 14b는 일부 실시예에 따른 FinFET의 제조에 있어서의 중간 단계의 다양한 도면들이다.
도 15a 및 도 15b는 일부 실시예에 따른 FinFET의 단면도이다.
도 16a 및 도 16b는 일부 다른 실시예에 따른 층간 유전체의 조성을 보여주는 스펙트로그램이다.
다음의 개시는 본 발명의 상이한 특징들을 구현하기 위한 많은 다양한 실시예 또는 예를 제공한다. 컴포넌트 및 구성의 구체적 예가 본 개시를 단순화하도록 아래에 기재된다. 이들은 물론 단지 예일 뿐이며 한정하고자 하는 것이 아니다. 예를 들어, 이어지는 다음 기재에 있어서 제2 특징부 상에 또는 위에 제1 특징부를 형성하는 것은, 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 제1 및 제2 특징부가 직접 접촉하지 않도록 제1 특징부와 제2 특징부 사이에 추가의 특징부가 형성될 수 있는 실시예도 또한 포함할 수 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순하고 명확하게 하기 위한 목적인 것이며, 그 자체가 설명되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
또한, “밑에”, “아래에”, “하부”, “위에”, “상부” 등과 같은 공간적으로 상대적인 용어는 도면에 예시된 바와 같이 하나의 구성요소 또는 특징부의 또다른 구성요소(들) 또는 특징부(들)에 대한 관계를 기재하고자 설명을 쉽게 하기 위해 여기에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 배향에 더하여 사용중이거나 동작중인 디바이스의 상이한 배향들을 망라하도록 의도된다. 장치는 달리 배향될 수 있고(90도 회전되거나 또는 다른 배향으로), 여기에서 사용된 공간적으로 상대적인 기술자는 마찬가지로 그에 따라 해석될 수 있다.
다양한 실시예에 따르면, 콘택 에칭 정지 층(CESL; contact etch stop layer)이 퇴적되고, 그 다음 그의 질소 농도를 증가시키도록 질화 처리(nitridation treatment) 프로세스로 처리된다. 층간 유전체(ILD; inter-layer dielectric)가 CESL 위에 형성되고, 그 다음 그의 불순물 농도를 감소시키도록 산화물 경화(oxide curing) 프로세스로 처리된다. 질화 처리 프로세스와 산화물 경화 프로세스의 조합은, 아래의 층에 잘 접착하며 또한 아래의 층을 산화로부터 보호할 수 있는 충분한 배리어 능력을 갖는 ILD를 형성하도록 돕는다.
도 1은 일부 실시예에 따라 3차원 도면에서 단순화된 핀 전계 효과 트랜지스터(FinFET; Fin Field-Effect Transistor)의 예를 예시한다. FinFET(아래에 설명됨)의 일부 다른 특징은 예시를 명확하게 하기 위해 생략된다. 예시된 FinFET은 예를 들어 하나의 트랜지스터 또는 2개의 트랜지스터와 같은 복수의 트랜지스터로서 동작하는 방식으로 전기적으로 접속 또는 커플링될 수 있다.
FinFET은 기판(50)으로부터 연장된 핀(52)을 포함한다. 쉘로우 트렌치 아이솔레이션(STI; Shallow trench isolation) 영역(56)이 기판(50) 위에 배치되고, 핀(52)은 이웃하는 STI 영역들(56) 사이로부터 위로 돌출한다. STI 영역(56)이 기판(50)과 별개인 것으로 기재/예시되어 있지만, 여기에서 사용될 때 용어 "기판”은 반도체 기판만 또는 아이솔레이션 영역을 포함한 반도체 기판을 지칭하도록 사용될 수 있다. 또한, 핀(52)이 기판(50)의 단일 연속 재료인 것으로서 예시되어 있지만, 핀(52) 및/또는 기판(50)은 단일 재료 또는 복수의 재료를 포함할 수 있다. 이에 관련하여, 핀(52)은 이웃하는 STI 영역(56) 사이에 연장되는 부분을 지칭한다.
게이트 유전체(102)가 핀(52)의 측벽을 따라 핀(52)의 상부 표면 위에 있으며, 게이트 전극(104)이 게이트 유전체(102) 위에 있다. 소스/드레인 영역(88)이 게이트 유전체(102) 및 게이트 전극(104)에 관련하여 핀(52)의 대향 측에 배치된다. 게이트 스페이서(82)는 소스/드레인 영역(88)을 게이트 유전체(102) 및 게이트 전극(104)으로부터 분리한다. ILD(94)가 소스/드레인 영역(88) 및 STI 영역(56) 위에 배치된다. 복수의 트랜지스터가 형성되는 실시예에서, 소스/드레인 영역(88)은 다양한 트랜지스터들 간에 공유될 수 있다. 하나의 트랜지스터가 복수의 핀(52)으로부터 형성되는 실시예에서, 이웃하는 소스/드레인 영역(88)은, 예컨대 에피텍셜 성장에 의해 소스/드레인 영역(88)을 합치는 것을 통해, 또는 소스/드레인 영역(88)을 동일 소스/드레인 콘택과 커플링하는 것을 통해, 전기적으로 접속될 수 있다.
도 1은 여러 기준 단면들을 더 예시한다. 단면 A-A는 핀(52)의 길이방향 축을 따라 있으며 예를 들어 FinFET의 소스/드레인 영역(88) 사이의 전류 흐름 방향으로 이루어진다. 단면 B-B는 단면 A-A에 수직이고, 게이트 전극(104)의 길이방향 축을 따라 있으며 예를 들어 FinFET의 소스/드레인 영역(88) 사이의 전류 흐름 방향에 수직인 방향으로 이루어진다. 단면 C-C는 단면 B-B에 평행하고 FinFET의 소스/드레인 영역(88)을 통해 연장된다. 후속 도면들은 명확하게 하기 위해 이 기준 단면들을 참조한다.
도 2 내지 도 14b는 일부 실시예에 따른 FinFET의 제조에 있어서의 중간 단계의 다양한 도면들이다. 도 2 및 도 3은 3차원 도면이다. 도 5a, 도 6a, 도 7a, 도 8a, 도 9a, 도 10a, 도 11a, 도 12a, 도 13a 및 도 14a는, 3개의 게이트 구조물이 도시된 것을 제외하고는, 도 1에서의 기준 단면 A-A를 따라 예시된 단면도들이다. 도 5b, 도 6b, 도 7b, 도 8b, 도 9b, 도 10b, 도 11b, 도 12b, 도 13b 및 도 14b는, 2개의 핀(52)만 도시된 것을 제외하고는, 도 1에서의 기준 단면 B-B를 따라 예시된 단면도들이다. 도 5c, 도 5d, 도 9c 및 도 9d는, 2개의 핀(52)만 도시된 것을 제외하고는, 도 1에서의 기준 단면 C-C를 따라 예시된 단면도들이다.
도 2에서, 기판(50)이 제공된다. 기판(50)은, 도핑되거나(예컨대, p-타입 또는 n-타입 도펀트로) 도핑되지 않을 수 있는, 벌크 반도체, SOI(semiconductor-on-insulator) 기판 등과 같은 반도체 기판일 수 있다. 기판(50)은 실리콘 웨이퍼와 같은 웨이퍼일 수 있다. 일반적으로, SOI 기판은 절연체 층 상에 형성된 반도체 재료의 층이다. 절연체 층은 예를 들어 매립 산화물(BOX) 층, 실리콘 산화물 층 등일 수 있다. 절연체 층은 기판, 통상적으로 실리콘 또는 유리 기판 상에 제공된다. 다층 또는 구배 기판과 같은 다른 기판도 또한 사용될 수 있다. 일부 실시예에서, 기판(50)의 반도체 재료는, 실리콘; 게르마늄; 실리콘 탄화물, 갈륨 비소화물, 갈륨 인화물, 인듐 인화물, 인듐 비소화물, 및/또는 인듐 안티몬화물을 포함한 화합물 반도체; 실리콘 게르마늄, 갈륨 비소화물 인화물, 알루미늄 인듐 비소화물, 알루미늄 갈륨 비소화물, 갈륨 인듐 비소화물, 갈륨 인듐 인화물, 및/또는 갈륨 인듐 비소화물 인화물을 포함한 합금 반도체; 또는 이들의 조합을 포함할 수 있다.
기판(50)은 n-타입 영역(50N) 및 p-타입 영역(50P)을 갖는다. n-타입 영역(50N)은 NMOS 트랜지스터와 같은 n-타입 디바이스, 예컨대 n-타입 FinFET을 형성하기 위한 것일 수 있다. p-타입 영역(50P)은 PMOS 트랜지스터와 같은 p-타입 디바이스, 예컨대 p-타입 FinFET을 형성하기 위한 것일 수 있다. n-타입 영역(50N)은 p-타입 영역(50P)으로부터 물리적으로 분리될 수 있으며, 임의의 수의 디바이스 특징부(예컨대, 다른 활성 디바이스, 도핑된 영역, 아이솔레이션 구조물 등)가 n-타입 영역(50N)과 p-타입 영역(50P) 사이에 배치될 수 있다.
핀(52)이 기판(50)에 형성된다. 핀(52)은 반도체 스트립이다. 일부 실시예에서, 핀(52)은 기판(50)에 트렌치를 에칭함으로써 기판(50)에 형성될 수 있다. 에칭은 반응성 이온 에칭(RIE; reactive ion etch), 중성 빔 에칭(NBE; neutral beam etch) 등, 또는 이들의 조합과 같은 임의의 수락가능한 에칭 프로세스일 수 있다. 에칭은 이방성일 수 있다.
핀은 임의의 적합한 방법에 의해 패터닝될 수 있다. 예를 들어, 핀(52)은 이중 패터닝 또는 다중 패터닝 프로세스를 포함한 하나 이상의 포토리소그래피 프로세스를 사용하여 패터닝될 수 있다. 일반적으로, 이중 패터닝 또는 다중 패터닝 프로세스는 포토리소그래피 및 자가 정렬(self-aligned) 프로세스를 조합하며, 예를 들어 단일 직접 포토리소그래피 프로세스를 사용하여 달리 얻을 수 있는 것보다 더 작은 피치를 갖는 패턴이 생성될 수 있게 해준다. 예를 들어, 하나의 실시예에서, 희생 층이 기판 위에 형성되고 포토리소그래피 프로세스를 사용하여 패터닝된다. 자가 정렬 프로세스를 사용하여 패터닝된 희생 층에 나란히 스페이서가 형성된다. 그 다음, 희생 층이 제거되고, 그러면 남은 스페이서가 핀을 패터닝하는 데에 사용될 수 있다. 일부 실시예에서, 마스크(또는 다른 층)가 핀(52) 상에 남을 수 있다.
STI 영역(56)이 기판(50) 위에 그리고 이웃하는 핀(52) 사이에 형성된다. STI 영역(56)을 형성하기 위한 예로서, 절연 재료가 기판(50) 위에 그리고 이웃하는 핀(52) 사이에 형성될 수 있다. 절연 재료는 실리콘 산화물과 같은 산화물, 질화물 등, 또는 이들의 조합일 수 있고, 고밀도 플라즈마 CVD(HDP-CVD; high density plasma CVD), FCVD(flowable CVD)(예컨대, 원격 플라즈마 시스템에서의 CVD 기반의 재료 퇴적 및 산화물과 같은 또다른 재료로 변환하게 하기 위한 포스트 경화) 등, 또는 이들의 조합에 의해 형성될 수 있다. 임의의 수락가능한 프로세스에 의해 형성된 다른 절연 재료가 사용될 수 있다. 일부 실시예에서, 절연 재료는 FCVD 프로세스에 의해 형성된 실리콘 산화물이다. 절연 재료가 형성되면 어닐 프로세스가 수행될 수 있다. 실시예에서, 절연 재료는 과도한 절연 재료가 핀(52)을 덮도록 형성된다. STI 영역(56)이 단일 층으로서 예시되어 있지만, 일부 실시예는 복수의 층을 이용할 수 있다. 예를 들어, 일부 실시예에서 라이너(도시되지 않음)가 먼저 기판(50) 및 핀(52)의 표면을 따라 형성될 수 있다. 그 후에, 상기에 설명된 바와 같은 충전 재료가 라이너 위에 형성될 수 있다. 그 다음, 핀(52) 위의 과도한 절연 재료를 제거하기 위한 제거 프로세스가 절연 재료에 적용된다. 일부 실시예에서, 화학 기계적 연마(CMP), 에칭 백 프로세스, 이들의 조합 등과 같은 평탄화 프로세스가 이용될 수 있다. 평탄화 프로세스는, 평탄화 프로세스가 완료된 후에 핀(52) 및 절연 재료의 상부 표면이 공면이 되도록(coplanar)(프로세스 변동 내에서) 핀(52)을 노출시킨다. 마스크가 핀(52) 상에 남아있는 실시예에서, 평탄화 프로세스는 마스크를 노출시키거나 마스크를 제거할 수 있으며, 그리하여 마스크 또는 핀(52)의 상부 표면은 각각 그리고 절연 재료는 평탄화 프로세스가 완료된 후에 공면이다(프로세스 변동 내에서). 절연 재료는 STI 영역(56)을 형성하도록 리세싱된다. 그 다음, 절연 재료는, n-타입 영역(50N)에서 그리고 p-타입 영역(50P)에서의 핀(52)의 상부 부분이 이웃하는 STI 영역(56) 사이로부터 돌출하도록 리세싱된다. 또한, STI 영역(56)의 상부 표면은 예시된 바와 같은 평평한 표면, 볼록 표면, (디싱과 같은)오목 표면, 또는 이들의 조합을 가질 수 있다. STI 영역(56)의 상부 표면은 적합한 에칭에 의해 평평하게, 볼록하게, 그리고/또는 오목하게 형성될 수 있다. STI 영역(56)은, 절연 재료의 재료에 선택적인 것(예컨대, 핀(52)의 재료보다 더 빠른 속도로 절연 재료의 재료를 에칭함)과 같은 수락가능한 에칭 프로세스를 사용하여 리세싱될 수 있다. 예를 들어, 예컨대 dHF(dilute hydrofluoric) 산을 사용한 산화물 제거가 사용될 수 있다.
도 2에 관련하여 기재된 프로세스는 핀(52)이 어떻게 형성될 수 있는지의 단지 하나의 예이다. 일부 실시예에서, 핀(52)은 에피텍셜 성장 프로세스에 의해 형성될 수 있다. 예를 들어, 기판(50)의 상부 표면 위에 유전체 층이 형성될 수 있고, 아래의 기판(50)을 노출시키도록 유전체 층을 통해 트렌치가 에칭될 수 있다. 트렌치에서 호모에피텍셜 구조물이 에피텍셜 성장될 수 있고, 호모에피텍셜 구조물이 유전체 층으로부터 돌출하여 핀을 형성하도록 유전체 층이 리세싱될 수 있다. 추가적으로, 일부 실시예에서, 헤테로에피텍셜 구조물이 핀(52)에 사용될 수 있다. 예를 들어, 핀(52)은 리세싱될 수 있고, 핀(52)과는 상이한 재료가 리세싱된 재료 위에 에피텍셜 성장될 수 있다. 이러한 실시예에서, 핀(52)은 리세싱된 재료 뿐만 아니라, 리세싱된 재료 위에 배치된 에피텍셜 성장된 재료도 포함한다. 또 부가의 실시예에서, 기판(50)의 상부 표면 위에 유전체 층이 형성될 수 있고, 유전체 층을 통해 트렌치가 에칭될 수 있다. 그 다음, 기판(50)과는 상이한 재료를 사용하여 헤테로에피텍셜 구조물이 트렌치에서 에피텍셜 성장될 수 있고, 헤테로에피텍셜 구조물이 유전체 층으로부터 돌출하여 핀(52)을 형성하도록 유전체 층이 리세싱될 수 있다. 호모에피텍셜 또는 헤테로에피텍셜 구조물이 에피텍셜 성장되는 일부 실시예에서, 에피텍셜 성장된 재료는 성장 동안 인시추(in situ) 도핑될 수 있으며, 이는 사전 및 후속 주입을 없앨 수 있지만 인시추 및 주입 도핑이 함께 사용될 수도 있다.
또한, p-타입 영역(50P)(예컨대, PMOS 영역)에서의 재료와는 상이한 n-타입 영역(50N)(예컨대, NMOS 영역)에서의 재료를 에피텍셜 성장시키는 것이 유리할 수 있다. 다양한 실시예에서, 핀(52)의 상부 부분은 실리콘 게르마늄(SixGe1-x, x는 0 내지 1의 범위 내일 수 있음), 실리콘 탄화물, 순수하거나 실질적으로 순수한 게르마늄, III-V 화합물 반도체, II-VI 화합물 반도체 등으로 형성될 수 있다. 예를 들어, III-V 화합물 반도체를 형성하기 위한 이용가능한 재료는, 인듐 비소화물, 알루미늄 비소화물, 갈륨 비소화물, 인듐 인화물, 갈륨 질화물, 인듐 갈륨 비소화물, 인듐 알루미늄 비소화물, 갈륨 안티몬화물, 알루미늄 안티몬화물, 알루미늄 인화물, 갈륨 인화물 등을 포함하지만, 이에 한정되는 것은 아니다.
또한, 적합한 웰(도시되지 않음)이 핀(52) 및/또는 기판(50)에 형성될 수 있다. 일부 실시예에서, p-타입 웰이 n-타입 영역(50N)에 형성될 수 있고, n-타입 웰이 p-타입 영역(50P)에 형성될 수 있다. 일부 실시예에서, p-타입 웰 또는 n-타입 웰이 n-타입 영역(50N) 및 p-타입 영역(50P) 둘 다에 형성된다.
상이한 웰 타입이 있는 실시예에서, n-타입 영역(50N) 및 p-타입 영역(50P)에 대한 상이한 주입 단계가 포토레지스트 및/또는 다른 마스크(도시되지 않음)를 사용하여 달성될 수 있다. 예를 들어, 포토레지스트가 n-타입 영역(50N)에서의 핀(52) 및 STI 영역(56) 위에 형성될 수 있다. 포토레지스트는 p-타입 영역(50P)을 노출시키도록 패터닝된다. 포토레지스트는 스핀온 기술을 사용함으로써 형성될 수 있고, 수락가능한 포토리소그래피 기술을 사용하여 패터닝될 수 있다. 포토레지스트가 패터닝되면, n-타입 불순물 주입이 p-타입 영역(50P)에서 수행되고, 포토레지스트는 n-타입 불순물이 n-타입 영역(50N) 안으로 주입되는 것을 실질적으로 막을 마스크로서 작용할 수 있다. n-타입 불순물은 1018 cm-3 이하의 농도, 예컨대 약 1016 cm-3 내지 약 1018 cm-3 범위 내의 농도로 영역에서 주입된 인, 비소, 안티몬 등일 수 있다. 주입 후에, 예컨대 수락가능한 애싱 프로세스에 의해 포토레지스트가 제거된다.
p-타입 영역(50P)의 주입에 이어서, p-타입 영역(50P)에서의 핀(52) 및 STI 영역(56) 위에 포토레지스트가 형성된다. 포토레지스트는 n-타입 영역(50N)을 노출시키도록 패터닝된다. 포토레지스트는 스핀온 기술을 사용함으로써 형성될 수 있고, 수락가능한 포토리소그래피 기술을 사용하여 패터닝될 수 있다. 포토레지스트가 패터닝되면, p-타입 불순물 주입이 n-타입 영역(50N)에서 수행될 수 있고, 포토레지스트는 p-타입 불순물이 p-타입 영역(50P) 안으로 주입되는 것을 실질적으로 막을 마스크로서 작용할 수 있다. p-타입 불순물은 1018 cm-3 이하의 농도, 예컨대 약 1016 cm-3 내지 약 1018 cm-3 범위 내의 농도로 영역에서 주입된 붕소, 불화붕소, 인듐 등일 수 있다. 주입 후에, 예컨대 수락가능한 애싱 프로세스에 의해 포토레지스트가 제거될 수 있다.
n-타입 영역(50N) 및 p-타입 영역(50P)의 주입 후에, 주입 손상을 보수하고(repair) 주입되었던 p-타입 및/또는 n-타입 불순물을 활성화시키도록 어닐이 수행될 수 있다. 일부 실시예에서, 에피텍셜 핀의 성장된 재료는 성장 동안 인시추 도핑될 수 있으며, 이는 주입을 없앨 수 있지만 인시추 및 주입 도핑이 함께 사용될 수도 있다.
도 3에서, 더미 유전체 층(62)이 핀(52) 상에 형성된다. 더미 유전체 층(62)은, 예를 들어 실리콘 산화물, 실리콘 질화물, 이들의 조합 등일 수 있고, 수락가능한 기술에 따라 퇴적되거나 열 성장될 수 있다. 더미 게이트 층(64)이 더미 유전체 층(62) 위에 형성되고, 마스크 층(66)이 더미 게이트 층(64) 위에 형성된다. 더미 게이트 층(64)은 더미 유전체 층(62) 위에 퇴적된 다음, 예컨대 CMP에 의해 평탄화될 수 있다. 마스크 층(66)이 더미 게이트 층(64) 위에 퇴적될 수 있다. 더미 게이트 층(64)은 전도성 또는 비전도성 재료일 수 있고 비정질 실리콘, 다결정질 실리콘(polysilicon), 다결정질 실리콘-게르마늄(poly-SiGe), 금속성 질화물, 금속성 실리사이드, 금속성 산화물, 및 금속을 포함하는 그룹으로부터 선택될 수 있다. 더미 게이트 층(64)은 물리적 기상 증착(PVD; physical vapor deposition), CVD, 스퍼터 퇴적, 또는 선택된 재료를 퇴적하기 위한 다른 기술에 의해 퇴적될 수 있다. 더미 게이트 층(64)은 아이솔레이션 영역, 예컨대 STI 영역(56) 및/또는 더미 유전체 층(62)의 에칭으로부터 높은 에칭 선택도를 갖는 다른 재료로 제조될 수 있다. 마스크 층(66)은 예를 들어 실리콘 질화물, 실리콘 산질화물 등의 하나 이상의 층을 포함할 수 있다. 이 예에서, 단일 더미 게이트 층(64) 및 단일 마스크 층(66)이 n-타입 영역(50N) 및 p-타입 영역(50P)에 걸쳐 형성된다. 예시된 실시예에서, 더미 유전체 층(62)은 STI 영역(56)을 덮으며, STI 영역(56) 위에 그리고 더미 게이트 층(64)과 STI 영역(56) 사이에 연장된다. 다른 실시예에서, 더미 유전체 층(62)은 핀(52)만 덮는다.
도 4에서, 마스크 층(66)은 마스크(76)를 형성하도록 수락 가능한 포토리소그래피 및 에칭 기술을 사용하여 패터닝될 수 있다. 그 다음, 마스크(76)의 패턴이 더미 게이트 층(64)에 전사되어 더미 게이트(74)를 형성할 수 있다. 일부 실시예에서, 마스크(76)의 패턴은 또한, 더미 유전체(72)를 형성하도록 수락가능한 에칭 기술에 의해 더미 유전체 층(62)에 전사된다. 더미 게이트(74)는 핀(52)의 각자의 채널 영역(58)을 덮는다. 마스크(76)의 패턴은 더미 게이트(74)의 각각을 인접한 더미 게이트(74)로부터 물리적으로 분리하도록 사용될 수 있다. 더미 게이트(74)는 또한 핀(52)의 길이 방향에 실질적으로 수직인 길이 방향을 가질 수 있다.
도 5a 내지 도 14b는 실시예 디바이스의 제조에 있어서 다양한 추가의 단계들을 예시한다. 도 5a 내지 도 14b는 n-타입 영역(50N)과 p-타입 영역(50P) 중 어느 하나에서의 특징부를 예시한다. 예를 들어, 도 5a 내지 도 14b에 예시된 구조물은 n-타입 영역(50N)과 p-타입 영역(50P) 둘 다에 적용가능할 수 있다. n-타입 영역(50N)과 p-타입 영역(50P)의 구조물에서의 차이(만약 있다면)는 각각의 도면을 수반한 텍스트에 기재된다.
도 5a 및 도 5b에서, 더미 게이트(74) 및 마스크(76)의 측벽 상에 게이트 스페이서(82)가 형성된다. 게이트 스페이서(82)는 하나 이상의 절연 재료(들)를 컨포멀하게(conformally) 퇴적하고 그 후에 절연 재료(들)를 에칭함으로써 형성될 수 있다. 절연 재료(들)는 로우-k 유전체 재료, 예컨대 실리콘 산화물, 실리콘 질화물, 실리콘 탄화질화물, 실리콘 산화탄화질화물, 이들의 조합 등으로 형성될 수 있으며, 이는 화학적 기상 증착(CVD; chemical vapor deposition), 플라즈마 강화 화학적 기상 증착(PECVD; plasma enhanced chemical vapor deposition), 원자층 증착(ALD; atomic layer deposition) 등과 같은 컨포멀 퇴적 프로세스에 의해 형성될 수 있다. 절연 재료(들)는, 에칭될 때, 더미 게이트(74) 및 마스크(76)의 측벽 상에 남은 부분을 갖는다(따라서 게이트 스페이서(82)를 형성함). 에칭 후에, 게이트 스페이서(82)는 직선 측벽(예시된 바와 같이)을 가질 수 있거나 또는 곡선 측벽(예시되지 않음)을 가질 수 있다.
다양한 실시예에 따르면, 게이트 스페이서(82)는 각각 복수의 층(들), 예컨대 제1 스페이서 층(80A) 및 제2 스페이서 층(80B)을 포함한다. 일부 실시예에서, 제1 스페이서 층(80A) 및 제2 스페이서 층(80B)은 각각 실리콘 산화탄화질화물(예컨대, SiOxNyC1-x-y, x 및 y는 0 내지 1의 범위 내임)로 형성된다. 예를 들어, 제1 스페이서 층(80A) 및 제2 스페이서 층(80B)은 각각 약 4 at.% 내지 10 at.% 산소, 약 10 at.% 내지 약 45 at.% 질소, 및 약 5 at.% 내지 약 20 at.% 탄소의 조성을 갖는 실리콘 산화탄화질화물로 형성될 수 있다.
제1 스페이서 층(80A)의 실리콘 산화탄화질화물은 제2 스페이서 층(80B)의 실리콘 산화탄화질화물과는 상이한 조성을 갖는다. 제1 스페이서 층(80A)은 제2 스페이서 층(80B)보다 많은 질소(원자 퍼센트)로 구성될 수 있고, 제2 스페이서 층(80B)은 제1 스페이서 층(80A)보다 많은 산소(원자 퍼센트)로 구성될 수 있다. 질소-리치(nitrogen-rich) 실리콘 산화탄화질화물의 제1 스페이서 층(80A)을 형성하는 것은, 후속 프로세스에서 더미 유전체(72)를 제거하도록 사용될 에칭 프로세스(아래에 보다 상세하게 설명됨)에 대해, 더미 유전체(72)와의 그의 에칭 선택도를 증가시킨다. 산소-리치(oxygen-rich) 실리콘 산화탄화질화물의 제2 스페이서 층(80B)을 형성하는 것은 제2 스페이서 층(80B)의 비유전율(예컨대, 유전 상수, k값으로도 알려짐)을 감소시키며, 게이트 스페이서(82)가 더 큰 전기적 절연 성능을 갖게 해준다. 일부 실시예에서, 제1 스페이서 층(80A)의 실리콘 산화탄화질화물은 약 4.8 내지 약 5.5 범위 내의 k 값을 갖고, 제2 스페이서 층(80B)의 실리콘 산화탄화질화물은 약 3.8 내지 약 5 범위 내의 k 값을 갖는다.
제1 스페이서 층(80A) 및 제2 스페이서 층(80B)의 실리콘 산화탄화질화물은 실리콘 소스 전구체(예컨대, 헥사클로로디실란(Si2Cl6)), 산소 소스 전구체(예컨대, 산소 가스(O2)), 탄소 소스 전구체(예컨대, 프로필렌(C3H6)), 및 질소 소스 전구체(예컨대, 암모니아(NH3))를 포함한 유전체 재료 전구체를 사용하여 퇴적될 수 있다. 퇴적이 CVD에 의해 이루어지는 실시예에서, 스페이서 층의 조성은 CVD 동안 소스 전구체의 유량을 제어함으로써 제어될 수 있다. 형성 후에, 건식 에칭, 습식 에칭 등, 또는 이들의 조합과 같은 수락가능한 에칭 프로세스가 스페이서 층을 패터닝하도록 수행될 수 있다. 에칭은 이방성일 수 있다. 예를 들어, 스페이서 층은, 에칭 정지 층으로서 제1 스페이서 층(80A)의 재료를 사용하여 제2 스페이서 층(80B)의 재료를 이방성 에칭한 다음, 에칭 마스크로서 제2 스페이서 층(80B)을 사용하여 제1 스페이서 층(80A)의 재료를 이방성 에칭함으로써, 패터닝될 수 있다.
게이트 스페이서(82)의 형성 동안 또는 그 후에, 저농도 도핑 소스/드레인(LDD; lightly doped source/drain) 영역(86)을 위한 주입이 수행될 수 있다. 상이한 디바이스 타입이 있는 실시예에서, 앞서 설명된 웰에 대한 주입과 마찬가지로, 포토레지스트와 같은 마스크가 p-타입 영역(50P)을 노출시키면서 n-타입 영역(50N) 위에 형성될 수 있고, 적합한 타입(예컨대, p-타입) 불순물이 p-타입 영역(50P)에서의 노출된 핀(52) 안에 주입될 수 있다. 그 다음, 마스크가 제거될 수 있다. 그 후에, 포토레지스트와 같은 마스크가 n-타입 영역(50N)을 노출시키면서 p-타입 영역(50P) 위에 형성될 수 있고, 적합한 타입 불순물(예컨대, n-타입)이 n-타입 영역(50N)에서 노출된 핀(52) 안에 주입될 수 있다. 그 다음, 마스크가 제거될 수 있다. n-타입 불순물은 앞서 설명된 임의의 n-타입 불순물일 수 있고, p-타입 불순물은 앞서 설명된 임의의 p-타입 불순물일 수 있다. LDD 영역(86)은 약 1015 cm-3 내지 약 1019 cm-3 범위 내의 불순물 농도를 가질 수 있다. 주입 손상을 보수하고 주입된 불순물을 활성화시키도록 어닐이 수행될 수 있다.
그 다음, 에피텍셜 소스/드레인 영역(88)이 핀(52)에 형성된다. 에피텍셜 소스/드레인 영역(88)은, 각각의 더미 게이트(74)(및 대응하는 채널 영역(58))가 에피텍셜 소스/드레인 영역(88)의 각자의 이웃하는 쌍 사이에 배치되도록, 핀(52)에 형성된다. 일부 실시예에서, 에피텍셜 소스/드레인 영역(88)은 핀(52) 안으로 연장될 수 있으며 핀(52)을 통해 관통할 수도 있다. 일부 실시예에서, 게이트 스페이서(82)는 에피텍셜 소스/드레인 영역(88)을 더미 게이트(74)로부터 적합한 측방향 거리만큼 분리하도록 사용되며, 그리하여 에피텍셜 소스/드레인 영역(88)은 결과적인 FinFET의 후속 형성되는 게이트를 단락시키지 않는다. 에피텍셜 소스/드레인 영역(88)의 재료는 각자의 채널 영역(58)에서 스트레스를 가함으로써 성능을 개선할 수 있도록 선택될 수 있다.
n-타입 영역(50N)에서의 에피텍셜 소스/드레인 영역(88)은, p-타입 영역(50P)을 마스킹하고 핀(52)에 리세스를 형성하도록 n-타입 영역(50N)에서의 핀(52)의 소스/드레인 영역을 에칭함으로써 형성될 수 있다. 그 다음, n-타입 영역(50N)에서 에피텍셜 소스/드레인 영역(88)이 리세스에 에피텍셜 성장된다. 에피텍셜 소스/드레인 영역(88)은, 예컨대 n-타입 FinFET에 대하여 적합한, 임의의 수락가능한 재료를 포함할 수 있다. 예를 들어, 핀(52)이 실리콘인 경우, n-타입 영역(50N)에서의 에피텍셜 소스/드레인 영역(88)은 채널 영역(58)에 인장 응력을 가하는 재료, 예컨대 실리콘, 실리콘 탄화물, 인 도핑된 실리콘 탄화물, 실리콘 인화물 등을 포함할 수 있다. n-타입 영역(50N)에서의 에피텍셜 소스/드레인 영역(88)은 핀(52)의 각자의 표면으로부터 상승된 표면을 가질 수 있고 패싯(facets)을 가질 수 있다.
p-타입 영역(50P)에서의 에피텍셜 소스/드레인 영역(88)은, n-타입 영역(50N)을 마스킹하고 핀(52)에 리세스를 형성하도록 p-타입 영역(50P)에서의 핀(52)의 소스/드레인 영역을 에칭함으로써 형성될 수 있다. 그 다음, p-타입 영역(50P)에서 에피텍셜 소스/드레인 영역(88)이 리세스에 에피텍셜 성장된다. 에피텍셜 소스/드레인 영역(88)은, 예컨대 p-타입 FinFET에 대하여 적합한, 임의의 수락가능한 재료를 포함할 수 있다. 예를 들어, 핀(52)이 실리콘인 경우, p-타입 영역(50P)에서의 에피텍셜 소스/드레인 영역(88)은 채널 영역(58)에 압축 응력을 가하는 재료, 예컨대 실리콘 게르마늄, 붕소 도핑된 실리콘 게르마늄, 게르마늄, 게르마늄 주석 등을 포함할 수 있다. p-타입 영역(50P)에서의 에피텍셜 소스/드레인 영역(88)은 핀(52)의 각자의 표면으로부터 상승된 표면을 가질 수 있고 패싯을 가질 수 있다.
에피텍셜 소스/드레인 영역(88) 및/또는 핀(52)은, LDD 영역(86)을 형성하는 것에 대하여 앞서 설명된 프로세스와 마찬가지로, 소스/드레인 영역을 형성하도록 도펀트로 주입될 수 있고 그 후에 어닐이 이어질 수 있다. 소스/드레인 영역은 약 1019 cm-3 내지 약 1021 cm-3의 불순물 농도를 가질 수 있다. 소스/드레인 영역에 대한 n-타입 및/또는 p-타입 불순물은 앞서 설명된 임의의 불순물일 수 있다. 일부 실시예에서, 에피텍셜 소스/드레인 영역(88)은 성장 동안 인시추 도핑될 수 있다.
n-타입 영역(50N) 및 p-타입 영역(50P)에 에피텍셜 소스/드레인 영역(88)을 형성하는데 사용되는 에피텍시 프로세스의 결과로서, 에피텍셜 소스/드레인 영역의 상부 표면은, 핀(52)의 측벽을 넘어 측방향으로 외측으로 확장하는 패싯을 갖는다. 일부 실시예에서, 도 5c에 의해 예시된 바와 같이, 이들 패싯으로 인해 인접한 에피텍셜 소스/드레인 영역(88)이 합쳐지게 된다. 일부 실시예에서, 도 5d에 의해 예시된 바와 같이, 인접한 에피텍셜 소스/드레인 영역(88)은 에피텍시 프로세스가 완료된 후에 분리된 채 남는다. 게이트 스페이서(82)를 형성하는데 사용된 스페이서 에칭은, 핀(52)의 측벽 상에 핀 스페이서(84)를 또한 형성하도록 조정될 수 있다. 예시된 실시예에서, 핀 스페이서(84)는 STI 영역(56) 위로 연장된 핀(52)의 측벽의 일부를 덮으며, 그에 의해 에피텍셜 성장을 막는다. 인접한 핀들(52) 사이의 핀 스페이서(84)는 합쳐질 수 있거나(도시된 바와 같이), 또는 분리되도록 에칭될 수 있다. 다른 실시예에서, 게이트 스페이서(82)를 형성하는데 사용되는 스페이서 에칭은, 에피텍셜 성장된 영역이 STI 영역(56)의 표면으로 연장될 수 있도록, STI 영역(56) 상에 게이트 스페이서(82)를 형성하지 않도록 조정된다.
도 6a 및 도 6b에서, 에피텍셜 소스/드레인 영역(88), 게이트 스페이서(82) 및 마스크(76) 상에 CESL(90)이 형성된다. CESL(90)은 후속 형성되는 ILD 층(아래에 보다 상세하게 설명됨)의 재료와는 상이한 에칭 속도를 갖는 유전체 재료로 형성된다. 예를 들어, CESL(90)은 로우-k 유전체 재료, 예컨대 실리콘 산화물, 실리콘 질화물, 실리콘 탄화질화물, 실리콘 산화탄화질화물, 이들의 조합 등으로 형성될 수 있으며, 이는 화학적 기상 증착(CVD), 플라즈마 강화 화학적 기상 증착(PECVD), 원자층 증착(ALD) 등과 같은 컨포멀 퇴적 프로세스에 의해 형성될 수 있다. 일부 실시예에서, CESL(90)은 실리콘 질화물로 형성된다. 예를 들어, CESL(90)은 약 15 at.% 내지 약 55 at.% 질소의 초기 조성을 갖는 실리콘 질화물로 형성될 수 있다. CESL(90)은 약 2 nm 내지 약 10 nm 범위 내의 두께와 같은 작은 두께로 형성될 수 있다.
도 7a 및 도 7b에서, CESL(90)의 질소 농도(원자 퍼센트)를 증가시키도록 질화 처리 프로세스(92)가 수행된다. 질화 처리 프로세스(92)는 최대 약 25 at.% 만큼 CESL(90)의 질소 농도를 증가시킬 수 있다. 앞의 예에 이어서, CESL(90)이 작은 두께를 갖는 실리콘 질화물로 형성될 때, 질화 처리 프로세스(92) 후에 약 15 at.% 내지 약 55 at.% 질소의 최종 조성을 가질 수 있다. 보다 구체적으로, 일부 실시예에서, CESL(90)은 질화 처리 프로세스(92) 후에 약 20 at.% 내지 약 40 at.% 질소의 최종 조성을 갖는다. 큰 질소 농도의 실리콘 질화물은 후속 프로세싱에서 아래의 특징부, 예컨대 에피텍셜 소스/드레인 영역(88)의 산화를 피하거나 감소시키도록 도울 수 있다. 질화 처리 프로세스(92) 후에, CESL(90)은 게이트 스페이서(82)의 스페이서 층보다 더 큰 질소 농도(원자 퍼센트)를 갖는다. 일부 실시예에서, CESL(90)은 질화 처리 프로세스(92) 전에 게이트 스페이서(82)의 스페이서 층보다 더 적은 질소 농도(원자 퍼센트)를 가지며, 질화 처리 프로세스(92) 후에 게이트 스페이서(82)의 스페이서 층보다 더 큰 질소 농도(원자 퍼센트)를 갖는다. 후속 프로세싱에서 아래의 특징부의 산화를 피하거나 감소시키도록 돕는 것에 더하여, 질화 처리 프로세스(92)는 또한 수소 기반의 종(hydrogen-based species)을 CESL(90) 안으로 CESL(90)과 아래의 특징부의 계면을 향해 확산되게 할 수 있다. 이 수소 기반의 종은 또한, 계면 댕글링 결합을 패시베이션할 수 있고 그리고/또는 CESL(90)과 아래의 특징부의 계면에서의 벌크 산소 베이컨시를 종결할 수 있다. 따라서 아래의 특징부에서의 결함이 보수될 수 있다.
일부 실시예에서, 질화 처리 프로세스(92)는 CESL(90)이 암모니아(NH3)에 노출되는 암모니아 소크(ammonia soak) 프로세스이다. 암모니아 소크 프로세스는 에칭 챔버와 같은 챔버에서 수행될 수 있다. 가스 소스가 챔버에서 디스펜싱된다. 가스 소스는 암모니아 가스 및 캐리어 가스를 포함한다. 캐리어 가스는 Ar, He, Xe, Ne, Kr, Rn 등, 또는 이들의 조합과 같은 비활성 가스일 수 있다. 일부 실시예에서, 암모니아 가스는 가스 소스의 약 1% 내지 약 10%이고, 캐리어 가스는 가스 소스의 약 90% 내지 약 99%이다. 가스 소스는 약 200 sccm 내지 약 2000 sccm의 유량으로 디스펜싱될 수 있다. 암모니아에서의 질소는 CESL(90)의 실리콘 원자의 임의의 개방 결합(open bond)과 용이하게 결합하며, 그에 의해 CESL(90)을 질화하고 챔버로부터 배출될 수 있는 수소 부산물을 생성할 수 있다. 암모니아는 CESL(90)이 원하는 양만큼 질화될 때까지 챔버에 유지된다. 일부 실시예에서, 암모니아 소크 프로세스는 약 50 ℃ 내지 약 500 ℃의 온도에서 그리고 약 2초 내지 약 100초의 지속기간 동안 수행된다.
일부 실시예에서, 질화 처리 프로세스(92)는 CESL(90)이 질소 자유 라디칼에 노출되는 질소 라디칼 처리 프로세스이다. 질소 라디칼 처리 프로세스는 에칭 챔버와 같은 챔버에서 수행될 수 있다. 가스 소스가 챔버에서 디스펜싱된다. 가스 소스는 복수의 라디칼 전구체 가스 및 캐리어 가스를 포함한다. 라디칼 전구체 가스는 H2 및 N2를 포함한다. 캐리어 가스는 Ar, He, Xe, Ne, Kr, Rn 등, 또는 이들의 조합과 같은 비활성 가스일 수 있다. 일부 실시예에서, H2는 가스 소스의 약 1% 내지 약 10%이고, N2는 가스 소스의 약 1% 내지 약 10%이고, 캐리어 가스는 가스 소스의 약 90% 내지 약 99%이다. 가스 소스는 약 100 sccm 내지 약 1000 sccm의 유량으로 디스펜싱될 수 있다. 가스 소스로부터 플라즈마가 발생된다. 플라즈마는 트랜스포머-결합 플라즈마 발생기, 유도 결합 플라즈마 시스템, 자기 강화된 반응성 이온 에칭 시스템, 전자 사이클로트론 공명 시스템, 원격 플라즈마 발생기 등과 같은 플라즈마 발생기에 의해 발생될 수 있다. 플라즈마 발생기는 가스 소스가 들어있는 챔버에서 전극에 점호 전압 이상의 전압을 인가함으로써 가스 소스로부터 플라즈마를 생성하는 무선 주파수 전력을 발생시킨다. 플라즈마가 발생될 때, 질소 자유 라디칼 및 대응하는 이온이 발생된다. 질소 자유 라디칼은 CESL(90)의 실리콘 원자의 임의의 개방 결합과 용이하게 결합하며, 그에 의해 CESL(90)을 질화한다. 질소 자유 라디칼은 CESL(90)이 원하는 양만큼 질화될 때까지 챔버에 유지된다. 일부 실시예에서, 질소 라디칼 처리 프로세스는 약 100 ℃ 내지 약 500 ℃의 온도에서 약 1초 내지 약 100초의 지속기간 동안 그리고 약 0.1 Torr 내지 약 50 Torr의 압력에서 수행된다.
질화 처리 프로세스(92)는 CESL(90)의 상부 부분만 질화되도록 수행될 수 있거나, 또는 CESL(90)의 전체 두께가 질화되도록 수행될 수 있다. 질화의 정도는 질화 처리 프로세스(92)의 지속기간에 따라 좌우된다. CESL(90)의 전체 두께가 질화될 때, 게이트 스페이서(82)의 상부 부분(예컨대, 제2 스페이서 층(80B)의 일부 또는 전부)도 또한 그의 질소 농도가 증가되게 할 수 있다. 게이트 스페이서(82)를 질화하는 것은 그의 k-값을 증가시킬 수 있다. 상기 언급한 바와 같이, 제2 스페이서 층(80B)은 처음에 로우-k 값으로 형성된다. 그 결과, 게이트 스페이서(82)는 제2 스페이서 층(80B)의 일부 질화가 발생할 때에도 원하는 k-값을 유지하는 것이 가능할 수 있다.
도 8a 및 도 8b에서, 제1 ILD(94)가 CESL(90) 상에 퇴적된다. 제1 ILD(94)는 유전체 재료로 형성되고, CVD, 플라즈마 강화 CVD(PECVD; plasma-enhanced CVD), 또는 FCVD와 같은 임의의 적합한 방법에 의해 퇴적될 수 있다. 유전체 재료는 산화물, 예컨대 PSG(phospho-silicate glass), BSG(boro-silicate glass), BPSG(boron-doped phospho-silicate glass), USG(undoped silicate glass) 등을 포함할 수 있다. 임의의 수락가능한 프로세스에 의해 형성된 다른 절연 재료가 사용될 수 있다. 일부 실시예에서, 제1 ILD(94)는 FCVD에 의해 퇴적된 실리콘 기반의 산화물이다. 퇴적(예컨대, FCVD)은 약 50 ℃ 내지 약 180 ℃ 범위 내의 온도와 같은 낮은 온도에서 수행될 수 있다.
상기 언급한 바와 같이, CESL(90)을 그의 질소 농도를 증가시키게 처리하는 것은 에피텍셜 소스/드레인 영역(88)의 산화를 피하거나 감소시키도록 도울 수 있다. 구체적으로, CESL(90)을 질화하는 것은, 증가된 질소의 존재가 산화를 막도록 도울 수 있으므로, 제1 ILD(94)(예컨대, 실리콘 기반의 산화물)를 퇴적할 때 산소 원자가 에피텍셜 소스/드레인 영역(88) 안으로 구동되는 것을 더 잘 막도록 돕는다. 따라서 후속 프로세싱에서 에피텍셜 소스/드레인 영역(88)의 산화가 회피되거나 감소될 수 있으며, 이는 FinFET의 성능을 개선할 수 있다.
FCVD는 트리실란 아민(TSA)과 같은 플라즈마 기반의 전구체를 이용해 제1 ILD(94)를 퇴적하는데 사용될 수 있으며, FCVD 프로세스의 갭-충전 특성을 증가시키고 제1 ILD(94)가 에피텍셜 소스/드레인 영역(88) 주위의 갭에 형성될 수 있게 해준다. 그러나, TSA를 사용하는 FCVD에 의해 제1 ILD(94)를 퇴적하는 것은 여러 난제를 제시한다. 다양한 실시예에 따라, TSA를 사용하는 FCVD에 의해 제1 ILD(94)를 퇴적하는 것의 난제에 대처하기 위한 처리 프로세스가 수행된다.
TSA를 사용하는 FCVD에 의해 제1 ILD(94)를 퇴적하는 것은 낮은 RSC(reactive sticking coefficient)를 갖는 유전체 재료를 생성할 수 있으며, 이는 아래의 층(예컨대, CESL(90))에의 접착력을 감소시켰을 수 있다. 제1 ILD(94)의 퇴적 전에 질화 처리 프로세스(92)(도 7a 및 도 7b에 관련하여 상기에 설명됨)로 CESL(90)을 처리하는 것은, 제1 ILD(94)의 CESL(90)에의 접착을 증가시키도록 도울 수 있다. 구체적으로, CESL(90)의 질소 함량을 증가시키는 것은 제1 ILD(94)가 CESL(90)에 더 잘 흡착할 수 있게 해준다. 따라서, 제1 ILD(94)가 낮은 RSC를 가질 때에도 CESL(90)과 제1 ILD(94) 사이에 원하는 정도의 접착이 달성될 수 있다. 따라서 제1 ILD(94)와 CESL(90) 사이의 갭 또는 보이드의 형성이 회피되거나 감소될 수 있다.
FCVD에 의해 제1 ILD(94)를 퇴적하는 것은 또한 저품질 유전체 재료를 생성할 수 있다. 구체적으로, 이는 낮은 산소 밀도를 가지며, 그의 전기적 절연 성능을 감소시킬 수 있다. 또한, 많은 양의 불순물, 예컨대 H 및/또는 N을 함유할 수 있으며, 이는 제1 ILD(94)의 실리콘 원자에 결합되어, 예컨대 Si-H 결합 및/또는 Si-N 결합을 형성한다. 이들 불순물은 후속 프로세싱에서 에피텍셜 소스/드레인 영역(8)에의 (예컨대, 산소의)오염물 확산을 위한 경로를 제공한다. 아래에 보다 상세하게 설명되는 바와 같이, 예컨대 제1 ILD(94)로부터의 불순물을 제거함으로써, 그의 퇴적-후 품질을 개선하기 위해, 제1 ILD(94)에 대해 하나 이상의 처리 프로세스가 수행될 것이다. 따라서 에피텍셜 소스/드레인 영역(88)에의 오염물 확산 경로가 감소될 수 있으며, 후속 프로세싱에서 에피텍셜 소스/드레인 영역(88)의 산화를 피하도록 도울 수 있다.
이 실시예에서, 제1 ILD(94)는 더미 게이트(74) 위에 형성되지 않고, 게이트 스페이서(82)의 부분들 사이에 국한된다. 따라서 제1 ILD(94)의 상부 표면은 기판(50)에 대해 마스크(76) 및 게이트 스페이서(82)의 상부 표면 아래에 배치된다. 구체적으로, 에피텍셜 소스/드레인 영역(88) 주위의 갭이 채워질 때까지 제1 ILD(94)가 퇴적된다. 이러한 퇴적 프로세스는 또한, 제1 ILD(94)의 상부 표면이 오목하게 되도록 한다. 아래에 보다 상세하게 설명되는 바와 같이, 그 다음 ILD의 형성을 완료하도록 제1 ILD(94) 상에 고품질 유전체 재료가 퇴적될 수 있다. 다른 실시예에서(아래에 보다 상세하게 설명됨), 제1 ILD(94)는 또한 더미 게이트(74) 위에 형성된다.
도 9a 및 도 9b에서, 제1 ILD(94)로부터의 불순물을 제거하고 산소 농도(원자 퍼센트) 및 그에 따른 제1 ILD(94)의 산소 밀도를 증가시키도록 산화물 경화 프로세스(96)가 수행된다. 산화물 경화 프로세스(96)는, 불순물과 제1 ILD(94)의 실리콘 원자 사이의 결합(예컨대, Si-H 결합, Si-N 결합 등)을 깨뜨림으로써 제1 ILD(94)로부터의 불순물을 제거한다. 그 다음, 불순물이 아웃개싱될 수 있고(outgassed), 그러면 제1 ILD(94)의 실리콘 원자의 개방 결합이 산소에 결합할 수 있다. 따라서, 제1 ILD(94)의 산소 밀도는 제1 ILD(94)에서의 불순물이 제거되는 동안 증가될 수 있다. 따라서 제1 ILD(94)의 전기적 절연 성능이 개선될 수 있다. 또한, 제1 ILD(94)에서의 불순물을 감소시키는 것은 그의 배리어 능력을 강화하며, 에피텍셜 소스/드레인 영역(88)으로의 오염물 확산 경로를 감소시키고 후속 프로세싱에서 에피텍셜 소스/드레인 영역(88)의 산화를 피하도록 돕는다. 산화물 경화 프로세스(96)는 자외선(UV) 경화 프로세스 및 어닐 프로세스를 포함한다. 선택적으로, 산화물 경화 프로세스(96)는 또한 오존 경화 프로세스를 포함한다.
오존 경화 프로세스는 제1 ILD(94)를 오존에 노출시키는 것을 포함한다. 오존 경화 프로세스는 에칭 챔버와 같은 챔버에서 수행될 수 있다. 가스 소스가 챔버에서 디스펜싱된다. 가스 소스는 오존(O3) 가스 및 캐리어 가스를 포함한다. 캐리어 가스는 Ar, He, Xe, Ne, Kr, Rn 등, 또는 이들의 조합과 같은 비활성 가스일 수 있다. 일부 실시예에서, 오존 가스는 가스 소스의 약 10% 내지 약 40%이고, 캐리어 가스는 가스 소스의 약 60% 내지 약 90%이다. 가스 소스는 약 1000 sccm 내지 약 1500 sccm의 유량으로 디스펜싱될 수 있다. 오존은 불순물과 제1 ILD(94)의 실리콘 원자 사이의 결합(예컨대, Si-H 결합, Si-N 결합 등)을 깨뜨리며, 불순물이 서로 재조합(예컨대, H2를 형성)하여 아웃개싱될 수 있게 해주고, 그에 의해 제1 ILD(94)로부터 불순물을 제거한다. 오존 경화 프로세스는 실리콘-결합된 불순물의 외부 확산(out-diffusion)에 의한 실리콘 손실을 피하도록 낮은 온도에서 수행된다. 일부 실시예에서, 오존 경화 프로세스는 약 50 ℃ 내지 약 500 ℃의 온도에서 그리고 약 50초 내지 약 1000초의 지속기간 동안 수행된다.
UV 경화 프로세스는 제1 ILD(94)를 주변의 UV 광에 노출시키는 것을 포함한다. 주변은 Ar, He, Xe, Ne, Kr, Rn 등, 또는 이들의 조합과 같은 비활성 가스를 포함할 수 있다. UV 광은 약 250 nm 내지 약 1250 nm 범위 내의 파장을 가질 수 있다. UV 경화 프로세스는 방향성일 수 있지만, 일부 예에서 보다 컨포멀한 처리를 달성하도록 복수의 UV 경화 프로세스가 수행될 수 있다. UV 광은 불순물과 제1 ILD(94)의 실리콘 원자 사이의 결합(예컨대, Si-H 결합, Si-N 결합 등)을 깨뜨리며, 불순물이 아웃개싱될 수 있게 해주고, 그에 의해 제1 ILD(94)로부터 불순물을 제거한다. UV 경화 프로세스는 실리콘-결합된 불순물의 외부 확산에 의한 실리콘 손실을 피하도록 낮은 온도에서 수행된다. 일부 실시예에서, UV 경화 프로세스는 약 4 ℃ 내지 약 80 ℃의 온도에서, 약 10 eV 내지 약 100 eV의 에너지로, 약 50초 내지 약 500초의 지속기간 동안 수행된다.
이 실시예에서, UV 경화 프로세스 동안 제2 ILD(98)가 제1 ILD(94)를 덮는다. 제2 ILD(98)는 오존 경화 프로세스(수행되는 경우) 후에 형성될 수 있다. 제2 ILD(98)는 실리콘 산화물, 실리콘 질화물, 실리콘 탄화질화물, 실리콘 산화탄화질화물, 이들의 조합 등과 같은 유전체 재료로 형성된다. 제2 ILD(98)는 제1 ILD(94)와 동일한 재료로, 하지만 상이한 프로세스에 의해 형성될 수 있다. 일부 실시예에서, 제2 ILD(98)는 CVD에 의해 퇴적된 산화물이다. 예를 들어, CVD는 전구체로서 테트라에틸 오소실리케이트(TEOS)를 사용하여 낮은 온도에서 제2 ILD(98)를 퇴적하는데 사용될 수 있다. TEOS 전구체를 사용하여 CVD에 의해 제2 ILD(98)를 퇴적하는 것은 고품질 유전체 재료를 생성한다. 구체적으로, 제2 ILD(98)는, 제1 ILD(94)가 처음에 형성되는 것보다 더 높은 산소 밀도 및 더 적은 양의 불순물로 형성될 수 있다. 그러나, TEOS-기반의 CVD는 TSA-기반의 FCVD의 갭-충전 특성을 갖지 못한다. 따라서, 일부 실시예에서, 에피텍셜 소스/드레인 영역(88) 주위의 갭(94G)이 채워질 때까지 제1 ILD(94)가 퇴적되고(TSA-기반의 FCVD를 사용하여)(도 9c 및 도 9d 참조) 에피텍셜 소스/드레인 영역(88)이 덮어지며, 그 다음 제1 ILD(94) 상에 제2 ILD(98)가 퇴적된다(TEOS-기반의 CVD를 사용하여). 제1 ILD(94)는 약 50 nm 내지 약 500 nm 범위 내의 두께로 형성될 수 있고, 제2 ILD(98)는 약 20 nm 내지 약 60 nm 범위 내의 두께로 형성될 수 있다. 일부 실시예에서, 제1 ILD(94)보다 더 많은 제2 ILD(98)가 디스펜싱되며, 그리하여 더 많은 고품질 유전체 재료가 사용된다. 고품질 유전체 재료인 것(및 따라서 더 적은 불순물을 함유함)에 더하여, 제2 ILD(98)는 또한 제1 ILD(94)보다 더 높은 투과율(transmittance)을 가지며, 이는 UV 경화 프로세스 동안 UV 광이 제1 ILD(94) 안으로 더 깊이 침투하도록 돕는다. 예를 들어, 제2 ILD(98)의 유전체 재료는 약 90% 만큼 높은 투과율을 가질 수 있다. 제2 ILD(98)는 UV 광이 에피텍셜 소스/드레인 영역들(88) 사이의 트렌치의 하부로 침투할 수 있을 만큼 충분한 작은 양의 UV 광을 흡수할 수 있다. 따라서, 제1 ILD(94)의 상부 부분 및 제1 ILD(94)의 하부 부분은 균일한 농도의 불순물을 가질 수 있으며, 이는 0 만큼 낮을 수 있다. 따라서 UV 경화 프로세스의 효율이 개선될 수 있다.
일부 실시예에서, 제2 ILD(98)는 생략된다. 제2 ILD(98)를 생략하는 것은 프로세싱 단계의 양을 감소시킴으로써 제조 비용을 줄일 수 있다. 제2 ILD(98)가 생략될 때, UV 광의 일부 흡수가 제1 ILD(94)에서 발생할 수 있으며, 그리하여 UV 광은 에피텍셜 소스/드레인 영역들 사이의 트렌치의 하부로 침투할 수 없을 수 있다. 따라서, 제1 ILD(94)의 상부 부분은 제1 ILD(94)의 하부 부분보다 더 많은 UV 광에 노출될 수 있다. 제1 ILD(94)의 상부 부분으로부터 제1 ILD(94)의 하부 부분보다는 더 많은 불순물이 제거될 수 있으며, 그리하여 제1 ILD(94)에서의 불순물의 농도는 제1 ILD(94)의 상부에서 제1 ILD(94)의 하부로 연장되는 방향으로 감소한다.
오존 경화 프로세스(수행되는 경우) 및 UV 경화 프로세스 후에 어닐 프로세스가 수행된다. 일부 실시예에서, 어닐 프로세스는 프로세스 가스로서 스팀(H2O)을 사용하여 수행되는 습식 어닐이지만, 다른 프로세스 가스가 사용될 수 있다. 프로세스 가스(예컨대, H2O)는 인시추 스팀 발생(ISSG; in-situ steam generation)에 의해 생성될 수 있지만, 프로세스 가스를 생성하도록 다른 기술이 사용될 수 있다. 어닐 프로세스는 프로세스 가스(예컨대, 물/스팀)로부터의 산소를 제1 ILD(94) 안으로 구동시키고, 이는 오존 경화 프로세스 및/또는 UV 경화 프로세스에 의해 발생된 실리콘 원자의 개방 결합과 결합하며, 그에 의해 제1 ILD(94)의 산소 밀도를 증가시킨다. 어닐 프로세스는 Si-O 결합의 형성을 촉진하도록 높은 온도에서 수행된다. 일부 실시예에서, 어닐 프로세스는 약 500 ℃ 내지 약 900 ℃의 온도에서 약 5 초 내지 약 300 초의 지속기간 동안 수행된다.
산화물 경화 프로세스(96) 후에, 제1 ILD(94)는 낮은 농도의 불순물을 갖는다. 예를 들어, 제1 ILD(94)가 H 불순물로 형성될 때, 제1 ILD(94) 내의 최종 H 양(dosage)은 5E15 cm-3 내지 약 4E18 cm-3 범위 내일 수 있으며, 실리콘 기반의 불순물(예컨대, Si-H 결합)이 제1 ILD(94)의 약 0.9% 미만을 차지한다. 보다 구체적으로, 일부 실시예에서, 제1 ILD(94) 내의 최종 H 양은 1E18 cm-3 내지 약 4E18 cm-3 범위 내일 수 있다. 제1 ILD(94) 내의 불순물을 감소시키는 것은 그의 배리어 능력을 강화하며, (예컨대, 제1 ILD(94)를 통해)에피텍셜 소스/드레인 영역(88)에의 오염물 확산 경로를 감소시킨다. 따라서 후속 프로세싱에서 에피텍셜 소스/드레인 영역(88)의 산화를 피하거나 감소시킬 수 있으며, 이는 FinFET의 성능을 개선할 수 있다.
산화물 경화 프로세스(96)는 제1 ILD(94) 내의 불순물을 감소시키지만 없애지는 않도록 수행될 수 있으며, 그리 하는 것은 에피텍셜 소스/드레인 영역(88)의 산화를 감소시킬 수는 있지만 없애는 것은 아님을 알아야 한다. 일부 실시예에서, 제1 ILD(94)의 불순물 농도는 산화물 경화 프로세스(96) 후에 여전히 제2 ILD(98)의 불순물 농도보다 더 크다. 예를 들어, 제2 ILD(98)는 실질적으로 제로 불순물을 가질 수 있지만, 제1 ILD(94)는 비-제로 농도의 불순물을 가질 수 있다(또는 갖지 않을 수 있음). 제1 ILD(94)의 최종 불순물 농도는, 여기에서 설명되는 범위 내에 있도록 선택될 수 있는 산화물 경화 프로세스(96)의 파라미터에 의해 결정된다. 이러한 파라미터는, 산화물 경화 프로세스(96)가 원하는 프로세싱 시간을 달성하면서, 에피텍셜 소스/드레인 영역(88)이 그의 원하는 성능을 가질 만큼 충분하도록 제1 ILD(94) 내의 불순물의 양을 감소시킬 수 있게 할 수 있다. 여기에서 설명되는 범위 밖의 파라미터의 선택은 산화물 경화 프로세스(96)가 원하는 프로세싱 시간 또는 불순물 감소를 달성하도록 할 수 없을 수 있다. 일부 실시예에서, 에피텍셜 소스/드레인 영역(88)은 여전히 산화할 수 있지만, 에피텍셜 소스/드레인 영역(88)의 최종 산소 양은 매우 낮으며, 예컨대 약 4E18 cm-3 미만이다.
도 10a 및 도 10b에서, 제2 ILD(98)의 상부 표면을 더미 게이트(74) 또는 마스크(76)의 상부 표면과 평평하게 하도록 CMP와 같은 평탄화 프로세스가 수행될 수 있다. 평탄화 프로세스는 또한, 더미 게이트(74) 상의 마스크(76) 및 마스크(76)의 측벽을 따르는 게이트 스페이서(82)의 일부를 제거할 수 있다. 평탄화 프로세스 후에, 제2 ILD(98), 게이트 스페이서(82), 및 마스크(76)(존재하는 경우) 또는 더미 게이트(74)의 상부 표면은 공면이다(프로세스 변동 내에서). 따라서, 마스크(76)(존재하는 경우) 또는 더미 게이트(74)의 상부 표면은 제2 ILD(98)를 통해 노출된다. 평탄화 후에, 제1 ILD(94)는 제2 ILD(98)보다 더 두꺼울 수 있다. 예를 들어, 제2 ILD(98)는 약 10 nm 내지 약 100 nm 범위 내의 두께를 가질 수 있다.
도 11a 및 도 11b에서, 마스크(76)(존재하는 경우) 및 더미 게이트(74)는 리세스(100)가 형성되도록 하나 이상의 에칭 단계(들)에서 제거된다. 리세스(100)에서의 더미 유전체(72)의 일부도 또한 제거될 수 있다. 일부 실시예에서, 더미 게이트(74)만 제거되고, 더미 유전체(72)는 남으며 리세스(100)에 의해 노출된다. 일부 실시예에서, 더미 유전체(72)는 다이의 제1 영역(예컨대, 코어 로직 영역)에서 리세스(100)로부터 제거되고, 다이의 제2 영역(예컨대, 입력/출력 영역)에서 리세스(100)에 남는다. 일부 실시예에서, 더미 게이트(74)는 이방성 건식 에칭 프로세스에 의해 제거된다. 예를 들어, 에칭 프로세스는 제2 ILD(98), 제1 ILD(94) 또는 게이트 스페이서(82)(예컨대, 제1 스페이서 층(80A), 도 5a 참조)보다 빠른 속도로 더미 게이트(74)를 선택적으로 에칭하는 반응 가스(들)를 사용하는 건식 에칭 프로세스를 포함할 수 있다. 각각의 리세스(100)는 각자의 핀(52)의 채널 영역(58)을 노출시키고 그리고/또는 그 위에 있다. 제거 동안, 더미 유전체(72)는 더미 게이트(74)가 에칭될 때 에칭 정지 층으로서 사용될 수 있다. 그 다음, 더미 유전체(72)는 더미 게이트(74)의 제거 후에 선택적으로 제거될 수 있다.
도 12a 및 도 12b에서, 게이트 유전체(102) 및 게이트 전극(104)이 대체 게이트에 대하여 형성된다. 게이트 유전체(102)는, 리세스(100)에, 예컨대 핀(52)의 상부 표면 및 측벽 상에 그리고 게이트 스페이서(82)의 측벽 상에, 퇴적된 하나 이상의 층을 포함한다. 게이트 유전체(102)는 또한 제2 ILD(98)의 상부 표면 상에 형성될 수 있다. 일부 실시예에서, 게이트 유전체(102)는 실리콘 산화물, 실리콘 질화물, 금속 산화물, 금속 실리케이트 등의 하나 이상의 층과 같은 하나 이상의 유전체 층을 포함한다. 예를 들어, 일부 실시예에서, 게이트 유전체(102)는 열적 또는 화학적 산화에 의해 형성된 실리콘 산화물의 계면 층 및 위의 하이-k 유전체 재료, 예컨대 하프늄, 알루미늄, 지르코늄, 란타늄, 망간, 바륨, 티타늄, 납, 및 이들의 조합의 금속 산화물 또는 실리케이트를 포함한다. 게이트 유전체(102)는 약 7.0보다 더 큰 k-값을 갖는 유전체 층을 포함할 수 있다. 게이트 유전체(102)의 형성 방법은 분자 빔 증착(MBD; Molecular-Beam Deposition), ALD, PECVD 등을 포함할 수 있다. 더미 유전체(72)의 일부가 리세스(100)에 남아있는 실시예에서, 게이트 유전체(102)는 더미 유전체(72)(예컨대, 실리콘 산화물)의 재료를 포함한다.
게이트 전극(104)이 게이트 유전체(102) 위에 각각 퇴적되고, 리세스(100)의 남은 부분을 채운다. 게이트 전극(104)은 티타늄 질화물, 티타늄 산화물, 탄탈럼 질화물, 탄탈럼 탄화물, 코발트, 루테늄, 알루미늄, 텅스텐, 이들의 조합, 또는 이들의 다층과 같은 금속 함유 재료를 포함할 수 있다. 예를 들어, 단층 게이트 전극(104)이 예시되어 있지만, 게이트 전극(104)은 임의의 수의 라이너 층, 임의의 수의 일함수 튜닝 층, 및 충전 재료를 포함할 수 있다. 리세스(100)의 충전 후에, CMP와 같은 평탄화 프로세스가 게이트 유전체(102) 및 게이트 전극(104)의 재료의 과도한 부분을 제거하도록 수행될 수 있으며, 과도한 부분은 제2 ILD(98)의 상부 표면 위에 있는 것이다. 따라서 제2 ILD(98), 게이트 스페이서(82) 및 게이트 전극(104)의 상부 표면은 공면이다(프로세스 변동 내에서). 따라서 게이스 전극(104) 및 게이트 유전체(102)의 재료의 남은 부분은 결과적인 FinFET의 대체 게이트를 형성한다. 게이트 유전체(102) 및 게이트 전극(100)은 각각 집합적으로 "게이트 구조물"로서 총칭될 수 있다. 게이트 구조물은 각각 핀(52)의 채널 영역(58)의 측벽을 따라 연장된다.
n-타입 영역(50N) 및 p-타입 영역(50P)에서의 게이트 유전체(102)의 형성은, 각각의 영역에서의 게이트 유전체(102)가 동일 재료로 형성되도록 동시에 발생할 수 있고, 게이트 전극(104)의 형성은 각각의 영역에서의 게이트 전극(104)이 동일 재료로 형성되도록 동시에 발생할 수 있다. 일부 실시예에서, 각각의 영역에서의 게이트 유전체(102)는, 게이트 유전체(102)가 상이한 재료일 수 있도록 개별 프로세스에 의해 형성될 수 있고, 그리고/또는 각각의 영역에서의 게이트 전극(104)은 게이트 전극(104)이 상이한 재료일 수 있도록 개별 프로세스에 의해 형성될 수 있다. 개별 프로세스를 사용할 때 적합한 영역을 마스킹하고 노출시키도록 다양한 마스킹 단계가 사용될 수 있다.
도 13a 및 도 13b에서, 게이트 스페이서(82), 제2 ILD(98), 게이트 유전체(102) 및 게이트 전극(104) 위에 제3 ILD 층(108)이 퇴적된다. 일부 실시예에서, 제3 ILD(108)는 FCVD 방법에 의해 형성된 유동가능 막이다. 일부 실시예에서, 제3 ILD(108)는 PSG, BSG, BPSG, USG 등과 같은 유전체 재료로 형성되고, CVD 및 PECVD와 같은 임의의 적합한 방법에 의해 퇴적될 수 있다.
선택적으로, 제3 ILD(108)의 형성 전에 게이트 구조물(게이트 유전체(102) 및 대응하는 게이트 전극(104)을 포함함) 위에 게이트 마스크(106)가 형성된다. 게이트 마스크(106)는 게이트 스페이서(82)의 대향 부분 사이에 배치된다. 일부 실시예에서, 게이트 마스크(106)를 형성하는 것은, 게이트 구조물 바로 위에 그리고 게이트 스페이서(82)의 대향 부분 사이에 리세스가 형성되도록, 게이트 구조물을 리세싱하는 것을 포함한다. 실리콘 질화물, 실리콘 산화질화물 등과 같은 유전체 재료의 하나 이상의 층이 리세스에 채워지며, 그 다음에 제2 ILD(98) 위에 연장된 유전체 재료의 과도한 부분을 제거하도록 평탄화 프로세스가 이어진다. 게이트 마스크(106)는 리세스에 남아있는 유전체 재료의 부분을 포함한다. 후속 형성되는 게이트 콘택은 리세싱된 게이트 전극(104)의 상부 표면에 접촉하도록 게이트 마스크(106) 및 제3 ILD(108)를 통해 관통할 것이다.
도 14a 및 도 14b에서, 소스/드레인 콘택(110) 및 게이트 콘택(112)이 에피텍셜 소스/드레인 영역(88) 및 게이트 전극(104)에 각각 접촉하도록 형성된다. 소스/드레인 콘택(110)을 위한 개구가 CESL(90), 제1 ILD(94), 제2 ILD(98) 및 제3 ILD(108)를 통해 형성되고, 게이트 콘택(112)을 위한 개구가 게이트 마스크(106) 및 제3 ILD(108)를 통해 형성된다. 개구는 수락가능한 포토리소그래피 및 에칭 기술을 사용하여 형성될 수 있다. 확산 배리어 층, 접착 층 등과 같은 라이너(도시되지 않음), 및 전도성 재료가 개구에 형성된다. 라이너는 티타늄, 티타늄 질화물, 탄탈럼, 탄탈럼 질화물 등을 포함할 수 있다. 전도성 재료는 구리, 구리 합금, 은, 금, 텅스텐, 코발트, 알루미늄, 니켈 등일 수 있다. 제3 ILD(108)의 표면으로부터 과도한 재료를 제거하도록 CMP와 같은 평탄화 프로세스가 수행될 수 있다. 남은 라이너 및 전도성 재료는 개구에 소스/드레인 콘택(110) 및 게이트 콘택(112)을 형성한다. 에피텍셜 소스/드레인 영역(88)과 소스/드레인 콘택(110) 사이의 계면에 실리사이드를 형성하도록 어닐 프로세스가 수행될 수 있다. 소스/드레인 콘택(110)은 에피텍셜 소스/드레인 영역(88)에 물리적으로 그리고 전기적으로 커플링되고, 게이트 콘택(112)은 게이트 전극(104)에 물리적으로 그리고 전기적으로 커플링된다. 소스/드레인 콘택(110) 및 게이트 콘택(112)은 상이한 프로세스로 형성될 수 있고, 또는 동일 프로세스로 형성될 수 있다. 동일한 단면으로 형성되는 것으로서 도시되어 있지만, 소스/드레인 콘택(110) 및 게이트 콘택(112)의 각각은 콘택의 단락을 피할 수 있는 상이한 단면으로 형성될 수 있다는 것을 알아야 한다.
도 15a 및 도 15b는 일부 다른 실시예에 따른 FinFET의 단면도이다. 이 실시예는, 제2 ILD(98)의 일부가 에피텍셜 소스/드레인 영역(88) 위에 남아있지 않다는 것을 제외하고는, 도 14a 및 도 14b의 실시예와 유사하다. 이 실시예를 형성하기 위한 예로서, 제1 ILD(94)는 또한, 도 8a 및 도 8b에 관련하여 기재된 프로세싱 단계 동안, 제1 ILD(94)의 일부가 더미 게이트(74)와 제2 ILD(98) 사이에 배치되도록, 더미 게이트(74) 위에 형성될 수 있다. 따라서, 평탄화 프로세스는 도 10a 및 도 10b에 관련하여 기재된 프로세싱 단계 동안 제2 ILD(98)의 전부 및 더미 게이트(74) 위의 제1 ILD(94)의 부분을 제거한다. 따라서 제1 ILD(94), 게이트 스페이서(82) 및 게이트 전극(104)의 상부 표면은 공면이다(프로세스 변동 내에서).
도 16a 및 도 16b는 다양한 프로세싱 단계에서 제1 ILD(94)의 조성을 보여주는 스펙트로그램이다. 도 16a는 퇴적 후의 제1 ILD(94)의 초기 조성을 보여주고, 도 16b는 산화물 경화 프로세스(96) 후의 제1 ILD(94)의 최종 조성을 보여준다. 이 예에서, 제1 ILD(94)는 H 및 N 불순물을 함유하며, 이는 Si-H 결합 및 Si-N 결합을 형성하도록 제1 ILD(94)의 실리콘 원자에 결합된다. 도시된 바와 같이, 제1 ILD(94)에서 측정된 Si-H 결합 및 Si-N 결합의 양은 산화물 경화 프로세스(96)에 의해 상당히 감소된다.
실시예는 이점을 달성할 수 있다. 제1 ILD(94)의 퇴적 전에 질화 처리 프로세스(92)(도 7a 및 도 7b에 관련하여 상기에 설명됨)로 CESL(90)을 처리하는 것은 제1 ILD(94)의 CESL(90)에의 접착을 증가시키도록 도울 수 있다. CESL(90)을 질화하는 것은 또한, 제1 ILD(94)의 퇴적 동안 아래의 특징부, 예컨대 에피텍셜 소스/드레인 영역(88)의 산화를 피하거나 감소시키도록 도울 수 있다. 산화물 경화 프로세스(96)(도 9a 및 도 9b에 대하여 상기에 설명됨)를 이용해 제1 ILD(94)로부터 불순물을 제거하는 것은 제1 ILD(94)의 전기적 절연 성능을 강화할 수 있다. 제1 ILD(94)의 배리어 능력도 또한 산화물 경화 프로세스(96)에 의해 개선될 수 있으며, 이는 후속 프로세싱에서 아래의 특징부, 예컨대 에피텍셜 소스/드레인 영역(88)의 산화를 피하거나 감소시키도록 도울 수 있다. 일부 실시예에서, 에피텍셜 소스/드레인 영역(88)의 최종 산소 양은 약 4E18 cm-3 미만이다. 따라서 FinFET의 성능이 개선될 수 있다.
개시된 FinFET 실시예는 또한, 나노구조(예컨대, 나노시트, 나노와이어, 게이트-올-어라운드 등) 전계 효과 트랜지스터(NSFET)와 같은 나노구조 디바이스에도 적용될 수 있다. NSFET 실시예에서, 핀은 채널 층과 희생 층의 교대 층들의 스택을 패터닝함으로써 형성된 나노구조물로 대체된다. 더미 게이트 구조물 및 소스/드레인 영역은 상기 기재된 실시예와 유사한 방식으로 형성된다. 더미 게이트 구조물이 제거된 후에, 희생 층은 채널 영역에서 부분적으로 또는 완전히 제거될 수 있다. 대체 게이트 구조물이 상기 기재된 실시예에 유사한 방식으로 형성되고, 대체 게이트 구조물은 희생 층을 제거함으로써 남겨진 개구를 부분적으로 또는 완전하게 채울 수 있고, 대체 게이트 구조물은 NSFET 디바이스의 채널 영역에서 채널 층을 부분적으로 또는 완전히 둘러쌀 수 있다. 대체 게이트 구조물 및 소스/드레인 영역에 대한 ILD 및 콘택이 상기 기재된 실시예와 유사한 방식으로 형성될 수 있다. 나노구조 디바이스는 미국 특허 출원 공보 제2016/0365414호에 개시된 바와 같이 형성될 수 있으며, 이는 그 전체가 참조에 의해 여기에 포함된다.
실시예에서, 디바이스는, 기판 위의 게이트 구조물; 상기 게이트 구조물에 인접한 게이트 스페이서; 상기 게이트 스페이서에 인접한 소스/드레인 영역; 상기 소스/드레인 영역 상의 제1 층간 유전체(ILD) - 상기 제1 ILD는 제1 농도의 불순물을 가짐 - ; 상기 제1 ILD 상의 제2 ILD - 상기 제2 ILD는 제2 농도의 상기 불순물을 가지며, 상기 제2 농도는 상기 제1 농도보다 더 작고, 상기 제2 ILD, 상기 게이트 스페이서 및 상기 게이트 구조물의 상부 표면은 공면임 - ; 및 상기 제2 ILD 및 상기 제1 ILD를 통해 연장되며 상기 소스/드레인 영역에 커플링된 소스/드레인 콘택을 포함한다.
상기 디바이스의 일부 실시예에서, 상기 불순물의 상기 제1 농도는 상기 제1 ILD를 통해 상기 제1 ILD의 상부로부터 상기 제1 ILD의 하부로 연장되는 방향으로 감소한다. 상기 디바이스의 일부 실시예에서, 상기 불순물의 상기 제2 농도는 0이다. 상기 디바이스의 일부 실시예에서, 상기 제1 ILD는 상기 소스/드레인 영역 주위의 갭에 배치되고, 상기 제2 ILD는 상기 제1 ILD의 상부 표면을 따라 연장된다. 상기 디바이스의 일부 실시예에서, 상기 제1 ILD의 두께는 상기 제2 ILD의 두께보다 더 크다.
실시예에서, 디바이스는, 기판 위의 게이트 구조물; 상기 게이트 구조물에 인접한 소스/드레인 영역; 상기 소스/드레인 영역과 상기 게이트 구조물 사이의 게이트 스페이서 - 상기 게이트 스페이서는 제1 스페이서 층 및 제2 스페이서 층을 포함하고, 상기 제1 스페이서 층은 상기 게이트 구조물에 근접하며, 상기 제1 스페이서 층은 제1 원자 퍼센트의 질소를 갖는 실리콘 산화탄화질화물(silicon oxycarbonitride)을 포함하고, 상기 제2 스페이서 층은 상기 소스/드레인 영역에 근접하며, 상기 제2 스페이서 층은 제2 원자 퍼센트의 질소를 갖는 실리콘 산화탄화질화물을 포함하고, 상기 제1 원자 퍼센트는 상기 제2 원자 퍼센트보다 더 큼 - ; 상기 게이트 스페이서의 측벽 및 상기 소스/드레인 영역의 상부 표면 상의 에칭 정지 층 - 상기 에칭 정지 층은 제3 원자 퍼센트의 질소를 갖는 실리콘 질화물을 포함하며, 상기 제3 원자 퍼센트는 상기 제1 원자 퍼센트보다 더 큼 - ; 상기 에칭 정지 층 상의 제1 층간 유전체(ILD); 및 상기 제1 ILD 및 상기 에칭 정지 층을 통해 연장되며 상기 소스/드레인 영역에 커플링된 소스/드레인 콘택을 포함한다.
상기 디바이스의 일부 실시예에서, 상기 제1 원자 퍼센트는 10 원자 퍼센트 내지 45 원자 퍼센트의 범위 내이고, 상기 제2 원자 퍼센트는 10 원자 퍼센트 내지 45 원자 퍼센트의 범위 내이고, 상기 제3 원자 퍼센트는 15 원자 퍼센트 내지 55 원자 퍼센트의 범위 내이다. 상기 디바이스의 일부 실시예에서, 상기 제1 ILD, 상기 게이트 스페이서 및 상기 게이트 구조물의 상부 표면은 공면이다. 상기 디바이스의 일부 실시예에서, 상기 제1 ILD는 제1 농도의 불순물을 가지며, 상기 디바이스는, 상기 제1 ILD 상의 제2 ILD를 더 포함하고, 상기 제2 ILD는 제2 농도의 상기 불순물을 가지며, 상기 제2 농도는 상기 제1 농도보다 더 작고, 상기 소스/드레인 콘택은 상기 제2 ILD를 통해 연장되고, 상기 제2 ILD, 상기 게이트 스페이서 및 상기 게이트 구조물의 상부 표면은 공면이다.
실시예에서, 방법은, 기판 위에 게이트 구조물을 형성하는 단계; 상기 게이트 구조물에 인접하여 게이트 스페이서를 형성하는 단계; 상기 게이트 스페이서에 인접하여 소스/드레인 영역을 성장시키는 단계; 상기 소스/드레인 영역, 상기 게이트 스페이서 및 상기 게이트 구조물 상에, 질소 농도를 갖는 에칭 정지 층을 퇴적하는 단계; 상기 에칭 정지 층에 대해, 상기 에칭 정지 층의 질소 농도를 증가시키는 질화 처리 프로세스를 수행하는 단계; 상기 에칭 정지 층 상에, 불순물 농도를 갖는 제1 층간 유전체(ILD)를 퇴적하는 단계; 및 상기 제1 ILD에 대해, 상기 제1 ILD의 불순물 농도를 감소시키는 산화물 경화 프로세스를 수행하는 단계를 포함한다.
상기 방법의 일부 실시예에서, 상기 질화 처리 프로세스는 암모니아 소크 프로세스를 포함한다. 상기 방법의 일부 실시예에서, 상기 질화 처리 프로세스는 질소 라디칼 처리 프로세스를 포함한다. 상기 방법의 일부 실시예에서, 상기 게이트 스페이서를 형성하는 단계는, 상기 게이트 구조물의 측벽 및 상기 소스/드레인 영역의 상부 표면 상에, 질소 농도를 갖는 제1 스페이서 층을 퇴적하는 단계; 및 상기 제1 스페이서 층 상에 제2 스페이서 층을 퇴적하는 단계를 더 포함하고, 상기 제2 스페이서 층은 질소 농도를 가지며, 상기 제2 스페이서 층의 질소 농도는 상기 제1 스페이서 층의 질소 농도보다 더 작고, 상기 질화 처리 프로세스는 상기 제2 스페이서 층의 질소 농도를 증가시킨다. 상기 방법의 일부 실시예에서, 상기 제1 ILD는 실리콘에 결합된 불순물을 포함하고, 상기 산화물 경화 프로세스는, 상기 제1 ILD를 자외선 광에 노출시키는 단계 - 상기 자외선 광은 상기 실리콘과 상기 불순물 간의 결합을 깨뜨림 - ; 및 습식 어닐을 이용해 상기 제1 ILD를 어닐링하는 단계 - 상기 습식 어닐은 상기 실리콘과 산소 간의 결합을 형성함 - 를 포함한다. 상기 방법의 일부 실시예에서, 상기 산화물 경화 프로세스는, 상기 제1 ILD를 오존에 노출시키는 단계를 더 포함하고, 상기 오존은 상기 실리콘과 상기 불순물 간의 결합을 깨뜨린다. 상기 방법의 일부 실시예에서, 상기 제1 ILD를 자외선 광에 노출시키는 단계는 4 ℃ 내지 80 ℃ 범위 내의 온도에서 수행되고, 상기 제1 ILD를 오존에 노출시키는 단계는 50 ℃ 내지 500 ℃ 범위 내의 온도에서 수행되고, 상기 제1 ILD를 어닐링하는 단계는 50 ℃ 내지 900 ℃ 범위 내의 온도에서 수행된다. 일부 실시예에서, 상기 방법은, 상기 제1 ILD 위에 제2 ILD를 퇴적하는 단계를 더 포함하고, 상기 제2 ILD는 불순물 농도를 가지며, 상기 제2 ILD의 불순물 농도는 상기 제1 ILD의 불순물 농도보다 더 작고, 상기 제2 ILD는 상기 제1 ILD가 자외선 광에 노출되는 동안 상기 제1 ILD를 덮는다. 상기 방법의 일부 실시예에서, 상기 제2 ILD와 상기 제1 ILD는 각각 실리콘 산화물을 포함하고, 상기 제1 ILD를 퇴적하는 단계는 트리실란 아민을 사용하여 FCVD를 수행하는 것을 포함하고, 상기 제2 ILD를 퇴적하는 단계는 테트라에틸 오소실리케이트를 사용하여 화학적 기상 증착을 수행하는 것을 포함한다. 일부 실시예에서, 상기 방법은, 상기 제2 ILD 및 상기 제1 ILD를 통해 소스/드레인 콘택을 형성하는 단계를 더 포함하고, 상기 소스/드레인 콘택은 상기 소스/드레인 영역에 커플링된다. 일부 실시예에서, 상기 방법은, 상기 산화물 경화 프로세스 후에, 상기 제2 ILD를 제거하는 단계; 및 상기 제1 ILD를 통해 소스/드레인 콘택을 형성하는 단계를 더 포함하고, 상기 소스/드레인 콘택은 상기 소스/드레인 영역에 커플링된다.
전술한 바는 당해 기술 분야에서의 숙련자들이 본 개시의 양상을 보다 잘 이해할 수 있도록 여러 실시예들의 특징을 나타낸 것이다. 당해 기술 분야에서의 숙련자라면, 여기에서 소개된 실시예와 동일한 목적을 수행하고/하거나 동일한 이점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기반으로서 본 개시를 용이하게 사용할 수 있다는 것을 알아야 한다. 당해 기술 분야에서의 숙련자는 또한, 이러한 등가의 구성이 본 개시의 진정한 의미 및 범위로부터 벗어나지 않으며, 본 개시의 진정한 의미 및 범위에서 벗어나지 않고서 다양한 변경, 치환 및 대안을 행할 수 있다는 것을 알아야 한다.
실시예
실시예 1. 디바이스에 있어서,
기판 위의 게이트 구조물;
상기 게이트 구조물에 인접한 게이트 스페이서;
상기 게이트 스페이서에 인접한 소스/드레인 영역;
상기 소스/드레인 영역 상의 제1 층간 유전체(ILD; inter-layer dielectric) - 상기 제1 ILD는 제1 농도의 불순물을 가짐 - ;
상기 제1 ILD 상의 제2 ILD - 상기 제2 ILD는 제2 농도의 상기 불순물을 가지며, 상기 제2 농도는 상기 제1 농도보다 더 작고, 상기 제2 ILD, 상기 게이트 스페이서 및 상기 게이트 구조물의 상부 표면은 공면임(coplanar) - ; 및
상기 제2 ILD 및 상기 제1 ILD를 통해 연장되며 상기 소스/드레인 영역에 커플링된 소스/드레인 콘택
을 포함하는, 디바이스.
실시예 2. 실시예 1에 있어서, 상기 불순물의 상기 제1 농도는 상기 제1 ILD를 통해 상기 제1 ILD의 상부로부터 상기 제1 ILD의 하부로 연장되는 방향으로 감소하는 것인, 디바이스.
실시예 3. 실시예 1에 있어서, 상기 불순물의 상기 제2 농도는 0인 것인, 디바이스.
실시예 4. 실시예 1에 있어서, 상기 제1 ILD는 상기 소스/드레인 영역 주위의 갭에 배치되고, 상기 제2 ILD는 상기 제1 ILD의 상부 표면을 따라 연장되는 것인, 디바이스.
실시예 5. 실시예 1에 있어서, 상기 제1 ILD의 두께는 상기 제2 ILD의 두께보다 더 큰 것인, 디바이스.
실시예 6. 디바이스에 있어서,
기판 위의 게이트 구조물;
상기 게이트 구조물에 인접한 소스/드레인 영역;
상기 소스/드레인 영역과 상기 게이트 구조물 사이의 게이트 스페이서 - 상기 게이트 스페이서는 제1 스페이서 층 및 제2 스페이서 층을 포함하고, 상기 제1 스페이서 층은 상기 게이트 구조물에 근접하며, 상기 제1 스페이서 층은 제1 원자 퍼센트의 질소를 갖는 실리콘 산화탄화질화물(silicon oxycarbonitride)을 포함하고, 상기 제2 스페이서 층은 상기 소스/드레인 영역에 근접하며, 상기 제2 스페이서 층은 제2 원자 퍼센트의 질소를 갖는 실리콘 산화탄화질화물을 포함하고, 상기 제1 원자 퍼센트는 상기 제2 원자 퍼센트보다 더 큼 - ;
상기 게이트 스페이서의 측벽 및 상기 소스/드레인 영역의 상부 표면 상의 에칭 정지 층 - 상기 에칭 정지 층은 제3 원자 퍼센트의 질소를 갖는 실리콘 질화물을 포함하며, 상기 제3 원자 퍼센트는 상기 제1 원자 퍼센트보다 더 큼 - ;
상기 에칭 정지 층 상의 제1 층간 유전체(ILD); 및
상기 제1 ILD 및 상기 에칭 정지 층을 통해 연장되며 상기 소스/드레인 영역에 커플링된 소스/드레인 콘택
을 포함하는, 디바이스.
실시예 7. 실시예 6에 있어서, 상기 제1 원자 퍼센트는 10 원자 퍼센트 내지 45 원자 퍼센트의 범위 내이고, 상기 제2 원자 퍼센트는 10 원자 퍼센트 내지 45 원자 퍼센트의 범위 내이고, 상기 제3 원자 퍼센트는 15 원자 퍼센트 내지 55 원자 퍼센트의 범위 내인 것인, 디바이스.
실시예 8. 실시예 6에 있어서, 상기 제1 ILD, 상기 게이트 스페이서 및 상기 게이트 구조물의 상부 표면은 공면인 것인, 디바이스.
실시예 9. 실시예 6에 있어서, 상기 제1 ILD는 제1 농도의 불순물을 가지며, 상기 디바이스는:
상기 제1 ILD 상의 제2 ILD를 더 포함하고, 상기 제2 ILD는 제2 농도의 상기 불순물을 가지며, 상기 제2 농도는 상기 제1 농도보다 더 작고, 상기 소스/드레인 콘택은 상기 제2 ILD를 통해 연장되고, 상기 제2 ILD, 상기 게이트 스페이서 및 상기 게이트 구조물의 상부 표면은 공면인 것인, 디바이스.
실시예 10. 방법에 있어서,
기판 위에 게이트 구조물을 형성하는 단계;
상기 게이트 구조물에 인접하여 게이트 스페이서를 형성하는 단계;
상기 게이트 스페이서에 인접하여 소스/드레인 영역을 성장시키는 단계;
상기 소스/드레인 영역, 상기 게이트 스페이서 및 상기 게이트 구조물 상에, 질소 농도를 갖는 에칭 정지 층을 퇴적하는 단계;
상기 에칭 정지 층에 대해, 상기 에칭 정지 층의 질소 농도를 증가시키는 질화 처리(nitridation treatment) 프로세스를 수행하는 단계;
상기 에칭 정지 층 상에, 불순물 농도를 갖는 제1 층간 유전체(ILD)를 퇴적하는 단계; 및
상기 제1 ILD에 대해, 상기 제1 ILD의 불순물 농도를 감소시키는 산화물 경화(oxide curing) 프로세스를 수행하는 단계
를 포함하는, 방법.
실시예 11. 실시예 10에 있어서, 상기 질화 처리 프로세스는 암모니아 소크 프로세스(ammonia soak process)를 포함하는 것인, 방법.
실시예 12. 실시예 10에 있어서, 상기 질화 처리 프로세스는 질소 라디칼 처리 프로세스를 포함하는 것인, 방법.
실시예 13. 실시예 10에 있어서, 상기 게이트 스페이서를 형성하는 단계는:
상기 게이트 구조물의 측벽 및 상기 소스/드레인 영역의 상부 표면 상에, 질소 농도를 갖는 제1 스페이서 층을 퇴적하는 단계; 및
상기 제1 스페이서 층 상에 제2 스페이서 층을 퇴적하는 단계
를 더 포함하고, 상기 제2 스페이서 층은 질소 농도를 가지며, 상기 제2 스페이서 층의 질소 농도는 상기 제1 스페이서 층의 질소 농도보다 더 작고, 상기 질화 처리 프로세스는 상기 제2 스페이서 층의 질소 농도를 증가시키는 것인, 방법.
실시예 14. 실시예 10에 있어서, 상기 제1 ILD는 실리콘에 결합된 불순물을 포함하고, 상기 산화물 경화 프로세스는:
상기 제1 ILD를 자외선 광에 노출시키는 단계 - 상기 자외선 광은 상기 실리콘과 상기 불순물 간의 결합을 깨뜨림 - ; 및
습식 어닐을 이용해 상기 제1 ILD를 어닐링하는 단계 - 상기 습식 어닐은 상기 실리콘과 산소 간의 결합을 형성함 -
를 포함하는 것인, 방법.
실시예 15. 실시예 14에 있어서, 상기 산화물 경화 프로세스는:
상기 제1 ILD를 오존에 노출시키는 단계를 더 포함하고, 상기 오존은 상기 실리콘과 상기 불순물 간의 결합을 깨뜨리는 것인, 방법.
실시예 16. 실시예 15에 있어서, 상기 제1 ILD를 자외선 광에 노출시키는 단계는 4 ℃ 내지 80 ℃ 범위 내의 온도에서 수행되고, 상기 제1 ILD를 오존에 노출시키는 단계는 50 ℃ 내지 500 ℃ 범위 내의 온도에서 수행되고, 상기 제1 ILD를 어닐링하는 단계는 50 ℃ 내지 900 ℃ 범위 내의 온도에서 수행되는 것인, 방법.
실시예 17. 실시예 14에 있어서,
상기 제1 ILD 위에 제2 ILD를 퇴적하는 단계를 더 포함하고, 상기 제2 ILD는 불순물 농도를 가지며, 상기 제2 ILD의 불순물 농도는 상기 제1 ILD의 불순물 농도보다 더 작고, 상기 제2 ILD는 상기 제1 ILD가 자외선 광에 노출되는 동안 상기 제1 ILD를 덮는 것인, 방법.
실시예 18. 실시예 17에 있어서, 상기 제2 ILD와 상기 제1 ILD는 각각 실리콘 산화물을 포함하고, 상기 제1 ILD를 퇴적하는 단계는 트리실란 아민을 사용하여 FCVD(flowable chemical vapor deposition)를 수행하는 것을 포함하고, 상기 제2 ILD를 퇴적하는 단계는 테트라에틸 오소실리케이트를 사용하여 화학적 기상 증착을 수행하는 것을 포함하는 것인, 방법.
실시예 19. 실시예 17에 있어서,
상기 제2 ILD 및 상기 제1 ILD를 통해 소스/드레인 콘택을 형성하는 단계를 더 포함하고, 상기 소스/드레인 콘택은 상기 소스/드레인 영역에 커플링되는 것인, 방법.
실시예 20. 실시예 17에 있어서,
상기 산화물 경화 프로세스 후에, 상기 제2 ILD를 제거하는 단계; 및
상기 제1 ILD를 통해 소스/드레인 콘택을 형성하는 단계를 더 포함하고, 상기 소스/드레인 콘택은 상기 소스/드레인 영역에 커플링되는 것인, 방법.

Claims (10)

  1. 디바이스에 있어서,
    기판 위의 게이트 구조물;
    상기 게이트 구조물에 인접한 게이트 스페이서;
    상기 게이트 스페이서에 인접한 소스/드레인 영역;
    상기 소스/드레인 영역 상의 제1 층간 유전체(ILD; inter-layer dielectric) - 상기 제1 ILD는 제1 농도의 불순물을 가짐 - ;
    상기 제1 ILD 상의 제2 ILD - 상기 제2 ILD는 제2 농도의 상기 불순물을 가지며, 상기 제2 농도는 상기 제1 농도보다 더 작고, 상기 제2 ILD, 상기 게이트 스페이서 및 상기 게이트 구조물의 상부 표면은 공면임(coplanar) - ; 및
    상기 제2 ILD 및 상기 제1 ILD를 통해 연장되며 상기 소스/드레인 영역에 커플링된 소스/드레인 콘택
    을 포함하는, 디바이스.
  2. 청구항 1에 있어서, 상기 불순물의 상기 제1 농도는 상기 제1 ILD의 상부로부터 상기 제1 ILD의 하부까지 균일한 것인, 디바이스.
  3. 청구항 1에 있어서, 상기 불순물의 상기 제2 농도는 0인 것인, 디바이스.
  4. 청구항 1에 있어서, 상기 제1 ILD는 상기 소스/드레인 영역 주위의 갭에 배치되고, 상기 제2 ILD는 상기 제1 ILD의 상부 표면을 따라 연장되는 것인, 디바이스.
  5. 청구항 1에 있어서, 상기 제1 ILD의 두께는 상기 제2 ILD의 두께보다 더 큰 것인, 디바이스.
  6. 디바이스에 있어서,
    기판 위의 게이트 구조물;
    상기 게이트 구조물에 인접한 소스/드레인 영역;
    상기 소스/드레인 영역과 상기 게이트 구조물 사이의 게이트 스페이서 - 상기 게이트 스페이서는 제1 스페이서 층 및 제2 스페이서 층을 포함하고, 상기 제1 스페이서 층은 상기 게이트 구조물에 근접하며, 상기 제1 스페이서 층은 제1 원자 퍼센트의 질소를 갖는 실리콘 산화탄화질화물(silicon oxycarbonitride)을 포함하고, 상기 제2 스페이서 층은 상기 소스/드레인 영역에 근접하며, 상기 제2 스페이서 층은 제2 원자 퍼센트의 질소를 갖는 실리콘 산화탄화질화물을 포함하고, 상기 제1 원자 퍼센트는 상기 제2 원자 퍼센트보다 더 큼 - ;
    상기 게이트 스페이서의 측벽 및 상기 소스/드레인 영역의 상부 표면 상의 에칭 정지 층 - 상기 에칭 정지 층은 제3 원자 퍼센트의 질소를 갖는 실리콘 질화물을 포함하며, 상기 제3 원자 퍼센트는 상기 제1 원자 퍼센트보다 더 크고, 상기 에칭 정지 층의 측벽 전체가 상기 제2 스페이서 층에 물리적으로 접촉함 - ;
    상기 에칭 정지 층 상의 제1 층간 유전체(ILD); 및
    상기 제1 ILD 및 상기 에칭 정지 층을 통해 연장되며 상기 소스/드레인 영역에 커플링된 소스/드레인 콘택
    을 포함하는, 디바이스.
  7. 청구항 6에 있어서, 상기 제1 원자 퍼센트는 10 원자 퍼센트 초과 그리고 45 원자 퍼센트 이하이고, 상기 제2 원자 퍼센트는 10 원자 퍼센트 이상 그리고 45 원자 퍼센트 미만이고, 상기 제3 원자 퍼센트는 15 원자 퍼센트 내지 55 원자 퍼센트의 범위 내인 것인, 디바이스.
  8. 청구항 6에 있어서, 상기 제1 ILD, 상기 게이트 스페이서 및 상기 게이트 구조물의 상부 표면은 공면인 것인, 디바이스.
  9. 청구항 6에 있어서, 상기 제1 ILD는 제1 농도의 불순물을 가지며, 상기 디바이스는:
    상기 제1 ILD 상의 제2 ILD를 더 포함하고, 상기 제2 ILD는 제2 농도의 상기 불순물을 가지며, 상기 제2 농도는 상기 제1 농도보다 더 작고, 상기 소스/드레인 콘택은 상기 제2 ILD를 통해 연장되고, 상기 제2 ILD, 상기 게이트 스페이서 및 상기 게이트 구조물의 상부 표면은 공면인 것인, 디바이스.
  10. 방법에 있어서,
    기판 위에 게이트 구조물을 형성하는 단계;
    상기 게이트 구조물에 인접하여 게이트 스페이서를 형성하는 단계;
    상기 게이트 스페이서에 인접하여 소스/드레인 영역을 성장시키는 단계;
    상기 소스/드레인 영역, 상기 게이트 스페이서 및 상기 게이트 구조물 상에, 질소 농도를 갖는 에칭 정지 층을 퇴적하는 단계;
    상기 에칭 정지 층에 대해, 상기 에칭 정지 층의 질소 농도를 증가시키는 질화 처리(nitridation treatment) 프로세스를 수행하는 단계;
    상기 에칭 정지 층 상에, 불순물 농도를 갖는 제1 층간 유전체(ILD)를 퇴적하는 단계; 및
    상기 제1 ILD에 대해, 상기 제1 ILD의 불순물 농도를 감소시키는 산화물 경화(oxide curing) 프로세스를 수행하는 단계
    를 포함하는, 방법.
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