KR20230115200A - 반도체 디바이스 및 방법 - Google Patents

반도체 디바이스 및 방법 Download PDF

Info

Publication number
KR20230115200A
KR20230115200A KR1020220075610A KR20220075610A KR20230115200A KR 20230115200 A KR20230115200 A KR 20230115200A KR 1020220075610 A KR1020220075610 A KR 1020220075610A KR 20220075610 A KR20220075610 A KR 20220075610A KR 20230115200 A KR20230115200 A KR 20230115200A
Authority
KR
South Korea
Prior art keywords
insulating layer
trench
layer
sccm
substrate
Prior art date
Application number
KR1020220075610A
Other languages
English (en)
Inventor
유-청 시아우
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20230115200A publication Critical patent/KR20230115200A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/022—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H01L21/02219—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound comprising silicon and nitrogen
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Element Separation (AREA)

Abstract

반도체 디바이스에 개선된 아이솔레이션 특징부를 형성하는 방법 및 이에 의해 형성된 반도체 디바이스가 개시된다. 실시예에서, 방법은, 기판에 제1 트렌치를 에칭하는 단계; 제1 유동성 화학적 기상 증착 프로세스를 이용해 상기 제1 트렌치에 제1 절연 층을 퇴적하는 단계; 제2 유동성 화학적 기상 증착 프로세스를 이용해 상기 제1 절연 층 상에 제2 절연 층을 퇴적하는 단계 - 상기 제2 유동성 화학적 기상 증착 프로세스는 상기 제1 유동성 화학적 기상 증착 프로세스와는 상이한 프로세스 파라미터를 갖고, 상기 제1 트렌치의 일부는 상기 제1 절연 층 및 상기 제2 절연 층에 의해 채워지지 않은 채로 유지됨 - ; 및 상기 제1 절연 층 및 상기 제2 절연 층에 의해 채워지지 않은 상기 제1 트렌치의 일부에 절연 핀을 형성하는 단계를 포함한다.

Description

반도체 디바이스 및 방법 {SEMICONDUCTOR DEVICE AND METHOD}
우선권 주장 및 상호참조
본 출원은, 2022년 1월 26일 출원된 미국 가출원 번호 제63/267,155호의 우선권을 주장하며, 이 출원은 참조에 의해 여기에 포함된다.
반도체 디바이스는 예를 들어 개인용 컴퓨터, 셀 폰, 디지털 카메라, 및 기타 전자 기기와 같은 다양한 전자 응용기기에 사용되고 있다. 반도체 디바이스는 통상적으로, 반도체 기판 위에 절연 또는 유전체 재료층, 전도성 재료층, 및 반도체 재료층을 순차적으로 퇴적하고, 리소그래피를 사용하여 다양한 재료층을 패터닝하여 그 위에 회로 컴포넌트 및 요소를 형성함으로써 제조된다.
반도체 산업은 최소 피처 크기의 지속적인 감소로써 다양한 전자 컴포넌트(예컨대, 트랜지스터, 다이오드, 저항기, 커패시터 등)의 집적 밀도를 계속해서 개선하고 있으며, 이는 더 많은 컴포넌트들이 주어진 영역 안에 집적될 수 있게 해준다.
반도체 디바이스에 개선된 아이솔레이션 특징부를 형성하는 방법 및 이에 의해 형성된 반도체 디바이스가 개시된다. 실시예에서, 방법은, 기판에 제1 트렌치를 에칭하는 단계; 제1 유동성 화학적 기상 증착 프로세스를 이용해 상기 제1 트렌치에 제1 절연 층을 퇴적하는 단계; 제2 유동성 화학적 기상 증착 프로세스를 이용해 상기 제1 절연 층 상에 제2 절연 층을 퇴적하는 단계 - 상기 제2 유동성 화학적 기상 증착 프로세스는 상기 제1 유동성 화학적 기상 증착 프로세스와는 상이한 프로세스 파라미터를 갖고, 상기 제1 트렌치의 일부는 상기 제1 절연 층 및 상기 제2 절연 층에 의해 채워지지 않은 채로 유지됨 - ; 및 상기 제1 절연 층 및 상기 제2 절연 층에 의해 채워지지 않은 상기 제1 트렌치의 일부에 절연 핀을 형성하는 단계를 포함한다.
본 개시의 양상은 다음의 상세한 설명으로부터 첨부 도면과 함께 볼 때 가장 잘 이해된다. 산업계에서의 표준 실시에 따라 다양한 특징부들이 실축척대로 도시되지 않은 것을 유의하여야 한다. 사실상, 다양한 특징부들의 치수는 설명을 명확하게 하기 위해 임의로 증가되거나 감소되었을 수 있다.
도 1은 일부 실시예에 따라 3차원 도면에서 핀 전계 효과 트랜지스터(FinFET; Fin Field-Effect Transistor)를 포함하는 반도체 디바이스의 예를 예시한다.
도 2, 도 3, 도 4, 도 5, 도 6a, 도 6b, 도 7, 도 8, 도 9, 도 10, 도 11a, 도 11b, 도 12a, 도 12b, 도 12c, 도 13a, 도 13b, 도 13c, 도 14a, 도 14b, 도 14c, 도 15a, 도 15b, 도 15c, 도 15d, 도 16a, 도 16b, 도 17a, 도 17b, 도 18a, 도 18b, 도 19a, 도 19b, 도 20a, 도 20b, 도 21a, 도 21b, 도 22, 도 23a 및 도 23b는 일부 실시예에 따라 반도체 디바이스의 제조에 있어서의 중간 단계의 단면도들이다.
다음의 개시는 본 발명의 상이한 특징들을 구현하기 위한 많은 다양한 실시예 또는 예를 제공한다. 컴포넌트 및 구성의 구체적 예가 본 개시를 단순화하도록 아래에 기재된다. 이들은 물론 단지 예일 뿐이며 한정하고자 하는 것이 아니다. 예를 들어, 이어지는 다음 기재에 있어서 제2 특징부 상에 또는 위에 제1 특징부를 형성하는 것은, 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 제1 및 제2 특징부가 직접 접촉하지 않도록 제1 특징부와 제2 특징부 사이에 추가의 특징부가 형성될 수 있는 실시예도 또한 포함할 수 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순하고 명확하게 하기 위한 목적인 것이며, 그 자체가 설명되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
또한, “밑에”, “아래에”, “하부”, “위에”, “상부” 등과 같은 공간적으로 상대적인 용어는 도면에 예시된 바와 같이 하나의 구성요소 또는 특징부의 또다른 구성요소(들) 또는 특징부(들)에 대한 관계를 기재하고자 설명을 쉽게 하기 위해 여기에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 배향에 더하여 사용중이거나 동작중인 디바이스의 상이한 배향들을 망라하도록 의도된다. 장치는 달리 배향될 수 있고(90도 회전되거나 또는 다른 배향으로), 여기에서 사용된 공간적으로 상대적인 기술자는 마찬가지로 그에 따라 해석될 수 있다.
다양한 실시예는 반도체 디바이스에서의 개선된 아이솔레이션 특징부(isolation feature)를 형성하기 위한 방법 및 상기 방법에 의해 형성된 반도체 디바이스를 제공한다. 방법은 반도체 기판 상에 반도체 핀을 형성하고 반도체 핀 상에 아이솔레이션 구조물을 형성하는 것을 포함한다. 아이솔레이션 구조물은 반도체 기판 상에 제1 아이솔레이션 층을 퇴적하고 제1 아이솔레이션 층 상에 제2 아이솔레이션 층을 퇴적함으로써 형성될 수 있다. 제1 아이솔레이션 층 및 제2 아이솔레이션 층은 유동성 화학적 기상 증착(FCVD; flowable chemical vapor deposition) 프로세스에 의해 퇴적될 수 있다. 제1 아이솔레이션 층 및 제2 아이솔레이션 층은 상이한 프로세스 파라미터를 사용하여 퇴적될 수 있다. 구체적으로, 제1 아이솔레이션 층 또는 제2 아이솔레이션 층 중의 하나는 보다 컨포멀한(conformal) 층이 되게 하는 프로세스 파라미터를 사용하여 퇴적되고, 제1 아이솔레이션 층 또는 제2 아이솔레이션 층 중의 다른 하나는 보다 양호한 갭 충전(gap-filling)을 갖는 층이 되게 하는 프로세스 파라미터를 사용하여 퇴적된다. 이 2단계 퇴적 프로세스를 사용하여 아이솔레이션 구조물을 형성하는 것은, 반도체핀의 일부에 인접한 제1 트렌치를 채우는 아이솔레이션 구조물이 되게 하며, 반도체 핀의 다른 것에 인접한 제2 트렌치는 채워지지 않고 아이솔레이션 구조물의 감소된 두께를 갖는다. 이는 제1 트렌치의 불충분한 갭 충전에 의해 야기되는 디바이스 결함을 감소시키면서, 더 큰 절연 핀(하이브리드 핀 또는 유전체 핀으로도 지칭됨)이 제2 트렌치에 형성될 수 있게 해주며, 이는 디바이스 성능을 개선한다.
도 1은 일부 실시예에 따른 FinFET의 예를 예시한다. FinFET은 기판(50)(예컨대, 반도체 기판) 상의 핀(55)을 포함한다. 쉘로우 트렌치 아이솔레이션(STI; Shallow trench isolation) 영역(69)이 기판(50)에 배치되고, 핀(55)은 이웃하는 STI 영역(69) 사이 위로 이로부터 돌출한다. STI 영역(69)은 기판(50)과는 별개인 것으로 기재/예시되어 있지만, 여기에서 사용될 때 용어 "기판"은 반도체 기판 단독을 또는 STI 영역을 포함한 반도체 기판을 지칭하도록 사용될 수 있다. 또한, 핀(55)이 기판(50)과의 단일 연속 재료로서 예시되어 있지만, 핀(55) 및/또는 기판(50)은 단일 재료 또는 복수의 재료를 포함할 수 있다. 이에 관련하여, 핀(55)은 이웃하는 STI 영역(69) 사이에 연장되는 부분을 지칭한다.
게이트 유전체 층(100)이 핀(55)의 측벽을 따라 핀(55)의 상부 표면 상에 연장되고, 게이트 전극(102)이 게이트 유전체 층(100) 상에 연장된다. 에피택셜 소스/드레인 영역(92)(예컨대, 소스 영역 및/또는 드레인 영역)이 핀(55), 게이트 유전체 층(100) 및 게이트 전극(102)의 양측에 배치된다. 도 1은 추후의 도면에서 사용되는 기준 단면들을 더 예시한다. 단면 A-A'는 게이트 전극(102)의 길이방향 축을 따라 있으며, 예를 들어 FinFET의 에피택셜 소스/드레인 영역(92) 사이의 전류 흐름 방향에 수직인 방향으로 이루어진다. 단면 B-B'는 단면 A-A'에 수직이고, 핀(55)의 길이방향 축을 따라 있으며, 예를 들어 FinFET의 에피택셜 소스/드레인 영역(92) 사이의 전류 흐름의 방향으로 이루어진다. 단면 C-C'는 단면 A-A'에 평행하고 FinFET의 에피택셜 소스/드레인 영역(92)을 통해 연장된다. 후속 도면들은 명확하게 하기 위해 이 기준 단면들을 참조한다.
여기에서 설명되는 일부 실시예는 게이트-라스트(gate-last) 프로세스를 사용하여 형성되는 핀 전계 효과 트랜지스터(FinFET)에 관련하여 설명된다. 일부 실시예에서, 게이트 퍼스트(gate-first) 프로세스가 사용될 수 있다. 일부 실시예는 평면형 디바이스(예컨대, 평면형 전계 효과 트랜지스터), 나노구조(예컨대, 나노시트, 나노와이어, 게이트-올-어라운드 등) 전계 효과 트랜지스터(nano-FET) 등에 사용되는 양상을 고려한다.
도 2 내지 도 28b는 일부 실시예에 따른 FinFET의 제조에 있어서의 중간 단계의 단면도들이다. 도 2 내지 도 5, 도 6a, 도 7 내지 도 10, 도 11a, 도 12a, 도 13a, 도 14a, 도 15a, 도 16a, 도 17a, 도 18a, 도 19a, 도 20a, 도 21a, 도 22 및 도 23a는 도 1에 예시된 기준 단면 A-A'를 따라 예시된다. 도 11b, 도 12b, 도 13b, 도 14b, 도 15b, 도 16b, 도 17b, 도 18b, 도 19b, 도 20b, 도 21b 및 도 23b는 도 1에 예시된 유사한 단면 B-B'을 따라 예시된다. 도 12c, 도 13c, 도 14c, 도 15c 및 도 15d는 도 1에 예시된 기준 단면 C-C'를 따라 예시된다. 도 6b는 평면도이다.
도 2에서, 기판(50)이 제공된다. 기판(50)은, 도핑되거나(예컨대, p-타입 또는 n-타입 도펀트로) 도핑되지 않을 수 있는, 벌크 반도체, SOI(semiconductor-on-insulator) 기판 등과 같은 반도체 기판일 수 있다. 기판(50)은 실리콘 웨이퍼와 같은 웨이퍼일 수 있다. 일반적으로, SOI 기판은 절연체 층 상에 형성된 반도체 재료의 층이다. 절연체 층은 예를 들어 매립 산화물(BOX) 층, 실리콘 산화물 층 등일 수 있다. 절연체 층은 기판, 통상적으로 실리콘 또는 유리 기판 상에 제공된다. 다층 또는 구배 기판과 같은 다른 기판도 또한 사용될 수 있다. 일부 실시예에서, 기판(50)의 반도체 재료는, 실리콘; 게르마늄; 실리콘 탄화물, 갈륨 비소화물, 갈륨 인화물, 인듐 인화물, 인듐 비소화물 및/또는 인듐 안티몬화물을 포함한 화합물 반도체; 실리콘 게르마늄, 갈륨 비소화물 인화물, 알루미늄 인듐 비소화물, 알루미늄 갈륨 비소화물, 갈륨 인듐 비소화물, 갈륨 인듐 인화물 및/또는 갈륨 인듐 비소화물 인화물을 포함한 합금 반도체; 또는 이들의 조합을 포함할 수 있다.
기판(50)은 n-타입 영역(50N) 및 p-타입 영역(50P)을 포함한다. n-타입 영역(50N)은 NMOS 트랜지스터와 같은 n-타입 디바이스, 예컨대 n-타입 FinFET을 형성하기 위한 것일 수 있다. p-타입 영역(50P)은 PMOS 트랜지스터와 같은 p-타입 디바이스, 예컨대 p-타입 FinFET을 형성하기 위한 것일 수 있다. n-타입 영역(50N)은 p-타입 영역(50P)으로부터 물리적으로 분리될 수 있으며, 임의의 수의 디바이스 특징부(예컨대, 다른 능동 소자, 도핑 영역, 아이솔레이션 구조물 등)가 n-타입 영역(50N)과 p-타입 영역(50P) 사이에 배치될 수 있다. 도 3 내지 도 23b는 n-타입 영역(50N) 또는 p-타입 영역(50P)의 어느 하나에서의 특징부를 예시한다. 예를 들어, 도 3 내지 도 23b에 예시된 구조물은 n-타입 영역(50N)과 p-타입 영역(50P) 둘 다에 적용가능할 수 있다. n-타입 영역(50N)과 p-타입 영역(50P)의 구조물의 차이(만약 있다면)는 각각의 도면에 첨부된 텍스트에 기재된다.
도 3에서, 제1 마스크 층(52) 및 제2 마스크 층(54)이 기판(50) 상에 형성되고, 핀(55)이 기판(50)에 형성된다. 제1 마스크 층(52) 및 제2 마스크 층(54)은 산화물, 질화물, 산화질화물 등을 포함할 수 있다. 일부 실시예에서, 제1 마스크 층(52)은 실리콘 이산화물 등과 같은 산화물 재료를 포함하고, 원자층 증착(ALD; atomic layer deposition), 화학적 기상 증착(CVD; chemical vapor deposition), 이들의 조합 등을 사용하여 형성될 수 있다. 일부 실시예에서, 제2 마스크 층(54)은 실리콘 질화물 등과 같은 질화물 재료를 포함하고, ALD, CVD, 이들의 조합 등을 사용하여 형성될 수 있다. 제1 마스크 층(52) 및 제2 마스크 층(54)은 핀(55)을 형성하기 위해 기판(50)을 패터닝하는 것을 돕는데 사용될 수 있다. 일부 실시예에서, 제1 마스크 층(52) 및/또는 제2 마스크 층(54)은 생략될 수 있다.
제1 마스크 층(52), 제2 마스크 층(54) 및 기판(50)은 핀(55) 및 핀(55)에 인접한 트렌치를 형성하도록 패터닝 프로세스에 의해 패터닝된다. 핀(55)은 반도체 스트립이다. 일부 실시예에서, 제1 마스크 층(52) 및 제2 마스크 층(54)은 패터닝된 다음, 기판(50)에 핀(55)을 패터닝하기 위한 마스크로서 사용될 수 있다. 패터닝 프로세스는 제1 패터닝 프로세스에 이어서 제2 패터닝 프로세스를 포함할 수 있다. 일부 실시예에서, 제1 패터닝 프로세스는 제1 마스크 층(52) 및 제2 마스크 층(54)에 원하는 패턴을 형성하도록 제1 마스크 층(52) 및 제2 마스크 층(54)에 대해 수행된다. 제1 패터닝 프로세스는 적합한 포토리소그래피 및 에칭 프로세스를 포함할 수 있다. 에칭 프로세스는 반응성 이온 에칭(RIE; reactive ion etch), 중성 빔 에칭(NBE; neutral beam etch), 또는 이들의 조합 등과 같은 임의의 수락가능한 에칭 프로세스일 수 있다. 에칭 프로세스는 이방성일 수 있다.
그 후에, 제1 마스크 층(52) 및 제2 마스크 층(54)의 패턴을 기판(50)으로 전사하도록 제2 패터닝 프로세스가 기판(50)에 대해 수행된다. 제2 패터닝 프로세스는 제1 마스크 층(52) 및 제2 마스크 층(54)을 에칭 마스크로서 사용하면서 적합한 에칭 프로세스를 포함할 수 있다. 에칭 프로세스는 RIE, NBE, 또는 이들의 조합 등과 같은 임의의 수락가능한 에칭 프로세스일 수 있다. 에칭 프로세스는 이방성일 수 있다.
핀(55) 각각 사이의 간격(예컨대, 핀(55)에 인접하게 형성된 트렌치의 폭)은 다양할 수 있다. 예를 들어, 핀(55)의 하부측 표면(예컨대, 핀(55)이 기판(50)의 벌크 재료와 만나는 포인트에서) 사이의 간격 S1은 약 3.5 nm 내지 약 4.5 nm 범위 내에 있을 수 있고, 핀(55)의 하부측 표면 사이의 간격 S2은 약 3 nm 내지 약 4 nm 범위 내에 있을 수 있고, 핀(55)의 하부측 표면 사이의 간격 S3은 약 2 nm 내지 약 3 nm 범위 내에 있을 수 있다. 일부 실시예에서, 핀(55)은 핀 그룹(예컨대, 도 3에 예시된 핀 그룹 G1 및 G2)으로 그룹화될 수 있으며, 핀 그룹은 핀(55)의 하부측 표면 사이의 간격 S4에 의해 분리되고, 이는 약 40 nm 내지 약 120 nm 범위 내에 있을 수 있다. 핀(55)의 상부측 표면(예컨대, 핀(55)의 상부 표면과 동등한 레벨에서) 사이의 간격 S5은 약 7.5 nm 내지 약 9.5 nm 범위 내에 있을 수 있고, 핀(55)의 상부측 표면 사이의 간격 S6은 약 5.5 nm 내지 약 7.5 nm 범위 내에 있을 수 있고, 핀(55)의 상부측 표면 사이의 간격 S7은 약 3.5 nm 내지 약 5.5 nm 범위 내에 있을 수 있다. 핀(55)은 약 80 nm 내지 약 140 nm 범위 내의 높이 H1를 가질 수 있다.
핀 그룹 사이의 간격 S4에 대한, 핀(55)의 높이 H1의 비(ratio)는, 1 내지 약 3의 범위 내에 있을 수 있다. 간격 S1에 대한, 핀(55)의 높이 H1의 비는 약 18 내지 약 35의 범위 내에 있을 수 있다. 간격 S2 및 S3에 대한, 핀(55)의 높이 H1의 비는 약 20 내지 약 70의 범위 내에 있을 수 있다. 아래에 상세하게 설명되는 바와 같이, 핀(55) 및 기판(50) 상에 절연 층(예컨대, 도 4에 관련하여 아래에 설명되는 제1 절연 층(56) 및 제2 절연 층(58))을 퇴적하기 위해 개선된 방법이 제공된다. 절연 층은, 핀 그룹(G1/G2) 내의 핀(55) 사이의 트렌치를 채우면서 핀 그룹(G1 및 G2) 사이의 절연 층의 최소 두께를 제공하도록 퇴적될 수 있다. 이는 원치 않는 재료가 핀 그룹(G1/G2) 내의 핀(55) 사이에 퇴적되는 것을 막으면서, 핀 그룹(G1 및 G2) 사이에 형성되는 절연 핀(예컨대, 도 8에 관련하여 아래에 설명되는 절연 핀(67))의 크기를 최대화하고, 이는 둘 다 디바이스 결함을 감소시키고 디바이스 성능을 개선한다.
핀(55)을 형성하기 위한 상기의 방법은 단지 핀(55)을 형성하기 위한 예시적인 방법일 뿐이다. 핀(55)은 임의의 적합한 방법에 의해 형성될 수 있다. 예를 들어, 핀(55)은 이중 패터닝 또는 다중 패터닝 프로세스를 포함한 하나 이상의 포토리소그래피 프로세스를 사용하여 형성될 수 있다. 일반적으로, 이중 패터닝 또는 다중 패터닝 프로세스는 포토리소그래피 및 자가 정렬(self-aligned) 프로세스를 조합하며, 예를 들어 단일 직접 포토리소그래피 프로세스를 사용하여 달리 얻을 수 있는 것보다 더 작은 피치를 갖는 패턴이 생성될 수 있게 해준다. 예를 들어, 일부 실시예에서, 희생 층이 기판 상에 형성되고 포토리소그래피 프로세스를 사용하여 패터닝된다. 자가 정렬 프로세스를 사용하여 패터닝된 희생 층에 나란히 스페이서가 형성된다. 그 다음, 희생 층이 제거되고, 그 다음 남은 스페이서는 핀(55)을 형성하기 위한 마스크로서 사용될 수 있다. 일부 실시예에서, 마스크(또는 다른 층)가 핀(55) 상에 남을 수 있다.
도 4에서, 제1 절연 층(56)이 핀(55), 제1 마스크 층(52), 제2 마스크 층(54) 및 기판(50) 상에 퇴적되고, 제2 절연 층(58)이 제1 절연 층(56) 상에 퇴적된다. 제1 절연 층(56) 및 제2 절연 층(58)은 산화물, 질화물, 산화질화물, 이들의 조합 등일 수 있다. 일부 실시예에서, 제1 절연 층(56) 및 제2 절연 층(58) 중의 어느 하나는 실리콘 이산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산화질화물(SiON) 등을 포함할 수 있다. 제1 절연 층(56) 및 제2 절연 층(58)은 유동성 CVD(FCVD) 프로세스(예컨대, 컨투어링(contouring) FCVD 프로세스) 등에 의해 퇴적될 수 있다. FCVD 프로세스는, 원격 플라즈마 시스템에서의 CVD 기반의 재료 퇴적에 이어서, 퇴적된 재료를 산화물과 같은 또다른 재료로 변환하기 위한 퇴적후(post-deposition) 경화이다. 제1 절연 층(56) 및 제2 절연 층(58)은 실리콘 질화물 또는 실리콘 산화질화물로서 퇴적되고 퇴적후 경화에 의해 실리콘 산화물로 변환될 수 있다.
제1 절연 층(56) 및 제2 절연 층(58)을 퇴적하는데 사용되는 프로세스 파라미터는 서로 상이할 수 있다. 예를 들어, 제1 절연 층(56)은 상대적으로 더 높은 점도, 더 높은 유동성 및 보다 나은 갭 충전으로 재료를 퇴적하는 FCVD 프로세스에 의해 퇴적될 수 있다. 제1 절연 층(56)은 상향식(bottom-up) 방식으로 퇴적될 수 있다. 이는 제1 절연 층(56)이 핀 그룹(G1 및 G2) 내의 핀(55) 사이의 트렌치를 채우도록 도울 뿐 아니라, 핀 그룹(G1 및 G2) 사이의 기판(50) 상의 제1 절연 층(56)의 두께를 증가시킨다. 제2 절연 층(58)은 상대적으로 더 낮은 점도로 그리고 보다 컨포멀한 층으로서 재료를 퇴적하는 FCVD 프로세스에 의해 퇴적될 수 있다. 이는 핀 그룹(G1 및 G2) 내의 핀(55) 사이의 트렌치의 나머지 부분을 채우면서, 핀 그룹(G1 및 G2) 사이의 기판(50) 상의 제1 절연 층(56) 및 제2 절연 층(58)의 결합 두께를 최소한으로 유지하도록 돕는다. 제1 절연 층(56) 및 제2 절연 층(58) 둘 다를 퇴적하는데 FCVD를 사용함으로써, 제1 절연 층(56) 및 제2 절연 층(58)은 보이드 또는 이음매(seam) 없이 퇴적된다. 이는 원치 않는 재료가 제1 절연 층(56) 및 제2 절연 층(58)에서의 임의의 보이드나 이음매를 채우는 것을 막으며, 이는 디바이스 결함을 감소시키고 디바이스 성능을 개선한다. 제1 절연 층(56) 및 제2 절연 층(58)을 퇴적하는데 상이한 프로세스 파라미터를 사용하는 것은 핀 그룹(G1 및 G2) 사이의 기판(50) 상의 제1 절연 층(56) 및 제2 절연 층(58)의 작은 두께를 더 보장하며, 이는 더 큰 절연 핀이 핀 그룹(G1 및 G2) 사이에 형성될 수 있게 해준다. 이는 디바이스 성능을 더 개선한다.
제1 절연 층(56) 및 제2 절연 층(58)을 퇴적하는데 사용되는 FCVD 프로세스는, 핀(55), 제1 마스크 층(52), 제2 마스크 층(54) 및 기판(50)을 실리콘 함유 전구체 및 질소 함유 전구체에 노출시키는 것을 포함할 수 있다. 일부 실시예에서, 실리콘 함유 전구체는 폴리실라잔이며, 이는 화학식 [R1R2Si―NR3]n을 가지며 교대 순서의 실리콘 및 질소 원자를 포함할 수 있다. 일부 실시예에서, 실리콘 함유 전구체는 실릴아민, 예컨대 트리실릴아민(TSA), 디실릴아민(DSA), 이들의 조합 등이다. 하나 이상의 캐리어 가스가 또한 실리콘 함유 전구체와 함께 포함될 수 있다. 캐리어 가스는 헬륨(He), 아르곤(Ar), 질소(N2), 이들의 조합 등을 포함할 수 있다.
질소 함유 전구체는 암모니아(NH3), 질소(N2), 이들의 조합 등을 포함할 수 있다. 일부 실시예에서, 질소 함유 전구체는 제1 절연 층(56) 및 제2 절연 층(58)을 퇴적하는데 사용되는 퇴적 챔버 외부의 원격 플라즈마 시스템(RPS; remote plasma system)에서 플라즈마(예컨대, NH*, NH2 *, 이들의 조합 등)로 활성화된다. O2 등과 같은 산소 소스 가스가 질소 함유 전구체와 함께 포함되어 RPS에서 플라즈마로 활성화될 수 있다. RPS에서 생성된 플라즈마는, 헬륨(He), 아르곤(Ar), 질소(N2), 이들의 조합 등을 포함할 수 있는 캐리어 가스에 의해 퇴적 챔버로 운반된다.
제1 절연 층(56)은 핀(55), 제1 마스크 층(52), 제2 마스크 층(54) 및 기판(50) 상에 퇴적된다. 실리콘 함유 전구체 및 질소 함유 전구체는 혼합 및 반응하여 핀(55), 제1 마스크 층(52), 제2 마스크 층(54) 및 기판(50) 상에 제1 절연 층(56)을 퇴적한다. 일부 실시예에서, 실리콘 함유 전구체는 약 800 sccm 내지 약 1000 sccm 범위 내의 유량으로 디스펜싱되고, 질소 함유 전구체는 약 40 sccm 내지 약 80 sccm 범위 내의 유량으로 디스펜싱된다. 실리콘 함유 전구체의 유량에 대한 질소 함유 전구체의 유량의 비는 약 0.04 내지 약 0.10 범위 내에 있을 수 있다. FCVD 프로세스는 저압에서 수행될 수 있다. 예를 들어 퇴적 챔버는 약 0.4 Torr 내지 약 0.9 Torr 범위의 압력에서 유지될 수 있다. 일부 실시예에서, 퇴적 챔버는 약 55 ℃ 내지 약 85 ℃ 범위 내의 온도에서 유지되며, 제1 절연 층(56)이 퇴적되는 기판(50)은 약 55 ℃ 내지 약 85 ℃ 범위 내의 온도에서 유지되고, 제1 절연 층(56)의 퇴적 속도는 약 2 Å/s 내지 약 10 Å/s 범위 내에 있을 수 있다. 명시된 프로세스 조건(예컨대, 전구체 유량, 압력, 온도 등)으로 FCVD 프로세스를 수행하는 것은, 유동성 재료가 높은 점도로(앞서 기재됨) 퇴적될 수 있게 해준다. 이는 상향식 방식으로 그리고 개선된 갭 충전으로 핀 그룹(G1 및 G2) 내의 핀(55) 사이의 트렌치를 채우도록 돕는다. 제1 절연 층(56)은 약 5 nm 내지 약 10 nm 범위의 기판 상의 두께 T1, 약 2 nm 내지 약 4 nm 범위의 핀(55)의 측면 상의 두께 T2, 및 약 2 내지 약 4 nm 범위의 제2 마스크 층(54)의 상부 표면 상의 두께 T3로 퇴적될 수 있다.
도 4에 예시된 바와 같이, 제1 절연 층(56)은 핀 그룹(G1 및 G2) 내의 핀(55) 사이의 트렌치 중의 일부를 채울 수 있으며, 핀 그룹(G1 및 G2) 내의 핀(55) 사이의 트렌치 중의 다른 것들은 채워지지 않은 채 남는다. 제1 절연 층(56)은 약 20 내지 약 70 범위의, 간격 S2 및 S3(도 3 참조)에 대한 핀(55)의 높이 H1의 비를 갖는 트렌치를 채울 수 있으며, 약 18 내지 약 35 범위의, 간격 S1(도 3 참조)에 대한 핀(55)의 높이 H1의 비를 갖는 트렌치는 적어도 부분적으로 채워지지 않은 채 남는다.
제2 절연 층(58)이 제1 절연 층(56) 상에 퇴적된다. 실리콘 함유 전구체 및 질소 함유 전구체는 혼합 및 반응하여 제1 절연 층(56) 상에 제2 절연 층(58)을 퇴적한다. 일부 실시예에서, 실리콘 함유 전구체는 약 800 sccm 내지 약 1000 sccm 범위 내의 유량으로 디스펜싱되고, 질소 함유 전구체는 약 20 sccm 내지 약 30 sccm 범위 내의 유량으로 디스펜싱된다. 실리콘 함유 전구체의 유량에 대한 질소 함유 전구체의 유량의 비는 약 0.02 내지 약 0.04 범위 내에 있을 수 있다. FCVD 프로세스는 저압에서 수행될 수 있다. 예를 들어 퇴적 챔버는 약 0.4 Torr 내지 약 0.9 Torr 범위의 압력에서 유지될 수 있다. 일부 실시예에서, 퇴적 챔버는 약 55 ℃ 내지 약 85 ℃ 범위 내의 온도에서 유지되며, 제1 절연 층(56)이 퇴적되는 기판(50)은 약 55 ℃ 내지 약 85 ℃ 범위 내의 온도에서 유지되고, 제1 절연 층(56)의 퇴적 속도는 약 2 Å/s 내지 약 10 Å/s 범위 내에 있을 수 있다. 명시된 프로세스 조건(예컨대, 전구체 유량, 압력, 온도 등)으로 FCVD 프로세스를 수행하는 것은, 유동성 재료가 컨포멀한 층으로서 퇴적될 수 있게 해준다. 이는 핀 그룹(G1 및 G2) 내의 핀(55) 사이의 트렌치를 채우면서, 핀 그룹(G1 및 G2) 사이의 기판(50) 상의 제2 절연 층(58)의 최소 두께를 유지하도록 돕는다. 제2 절연 층(58)은 약 5 nm 내지 약 8 nm 범위의 기판 상의 두께 T4, 약 2 nm 내지 약 4 nm 범위의 핀(55)의 측면 상의 두께 T5, 및 약 2 내지 약 4 nm 범위의 제2 마스크 층(54)의 상부 표면 상의 두께 T6로 퇴적될 수 있다. 핀 그룹(G1 및 G2) 사이의 기판(50) 상의 제1 절연 층(56) 및 제2 절연 층(58)의 두께 T7는 약 10 nm 내지 약 18 nm 범위 내에 있을 수 있다. 도 4에 예시된 바와 같이, 제1 절연 층(56) 및 제2 절연 층(58)은 핀 그룹(G1 및 G2) 내의 핀(55) 사이의 트렌치를 채운다.
제1 절연 층(56) 및 제2 절연 층(58)은 유동성 재료로서 퇴적될 수 있으며, 이는 이어서 고체 유전체 재료를 형성하도록 경화된다. 제1 절연 층(56) 및 제2 절연 층(58)은 제2 절연 층(58)을 퇴적한 후에 동시에 경화될 수 있고, 또는 제1 절연 층(56)은 제2 절연 층(58)을 퇴적하기 전에 경화될 수 있다. 제1 절연 층(56) 및 제2 절연 층(58)은 산화 프로세스일 수 있는 어닐 프로세스에 의해 경화될 수 있다. 산화 프로세스는 산소 함유 분위기(예컨대, 스팀)에서의 어닐을 포함할 수 있다. 변환 프로세스는 제1 절연 층(56) 및 제2 절연 층(58)을 실리콘 산화물(SiOx)과 같은 산화물로 변환할 수 있다. 일부 실시예에서, 어닐 프로세스는 약 300 ℃ 내지 약 700 ℃ 범위의 온도에서 그리고 수 시간의 지속기간 동안 수행되는 습식 열 어닐 프로세스일 수 있다. 일부 실시예에서, 습식 열 어닐 프로세스는 약 400 Torr 내지 약 760 Torr 범위의 압력에서 수행될 수 있다. 일부 실시예에서, 습식 어닐은 수증기 발생기, 물 증발기의 사용, 또는 토치 유닛에서 수소 및 산소 가스를 결합시킴으로써 생성될 수 있는 습증기를 포함한다.
재료 및 조성(원소 및 원소 백분율)에 따라, 제2 절연 층(58)은 제1 절연 층(56)과 구별가능할 수 있거나 구별가능하지 않을 수 있다는 것을 알아야 한다. 예를 들어, 제1 절연 층(56) 및 제2 절연 층(58) 중의 어느 하나는, 실리콘 및 산소에 추가적으로 탄소, 수소, 질소 등과 같은 원소를 포함할 수 있거나 포함하지 않을 수 있다. 또한, 제2 절연 층(58)의 밀도는 제1 절연 층(56)의 밀도보다 더 낮거나, 동일하거나, 더 높을 수 있다. 제2 절연 층(58)과 제1 절연 층(56) 사이의 구별은, 예를 들어 X선 광전자 분광법(XPS; X-ray Photoelectron Spectroscopy)을 사용함으로써, 이들 층/재료에서의 원소 및 원소의 대응하는 원자 백분율을 결정함으로써, 달성될 수 있다.
도 5에서, 제3 절연 층(60) 및 제4 절연 층(62)이 제2 절연 층(58) 상에 형성된다. 제3 절연 층(60) 및 제4 절연 층(62)은 ALD, CVD, 물리적 기상 증착(PVD; physical vapor deposition) 등과 같은 컨포멀 퇴적 프로세스에 의해 퇴적될 수 있다. 제3 절연 층(60)은 실리콘 이산화물과 같은 산화물로 형성될 수 있고, 제1 절연 층(56) 및 제2 절연 층(58)의 측벽 두께 및 프로파일을 조정하도록 제공될 수 있다. 제3 절연 층(60)은 약 2 nm 내지 약 5 nm 범위 내의 두께를 가질 수 있다. 제3 절연 층(60)은 선택적이고 일부 실시예에서 생략될 수 있다.
제4 절연 층(62)은 핀(55), 제1 절연 층(56), 제2 절연 층(58) 및 제3 절연 층(60)의 에칭으로부터 높은 에칭 선택도를 갖는 하나 이상의 유전체 재료(들)로 형성될 수 있다. 예를 들어, 제4 절연 층(62)은 실리콘 질화물, 실리콘 탄화질화물, 실리콘 산화탄화질화물 등을 포함할 수 있다. 제4 절연 층(62)은 후속 형성되는 절연 핀을 제1 절연 층(56), 제2 절연 층(58) 및 제3 절연 층(60)의 에칭으로부터 보호하는데 사용될 수 있다.
도 6a 및 도 6b에서, 핀(55)에 대해 컷(cut) 프로세스가 수행되고 세척 프로세스가 수행된다. 컷 프로세스는 도 6b에 예시된 컷 영역(63)에 수행될 수 있다. 컷 프로세스는 건식 에칭 프로세스와 같은 이방성 에칭 프로세스일 수 있다. 컷 프로세스는 핀(55)을 원하는 길이로 컷팅하는데 사용될 수 있다. 컷 프로세스는 기판(50)의 주면 및 핀(55)의 하부 범위 아래로 약 30 nm 내지 약 40 nm 범위인 기판(50) 내의 깊이 D1로 핀(55)을 통해 그리고 기판(50) 안으로 컷팅할 수 있다. 컷 프로세스는 핀(55), 기판(50), 제1 마스크 층(52), 제2 마스크 층(54), 제1 절연 층(56), 제2 절연 층(58), 제3 절연 층(60) 및 제4 절연 층(62)의 측면을 노출시킬 수 있다. 그 다음, 컷 프로세스로부터 남아있는 임의의 잔여물을 제거하도록 세척 프로세스가 사용될 수 있다. 예를 들어, 예컨대 dHF(dilute hydrofluoric) 산을 사용한 산화물 제거가 사용될 수 있다. 일부 실시예에서, 세척 프로세스는 약 5초 내지 약 15초 범위의 기간 동안 약 1:100의 HF:DI수의 비를 포함하는 dHF를 사용할 수 있다.
제4 절연 층(62)은 아래의 제1 절연 층(56), 제2 절연 층(58) 및 제3 절연 층(60)을 세척 프로세스로부터 보호하는데 사용될 수 있다. 제1 절연 층(56) 및 제2 절연 층(58)이 이음매를 가지고 형성되는 경우, 세척 프로세스에 사용되는 dHF는 측부로부터 제1 절연 층(56) 및 제2 절연 층(58) 안으로 침투할 수 있으며, 이음매를 확장시켜 제1 절연 층(56) 및 제2 절연 층(58)에 보이드를 생성할 수 있다. 이들 보이드는 나중에 원치 않는 재료로 채워질 수 있으며, 이는 디바이스 결함을 야기하고 디바이스 성능을 감소시킬 수 있다. 상기에 기재된 FCVD 프로세스를 사용하여 제1 절연 층(56) 및 제2 절연 층(58)을 형성하는 것은 제1 절연 층(56) 및 제2 절연 층(58)에서의 이음매 형성을 막으며, 이는 디바이스 결함을 감소시키고 디바이스 성능을 개선한다.
도 7에서, 제5 절연 층(64), 제1 절연 재료(66) 및 제2 절연 재료(68)가 제4 절연 층(62) 상에 형성된다. 제5 절연 층(64)은 ALD, CVD, 물리적 기상 증착(PVD) 등과 같은 컨포멀 퇴적 프로세스에 의해 퇴적될 수 있다. 제5 절연 층(64)은 핀(55), 제1 절연 층(56), 제2 절연 층(58) 및 제3 절연 층(60)의 에칭으로부터 높은 에칭 선택도를 갖는 하나 이상의 유전체 재료(들)로 형성될 수 있다. 예를 들어, 제5 절연 층(64)은 실리콘 질화물, 실리콘 탄화질화물, 실리콘 산화탄화질화물 등을 포함할 수 있다. 일부 실시예에서, 제5 절연 층(64)은 제4 절연 층(62)과 동일한 재료를 포함할 수 있다. 제5 절연 층(64)은 후속 형성되는 절연 핀을 제1 절연 층(56), 제2 절연 층(58) 및 제3 절연 층(60)의 에칭으로부터 보호하는데 사용될 수 있다.
제1 절연 층(56) 및 제2 절연 층(58)에 이음매 또는 보이드가 존재하는 디바이스에서, 제5 절연 층(64)은 도 6a 및 도 6b에 관련하여 상기에 설명된 컷 프로세스 동안 노출된 측면을 통해 이음매 또는 보이드에 퇴적될 수 있다. 그러나, 상기에 설명된 FCVD 프로세스에 따라 제1 절연 층(56) 및 제2 절연 층(58)을 형성함으로써, 제1 절연 층(56) 및 제2 절연 층(58)은 이음매 또는 보이드 없이 형성된다. 그리하여 제5 절연 층(64)은 제1 절연 층(56) 및 제2 절연 층(58) 안으로 연장되지 않으며, 이는 디바이스 결함을 감소시키고 디바이스 성능을 개선한다.
제1 절연 재료(66)는 제5 절연 층(64) 상에 형성된다. 제1 절연 재료(66)는 핀 그룹(G1 및 G2) 사이의 그리고 이에 인접한 트렌치의 나머지 부분을 채울 수 있다. 제1 절연 재료(66)는 후속 형성되는 소스/드레인 영역(도 15a 내지 도 15d 참조)을 서로 절연시키도록 절연 핀(67)(도 8 참조)의 하부 부분의 벌크를 형성할 수 있다. 제1 절연 재료(66)는 ALD, CVD, FCVD, PVD 등과 같은 수락가능한 퇴적 프로세스에 의해 형성될 수 있다. 제1 절연 재료(66)는 제4 절연 층(62) 및 제5 절연 층(64)의 에칭으로부터 높은 에칭 선택도를 갖는 하나 이상의 유전체 재료(들)로 형성될 수 있다. 제1 절연 재료(66)는 로우-k 유전체 재료(예컨대, 약 3.5보다 낮은 k 값을 갖는 유전체 재료)로 형성될 수 있다. 일부 실시예에서, 제1 절연 재료(66)는 산화물, 예컨대 실리콘 산화물, 실리콘 산화질화물, 실리콘 산화탄화질화물, 실리콘 산화탄화물 등, 또는 이들의 조합일 수 있다.
제1 절연 재료(66)의 상부 부분은 하나 이상의 수락가능한 평탄화 및/또는 에칭 프로세스를 사용하여 제거될 수 있다. 에칭 프로세스는 제1 절연 재료(66)에 대해 선택적일 수 있다(예컨대, 에칭 프로세스는 제5 절연 층(64)보다 더 빠른 속도로 제1 절연 재료(66)를 선택적으로 에칭할 수 있음). 에칭 후에, 제1 절연 재료(66)의 상부 표면은 핀(55)의 상부 표면 아래에 있을 수 있다. 일부 실시예에서, 제1 절연 재료(66), 제5 절연 층(64) 및/또는 제4 절연 층(62)은 핀(55)의 상부 표면 아래로 리세싱될 수 있다.
제2 절연 재료(68)는 제1 절연 재료(66) 상에 형성된다. 제2 절연 재료(68)는 제1 절연 재료의 상부 부분을 제거함으로써 채워지지 않은 핀 그룹(G1 및 G2) 사이의 그리고 이에 인접한 트렌치의 부분을 채울 수 있다. 제2 절연 재료(68)는 ALD, CVD, PVD 등과 같은 수락가능한 퇴적 프로세스에 의해 형성될 수 있다. 제2 절연 재료(68)는 핀(55), 제1 절연 층(56), 제2 절연 층(58) 및 제3 절연 층(60)의 에칭으로부터 높은 에칭 선택도를 갖는 하나 이상의 유전체 재료(들)로 형성될 수 있다. 예를 들어, 제2 절연 재료(68)는 하이-k 재료, 예컨대 하프늄 산화물, 지르코늄 산화물, 지르코늄 알루미늄 산화물, 하프늄 알루미늄 산화물, 하프늄 실리콘 산화물, 알루미늄 산화물 등, 또는 이들의 조합을 포함할 수 있다. 일부 실시예에서, 제2 절연 재료(68)는 실리콘 질화물, 실리콘 탄화질화물, 실리콘 산화탄화질화물 등을 포함할 수 있다. 제2 절연 재료(68)는 아래의 제1 절연 재료(66)를 후속 에칭 프로세스로부터 보호하는 하드 마스크로서 작용할 수 있다.
제2 절연 재료(68)는 제5 절연 층(64)을 덮으며 퇴적될 수 있다. 그 후에, 제2 절연 재료(68)의 과도한 재료(들)를 제거하도록 제거 프로세스가 적용된다. 일부 실시예에서, CMP, 에칭 백 프로세스, 이들의 조합 등과 같은 평탄화 프로세스가 이용될 수 있다. 평탄화 프로세스는 제2 절연 재료(68) 및 제5 절연 층(64)의 상부 표면이 공면이도록(프로세스 변동 내에서) 제5 절연 층(64)을 노출시킨다.
도 8에서, 제2 절연 재료(68), 제5 절연 층(64), 제4 절연 층(62), 제3 절연 층(60), 제2 절연 층(58), 제1 절연 층(56), 제2 마스크 층(54), 제1 마스크 층(52) 및 핀(55)에 제거 프로세스가 적용된다. 제거 프로세스는 핀(55) 위의 과도한 절연 재료를 제거하는데 사용될 수 있다. 일부 실시예에서, 화학 기계적 연마(CMP), 에칭 백 프로세스, 이들의 조합 등과 같은 평탄화 프로세스가 이용될 수 있다. 평탄화 프로세스는 제2 절연 재료(68), 제5 절연 층(64), 제4 절연 층(62), 제3 절연 층(60), 제2 절연 층(58), 제1 절연 층(56) 및 핀(55)을 평탄화하고 제2 마스크 층(54) 및 제1 마스크 층(52)을 제거할 수 있다. 평탄화 프로세스는, 핀(55), 제2 절연 재료(68), 제5 절연 층(64), 제4 절연 층(62), 제3 절연 층(60), 제2 절연 층(58) 및 제1 절연 층(56)의 상부 표면이 평탄화 프로세스가 완료된 후에 평평하도록(level) 핀(55)을 노출시킨다.
제거 프로세스는 핀 그룹(G1 및 G2) 사이의 그리고 이에 인접한 절연 핀(67)(하이브리드 핀 또는 유전체 핀으로도 지칭됨)을 형성한다. 절연 핀(67)은 제2 절연 재료(68), 제1 절연 재료(66), 제5 절연 층(64) 및 제4 절연 층(62)을 포함한다. 상기 기재된 방법에 따라 제1 절연 층(56) 및 제2 절연 층(58)을 형성하는 것은, 절연 핀(67) 아래의 제1 절연 층(56) 및 제2 절연 층(58)의 두께가 최소화되는 것을 보장하며, 절연 핀(67)이 더 큰 볼륨으로 형성될 수 있게 한다. 이는 핀 그룹(G1 및 G2) 사이의 절연을 개선한다.
도 9에서, 제3 절연 층(60), 제2 절연 층(58) 및 제1 절연 층(56)은 쉘로우 트렌치 아이솔레이션(STI) 영역(69)을 형성하도록 리세싱된다. 제3 절연 층(60), 제2 절연 층(58) 및 제1 절연 층(56)은, 핀(55) 및 절연 핀(67)의 상부 부분이 이웃 STI 영역(69) 사이로부터 돌출하도록 리세싱된다. STI 영역(69)의 상부 표면은 예시된 바와 같은 평평한 표면, 볼록 표면, 오목 표면(예컨대 디싱), 또는 이들의 조합을 가질 수 있다. STI 영역(69)의 상부 표면은 적합한 에칭에 의해 평평하게, 볼록하게 그리고/또는 오목하게 형성될 수 있다. STI 영역(69)은, 제3 절연 층(60), 제2 절연 층(58) 및 제1 절연 층(56)의 재료에 선택적인(예컨대, 핀(55), 제2 절연 재료(68), 제5 절연 층(64) 및 제4 절연 층(62)의 재료보다 빠른 속도로 제3 절연 층(60), 제2 절연 층(58) 및 제1 절연 층(56)의 재료를 에칭함) 것과 같은 수락가능한 에칭 프로세스를 사용하여 리세싱될 수 있다. 예를 들어, 예컨대 dHF(dilute hydrofluoric) 산을 사용한 산화물 제거가 사용될 수 있다. 상기 기재된 방법에 따라 제1 절연 층(56) 및 제2 절연 층(58)을 형성하는 것은, STI 영역(69)이 보이드 또는 이음매 없이 그리고 제5 절연 층(64)의 일부와 같은 원치 않는 재료가 안에 형성되는 일 없이 형성되는 것을 보장한다. 이는 STI 영역(69)에 의해 제공되는 절연을 개선하고, 디바이스 결함을 감소시키며, 디바이스 성능을 개선한다.
도 3 내지 도 9에 관련하여 기재된 프로세스는 핀(55)이 어떻게 형성될 수 있는지의 단지 하나의 예이다. 일부 실시예에서, 핀(55)은 에피택셜 성장 프로세스에 의해 형성될 수 있다. 예를 들어, 기판(50)의 상부 표면 위에 유전체 층이 형성될 수 있고, 아래의 기판(50)을 노출시키도록 유전체 층을 통해 트렌치가 에칭될 수 있다. 호모에피택셜 구조물이 트렌치에 에피택셜 성장될 수 있고, 호모에피택셜 구조물이 유전체 층으로부터 돌출하여 핀을 형성하도록 유전체 층이 리세싱될 수 있다. 추가적으로, 일부 실시예에서, 헤테로에피택셜 구조물이 핀(55)에 사용될 수 있다. 예를 들어, 도 9에서의 핀(55)은 리세싱될 수 있고, 핀(55)과는 상이한 재료가 리세싱된 핀(55) 위에 에피택셜 성장될 수 있다. 이러한 실시예에서, 핀(55)은 리세싱된 재료 뿐만 아니라, 리세싱된 재료 위에 배치된 에피택셜 성장된 재료도 포함한다. 일부 실시예에서, 기판(50)의 상부 표면 위에 유전체 층이 형성될 수 있고, 유전체 층을 통해 트렌치가 에칭될 수 있다. 그 다음, 기판(50)과는 상이한 재료를 사용하여 헤테로에피택셜 구조물이 트렌치에 에피택셜 성장될 수 있고, 헤테로에피택셜 구조물이 유전체 층으로부터 돌출하여 핀(55)을 형성하도록 유전체 층이 리세싱될 수 있다. 호모에피택셜 또는 헤테로에피택셜 구조물이 에피택셜 성장되는 일부 실시예에서, 에피택셜 성장된 재료는 성장 동안 인시추(in situ) 도핑될 수 있으며, 이는 핀의 사전 및 후속 주입을 배제할 수 있지만, 인시추 및 주입 도핑이 함께 사용될 수도 있다.
또한, p-타입 영역(예컨대, PMOS 영역)에서의 재료와는 상이한 n-타입 영역(예컨대, NMOS 영역)에서의 재료를 에피택셜 성장시키는 것이 유리할 수 있다. 일부 실시예에서, 핀(55)의 상부 부분은 실리콘 게르마늄(SixGe1-x, x는 0 내지 1의 범위일 수 있음), 실리콘 탄화물, 순수하거나 실질적으로 순수한 게르마늄, III-V 화합물 반도체, II-VI 화합물 반도체 등으로 형성될 수 있다. 예를 들어, III-V 화합물 반도체를 형성하기 위한 이용가능한 재료는, 인듐 비소화물, 알루미늄 비소화물, 갈륨 비소화물, 인듐 인화물, 갈륨 질화물, 인듐 갈륨 비소화물, 인듐 알루미늄 비소화물, 갈륨 안티몬화물, 알루미늄 안티몬화물, 알루미늄 인화물, 갈륨 인화물 등을 포함하지만, 이에 한정되는 것은 아니다.
또한 도 9에서, 적합한 웰(별도로 예시되지 않음)이 핀(55) 및/또는 기판(50)에 형성될 수 있다. 일부 실시예에서, P 웰이 n-타입 영역에 형성될 수 있고, N 웰이 p-타입 영역에 형성될 수 있다. 일부 실시예에서, P 웰 또는 N 웰이 n-타입 영역 및 p-타입 영역 둘 다에 형성된다.
상이한 웰 타입을 갖는 실시예에서, n-타입 영역 및 p-타입 영역에 대한 상이한 주입 단계들이 포토레지스트 또는 다른 마스크(별도로 예시되지 않음)를 사용하여 달성될 수 있다. 예를 들어, 포토레지스트가 n-타입 영역에서의 핀(55) 및 STI 영역(69) 위에 형성될 수 있다. 포토레지스트는 PMOS 영역과 같은 기판(50)의 p-타입 영역을 노출시키도록 패터닝된다. 포토레지스트는 스핀온 기술을 사용함으로써 형성될 수 있고, 수락가능한 포토리소그래피 기술을 사용하여 패터닝될 수 있다. 포토레지스트가 패터닝되면, n-타입 불순물 주입이 p-타입 영역에서 수행되고, 포토레지스트는 n-타입 불순물이 NMOS 영역과 같은 n-타입 영역 안으로 주입되는 것을 막을 마스크로서 작용할 수 있다. n-타입 불순물은 1x1018 atoms/cm3 이하, 예컨대 약 1x1016 atoms/cm3 내지 약 1x1018 atoms/cm3의 농도로 영역에 주입된 인, 비소, 안티몬 등일 수 있다. 주입 후에, 예컨대 수락가능한 애싱 프로세스에 의해 포토레지스트가 제거된다.
p-타입 영역의 주입에 이어서, 포토레지스트가 p-타입 영역에서의 핀(55) 및 STI 영역(69) 위에 형성된다. 포토레지스트는 NMOS 영역과 같은 기판(50)의 n-타입 영역을 노출시키도록 패터닝된다. 포토레지스트는 스핀온 기술을 사용함으로써 형성될 수 있고, 수락가능한 포토리소그래피 기술을 사용하여 패터닝될 수 있다. 포토레지스트가 패터닝되면, p-타입 불순물 주입이 n-타입 영역에서 수행될 수 있고, 포토레지스트는 p-타입 불순물이 PMOS 영역과 같은 p-타입 영역 안으로 주입되는 것을 막을 마스크로서 작용할 수 있다. p-타입 불순물은 1x1018 atoms/cm3 이하, 예컨대 약 1x1016 atoms/cm3 내지 약 1x1018 atoms/cm3의 농도로 영역에 주입된 붕소, 플루오르화붕소, 인듐 등일 수 있다. 주입 후에, 예컨대 수락가능한 애싱 프로세스에 의해 포토레지스트가 제거될 수 있다.
n-타입 영역 및 p-타입 영역의 주입 후에, 주입 손상을 보수하고 주입되었던 p-타입 및/또는 n-타입 불순물을 활성화시키도록 어닐이 수행될 수 있다. 일부 실시예에서, 에피택셜 핀의 성장된 재료는 성장 동안 인시추 도핑될 수 있으며, 이는 주입을 배제할 수 있지만, 인시추 및 주입 도핑이 함께 사용될 수 있다.
도 10에서, 더미 유전체 층(70)이 핀(55) 및 기판(50) 상에 형성된다. 더미 유전체 층(70)은, 예를 들어 실리콘 산화물, 실리콘 질화물, 이들의 조합 등일 수 있고, 수락가능한 기술에 따라 퇴적되거나 열 성장될 수 있다. 더미 게이트 층(72)이 더미 유전체 층(70) 위에 형성되고, 마스크 층(74)이 더미 게이트 층(72) 위에 형성된다. 더미 게이트 층(72)은 더미 유전체 층(70) 위에 퇴적된 다음, CMP와 같은 프로세스에 의해 평탄화될 수 있다. 마스크 층(74)은 더미 게이트 층(72) 위에 퇴적될 수 있다. 더미 게이트 층(72)은 전도성 또는 비전도성 재료일 수 있고, 비정질 실리콘, 다결정질 실리콘(폴리실리콘), 다결정질 실리콘-게르마늄(poly-SiGe), 금속성 질화물, 금속성 실리사이드, 금속성 산화물, 및 금속을 포함하는 그룹으로부터 선택될 수 있다. 더미 게이트 층(72)은 물리적 기상 증착(PVD), CVD, 스퍼터 퇴적, 또는 선택된 재료를 퇴적하기 위해 당해 기술분야에 공지되고 사용되는 다른 기술에 의해 퇴적될 수 있다. 더미 게이트 층(72)은 STI 영역(69)의 에칭으로부터 높은 에칭 선택도를 갖는 다른 재료로 제조될 수 있다. 마스크 층(74)은 예를 들어 실리콘 질화물, 실리콘 산화질화물 등을 포함할 수 있다. 이 예에서, 단일 더미 게이트 층(72) 및 단일 마스크 층(74)이 형성된다. 단지 설명을 위한 목적으로 더미 유전체 층(70)이 핀(55) 및 기판(50)만 덮는 것으로 도시되어 있음을 유의하여야 한다. 일부 실시예에서, 더미 유전체 층(70)은, 더미 유전체 층(70)이 더미 게이트 층(72)과 STI 영역(69) 사이에 연장되며 STI 영역(69)을 덮도록 퇴적될 수 있다.
도 11a 및 도 11b에서, 마스크 층(74)(도 10 참조)은 마스크(78)를 형성하도록 수락 가능한 포토리소그래피 및 에칭 기술을 사용하여 패터닝될 수 있다. 더미 게이트(76)를 형성하기 위해 마스크(78)의 패턴을 더미 게이트 층(72)에 전사하도록 수락가능한 에칭 기술이 사용될 수 있다. 일부 실시예에서, 마스크(78)의 패턴은 또한 더미 유전체 층(70)에도 전사될 수 있다. 더미 게이트(76)는 핀(55)의 각자의 채널 영역(71)을 덮는다. 마스크(78)의 패턴은 더미 게이트(76)의 각각을 인접한 더미 게이트(76)로부터 물리적으로 분리하도록 사용될 수 있다. 더미 게이트(76)는 또한 각자의 핀(55)의 길이 방향에 실질적으로 수직인 길이 방향을 가질 수 있다. 더미 유전체 층(70), 더미 게이트(76) 및 마스크(78)는 집합적으로 “더미 게이트 스택”으로 총칭될 수 있다.
도 12a 내지 도 12c에서, 도 11a 및 도 11b에 예시된 구조물 위에 제1 스페이서 층(80) 및 제2 스페이서 층(82)이 형성된다. 도 12a 내지 도 12c에서, 제1 스페이서 층(80)은 STI 영역(69)의 상부 표면, 핀(55)과 마스크(78)의 상부 표면 및 측벽, 및 더미 게이트(76)와 더미 유전체 층(70)의 측벽 상에 형성된다. 제2 스페이서 층(82)은 제1 스페이서 층(80) 위에 퇴적된다. 제1 스페이서 층(80)은 열 산화에 의해 형성되거나 CVD, ALD 등에 의해 퇴적될 수 있다. 제1 스페이서 층(80)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물 등으로 형성될 수 있다. 제2 스페이서 층(82)은 CVD, ALD 등에 의해 퇴적될 수 있다. 제2 스페이서 층(82)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물 등으로 형성될 수 있다.
도 13a 내지 도 13c에서, 제1 스페이서 층(80) 및 제2 스페이서 층(82)은 제1 스페이서(81) 및 제2 스페이서(83)를 형성하도록 에칭된다. 제1 스페이서 층(80) 및 제2 스페이서 층(82)은 이방성 에칭 프로세스(예컨대, 건식 에칭 프로세스) 등과 같은 적합한 에칭 프로세스를 사용하여 에칭될 수 있다. 제1 스페이서(81) 및 제2 스페이서(83)는 핀(55), 더미 유전체 층(70), 더미 게이트(76) 및 마스크(78)의 측벽 상에 배치될 수 있다. 제1 스페이서(81) 및 제2 스페이서(83)는, 제1 스페이서 층(80) 및 제2 스페이서 층(82)을 에칭하는데 사용된 에칭 프로세스로 인해 핀(55) 및 더미 게이트 스택에 인접하게 상이한 높이를 가질 수 있으며, 그 뿐만 아니라 핀(55)과 더미 게이트 스택 사이에 상이한 높이를 가질 수 있다. 구체적으로, 도 13b 및 도 13c에 예시된 바와 같이, 일부 실시예에서, 제1 스페이서(81) 및 제2 스페이서(83)는 핀(55) 및 더미 게이트 스택의 측벽 위로 부분적으로 연장될 수 있다. 일부 실시예에서, 제1 스페이서(81) 및 제2 스페이서(83)는 더미 게이트 스택의 상부 표면으로 연장될 수 있다.
제1 스페이서(81) 및 제2 스페이서(83)가 형성된 후에, 저농도 도핑 소스/드레인(LDD; lightly doped source/drain) 영역(별도로 예시되지 않음)을 위한 주입이 수행될 수 있다. 상이한 디바이스 타입을 갖는 실시예에서, 도 9에서 상기에 설명된 주입과 마찬가지로, 포토레지스트와 같은 마스크가 p-타입 영역을 노출시키면서 n-타입 영역 위에 형성될 수 있고, 적합한 타입(예컨대, p-타입) 불순물이 p-타입 영역에서의 노출된 핀(55) 및 기판(50) 안에 주입될 수 있다. 그 다음, 마스크가 제거될 수 있다. 그 후에, 포토레지스트와 같은 마스크가 n-타입 영역을 노출시키면서 p-타입 영역 위에 형성될 수 있고, 적합한 타입 불순물(예컨대, n-타입)이 n-타입 영역에서의 노출된 핀(55) 및 기판(50) 안에 주입될 수 있다. 그 다음, 마스크가 제거될 수 있다. n-타입 불순물은 앞서 설명된 임의의 n-타입 불순물일 수 있고, p-타입 불순물은 앞서 설명된 임의의 p-타입 불순물일 수 있다. 저농도 도핑 소스/드레인 영역은 약 1x1015 atoms/cm3 내지 약 1x1019 atoms/cm3의 불순물의 농도를 가질 수 있다. 주입 손상을 보수하고 주입된 불순물을 활성화시키도록 어닐이 사용될 수 있다.
상기의 개시는 일반적으로 스페이서 및 LDD 영역을 형성하는 프로세스를 기재한 것임을 유의하여야 한다. 다른 프로세스 및 순서가 사용될 수 있다. 예를 들어, 더 적은 또는 추가의 스페이서가 이용될 수 있고, 상이한 순서의 단계들이 이용될 수 있다(예컨대, 제2 스페이서(83)를 형성하기 전에 제1 스페이서(81)가 형성될 수 있거나, 추가의 스페이서가 형성되고 제거될 수 있거나, 기타 등등이 있음). 또한, n-타입 및 p-타입 디바이스는 상이한 구조 및 단계를 사용하여 형성될 수 있다.
도 14a 내지 도 14c에서, 기판(50) 및 핀(55)은 리세스(86)를 형성하도록 에칭된다. 도 14c에 예시된 바와 같이, STI 영역(69)의 상부 표면은 핀(55)의 상부 표면과 평평할 수 있다. 일부 실시예에서, 리세스(86)의 하부 표면은 STI 영역(69)의 상부 표면 위 또는 아래에 배치된다. 핀(55) 및 기판(50)은 RIE, NBE 등과 같은 이방성 에칭 프로세스를 사용하여 에칭된다. 제1 스페이서(81), 제2 스페이서(83) 및 마스크(78)는 리세스(86)를 형성하는데 사용되는 에칭 프로세스 동안 핀(55) 및 기판(50)의 일부를 마스킹한다. 단일 에칭 프로세스 또는 다수의 에칭 프로세스가 리세스(86)를 형성하는데 사용될 수 있다. 리세스(86)가 원하는 깊이에 도달한 후에 리세스(86)의 에칭을 정지하도록 시간제한(timed) 에칭 프로세스가 사용될 수 있다.
도 15a 내지 도 15d에서, 성능을 개선하기 위해, 핀(55)의 채널 영역(71)에 응력을 가하도록 에피택셜 소스/드레인 영역(92)(예컨대, 소스 영역 및/또는 드레인 영역)이 리세스(86)(도 14a 내지 도 14c 참조)에 형성된다. 도 15b에 예시된 바와 같이, 각각의 더미 게이트(76)가 에피택셜 소스/드레인 영역(92)의 각자의 이웃하는 쌍 사이에 배치되도록 에피택셜 소스/드레인 영역(92)이 리세스(86)에 형성된다. 일부 실시예에서, 제1 스페이서(81)는 에피택셜 소스/드레인 영역(92)을 더미 게이트(76)로부터 적합한 측방향 거리 만큼 분리하도록 사용되며, 그리하여 에피택셜 소스/드레인 영역(92)은 결과적인 FinFET의 후속 형성되는 게이트를 단락시키지 않는다.
n-타입 영역, 예컨대 NMOS 영역에서의 에피택셜 소스/드레인 영역(92)은 p-타입 영역, 예컨대 PMOS 영역을 마스킹함으로써 형성될 수 있다. 그 다음, 에피택셜 소스/드레인 영역(92)이 리세스(86)에 에피택셜 성장된다. 에피택셜 소스/드레인 영역(92)은, 예컨대 n-타입 FinFET에 대하여 적합한, 임의의 수락가능한 재료를 포함할 수 있다. 예를 들어, 핀(55)이 실리콘인 경우, 에피택셜 소스/드레인 영역(92)은 핀(55)에 인장 응력을 가하는 재료, 예컨대 실리콘, 실리콘 탄화물, 인 도핑된 실리콘 탄화물, 실리콘 인화물 등을 포함할 수 있다. 에피택셜 소스/드레인 영역(92)은 핀(55)의 각자의 표면으로부터 상승된 표면을 가질 수 있고 패싯(facet)을 가질 수 있다.
p-타입 영역, 예컨대 PMOS 영역에서의 에피택셜 소스/드레인 영역(92)은 n-타입 영역, 예컨대 NMOS 영역을 마스킹함으로써 형성될 수 있다. 그 다음, 에피택셜 소스/드레인 영역(92)이 리세스(86)에 에피택셜 성장된다. 에피택셜 소스/드레인 영역(92)은, 예컨대 p-타입 NSFET에 대하여 적합한, 임의의 수락가능한 재료를 포함할 수 있다. 예를 들어, 핀(55)이 실리콘인 경우, 에피택셜 소스/드레인 영역(92)은 핀(55)에 압축 응력을 가하는 재료, 예컨대 실리콘 게르마늄, 붕소 도핑된 실리콘 게르마늄, 게르마늄, 게르마늄 주석 등을 포함할 수 있다. 에피택셜 소스/드레인 영역(92)은 또한 핀(55)의 각자의 표면으로부터 상승된 표면을 가질 수 있고 패싯을 가질 수 있다.
에피택셜 소스/드레인 영역(92), 핀(55) 및/또는 기판(50)은, 저농도 도핑 소스/드레인 영역을 형성하는 것에 대하여 앞서 설명된 프로세스와 마찬가지로, 소스/드레인 영역을 형성하도록 도펀트로 주입될 수 있고 그 후에 어닐이 이어질 수 있다. 소스/드레인 영역은 약 1x1019 atoms/cm3 내지 약 1x1021 atoms/cm3의 불순물 농도를 가질 수 있다. 소스/드레인 영역에 대한 n-타입 및/또는 p-타입 불순물은 앞서 설명된 임의의 불순물일 수 있다. 일부 실시예에서, 에피택셜 소스/드레인 영역(92)은 성장 동안 인시추 도핑될 수 있다.
n-타입 영역 및 p-타입 영역에 에피택셜 소스/드레인 영역(92)을 형성하는데 사용되는 에피택시 프로세스는, 핀(55)의 측벽을 넘어 측방향으로 외측으로 확장하는 패싯을 갖는 상부 표면을 갖는 에피택셜 소스/드레인 영역(92)을 형성한다. 일부 실시예에서, 도 15c에 의해 예시된 바와 같이, 이들 패싯으로 인해 동일 FinFET(예컨대, 동일 핀 그룹(G1/G2) 내의)의 인접한 에피택셜 소스/드레인 영역(92)이 합쳐지게 된다. 일부 실시예에서, 도 15d에 의해 예시된 바와 같이, 인접한 에피택셜 소스/드레인 영역(92)은 에피택시 프로세스가 완료된 후에 분리된 채 남는다. 도 15c 및 도 15d에 예시된 실시예에서, 제1 스페이서(81)는 STI 영역(69) 위로 연장되는 핀(55)의 측벽의 부분을 덮으며 형성될 수 있으며, 그에 의해 에피택셜 성장을 막는다. 일부 실시예에서, 제1 스페이서(81)를 형성하는데 사용되는 스페이서 에칭은 에피택셜 성장된 영역이 STI 영역(69)의 표면으로 연장될 수 있게 하기 위해 스페이서 재료를 제거하도록 조정될 수 있다. 또한, 절연 핀(67)은 핀 그룹(G1 및 G2)의 각각 위에 형성된 에피택셜 소스/드레인 영역(92)을 분리하며 이들 사이의 절연을 제공한다.
에피택셜 소스/드레인 영역(92)은 하나 이상의 반도체 재료 층을 포함할 수 있다. 예를 들어, 에피택셜 소스/드레인 영역(92)은 제1 반도체 재료 층(92A), 제2 반도체 재료 층(92B) 및 제3 반도체 재료 층(92C)을 포함할 수 있다. 임의의 수의 반도체 재료 층이 에피택셜 소스/드레인 영역(92)에 사용될 수 있다. 제1 반도체 재료 층(92A), 제2 반도체 재료 층(92B) 및 제3 반도체 재료 층(92C)의 각각은 상이한 반도체 재료로 형성될 수 있고/거나 상이한 도펀트 농도로 도핑될 수 있다. 일부 실시예에서, 제1 반도체 재료 층(92A)은, 제2 반도체 재료 층(92B)보다는 작으며 제3 반도체 재료 층(92C)보다는 큰 도펀트 농도를 가질 수 있다. 에피택셜 소스/드레인 영역(92)이 3개의 반도체 재료 층을 포함하는 실시예에서, 제1 반도체 재료 층(92A)이 퇴적될 수 있고, 제2 반도체 재료 층(92B)이 제1 반도체 재료 층(92A) 위에 퇴적될 수 있고, 제3 반도체 재료 층(92C)이 제2 반도체 재료 층(92B) 위에 퇴적될 수 있다.
도 16a 및 도 16b에서, 각각 도 15a 및 도 15b에 예시된 구조물 위에 제1 층간 유전체(ILD)(96)가 퇴적된다. 제1 ILD(96)는 유전체 재료로 형성될 수 있고, CVD, 플라즈마 강화 CVD(PECVD) 또는 FCVD와 같은 임의의 적합한 방법에 의해 퇴적될 수 있다. 유전체 재료는, PSG(phospho-silicate glass), BSG(boro-silicate glass), BPSG(boron-doped phospho-silicate glass), USG(undoped silicate glass) 등을 포함할 수 있다. 일부 실시예에서, 제1 ILD(96)를 위한 유전체 재료는 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물 등을 포함할 수 있다. 임의의 수락가능한 프로세스에 의해 형성된 다른 절연 재료가 사용될 수 있다. 일부 실시예에서, 제1 ILD(96)와 에피택셜 소스/드레인 영역(92), 마스크(78) 및 제1 스페이서(81) 사이에 콘택 에칭 정지 층(CESL; contact etch stop layer)(94)이 배치된다. CESL(94)은, 위의 제1 ILD(96)의 재료와는 상이한 에칭 속도를 갖는, 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물 등과 같은 유전체 재료를 포함할 수 있다. 일부 실시예에서, 제1 ILD(96)는 실리콘 산화물 또는 실리콘 질화물로 형성될 수 있고, CESL(94)은 실리콘 산화물 또는 실리콘 질화물로 형성될 수 있다.
도 17a 및 도 17b에서, 제1 ILD(96) 및 CESL(94)의 상부 표면을 더미 게이트(76), 제1 스페이서(81) 또는 제2 스페이서(83)의 상부 표면과 평평하게 하도록 CMP와 같은 평탄화 프로세스가 수행될 수 있다. 평탄화 프로세스는 또한, 더미 게이트(76) 상의 마스크(78), 및 마스크(78)의 측벽을 따르는 제1 스페이서(81)의 일부를 제거할 수 있다. 평탄화 프로세스 후에, 더미 게이트(76), 제1 스페이서(81), 제2 스페이서(83), CESL(94) 및 제1 ILD(96)의 상부 표면은 평평하다. 따라서, 더미 게이트(76)의 상부 표면은 제1 ILD(96)를 통해 노출된다. 일부 실시예에서, 마스크(78)는 남아있을 수 있으며, 이 경우 평탄화 프로세스는 제1 ILD(96) 및 CESL(94)의 상부 표면을 마스크(78), 제1 스페이서(81) 및 제2 스페이서(83)의 상부 표면과 평평하게 한다.
도 18a 및 도 18b에서, 더미 게이트(76) 및 만약 존재한다면 마스크(78)는 리세스(98)를 형성하는 에칭 단계(들)에서 제거된다. 더미 게이트(76) 아래의 더미 유전체 층(70)의 부분도 또한 제거될 수 있다. 일부 실시예에서, 더미 게이트(76)만 제거되고, 더미 유전체 층(70)은 남으며, 더미 유전체 층(70)은 리세스(98)에 의해 노출된다. 일부 실시예에서, 더미 유전체 층(70)은 다이의 제1 영역(예컨대, 코어 로직 영역)에서 더미 게이트(76) 아래로부터 제거되고, 다이의 제2 영역(예컨대, 입력/출력 영역)에서 더미 게이트(76) 아래에 남는다. 일부 실시예에서, 더미 게이트(76)는 이방성 건식 에칭 프로세스에 의해 제거된다. 예를 들어, 에칭 프로세스는 제1 ILD(96), CESL(94), 제1 스페이서(81) 및 제2 스페이서(83)보다 빠른 속도로 더미 게이트(76)를 선택적으로 에칭하는 반응 가스(들)를 사용하는 건식 에칭 프로세스를 포함할 수 있다. 리세스(98)의 각각은 각자의 핀(55)의 채널 영역(71)을 노출시키고 그리고/또는 그 위에 있다. 각각의 채널 영역(71)은 에피택셜 소스/드레인 영역(92)의 이웃하는 쌍 사이에 배치된다. 제거 동안, 더미 유전체 층(70)은 더미 게이트(76)가 에칭될 때 에칭 정지 층으로서 사용될 수 있다. 더미 유전체 층(70)은 더미 게이트(76)를 제거한 후에 선택적으로 제거될 수 있다.
도 19a 및 도 19b에서, 게이트 유전체 층(100) 및 게이트 전극(102)이 대체 게이트에 대하여 형성된다. 게이트 유전체 층(100)은, 리세스(98)에, 예컨대 핀(55), 제1 스페이서(81) 및 절연 핀(67)의 상부 표면 및 측부 표면 상에 그리고 STI 영역(69), 제1 ILD(96), CESL(94) 및 제2 스페이서(83)의 상부 표면 상에, 하나 이상의 층을 퇴적함으로써 형성될 수 있다. 게이트 유전체 층(100)은 실리콘 산화물, 실리콘 질화물, 금속 산화물, 금속 실리케이트 등의 하나 이상의 층을 포함할 수 있다. 예를 들어, 일부 실시예에서, 게이트 유전체 층(100)은, 열 또는 화학적 산화에 의해 형성된 실리콘 산화물의 계면 층 및 위의 하이-k 유전체 재료, 예컨대 하프늄, 알루미늄, 지르코늄, 란타늄, 망간, 바륨, 티타늄, 납, 이들의 조합 등의 금속 산화물 또는 실리케이트를 포함한다. 게이트 유전체 층(100)은 약 7.0보다 더 큰 k-값을 갖는 유전체 층을 포함할 수 있다. 게이트 유전체 층(100)은 분자 빔 퇴적(MBD; molecular-beam deposition), ALD, PECVD 등에 의해 퇴적될 수 있다. 더미 유전체 층(70)의 일부가 핀(55) 상에 남아있는 실시예에서, 게이트 유전체 층(100)은 더미 유전체 층(70)(예컨대, SiO2)의 재료를 포함할 수 있다.
게이트 전극(102)은 게이트 유전체 층(100) 상에 퇴적되고, 리세스(98)의 나머지 부분을 채운다. 게이트 전극(102)은 티타늄 질화물, 티타늄 산화물, 탄탈럼 질화물, 탄탈럼 탄화물, 코발트, 루테늄, 알루미늄, 텅스텐, 이들의 조합, 또는 이들의 다층과 같은 금속 함유 재료를 포함할 수 있다. 예를 들어, 도 19b에서 단층 게이트 전극(102)이 예시되어 있지만, 게이트 전극(102)은 임의의 수의 라이너 층, 임의의 수의 일함수 튜닝 층, 및 충전 재료를 포함할 수 있다. 리세스(98)의 충전 후에, CMP와 같은 평탄화 프로세스가 게이트 유전체 층(100) 및 게이트 전극(102)의 과도한 부분을 제거하도록 수행되며, 과도한 부분은 제1 ILD(96), CESL(94), 제1 스페이서(81) 및 제2 스페이서(83)의 상부 표면 위에 있는 것이다. 게이트 전극(102) 및 게이트 유전체 층(100)의 남은 부분은 결과적인 FinFET의 대체 게이트를 형성한다. 게이트 전극(102) 및 게이트 유전체 층(100)은 집합적으로 "게이트 스택"으로서 총칭될 수 있다. 게이트 스택은 핀(55)의 채널 영역(71)의 상부 표면 및 측부 표면을 따라 연장될 수 있다.
n-타입 영역 및 p-타입 영역에서 게이트 유전체 층(100)의 형성은, 각각의 영역에서의 게이트 유전체 층(100)이 동일한 재료로 형성되도록 동시에 발생할 수 있다. 게이트 전극(102)의 형성은, 각각의 영역에서의 게이트 전극(102)이 동일 재료로 형성되도록 동시에 발생할 수 있다. 일부 실시예에서, 각각의 영역에서의 게이트 유전체 층(100)은 게이트 유전체 층(100)이 상이한 재료일 수 있도록 이산 프로세스에 의해 형성될 수 있다. 각각의 영역에서의 게이트 전극(102)은 게이트 전극(102)이 상이한 재료일 수 있도록 이산 프로세스에 의해 형성될 수 있다. 이산 프로세스를 사용할 때 적합한 영역을 마스킹하고 노출시키도록 다양한 마스킹 단계가 사용될 수 있다.
도 20a 및 도 20b에서, 제1 ILD(96), CESL(94), 제1 스페이서(81), 제2 스페이서(83), 게이트 유전체 층(100) 및 게이트 전극(102) 위에 제2 ILD(106)가 퇴적된다. 일부 실시예에서, 제2 ILD(106)는 FCVD에 의해 형성된 유동성 막이다. 일부 실시예에서, 제2 ILD(106)는 PSG, BSG, BPSG, USG 등과 같은 유전체 재료로 형성되고, CVD, PECVD 등과 같은 임의의 적합한 방법에 의해 퇴적될 수 있다. 일부 실시예에서, 제2 ILD(106)를 위한 유전체 재료는 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물 등을 포함할 수 있다. 일부 실시예에서, 제2 ILD(106)의 형성 전에, 게이트 스택(게이트 유전체 층(100) 및 대응하는 위의 게이트 전극(102)을 포함함)은, 각자의 게이트 스택 각각 바로 위에 그리고 제1 스페이서(81)의 대향 부분 사이에 리세스가 형성되도록 리세싱된다. 실리콘 질화물, 실리콘 산화질화물 등과 같은 유전체 재료의 하나 이상의 층을 포함하는 게이트 캡(104)이 리세스에 채워지며, 그 다음에 제1 ILD(96), CESL(94), 제1 스페이서(81) 및 제2 스페이서(83) 위에 연장되는 유전체 재료의 과도한 부분을 제거하도록 평탄화 프로세스가 이어진다. 후속 형성되는 게이트 콘택(예컨대, 도 21a 및 도 21b에 관련하여 아래에 설명되는 게이트 콘택(110))은 리세싱된 게이트 전극(102)의 상부 표면에 접촉하도록 게이트 캡(104)을 관통한다.
도 21a 및 도 21b에서, 게이트 콘택(110)이 제2 ILD(106) 및 게이트 캡(104)을 통해 형성되고, 소스/드레인 콘택(112)이 제2 ILD(106), 제1 ILD(96) 및 CESL(94)를 통해 형성된다. 소스/드레인 콘택(112)을 위한 개구부가 제2 ILD(106), 제1 ILD(96) 및 CESL(94)을 통해 형성되고, 게이트 콘택(110)을 위한 개구부가 제2 ILD(106) 및 게이트 캡(104)을 통해 형성된다. 개구부는 수락가능한 포토리소그래피 및 에칭 기술을 사용하여 형성될 수 있다. 일부 실시예에서, 소스/드레인 콘택(112)을 위한 개구부가 제2 ILD(106), 제1 ILD(96) 및 CESL(94)를 통해 형성된 후에, 에피택셜 소스/드레인 영역(92) 위에 실리사이드 영역(108)이 형성된다. 실리사이드 영역(110)은, 에피택셜 소스/드레인 영역(92)의 노출된 부분 위에, 니켈, 코발트, 티타늄, 탄탈럼, 플래티늄, 텅스텐, 다른 희금속, 다른 내화 금속, 희토류 금속 또는 이들의 합금과 같은 실리사이드 또는 저마나이드(germanide) 영역을 형성하도록, 아래의 에피택셜 소스/드레인 영역(92)의 반도체 재료(예컨대, 실리콘, 실리콘 게르마늄, 게르마늄)와 반응할 수 있는 금속(별도로 예시되지 않음)을 먼저 퇴적한 다음, 실리사이드 영역(108)을 형성하도록 열 어닐 프로세스를 수행함으로써, 형성될 수 있다.
확산 배리어 층, 접착 층 등과 같은 라이너, 및 전도성 재료가 소스/드레인 콘택(112) 및 게이트 콘택(110)을 위한 개구부에 형성된다. 라이너는 티타늄, 티타늄 질화물, 탄탈럼, 탄탈럼 질화물 등을 포함할 수 있다. 전도성 재료는 구리, 구리 합금, 은, 금, 텅스텐, 코발트, 알루미늄, 니켈 등일 수 있다. 제2 ILD(106)의 표면으로부터 과도한 재료를 제거하도록 CMP와 같은 평탄화 프로세스가 수행될 수 있다. 남은 라이너 및 전도성 재료는 개구부에 소스/드레인 콘택(112) 및 게이트 콘택(110)을 형성한다. 소스/드레인 콘택(112)은 실리사이드 영역(108)을 통해 에피택셜 소스/드레인 영역(92)에 전기적으로 커플링되고, 게이트 콘택(110)은 게이트 전극(102)에 전기적으로 커플링된다. 소스/드레인 콘택(112) 및 게이트 콘택(110)은 상이한 프로세스로 형성될 수 있고, 또는 동일 프로세스에서 형성될 수 있다. 동일한 단면으로 형성되는 것으로서 도시되어 있지만, 소스/드레인 콘택(112) 및 게이트 콘택(110)의 각각은 콘택의 단락을 피할 수 있는 상이한 단면으로 형성될 수 있다는 것을 알아야 한다.
상기에 설명된 프로세스 파라미터를 사용하여 FCVD에 의해 제1 절연 층(56) 및 제2 절연 층(58)을 형성하는 것은, 제1 절연 층(56) 및 제2 절연 층(58)이 이음매 또는 보이드 없이 핀 그룹(G1 및 G2) 내의 핀(55) 사이의 갭을 채우고, 제1 절연 층(56) 및 제2 절연 층(58)이 핀 그룹(G1 및 G2) 사이의 그리고 그에 인접한 최소 두께를 가짐을 보장한다. 이는 원치 않는 재료가 제1 절연 층(56) 및 제2 절연 층(58) 내에 퇴적되는 것을 막으며, 이는 핀 그룹(G1 및 G2) 내의 핀(55) 사이의 격리를 개선한다. 또한, 절연 핀(67)이 더 큰 볼륨으로 형성될 수 있으며, 이는 핀 그룹(G1 및 G2) 사이의 격리를 개선한다. 이는 디바이스 결함을 감소시키고 디바이스 성능을 개선하도록 돕는다.
도 22 내지 도 23b는 제1 절연 층(56) 및 제2 절연 층(58)에 대한 퇴적 순서가 뒤바뀌는 실시예를 예시한다. 도 22에서, 제2 절연 층(58)이 핀(55), 제1 마스크 층(52), 제2 마스크 층(54) 및 기판(50) 상에 퇴적되고, 제1 절연 층(56)이 제2 절연 층(58) 상에 퇴적된다. 제2 절연 층(58) 및 제1 절연 층(56)은 산화물, 질화물, 산화질화물, 이들의 조합 등일 수 있다. 일부 실시예에서, 제2 절연 층(58) 및 제1 절연 층(56) 중의 어느 하나는 실리콘 이산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산화질화물(SiON) 등을 포함한다. 제2 절연 층(58) 및 제1 절연 층(56)은 FCVD 프로세스(예컨대, 컨투어링 FCVD 프로세스) 등에 의해 퇴적될 수 있다. FCVD 프로세스는, 원격 플라즈마 시스템에서의 CVD 기반의 재료 퇴적에 이어서, 퇴적된 재료를 산화물과 같은 또다른 재료로 변환하기 위한 퇴적후 경화이다. 제2 절연 층(58) 및 제1 절연 층(56)은 실리콘 질화물 또는 실리콘 산화질화물로서 퇴적되고 퇴적후 경화에 의해 실리콘 산화물로 변환될 수 있다.
제2 절연 층(58) 및 제1 절연 층(56)을 퇴적하는데 사용된 프로세스 파라미터는 서로 상이할 수 있다. 예를 들어, 제2 절연 층(58)은 상대적으로 더 낮은 점도로 그리고 보다 컨포멀한 층으로서 재료를 퇴적하는 FCVD 프로세스에 의해 퇴적될 수 있다. 이는 핀(55), 제1 마스크 층(52), 제2 마스크 층(54) 및 핀 그룹(G1 및 G2) 내의 기판(50) 상에 제2 절연 층(58)을 퇴적하면서, 핀 그룹(G1 및 G2) 사이의 기판(50) 상의 제2 절연 층(58) 및 제1 절연 층(56)의 결합 두께를 최소한으로 유지하도록 돕는다. 제1 절연 층(56)은 상대적으로 더 높은 점도, 더 높은 유동성 및 보다 나은 갭 충전으로 재료를 퇴적하는 FCVD 프로세스에 의해 퇴적될 수 있다. 제1 절연 층(56)은 상향식 방식으로 퇴적될 수 있다. 이는 제1 절연 층(56)이 핀 그룹(G1 및 G2) 내의 핀(55) 사이의 트렌치를 채우도록 도울 뿐 아니라, 핀 그룹(G1 및 G2) 사이의 기판(50) 상의 제1 절연 층(56)의 두께를 증가시킨다. 제2 절연 층(58) 및 제1 절연 층(56) 둘 다를 퇴적하는데 FCVD를 사용함으로써, 제2 절연 층(58) 및 제1 절연 층(56)은 보이드나 이음매 없이 퇴적된다. 이는 원치 않는 재료가 제2 절연 층(58) 및 제1 절연 층(56)에서의 임의의 보이드나 이음매를 채우는 것을 막으며, 이는 디바이스 결함을 감소시키고 디바이스 성능을 개선한다. 제2 절연 층(58) 및 제1 절연 층(56)을 퇴적하는데 상이한 프로세스 파라미터를 사용하는 것은 핀 그룹(G1 및 G2) 사이의 기판(50) 상의 제2 절연 층(58) 및 제1 절연 층(56)의 작은 두께를 더 보장하며, 이는 더 큰 절연 핀이 핀 그룹(G1 및 G2) 사이에 형성될 수 있게 해준다. 이는 디바이스 성능을 더 개선한다.
제2 절연 층(58) 및 제1 절연 층(56)은, 퇴적 순서가 뒤바뀐 것을 제외하고는, 도 4에 관련하여 상기에 설명된 바와 유사하거나 동일한 프로세스 파라미터를 이용해 퇴적될 수 있다. 예를 들어, 제2 절연 층(58)은 핀(55), 제1 마스크 층(52), 제2 마스크 층(54) 및 기판(50) 상에 퇴적된다. 실리콘 함유 전구체 및 질소 함유 전구체는 혼합 및 반응하여 핀(55), 제1 마스크 층(52), 제2 마스크 층(54) 및 기판(50) 상에 제2 절연 층(58)을 퇴적한다. 일부 실시예에서, 실리콘 함유 전구체는 약 800 sccm 내지 약 1000 sccm 범위 내의 유량으로 디스펜싱되고, 질소 함유 전구체는 약 20 sccm 내지 약 30 sccm 범위 내의 유량으로 디스펜싱된다. 실리콘 함유 전구체의 유량에 대한 질소 함유 전구체의 유량의 비는 약 0.02 내지 약 0.04 범위 내에 있을 수 있다. FCVD 프로세스는 저압에서 수행될 수 있다. 예를 들어 퇴적 챔버는 약 0.4 Torr 내지 약 0.9 Torr 범위의 압력에서 유지될 수 있다. 일부 실시예에서, 퇴적 챔버는 약 55 ℃ 내지 약 85 ℃ 범위 내의 온도에서 유지되며, 제1 절연 층(56)이 퇴적되는 기판(50)은 약 55 ℃ 내지 약 85 ℃ 범위 내의 온도에서 유지되고, 제1 절연 층(56)의 퇴적 속도는 약 2 Å/s 내지 약 10 Å/s 범위 내에 있을 수 있다. 명시된 프로세스 조건(예컨대, 전구체 유량, 압력, 온도 등)으로 FCVD 프로세스를 수행하는 것은, 유동성 재료가 컨포멀한 층으로서 퇴적될 수 있게 해준다. 이는 핀 그룹(G1 및 G2) 내의 핀(55) 사이의 트렌치를 채우면서, 핀 그룹(G1 및 G2) 사이의 기판(50) 상의 제2 절연 층(58)의 최소 두께를 유지하도록 돕는다. 제2 절연 층(58)은 약 5 nm 내지 약 8 nm 범위의 기판 상의 두께 T8, 약 2 nm 내지 약 4 nm 범위의 핀(55)의 측면 상의 두께 T9, 및 약 2 내지 약 4 nm 범위의 제2 마스크 층(54)의 상부 표면 상의 두께 T10로 퇴적될 수 있다.
제1 절연 층(56)은 제2 절연 층(58) 상에 퇴적된다. 실리콘 함유 전구체 및 질소 함유 전구체는 혼합 및 반응하여 제2 절연 층(58) 상에 제1 절연 층(56)을 퇴적한다. 일부 실시예에서, 실리콘 함유 전구체는 약 800 sccm 내지 약 1000 sccm 범위 내의 유량으로 디스펜싱되고, 질소 함유 전구체는 약 40 sccm 내지 약 80 sccm 범위 내의 유량으로 디스펜싱된다. 실리콘 함유 전구체의 유량에 대한 질소 함유 전구체의 유량의 비는 약 0.04 내지 약 0.10 범위 내에 있을 수 있다. FCVD 프로세스는 저압에서 수행될 수 있다. 예를 들어 퇴적 챔버는 약 0.4 Torr 내지 약 0.9 Torr 범위의 압력에서 유지될 수 있다. 일부 실시예에서, 퇴적 챔버는 약 55 ℃ 내지 약 85 ℃ 범위 내의 온도에서 유지되며, 제1 절연 층(56)이 퇴적되는 기판(50)은 약 55 ℃ 내지 약 85 ℃ 범위 내의 온도에서 유지되고, 제1 절연 층(56)의 퇴적 속도는 약 2 Å/s 내지 약 10 Å/s 범위 내에 있을 수 있다. 명시된 프로세스 조건(예컨대, 전구체 유량, 압력, 온도 등)으로 FCVD 프로세스를 수행하는 것은, 유동성 재료가 높은 점도로(앞서 기재됨) 퇴적될 수 있게 해준다. 이는 상향식 방식으로 그리고 개선된 갭 충전으로 핀 그룹(G1 및 G2) 내의 핀(55) 사이의 트렌치를 채우도록 돕는다. 제1 절연 층(56)은 약 5 nm 내지 약 10 nm 범위의 기판 상의 두께 T11, 약 2 nm 내지 약 4 nm 범위의 핀(55)의 측면 상의 두께 T12, 및 약 2 nm 내지 약 4 nm 범위의 제2 마스크 층(54)의 상부 표면 상의 두께 T13로 퇴적될 수 있다. 핀 그룹(G1 및 G2) 사이의 기판(50) 상의 제2 절연 층(58) 및 제1 절연 층(56)의 두께 T14는 약 10 nm 내지 약 18 nm 범위 내에 있을 수 있다. 도 22에 예시된 바와 같이, 제2 절연 층(58) 및 제1 절연 층(56)은 핀 그룹(G1 및 G2) 내의 핀(55) 사이의 트렌치를 채운다.
도 4에 관련하여 상기에 기재된 바와 같이, 제2 절연 층(58) 및 제1 절연 층(56)은 유동성 재료로서 퇴적될 수 있으며, 이는 이어서 고체 유전체 재료를 형성하도록 경화된다. 재료 및 조성(원소 및 원소 백분율)에 따라, 제2 절연 층(58)은 제1 절연 층(56)과 구별가능할 수 있거나 구별가능하지 않을 수 있다는 것을 알아야 한다. 예를 들어, 제1 절연 층(56) 및 제2 절연 층(58) 중의 어느 하나는, 실리콘 및 산소에 추가적으로 탄소, 수소, 질소 등과 같은 원소를 포함할 수 있거나 포함하지 않을 수 있다. 또한, 제2 절연 층(58)의 밀도는 제1 절연 층(56)의 밀도보다 더 낮거나, 동일하거나, 더 높을 수 있다. 제2 절연 층(58)과 제1 절연 층(56) 사이의 구별은, 예를 들어 X선 광전자 분광법(XPS)을 사용함으로써, 이들 층/재료에서의 원소 및 원소의 대응하는 원자 백분율을 결정함으로써, 달성될 수 있다.
도 23a 및 도 23b는, 제2 절연 층(58) 및 제1 절연 층(56)이 반대 순서로 퇴적되는 것을 제외하고는, 도 21a 및 도 21b에 예시된 구조물과 유사하거나 동일한 구조물을 예시한다. 도 5 내지 도 21b에 관련하여 설명된 것과 유사하거나 동일한 프로세스가 도 23a 및 도 23b의 구조물을 형성하도록 도 22의 구조물에 대해 수행될 수 있다.
실시예는 다양한 이점을 달성할 수 있다. 예를 들어, 상기에 설명된 프로세스 파라미터를 사용하여 FCVD에 의해 제1 절연 층(56) 및 제2 절연 층(58)을 형성하는 것은, 제1 절연 층(56) 및 제2 절연 층(58)이 이음매 또는 보이드 없이 핀 그룹(G1 및 G2) 내의 핀(55) 사이의 갭을 채우고 제1 절연 층(56) 및 제2 절연 층(58)이 핀 그룹(G1 및 G2) 사이의 그리고 그에 인접한 최소 두께를 가짐을 보장한다. 이는 원치 않는 재료가 제1 절연 층(56) 및 제2 절연 층(58) 내에 퇴적되는 것을 막으며, 이는 핀 그룹(G1 및 G2) 내의 핀(55) 사이의 격리를 개선한다. 또한, 절연 핀(67)이 더 큰 볼륨으로 형성될 수 있으며, 이는 핀 그룹(G1 및 G2) 사이의 격리를 개선한다. 이는 디바이스 결함을 감소시키고 디바이스 성능을 개선하도록 돕는다.
개시된 FinFET 실시예는 또한, 나노구조(예컨대, 나노시트, 나노와이어, 나노-리본, 멀티-브릿지-채널, 게이트-올-어라운드 등) 전계 효과 트랜지스터(NSFET)와 같은 나노구조 디바이스에도 적용될 수 있다. NSFET 실시예에서, 핀은 채널 층과 희생 층의 교대 층들의 스택을 패터닝함으로써 형성된 나노구조물로 대체된다. 더미 게이트 스택 및 소스/드레인 영역은 상기 기재된 실시예와 유사한 방식으로 형성된다. 더미 게이트 스택이 제거된 후에, 희생 층은 채널 영역에서 부분적으로 또는 완전히 제거된다. 상기 기재된 실시예와 유사한 방식으로 대체 게이트 구조물이 형성된다. 대체 게이트 구조물은 희생 층을 제거함으로써 남겨진 개구부를 부분적으로 또는 완전히 채울 수 있고, 대체 게이트 구조물은 NSFET 디바이스의 채널 영역에서 채널 층을 부분적으로 또는 완전히 둘러쌀 수 있다. 대체 게이트 구조물 및 소스/드레인 영역에 대한 콘택 및 ILD는 상기 기재된 실시예와 유사한 방식으로 형성될 수 있다.
실시예에 따르면, 방법은, 기판에 제1 트렌치를 에칭하는 단계; 제1 유동성 화학적 기상 증착 프로세스를 이용해 상기 제1 트렌치에 제1 절연 층을 퇴적하는 단계; 제2 유동성 화학적 기상 증착 프로세스를 이용해 상기 제1 절연 층 상에 제2 절연 층을 퇴적하는 단계 - 상기 제2 유동성 화학적 기상 증착 프로세스는 상기 제1 유동성 화학적 기상 증착 프로세스와는 상이한 프로세스 파라미터를 갖고, 상기 제1 트렌치의 일부는 상기 제1 절연 층 및 상기 제2 절연 층에 의해 채워지지 않은 채로 유지됨 - ; 및 상기 제1 절연 층 및 상기 제2 절연 층에 의해 채워지지 않은 상기 제1 트렌치의 일부에 절연 핀을 형성하는 단계를 포함한다. 실시예에서, 상기 제1 절연 층 및 상기 제2 절연 층은 실리콘 이산화물을 포함한다. 실시예에서, 상기 제1 유동성 화학적 기상 증착 프로세스 및 상기 제2 유동성 화학적 기상 증착 프로세스는 트리실릴아민 및 암모니아에 상기 기판을 노출시키는 것을 포함한다. 실시예에서, 상기 제1 유동성 화학적 기상 증착 프로세스는 800 sccm 내지 1000 sccm 범위 내의 제1 유량으로 퇴적 챔버에 트리실릴아민을 디스펜싱하고 40 sccm 내지 80 sccm 범위 내의 제2 유량으로 상기 퇴적 챔버에 암모니아를 디스펜싱하는 것을 포함하고, 상기 제2 유동성 화학적 기상 증착 프로세스는 800 sccm 내지 1000 sccm 범위 내의 제3 유량으로 상기 퇴적 챔버에 트리실릴아민을 디스펜싱하고 20 sccm 내지 30 sccm 범위 내의 제4 유량으로 상기 퇴적 챔버에 암모니아를 디스펜싱하는 것을 포함한다. 실시예에서, 상기 제1 유동성 화학적 기상 증착 프로세스는 800 sccm 내지 1000 sccm 범위 내의 제1 유량으로 퇴적 챔버에 트리실릴아민을 디스펜싱하고 20 sccm 내지 30 sccm 범위 내의 제2 유량으로 상기 퇴적 챔버에 암모니아를 디스펜싱하는 것을 포함하고, 상기 제2 유동성 화학적 기상 증착 프로세스는 800 sccm 내지 1000 sccm 범위 내의 제3 유량으로 상기 퇴적 챔버에 트리실릴아민을 디스펜싱하고 40 sccm 내지 80 sccm 범위 내의 제4 유량으로 상기 퇴적 챔버에 암모니아를 디스펜싱하는 것을 포함한다. 실시예에서, 상기 제1 절연 층은 상기 기판의 주면에 수직인 제1 방향으로 상기 제1 트렌치의 하부 표면 상의 제1 두께로 형성되며, 상기 제1 절연 층은 상기 기판의 주면에 평행한 제2 방향으로 상기 제1 트렌치의 측부 표면 상의 제2 두께로 형성되고, 상기 제2 절연 층은 상기 제1 방향으로 상기 제1 트렌치의 하부 표면 상의 제3 두께로 형성되며, 상기 제2 절연 층은 상기 제2 방향으로 상기 제1 트렌치의 측부 표면 상의 제4 두께로 형성되고, 상기 제1 두께에 대한 상기 제2 두께의 비는 상기 제3 두께에 대한 상기 제4 두께의 비보다 더 작다. 실시예에서, 상기 제1 절연 층은 상기 기판의 주면에 수직인 제1 방향으로 상기 제1 트렌치의 하부 표면 상의 제1 두께로 형성되며, 상기 제1 절연 층은 상기 기판의 주면에 평행한 제2 방향으로 상기 제1 트렌치의 측부 표면 상의 제2 두께로 형성되고, 상기 제2 절연 층은 상기 제1 방향으로 상기 제1 트렌치의 하부 표면 상의 제3 두께로 형성되며, 상기 제2 절연 층은 상기 제2 방향으로 상기 제1 트렌치의 측부 표면 상의 제4 두께로 형성되고, 상기 제1 두께에 대한 상기 제2 두께의 비는 상기 제3 두께에 대한 상기 제4 두께의 비보다 더 크다. 실시예에서, 상기 방법은 상기 기판에 제2 트렌치 및 제3 트렌치를 에칭하는 단계를 더 포함하고, 상기 제1 절연 층은 상기 제2 트렌치를 채우도록 퇴적되며, 상기 제1 절연 층 및 상기 제2 절연 층은 상기 제3 트렌치를 채우도록 퇴적된다.
또다른 실시예에서, 방법은, 기판 상에 복수의 핀들을 형성하는 단계 - 제1 트렌치 및 제2 트렌치가 상기 핀들에 인접하게 형성됨 - ; 제1 유동성 화학적 기상 증착(FCVD)에 의해 상기 기판 상에 제1 산화물 층을 퇴적하는 단계 - 상기 제1 산화물 층은 상기 제1 트렌치를 채우고, 상기 제1 산화물 층은 상기 제2 트렌치를 부분적으로 채우며, 상기 제1 트렌치의 제1 폭은 상기 제2 트렌치의 제2 폭보다 더 작음 - ; 및 제2 FCVD에 의해 상기 제1 산화물 층 상에 제2 산화물 층을 퇴적하는 단계 - 상기 제2 산화물 층은 상기 제2 트렌치의 나머지 부분을 채움 - 를 포함한다. 실시예에서, 상기 제1 산화물 층은 상기 핀들 및 상기 기판과 접촉하여 퇴적되고, 상기 제2 산화물 층은 상기 제1 산화물 층과 접촉하여 퇴적된다. 실시예에서, 상기 방법은 원자층 증착(ALD)에 의해 상기 제2 산화물 층 위에 그리고 상기 제2 산화물 층과 접촉하여 제3 산화물 층을 퇴적하는 단계를 더 포함한다. 실시예에서, 상기 제1 산화물 층을 퇴적하고 상기 제2 산화물 층을 퇴적하기 위한 전구체는 트리실릴아민 및 암모니아를 포함하고, 상기 제1 산화물 층은 상기 제2 산화물 층과는 상이한 암모니아 유량으로 퇴적된다. 실시예에서, 상기 제1 산화물 층은 40 sccm 내지 80 sccm 범위 내의 제1 암모니아 유량으로 퇴적되고, 상기 제2 산화물 층은 20 sccm 내지 30 sccm 범위 내의 제2 암모니아 유량으로 퇴적된다. 실시예에서, 상기 제1 트렌치의 제1 높이 대 폭 비는 20 내지 70이고, 상기 제2 트렌치의 제2 높이 대 폭 비는 18 내지 35이다.
또 다른 실시예에 따르면, 방법은 기판에 복수의 트렌치들을 형성하는 단계 - 복수의 핀들이 상기 트렌치들에 인접하게 그리고 상기 기판으로부터 연장되며 형성됨 - ; 제1 유동성 화학적 기상 증착(FCVD)에 의해 상기 트렌치들에 제1 산화물 층을 퇴적하는 단계; 및 제2 FCVD에 의해 상기 제1 산화물 층 상에 제2 산화물 층을 퇴적하는 단계 - 상기 제1 산화물 층은 상기 제2 산화물 층보다 더 큰 등각성(conformality)으로 퇴적됨 - 를 포함한다. 실시예에서, 상기 제1 산화물 층은 상기 핀들 및 상기 기판과 접촉하여 퇴적되고, 상기 제2 산화물 층은 상기 제1 산화물 층과 접촉하여 퇴적된다. 실시예에서, 상기 제1 산화물 층을 퇴적하고 상기 제2 산화물 층을 퇴적하기 위한 전구체는 트리실릴아민 및 암모니아를 포함하고, 상기 제1 산화물 층은 상기 제2 산화물 층과는 상이한 암모니아 유량으로 퇴적된다. 실시예에서, 상기 제1 산화물 층은 20 sccm 내지 30 sccm 범위 내의 제1 암모니아 유량으로 퇴적되고, 상기 제2 산화물 층은 40 sccm 내지 80 sccm 범위 내의 제2 암모니아 유량으로 퇴적된다. 실시예에서, 상기 트렌치들 중 제1 트렌치의 제1 높이 대 폭 비는 18 내지 35이고, 상기 트렌치들 중 제2 트렌치의 제2 높이 대 폭 비는 20 내지 70이며, 상기 제1 산화물 층은 상기 제1 트렌치 및 상기 제2 트렌치를 부분적으로 채우고, 상기 제2 산화물 층은 상기 제1 트렌치의 제1 나머지 및 상기 제2 트렌치의 제2 나머지를 채운다. 실시예에서, 상기 방법은 상기 제2 산화물 층 위에 제1 아이솔레이션 핀을 형성하는 단계를 더 포함하고, 상기 기판의 주면에 수직인 방향으로 상기 제1 아이솔레이션 핀 아래의 상기 제1 산화물 층 및 상기 제2 산화물 층의 결합 두께는 18 nm 미만이다.
전술한 바는 당해 기술 분야에서의 숙련자들이 본 개시의 양상을 보다 잘 이해할 수 있도록 여러 실시예들의 특징을 나타낸 것이다. 당해 기술 분야에서의 숙련자라면, 여기에서 소개된 실시예와 동일한 목적을 수행하고/하거나 동일한 이점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기반으로서 본 개시를 용이하게 사용할 수 있다는 것을 알아야 한다. 당해 기술 분야에서의 숙련자는 또한, 이러한 등가의 구성이 본 개시의 진정한 의미 및 범위로부터 벗어나지 않으며, 본 개시의 진정한 의미 및 범위에서 벗어나지 않고서 다양한 변경, 치환 및 대안을 행할 수 있다는 것을 알아야 한다.
실시예
실시예 1. 방법에 있어서,
기판에 제1 트렌치를 에칭하는 단계;
제1 유동성 화학적 기상 증착(flowable chemical vapor deposition) 프로세스를 이용해 상기 제1 트렌치에 제1 절연 층을 퇴적하는 단계;
제2 유동성 화학적 기상 증착 프로세스를 이용해 상기 제1 절연 층 상에 제2 절연 층을 퇴적하는 단계 - 상기 제2 유동성 화학적 기상 증착 프로세스는 상기 제1 유동성 화학적 기상 증착 프로세스와는 상이한 프로세스 파라미터를 갖고, 상기 제1 트렌치의 일부는 상기 제1 절연 층 및 상기 제2 절연 층에 의해 채워지지 않은 채로 유지됨 - ; 및
상기 제1 절연 층 및 상기 제2 절연 층에 의해 채워지지 않은 상기 제1 트렌치의 일부에 절연 핀을 형성하는 단계
를 포함하는 방법.
실시예 2. 실시예 1에 있어서,
상기 제1 절연 층 및 상기 제2 절연 층은 실리콘 이산화물을 포함하는 것인 방법.
실시예 3. 실시예 1에 있어서,
상기 제1 유동성 화학적 기상 증착 프로세스 및 상기 제2 유동성 화학적 기상 증착 프로세스는 트리실릴아민 및 암모니아에 상기 기판을 노출시키는 것을 포함하는 것인 방법.
실시예 4. 실시예 3에 있어서,
상기 제1 유동성 화학적 기상 증착 프로세스는 800 sccm 내지 1000 sccm 범위 내의 제1 유량으로 퇴적 챔버에 트리실릴아민을 디스펜싱하고 40 sccm 내지 80 sccm 범위 내의 제2 유량으로 상기 퇴적 챔버에 암모니아를 디스펜싱하는 것을 포함하고, 상기 제2 유동성 화학적 기상 증착 프로세스는 800 sccm 내지 1000 sccm 범위 내의 제3 유량으로 상기 퇴적 챔버에 트리실릴아민을 디스펜싱하고 20 sccm 내지 30 sccm 범위 내의 제4 유량으로 상기 퇴적 챔버에 암모니아를 디스펜싱하는 것을 포함하는 것인 방법.
실시예 5. 실시예 3에 있어서,
상기 제1 유동성 화학적 기상 증착 프로세스는 800 sccm 내지 1000 sccm 범위 내의 제1 유량으로 퇴적 챔버에 트리실릴아민을 디스펜싱하고 20 sccm 내지 30 sccm 범위 내의 제2 유량으로 상기 퇴적 챔버에 암모니아를 디스펜싱하는 것을 포함하고, 상기 제2 유동성 화학적 기상 증착 프로세스는 800 sccm 내지 1000 sccm 범위 내의 제3 유량으로 상기 퇴적 챔버에 트리실릴아민을 디스펜싱하고 40 sccm 내지 80 sccm 범위 내의 제4 유량으로 상기 퇴적 챔버에 암모니아를 디스펜싱하는 것을 포함하는 것인 방법.
실시예 6. 실시예 1에 있어서,
상기 제1 절연 층은 상기 기판의 주면에 수직인 제1 방향으로 상기 제1 트렌치의 하부 표면 상의 제1 두께로 형성되며, 상기 제1 절연 층은 상기 기판의 주면에 평행한 제2 방향으로 상기 제1 트렌치의 측부 표면 상의 제2 두께로 형성되고, 상기 제2 절연 층은 상기 제1 방향으로 상기 제1 트렌치의 하부 표면 상의 제3 두께로 형성되며, 상기 제2 절연 층은 상기 제2 방향으로 상기 제1 트렌치의 측부 표면 상의 제4 두께로 형성되고, 상기 제1 두께에 대한 상기 제2 두께의 비는 상기 제3 두께에 대한 상기 제4 두께의 비보다 더 작은 것인 방법.
실시예 7. 실시예 1에 있어서,
상기 제1 절연 층은 상기 기판의 주면에 수직인 제1 방향으로 상기 제1 트렌치의 하부 표면 상의 제1 두께로 형성되며, 상기 제1 절연 층은 상기 기판의 주면에 평행한 제2 방향으로 상기 제1 트렌치의 측부 표면 상의 제2 두께로 형성되고, 상기 제2 절연 층은 상기 제1 방향으로 상기 제1 트렌치의 하부 표면 상의 제3 두께로 형성되며, 상기 제2 절연 층은 상기 제2 방향으로 상기 제1 트렌치의 측부 표면 상의 제4 두께로 형성되고, 상기 제1 두께에 대한 상기 제2 두께의 비는 상기 제3 두께에 대한 상기 제4 두께의 비보다 더 큰 것인 방법.
실시예 8. 실시예 1에 있어서,
상기 기판에 제2 트렌치 및 제3 트렌치를 에칭하는 단계를 더 포함하고, 상기 제1 절연 층은 상기 제2 트렌치를 채우도록 퇴적되며, 상기 제1 절연 층 및 상기 제2 절연 층은 상기 제3 트렌치를 채우도록 퇴적되는 것인 방법.
실시예 9. 방법에 있어서,
기판 상에 복수의 핀들을 형성하는 단계 - 제1 트렌치 및 제2 트렌치가 상기 핀들에 인접하게 형성됨 - ;
제1 유동성 화학적 기상 증착(FCVD; flowable chemical vapor deposition)에 의해 상기 기판 상에 제1 산화물 층을 퇴적하는 단계 - 상기 제1 산화물 층은 상기 제1 트렌치를 채우고, 상기 제1 산화물 층은 상기 제2 트렌치를 부분적으로 채우며, 상기 제1 트렌치의 제1 폭은 상기 제2 트렌치의 제2 폭보다 더 작음 - ; 및
제2 FCVD에 의해 상기 제1 산화물 층 상에 제2 산화물 층을 퇴적하는 단계 - 상기 제2 산화물 층은 상기 제2 트렌치의 나머지 부분을 채움 -
를 포함하는 방법.
실시예 10. 실시예 9에 있어서,
상기 제1 산화물 층은 상기 핀들 및 상기 기판과 접촉하여 퇴적되고, 상기 제2 산화물 층은 상기 제1 산화물 층과 접촉하여 퇴적되는 것인 방법.
실시예 11. 실시예 10에 있어서,
원자층 증착(ALD; atomic layer deposition)에 의해 상기 제2 산화물 층 위에 그리고 상기 제2 산화물 층과 접촉하여 제3 산화물 층을 퇴적하는 단계를 더 포함하는 방법.
실시예 12. 실시예 9에 있어서,
상기 제1 산화물 층을 퇴적하고 상기 제2 산화물 층을 퇴적하기 위한 전구체는 트리실릴아민 및 암모니아를 포함하고, 상기 제1 산화물 층은 상기 제2 산화물 층과는 상이한 암모니아 유량으로 퇴적되는 것인 방법.
실시예 13. 실시예 12에 있어서,
상기 제1 산화물 층은 40 sccm 내지 80 sccm 범위 내의 제1 암모니아 유량으로 퇴적되고, 상기 제2 산화물 층은 20 sccm 내지 30 sccm 범위 내의 제2 암모니아 유량으로 퇴적되는 것인 방법.
실시예 14. 실시예 9에 있어서,
상기 제1 트렌치의 제1 높이 대 폭 비는 20 내지 70이고, 상기 제2 트렌치의 제2 높이 대 폭 비는 18 내지 35인 것인 방법.
실시예 15. 방법에 있어서,
기판에 복수의 트렌치들을 형성하는 단계 - 복수의 핀들이 상기 트렌치들에 인접하게 그리고 상기 기판으로부터 연장되며 형성됨 - ;
제1 유동성 화학적 기상 증착(FCVD)에 의해 상기 트렌치들에 제1 산화물 층을 퇴적하는 단계; 및
제2 FCVD에 의해 상기 제1 산화물 층 상에 제2 산화물 층을 퇴적하는 단계 - 상기 제1 산화물 층은 상기 제2 산화물 층보다 더 큰 등각성(conformality)으로 퇴적됨 -
를 포함하는 방법.
실시예 16. 실시예 15에 있어서,
상기 제1 산화물 층은 상기 핀들 및 상기 기판과 접촉하여 퇴적되고, 상기 제2 산화물 층은 상기 제1 산화물 층과 접촉하여 퇴적되는 것인 방법.
실시예 17. 실시예 15에 있어서,
상기 제1 산화물 층을 퇴적하고 상기 제2 산화물 층을 퇴적하기 위한 전구체는 트리실릴아민 및 암모니아를 포함하고, 상기 제1 산화물 층은 상기 제2 산화물 층과는 상이한 암모니아 유량으로 퇴적되는 것인 방법.
실시예 18. 실시예 17에 있어서,
상기 제1 산화물 층은 20 sccm 내지 30 sccm 범위 내의 제1 암모니아 유량으로 퇴적되고, 상기 제2 산화물 층은 40 sccm 내지 80 sccm 범위 내의 제2 암모니아 유량으로 퇴적되는 것인 방법.
실시예 19. 실시예 15에 있어서,
상기 트렌치들 중 제1 트렌치의 제1 높이 대 폭 비는 18 내지 35이고, 상기 트렌치들 중 제2 트렌치의 제2 높이 대 폭 비는 20 내지 70이며, 상기 제1 산화물 층은 상기 제1 트렌치 및 상기 제2 트렌치를 부분적으로 채우고, 상기 제2 산화물 층은 상기 제1 트렌치의 제1 나머지 및 상기 제2 트렌치의 제2 나머지를 채우는 것인 방법.
실시예 20. 실시예 15에 있어서,
상기 제2 산화물 층 위에 제1 아이솔레이션 핀을 형성하는 단계를 더 포함하고, 상기 기판의 주면에 수직인 방향으로 상기 제1 아이솔레이션 핀 아래의 상기 제1 산화물 층 및 상기 제2 산화물 층의 결합 두께는 18 nm 미만인 것인 방법.

Claims (10)

  1. 방법에 있어서,
    기판에 제1 트렌치를 에칭하는 단계;
    제1 유동성 화학적 기상 증착(flowable chemical vapor deposition) 프로세스를 이용해 상기 제1 트렌치에 제1 절연 층을 퇴적하는 단계;
    제2 유동성 화학적 기상 증착 프로세스를 이용해 상기 제1 절연 층 상에 제2 절연 층을 퇴적하는 단계 - 상기 제2 유동성 화학적 기상 증착 프로세스는 상기 제1 유동성 화학적 기상 증착 프로세스와는 상이한 프로세스 파라미터를 갖고, 상기 제1 트렌치의 일부는 상기 제1 절연 층 및 상기 제2 절연 층에 의해 채워지지 않은 채로 유지됨 - ; 및
    상기 제1 절연 층 및 상기 제2 절연 층에 의해 채워지지 않은 상기 제1 트렌치의 일부에 절연 핀을 형성하는 단계
    를 포함하는 방법.
  2. 청구항 1에 있어서,
    상기 제1 절연 층 및 상기 제2 절연 층은 실리콘 이산화물을 포함하는 것인 방법.
  3. 청구항 1에 있어서,
    상기 제1 유동성 화학적 기상 증착 프로세스 및 상기 제2 유동성 화학적 기상 증착 프로세스는 트리실릴아민 및 암모니아에 상기 기판을 노출시키는 것을 포함하는 것인 방법.
  4. 청구항 3에 있어서,
    상기 제1 유동성 화학적 기상 증착 프로세스는 800 sccm 내지 1000 sccm 범위 내의 제1 유량으로 퇴적 챔버에 트리실릴아민을 디스펜싱하고 40 sccm 내지 80 sccm 범위 내의 제2 유량으로 상기 퇴적 챔버에 암모니아를 디스펜싱하는 것을 포함하고, 상기 제2 유동성 화학적 기상 증착 프로세스는 800 sccm 내지 1000 sccm 범위 내의 제3 유량으로 상기 퇴적 챔버에 트리실릴아민을 디스펜싱하고 20 sccm 내지 30 sccm 범위 내의 제4 유량으로 상기 퇴적 챔버에 암모니아를 디스펜싱하는 것을 포함하는 것인 방법.
  5. 청구항 3에 있어서,
    상기 제1 유동성 화학적 기상 증착 프로세스는 800 sccm 내지 1000 sccm 범위 내의 제1 유량으로 퇴적 챔버에 트리실릴아민을 디스펜싱하고 20 sccm 내지 30 sccm 범위 내의 제2 유량으로 상기 퇴적 챔버에 암모니아를 디스펜싱하는 것을 포함하고, 상기 제2 유동성 화학적 기상 증착 프로세스는 800 sccm 내지 1000 sccm 범위 내의 제3 유량으로 상기 퇴적 챔버에 트리실릴아민을 디스펜싱하고 40 sccm 내지 80 sccm 범위 내의 제4 유량으로 상기 퇴적 챔버에 암모니아를 디스펜싱하는 것을 포함하는 것인 방법.
  6. 청구항 1에 있어서,
    상기 제1 절연 층은 상기 기판의 주면에 수직인 제1 방향으로 상기 제1 트렌치의 하부 표면 상의 제1 두께로 형성되며, 상기 제1 절연 층은 상기 기판의 주면에 평행한 제2 방향으로 상기 제1 트렌치의 측부 표면 상의 제2 두께로 형성되고, 상기 제2 절연 층은 상기 제1 방향으로 상기 제1 트렌치의 하부 표면 상의 제3 두께로 형성되며, 상기 제2 절연 층은 상기 제2 방향으로 상기 제1 트렌치의 측부 표면 상의 제4 두께로 형성되고, 상기 제1 두께에 대한 상기 제2 두께의 비는 상기 제3 두께에 대한 상기 제4 두께의 비보다 더 작은 것인 방법.
  7. 청구항 1에 있어서,
    상기 제1 절연 층은 상기 기판의 주면에 수직인 제1 방향으로 상기 제1 트렌치의 하부 표면 상의 제1 두께로 형성되며, 상기 제1 절연 층은 상기 기판의 주면에 평행한 제2 방향으로 상기 제1 트렌치의 측부 표면 상의 제2 두께로 형성되고, 상기 제2 절연 층은 상기 제1 방향으로 상기 제1 트렌치의 하부 표면 상의 제3 두께로 형성되며, 상기 제2 절연 층은 상기 제2 방향으로 상기 제1 트렌치의 측부 표면 상의 제4 두께로 형성되고, 상기 제1 두께에 대한 상기 제2 두께의 비는 상기 제3 두께에 대한 상기 제4 두께의 비보다 더 큰 것인 방법.
  8. 청구항 1에 있어서,
    상기 기판에 제2 트렌치 및 제3 트렌치를 에칭하는 단계를 더 포함하고, 상기 제1 절연 층은 상기 제2 트렌치를 채우도록 퇴적되며, 상기 제1 절연 층 및 상기 제2 절연 층은 상기 제3 트렌치를 채우도록 퇴적되는 것인 방법.
  9. 방법에 있어서,
    기판 상에 복수의 핀들을 형성하는 단계 - 제1 트렌치 및 제2 트렌치가 상기 핀들에 인접하게 형성됨 - ;
    제1 유동성 화학적 기상 증착(FCVD; flowable chemical vapor deposition)에 의해 상기 기판 상에 제1 산화물 층을 퇴적하는 단계 - 상기 제1 산화물 층은 상기 제1 트렌치를 채우고, 상기 제1 산화물 층은 상기 제2 트렌치를 부분적으로 채우며, 상기 제1 트렌치의 제1 폭은 상기 제2 트렌치의 제2 폭보다 더 작음 - ; 및
    제2 FCVD에 의해 상기 제1 산화물 층 상에 제2 산화물 층을 퇴적하는 단계 - 상기 제2 산화물 층은 상기 제2 트렌치의 나머지 부분을 채움 -
    를 포함하는 방법.
  10. 방법에 있어서,
    기판에 복수의 트렌치들을 형성하는 단계 - 복수의 핀들이 상기 트렌치들에 인접하게 그리고 상기 기판으로부터 연장되며 형성됨 - ;
    제1 유동성 화학적 기상 증착(FCVD)에 의해 상기 트렌치들에 제1 산화물 층을 퇴적하는 단계; 및
    제2 FCVD에 의해 상기 제1 산화물 층 상에 제2 산화물 층을 퇴적하는 단계 - 상기 제1 산화물 층은 상기 제2 산화물 층보다 더 큰 등각성(conformality)으로 퇴적됨 -
    를 포함하는 방법.
KR1020220075610A 2022-01-26 2022-06-21 반도체 디바이스 및 방법 KR20230115200A (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202263267155P 2022-01-26 2022-01-26
US63/267,155 2022-01-26
US17/729,546 2022-04-26
US17/729,546 US20230238271A1 (en) 2022-01-26 2022-04-26 Semiconductor Device and Method

Publications (1)

Publication Number Publication Date
KR20230115200A true KR20230115200A (ko) 2023-08-02

Family

ID=86349458

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020220075610A KR20230115200A (ko) 2022-01-26 2022-06-21 반도체 디바이스 및 방법

Country Status (4)

Country Link
US (1) US20230238271A1 (ko)
KR (1) KR20230115200A (ko)
CN (1) CN116153784A (ko)
DE (1) DE102022110851A1 (ko)

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110151677A1 (en) 2009-12-21 2011-06-23 Applied Materials, Inc. Wet oxidation process performed on a dielectric material formed from a flowable cvd process
DE102016121443A1 (de) 2016-07-29 2018-02-01 Taiwan Semiconductor Manufacturing Company, Ltd. Dotierung durch Diffusion und Epitaxie-Profilformen
US11282938B2 (en) 2018-09-28 2022-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Capping layers in metal gates of transistors
US11527653B2 (en) 2020-07-22 2022-12-13 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacture

Also Published As

Publication number Publication date
CN116153784A (zh) 2023-05-23
TW202335291A (zh) 2023-09-01
US20230238271A1 (en) 2023-07-27
DE102022110851A1 (de) 2023-07-27

Similar Documents

Publication Publication Date Title
US11682711B2 (en) Semiconductor device having multi-layered gate spacers
US20230253472A1 (en) Semiconductor Device and Method
US11854688B2 (en) Semiconductor device and method
TWI807431B (zh) 半導體結構及其製造方法
US20240136220A1 (en) Shallow Trench Isolation Forming Method and Structures Resulting Therefrom
US20210226033A1 (en) Semiconductor Device and Method of Manufacture
US20230163075A1 (en) Semiconductor Device and Method
TWI801923B (zh) 半導體元件及其製造方法
US20230008494A1 (en) Gate structures in transistor devices and methods of forming same
US20220367187A1 (en) Semiconductor Device and Method of Manufacture
US20230238271A1 (en) Semiconductor Device and Method
TWI844225B (zh) 半導體元件形成的方法
TWI844162B (zh) 半導體裝置及其形成方法
US12002719B2 (en) Gapfill structure and manufacturing methods thereof
US12021116B2 (en) Semiconductor gates and methods of forming the same
TWI843525B (zh) 半導體裝置及其形成方法
KR102546906B1 (ko) Finfet 디바이스 및 방법
US20220359066A1 (en) Semiconductor Device and Method
US20230268416A1 (en) Semiconductor Devices and Methods of Manufacture
US20230154984A1 (en) Transistor Isolation Regions and Methods of Forming the Same
US20220093758A1 (en) Semiconductor Device and Method
US20230155006A1 (en) Semiconductor Device and Method
US20230282750A1 (en) Dielectric Layers for Semiconductor Devices and Methods of Forming the Same
TW202425101A (zh) 半導體裝置及其形成方法
KR20220151108A (ko) 트랜지스터 격리 영역들 및 그 형성 방법들

Legal Events

Date Code Title Description
E902 Notification of reason for refusal