TW202403889A - 半導體裝置及其形成方法 - Google Patents

半導體裝置及其形成方法 Download PDF

Info

Publication number
TW202403889A
TW202403889A TW112116194A TW112116194A TW202403889A TW 202403889 A TW202403889 A TW 202403889A TW 112116194 A TW112116194 A TW 112116194A TW 112116194 A TW112116194 A TW 112116194A TW 202403889 A TW202403889 A TW 202403889A
Authority
TW
Taiwan
Prior art keywords
dielectric layer
layer
dielectric material
interlayer dielectric
region
Prior art date
Application number
TW112116194A
Other languages
English (en)
Inventor
黃玉蓮
李資良
李志鴻
陳濬凱
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202403889A publication Critical patent/TW202403889A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76813—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving a partial via etch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76814—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics post-treatment or after-treatment, e.g. cleaning or removal of oxides on underlying conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76825—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by exposing the layer to particle radiation, e.g. ion implantation, irradiation with UV light or electrons etc.
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76826—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by contacting the layer with gases, liquids or plasmas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/4175—Source or drain electrodes for field effect devices for lateral devices where the connection to the source or drain region is done through at least one part of the semiconductor substrate thickness, e.g. with connecting sink or with via-hole
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Thin Film Transistor (AREA)

Abstract

描述電晶體接觸及其形成方法。在一實施例中，一種裝置包括：設置於半導體基板上方的源極/汲極區；設置於源極/汲極區上方的介電層，介電層包括第一介電材料；設置於介電層上方的層間介電層，層間介電層包括第二介電材料和摻雜物，第二介電材料不同於第一介電材料，且層間介電層的第一部份具有第一濃度的摻雜物，層間介電層的第二部份具有第二濃度的摻雜物，第一濃度小於第二濃度；源極/汲極接觸延伸穿過層間介電層和介電層以與源極/汲極區接觸，層間介電層的第一部份設置於源極/汲極接觸與層間介電層的第二部份之間。

Description

電晶體接觸及其形成方法
無
半導體裝置用於各種電子應用，諸如個人電腦、手機、數位相機及其他電子設備。半導體裝置通常藉由在半導體基板上方依次沉積絕緣或介電層、導電層及半導體材料層及使用微影技術來圖案化各種材料層以在其上形成電路元件及部件來製造。
半導體行業通過不斷縮小最小特徵尺寸來不斷提高各種電子元件(例如電晶體、二極體、電阻器、電容器等)的整合密度，從而允許在給定的晶片面積內整合更多的元件。然而，隨著最小特徵尺寸的減小，出現了需要解決的額外問題。
無
以下揭露內容提供用於實施本揭露的不同特徵的許多不同的實施例或實例。下文描述元件及配置的特定實例以簡化本揭露。當然，這些特定實例僅為實例，而不旨在進行限制。例如，在以下描述中第一特徵在第二特徵上方或上的形成可以包含第一特徵及第二特徵直接接觸地形成的實施例，且亦可以包含額外特徵可以形成於第一特徵與第二特徵之間以使得第一特徵及第二特徵可以不直接接觸的實施例。另外，本揭露可以在各種實例中重複附圖標記及/或字母。此重複係出於簡單及清楚的目的，且其本身並不指示所論述的各種實施例及/或組態之間的關係。
另外，為了便於描述，本文中可以使用空間相對術語(諸如「下伏於」、「在…下方」、「底部」、「上覆於」、「上部」及其類似者)，以描述如圖式中所圖示的一個部件或特徵與另一部件或特徵的關係。除了在圖式中所描繪的定向之外，空間相對術語亦旨在涵蓋裝置在使用或操作中的不同定向。設備可以以其他方式定向(旋轉90度或設置於其他定向)，且因此可以相應地解釋本文中所使用的空間相對描述詞。
根據各種實施例，通過諸如層間介電層或金屬間介電層的介電材料形成用於接觸/通孔的開口。介電材料設置在蝕刻停止層上。執行一個或多個製程以相對於清潔開口的蝕刻製程降低開口周圍的介電材料的蝕刻速率。如此一來，可以減少清潔程序中對介電材料的損壞，從而增加介電材料的電隔離能力。
第1圖說明根據一些實施例的鰭式場效應電晶體(Fin Field-Effect Transistors，FinFETs)的示例。第1圖是一個三維視圖，為了論述清楚起見，省略了FinFET的一些特徵。FinFET包括在基板50 (例如，半導體基板) 的主表面上方延伸的鰭部52，其中鰭部52用於做為FinFET的溝道區58。隔離區56設置在相鄰的鰭部52之間，且鰭部52可以在相鄰的隔離區56上方之間突出，其中隔離區56例如為淺溝槽隔離(shallow trench isolation，STI)。鰭部52之間的隔離區56是鰭隔離結構。雖然隔離區56在描述/圖式中是與基板50分離，但在各實施例中，術語「基板」可以指代單獨的半導體基板，或者半導體基板和隔離區56的組合。另外，雖然鰭部52的下部被繪示為具有基板50的單一、連續材料，但鰭部52的下部和/或基板50可包括單一材料或多種材料。
閘極電介質112沿著鰭部52的側壁和頂面設置，閘電極114設置於閘極電介質112的上方，源極/汲極區88(以虛線繪示)相對於閘極電介質112和閘電極114設置於鰭部52的相對側，且源極/汲極區88可以根據上下文的描述單獨或共同地指源極或汲極。閘極間隔件82將源極/汲極區88和閘電極114隔開。層間介電層94(inter-layer dielectric，ILD)形成於源極/汲極區88的上方，源極/汲極區88的接觸(隨後說明)是透過層間介電層94而形成。源極/汲極區88在各種鰭部52之間共享，例如，相鄰的源極/汲極區88電性連接，例如通過向晶膜生長使源極/汲極區88合併，或者通過將源極/汲極區88與相同的源極/汲極接觸耦合。
第1圖進一步說明後述的圖式所使用的參考剖面線，剖面線AA’是沿著鰭部52的縱軸且在例如FinFET的源極/汲極區88之間的電流流動的方向上，剖面線BB’ 是垂直於剖面線AA’並沿著閘電極114的縱軸，剖面線CC’是平行於剖面線BB’並延伸穿過FinFET的源極/汲極區88。為了清楚地說明，後續的圖式將會參考這些剖面線。
本揭露的一些實施例是在使用後閘極製程(gate-last process)形成的FinFET。在其他的實施例中，使用先閘極製程(gate-first process)。
第2-23D圖說明根據一些實施例的鰭式場效應電晶體的製造過程的中間階段的視圖。第2、3、4和5圖是繪示與第1圖相似的三維視圖。第6A、7A、8A、9A、10A、11A、12A、13A、14A、15A、16A、17A、18A、19A、20A、21A、22A和23A圖是沿著與第1圖的剖面線AA’相似的剖面線所繪示的剖面視圖。第6B、7B、8B、9B、10B、11B、12B、13B、14B、15B、16B、17B、18B、19B、20B、21B、22B和23B圖是沿著與第1圖的剖面線BB’相似的剖面線所繪示的剖面視圖。第6C、7C、8C、9C、10C、11C、12C、13C、14C、15C、16C、17C、18C、19C、20C、21C、22C和23C圖是沿著與第1圖的剖面線CC’相似的剖面線所繪示的剖面視圖。第19D和23D圖是俯視圖。
在第2圖中，提供了基板50，基板50可以是半導體基板，例如體半導體(bulk semiconductor)或絕緣體上半導體(semiconductor-on-insulator，SOI)基板等，且基板50被摻雜(例如，用p型或n型摻雜劑)或未摻雜。基板50可為晶圓，例如為矽晶圓。一般而言，SOI基板是形成在絕緣體層上的一層半導體材料，絕緣體層例如為埋藏式氧化物(buried oxide，BOX)層或氧化矽層等。絕緣體層設置於基板50上，通常是矽或玻璃基板。基板50也可能是其他基板，例如多層或梯度基板。在一些實施例中，基板50的半導體材料包括矽；鍺；化合物半導體包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦和/或銻化銦；合金半導體包括矽鍺、磷化砷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦和/或磷化砷化鎵銦；或其組合。
基板50具有n型區域50N和p型區域50P。n型區域50N可用於形成n型裝置，例如NMOS電晶體，例如n型FinFET。p型區域50P可用於形成p型裝置，例如PMOS電晶體，例如P型FinFET。n型區域50N與p型區域50P物理分離(未單獨繪示)，且任何數量的裝置部件(例如其他有源裝置、摻雜區、隔離結構等)可以設置在n型區域50N與p型區域50P之間。儘管繪示了一個n型區域50N及一個p型區域50P，但n型區域50N與p型區域50P是任意數量。
鰭部52形成於基板50中。鰭部52為半導體帶，也稱為半導體鰭片。鰭部52可通過蝕刻溝槽而形成在基板50中，其中蝕刻是任何可接受的蝕刻製程，例如反應離子蝕刻(reactive ion etch，RIE)、中性粒子束蝕刻(neutral beam etch，NBE)等，或其組合。並且，蝕刻製程可能是各向異性的。
鰭部52通過任何適合的方法以圖案化，例如，鰭部52使用一種或多種光刻製程來圖案化，其包括雙重圖案化或多重圖案化。一般來說，雙重圖案化或多重圖案化製程結合了光刻和自對準製程，其允許創建具有以下特徵的圖案：例如，間距小於使用單一直接光刻製程獲得的間距；例如，在一個實施例中，犧牲層形成在基板50的上方並使用光刻製程進行圖案化，使用自對準製程在圖案化的犧牲層旁邊形成間隔件，接著去除犧牲層，然後使用剩餘的間隔件來圖案化鰭部52。在一些實施例中，遮罩(或其他層)可保留在鰭部52上。
絕緣材料54形成在基板50的上方與相鄰的鰭部52之間。絕緣材料54是氧化物，例如氧化矽、氮化物等，或其組合，且絕緣材料54透過化學氣相沉積(chemical vapor deposition，CVD)製程形成，例如高密度等離子體化學氣相沉積(high density plasma chemical vapor deposition，HDP-CVD)、流動式化學氣相沉積(flowable CVD，FCVD)(例如，遠程等離子系統中，基於CVD的材料沉積和後固化以使其轉化為另一種材料，例如氧化物)等，或其組合。其他的絕緣材料通過任何可接受的製程來形成。在一些實施例中，絕緣材料54是由FCVD製程形成的氧化矽。一旦形成絕緣材料54，就可以執行退火程序。儘管絕緣材料54被繪示為單層，但是在一些實施例中，絕緣材料54是為多層。例如，在一些實施例中，先沿著基板50和鰭部52的表面形成襯裡(liner)(圖未示)。然後，在襯裡上方形成填充材料，例如先前描述的絕緣材料之一。
在一些實施例中，絕緣材料54形成後會成為多餘的絕緣材料54而覆蓋鰭部52，可對絕緣材料54使用去除製程以去除鰭部52上多餘的絕緣材料54。在一些實施例中，利用諸如化學機械拋光(chemical mechanical polish，CMP)、回蝕製程(etch-back process)或其組合等的平坦化製程。平坦化製程可以使鰭部52暴露，使得鰭部52的頂表面和絕緣材料54在平坦化製程後基本上為共面(在製程變化範圍內)。在遮罩保留在鰭部52上的實施例中，平坦化製程後可以暴露遮罩或去除遮罩，使得遮罩或鰭部52的頂表面分別與絕緣材料54基本為共面(在製程變化範圍內)。
前述的製程僅描述如何可以形成鰭部52的一個示例。在一些實施例中，鰭部52可以通過晶膜生長製程來形成，例如，在基板50的頂表面上形成介電層，且通過介電層蝕刻出溝層以暴露下面的基板50，同質磊晶結構在溝槽中晶膜生長以形成鰭部52。此外，在一些實施例中，異質磊晶結構可用於作為鰭部52，例如，鰭部52可能是凹陷的，且不同於鰭部52的材料可以在凹陷的鰭部52上方晶膜生長。在此類的實施例中，鰭部52包括凹陷材料及設置在凹陷材料上方的晶膜生長材料。在更進一步的實施例中，在基板50的頂表面上方形成介電層，且蝕刻出穿過介電層的溝槽，然後使用不同於基板50的材料在溝層中晶膜生長出易質磊晶結構以形成鰭部52。在同質磊晶結構或異質磊晶結構的晶膜生長的一些實施例中，晶膜生長的材料可以在生長期間被原位摻雜，應當理解，同質磊晶結構或異質磊晶結構的摻雜和注入也可以非原位摻雜。
此外，在n型區域50N(例如，NMOS區)中晶膜生長與p型區域50P(例如，PMOS區)中的材料不同可能是有利的。在各種實施例中，鰭部52的上部可以由矽鍺(Si xGe 1-x，其中x是0到1的範圍內)、碳化矽、純或基本純的鍺、III-V族化合物半導體或II-VI族化合物半導體等，例如，用於形成III-V族化合物半導體包括但不限於砷化銦、砷化鋁、砷化鎵、磷化銦、氮化鎵、砷化銦鎵、砷化銦鋁、銻化鎵、銻化鋁、磷化鋁及磷化鎵等。
在第3圖中，絕緣材料54凹陷以形成STI區域56。絕緣材料54凹陷，使得鰭部52的上部從相鄰的STI區域56之間突出。此外，STI區域56的頂表面具有如圖所示的平坦表面、凸面、凹面(例如碟型)或其組合。STI區域56的頂表面可以透過適當的蝕刻形成平坦的、凸起的和/或凹陷的。使STI區域56凹陷可以使用可接受的蝕刻製程，例如對絕緣材料54的材料具有選擇性的蝕刻製程(例如，絕緣材料54的材料比鰭部52的材料具有更快的速率蝕刻)；例如，可以使用稀氫氟酸(dHF)執行氧化物的去除。
另外，適當的阱(未單獨繪示)可以在鰭部52和/或基板50中形成。阱可以具有與隨後將在n型區域50N和p型區域50P的每一個中形成的源極/汲極區88的導電類型相反的導電類型。在一些實施例中，p型阱形成在n型區域50N中，n型阱形成在p型區域50P中。在一些實施例中，p型阱或n型阱皆形成在n型區域50N和p型區域50P中。
在具有不同類型的阱的實施例中，n型區域50N和p型區域50P的不同注入步驟可以使用諸如光阻抗蝕劑的遮罩(未單獨繪示)來實現，例如，在n型區域50N中的鰭部52和STI區域56的上方形成光阻抗蝕劑，圖案化光阻抗蝕劑以暴露基板50的p型區域50P，其中光阻抗蝕劑可以通過使用旋塗技術來形成，且可使用可接受的光刻技術來圖案化。在光阻抗蝕劑圖案化後，在p型區域50P中進行n型摻雜物的注入，其中光阻抗蝕劑可以做為遮罩以基本上防止n型摻雜物注入到n型區域50N。注入到該區域中的n型摻雜物可以是磷、砷或銻等，n型摻雜物的濃度等於或小於10 18cm -3，例如介於10 16cm -3和10 18cm -3之間。在注入之後，去除光阻抗蝕劑，例如通過可接受的灰化程序。
在注入p型區域50P之後或之前，在p型區域50P中的鰭部52和STI區域56的上方形成諸如光阻抗蝕劑的遮罩(未單獨繪示)。圖案化光阻抗蝕劑以暴露基板50的n型區域50N，其中光阻抗蝕劑可以通過使用旋塗技術來形成，且可使用可接受的光刻技術來圖案化。一旦光阻抗蝕劑圖案化，便可以在n型區域50N中進行p型摻雜物的注入，且光阻抗蝕劑可以做為遮罩來基本上防止p型摻雜物注入到p型區域50P中。注入到該區域中的p型摻雜物可以是硼、氟化硼或銦等，p型摻雜物的濃度等於或小於10 18cm -3，例如介於10 16cm -3和10 18cm -3之間的。在注入之後，去除光阻抗蝕劑，例如通過可接受的灰化程序。
在n型區域50N和p型區域50P的注入之後，執行退火以修復由於注入而造成的損壞，並激活注入的p型和/或n型摻雜物。在鰭部52為晶膜生長的磊晶結構的一些實施例中，生長的材料可以在生長期間被原位摻雜，應當理解，摻雜和注入也可以非原位摻雜。
在第4圖中，虛擬介電層62形成在鰭部52上。虛擬介電層62由諸如氧化矽、氮化矽或其組合等的介電材料形成，且透過可接受的技術進行沉積或熱生長。虛擬閘極層64形成於虛擬介電層62的上方。其中，虛擬閘極層64可沉積於虛擬介電層62的上方，然後平坦化，例如透過CMP。虛擬閘極層64可以由導電或非導電材料形成，例如非晶矽、多晶矽、多晶矽鍺(poly-SiGe)、金屬、金屬氮化物、金屬矽化物或金屬氧化物等，虛擬閘極層64通過物理氣相沉積(physical vapor deposition，PVD)或CVD等沉積。虛擬閘極層64可以由對絕緣材料具有高蝕刻選擇性的材料形成，例如STI區域56和/或虛擬介電層62。遮罩層66形成於虛擬閘極層64的上方，遮罩層66沉積在虛擬閘極層64的上方。遮罩層66由諸如化矽或氮氧化矽等的介電材料形成。在該示例中，跨越n型區域50N和p型區域50P形成單個虛擬閘極層64和單個遮罩層66。在所示的實施例中，虛擬介電層62覆蓋鰭部52和STI區域56，使得虛擬介電層62在STI區域56上方和虛擬閘極層64與STI區域56之間延伸。在另一個實施例中，虛擬介電層62僅覆蓋鰭部52。
在第5圖中，使用可接受的光刻和蝕刻技術將遮罩層66圖案化以形成遮罩76，然後，通過任何可接受的蝕刻技術將遮罩76的圖案轉移到虛擬閘極層64以形成虛擬閘極74。其中，遮罩76的圖案可以選擇性地通過任何可接受的蝕刻技術進一步地移轉到虛擬介電層62以形成虛擬介電層72。虛擬閘極74覆蓋與鰭部52相對應的溝道區58。遮罩76的圖案可用於物理分離相鄰的虛擬閘極74。虛擬閘極74以可具有基本上垂直於(在製程變化範圍內)縱向方向的縱向方向。遮罩76可以在虛擬閘極74的圖案化期間被移除，或者可以在後續處理期間被移除。
第6A-23D圖繪示了實施例裝置的製造程序中的各種附加步驟。第6A-23D圖繪示了n型區域50N和p型區域50P中的特徵，例如，所示結構可適用於n型區域50N和p型區域50P，其中，n型區域50N和p型區域50P的結構差異(如果有的話)在每個附圖的描述中解釋。
在第6A-6C圖中，閘極間隔件82形成在鰭部52的上方和遮罩76(如果存在的話)、虛擬閘極74和虛擬介電層72之暴露的側壁上。閘極間隔件82可以通過共形地沉積一種或多種介電材料及後續蝕刻介電材料來形成。可接受的介電材料可包括氮化矽、碳氮化矽、氮氧化矽或碳氮氧化矽等，可接受的介電材料可通過諸如化學氣相沉積(CVD)或原子層沉積(atomic layer deposition，ALD)等的共形沉積製程來形成。其他的介電材料可以通過任何可接受的製程來形成。執行任何可接受的蝕刻製程以圖案化介電材料，例如乾式蝕刻或濕式蝕刻等或其組合，且蝕刻可以是各向異性的。介電材料在被蝕刻時，介電材料有部分留在虛擬閘極74的側壁上（因此形成閘極間隔件82，參見第6A圖）。在一些實施例中，調整用於形成閘極間隔件82的蝕刻，使得介電材料在被蝕刻時，也具有留在鰭部52的側壁上的部分（因此形成鰭間隔件84，參見第6C圖）。在蝕刻之後，鰭間隔件84(如果存在的話)和閘極間隔件82可以具有直的側壁(如圖所示)，或者可以具有圓形的側壁(未單獨繪示)。
此外，可以執行注入以在鰭部52中形成輕摻雜源極/汲極(LDD)區(未單獨繪示)。在具有不同裝置類型的實施例中，類似於前述中用於阱的注入，可以在n型區域50N上方形成遮罩(未單獨繪示)，例如光阻抗蝕劑，同時暴露p型區域50P，並且適當類型(例如，p型)的摻雜物可被注入到暴露在p型區域50P的鰭部52中。接著，移除遮罩。然後，可以在暴露n型區域50N的同時，在p型區域50P的上方形成諸如光阻抗蝕劑的遮罩(未單獨繪示)，並且可以將適當類型的摻雜物(例如，n型)注入到鰭部52中暴露在n型區域50N。接著，接著，移除遮罩。其中n型摻雜物可以是前述的任何n型摻雜物，p型摻雜物可以是前述的任何p型摻雜物。在注入期間，溝道區58保持被虛擬閘極74覆蓋，使得溝道區58保持基本上沒有被注入以形成LDD區的摻雜物。LDD區域的摻雜物濃度可能在10 15cm -3到10 19cm -3的範圍內。退火可用於修復由於注入而造成的損壞並激活注入的摻雜物。
值得注意的是，前述的說明，大致上描述了形成間隔件和LDD區的製程，可以使用其他製程或順序，例如可以使用更少或額外的間隔件，可以使用不同的步驟順序以形成及/或去除間隔件等。此外，n型和p型裝置可以使用不同的結構和步驟來形成。
在第7A-7C圖中，磊晶源極/汲極區88形成在鰭部52中。磊晶源極/汲極區88形成在鰭部52中，使得每個虛擬閘極74設置在每對相鄰磊晶源極/汲極區88之間。在一些實施例中，磊晶源極/汲極區88可以延伸到鰭部52，且也可以穿透鰭部52。在一些實施例中，閘極間隔件82用於通過適當的橫向距離將磊晶源極/汲極區88與虛擬閘極74分開，使得磊晶源極/汲極區88不會造成之後形成的FinFETs的閘極短路。可以選擇磊晶源極/汲極區88的材料以在各個溝道區58中施加壓力，從而提高性能。
n型區域50N中的磊晶源極/汲極區88可以通過遮蔽p型區域50P和蝕刻n型區域50N中的鰭部52的源極/汲極區以在n型區域50N中形成凹槽來形成鰭部52。然後，n型區域50N中的磊晶源極/汲極區88在凹陷中晶膜生長。磊晶源極/汲極區88可以包括適用於n型裝置的任何可接受的材料，例如，若鰭部52是矽，則n型區域50N中的磊晶源極/汲極區88可以包括對溝道區58施加拉伸應變的材料，例如矽、碳化矽、摻磷矽、磷-摻雜的碳化矽或磷化矽等。n型區域50N中的磊晶源極/汲極區88可以稱為「n型源極/汲極區」。n型區域50N中的磊晶源極/汲極區88可以具有從鰭部52相對的表面凸起的表面且可以具有刻面。
p型區域50P中的磊晶源極/汲極區88可以通過遮蔽n型區域50N並蝕刻p型區域50P中的鰭部52的源極/汲極區以在p型區域50P中形成凹槽來形成鰭部52。然後，p型區域50P中的磊晶源極/汲極區88在凹槽中晶膜生長。磊晶源極/汲極區88可以包括適用於p型裝置的任何可接受的材料，例如，如果鰭部52是矽，則p型區域50P中的磊晶源極/汲極區88可以包括對溝道區58施加壓縮應變的材料，例如矽鍺、摻硼矽鍺、鍺或鍺錫等。p型區域50P中的磊晶源極/汲極區88可以稱為「p型源極/汲極區」。p型區域50P中的磊晶源極/汲極區88可以具有從鰭部52相對應的表面凸起的表面且可以具有刻面。
磊晶源極/汲極區88和/或鰭部52可以注入摻雜劑(dopant)以形成源極/汲極區，類似於前述的用於形成輕摻雜源極/汲極區的製程，隨後進行退火。源極/汲極區的摻雜物濃度可能在10 19cm -3和10 21cm -3之間。用於源極/汲極區的n型和/或p型摻雜物可以是前述的任何摻雜物。在一些實施例中，磊晶源極/汲極區88可以在生長期間被原位摻雜。
作為用於形成磊晶源極/汲極區88的晶膜製程的結果，磊晶源極/汲極區88的上表面具有橫向向外擴展超過鰭部52的側壁的刻面。在一些實施例中，這些刻面導致相鄰的磊晶源極/汲極區88合併，如第1圖所示。在一些實施例中，相鄰的磊晶源極/汲極區88在晶膜製程完成之後保持分離，如第7C圖所示。在所示實施例中，形成鰭間隔件84以覆蓋在STI區域56上方延伸的鰭部52的側壁的一部分，從而阻止晶膜生長。在另一個實施例中，調整用於形成閘極間隔件82的間隔件刻蝕而不形成鰭間隔件84，從而使磊晶源極/汲極區88延伸至STI區域56的表面。
在第8A-8C圖中，第一層間介電層94沉積在磊晶源極/汲極區88、閘極間隔件82和遮罩76(如果存在)或虛擬閘極74的上方。第一層間介電層94可以由介電材料形成，其可以通過任何合適的方法沉積，例如CVD、等離子體增強CVD(plasma-enhanced CVD，PECVD)或FCVD等。可接受的介電材料可以包括磷矽酸鹽玻璃(phospho-silicate glass，PSG)、硼矽酸鹽玻璃(boro-silicate glass，BSG)、摻硼磷矽酸鹽玻璃(boron-doped phospho-silicate glass，BPSG)或未摻雜矽酸鹽玻璃(undoped silicate glass，USG)等。其他介電材料可以通過任何可接受的製程來形成。
在一些實施例中，接觸蝕刻停止層(contact etch stop layer，CESL)92形成在第一層間介電層 94和磊晶源極/汲極區88、閘極間隔件82和遮罩76 (如果存在的話）或虛擬閘極74之間。接觸蝕刻停止層92可以由對第一層間介電層94具有高蝕刻選擇性的介電材料形成。可接受的介電材料可包括氮化矽、碳氮化矽、氮氧化矽、碳氮氧化矽等，其可通過諸如化學氣相沉積(CVD)或原子層沉積(ALD)等的共形沉積製程形成。
在第9A-9C圖中，執行去除製程以使第一層間介電層94的頂表面與遮罩76(如果存在)或虛擬閘極74的頂表面齊平。在一些實施例中，平坦化製程是利用諸如化學機械拋光(CMP)、回蝕製程或其組合等。平坦化製程還可以去除虛擬閘極74上的遮罩76，以及沿著遮罩76的側壁的部分閘極間隔件82。在平面化製程之後，第一層間介電層94、接觸蝕刻停止層92、閘極間隔件82和遮罩76(如果存在)或虛擬閘極74的頂表面基本上為共面(在製程變化範圍內)。因此，遮罩76(如果存在的話)或虛擬閘極74的頂表面通過第一層間介電層94而暴露。在所示實施例中，保留遮罩76，且平坦化製程使第一層間介電層94的頂表面與遮罩76的頂表面齊平。
在第10A-10C圖中，在蝕刻製程中去除遮罩76(如果存在的話)和虛擬閘極74，從而形成凹槽96，也可以去除凹槽96中部分的虛擬介電層72。在一些實施例中，只有虛擬閘極74被移除，並且，虛擬介電層72保留且被凹槽96暴露。在一些實施例中，虛擬介電層72從裸晶(die)的第一區域(例如，核心邏輯區域)中的凹槽96中移除，並保留在裸晶的第二區域(例如，輸入/輸出區域)中的凹槽96中。在一些實施例中，虛擬閘極74通過各向異性乾式蝕刻製程去除，例如，蝕刻製程包括使用反應氣體的乾式蝕刻製程，該反應氣體以比第一層間介電層94或閘極間隔件82更快的速率選擇性地蝕刻虛擬閘極74。在去除製程中，虛擬介電層72可做為蝕刻虛擬閘極74過程中的蝕刻停止層。然後，可以在去除虛擬閘極74之後，選擇性地去除虛擬介電層72。其中，每個凹槽96會暴露和/或覆蓋相對應的鰭部52的溝道區58。
在第11A-11C圖中，形成閘極介電層112和閘電極114用於替換閘結構。每對閘極介電層112和閘電極114可以統稱為閘極結構。每個閘極結構沿著鰭部52的溝道區58的側壁和頂面延伸。另外，閘極結構也在STI區域56上。
閘極介電層112包括設置在鰭部52的頂表面和側壁上及閘極間隔件82的側壁上的一層或多層閘極電介質層。閘極介電層112由由氧化物形成，例如氧化矽或金屬氧化物(例如為金屬矽酸鹽、其組合或其的多層等)。此外，或者，閘極介電層112可以由高k介電材料(例如，k值大於約7.0的介電材料)形成，例如鉿、鋁、鋯、鑭、錳、鋇、鈦、鉛及其組合的金屬氧化物或矽酸鹽。閘極介電層112的介電材料可以通過分子束沉積(molecular-beam deposition，MBD)、ALD、PECVD等形成。儘管圖中繪示了單層閘極介電層112，但是閘極介電層112可以包括任意數量的界面層和任意數量的主層，例如，閘極介電層112可以包括界面層和上覆的高k電介質層。
閘電極114包括設置在閘極介電層112上方的一或多層的閘極介電層。閘電極114由諸如氮化鈦、氧化鈦、氮化鉭、碳化鉭、鎢、鈷、釕、鋁、其組合或其多層等的含金屬材料形成。儘管圖中繪示了單層閘電極114，但是閘電極114可以包括任意數量的功函數調整層、任意數量的阻擋層、任意數量的膠層和填充材料。
作為形成閘極結構的一個示例，一或多層的閘極介電層可以沉積在凹槽96中，閘極介電層也可以沉積在第一層間介電層94、接觸蝕刻停止層92和閘極間隔件82的頂表面上。接著，一或多層的閘電極層可以沉積在閘極介電層上及凹槽96的剩餘部分中。然後，可以執行去除製程以去除閘極介電層和閘電極層的多餘部分，這些多餘部分在第一層間介電層94、接觸蝕刻停止層92和閘極間隔件82的頂表面的上方。在去除製程之後，閘極介電層有部分留在凹槽96中(因此形成閘極介電層112)。在去除製程之後，閘電極層有部分留在凹槽96中(從而形成閘電極114)。在一些實施例中，會利用諸如化學機械拋光(CMP)、回蝕製程或其組合等的平坦化製程。在平坦化製程之後，閘極間隔件82、接觸蝕刻停止層92、第一層間介電層94和閘極結構(包括閘極介電層112和閘電極114)的頂表面基本上為共面(在製程變化範圍內)。
n型區域50N和p型區域50P中的閘極介電層112的形成可以同時發生，使得每個區域中的閘極介電層112由相同的材料形成，並且，閘電極114的形成可以同時發生，使得每個區域中的閘電極114由相同的材料形成。在一些實施例中，每個區域中的閘極介電層112可以通過不同的製程形成，使得閘極介電層112可以包括不同的材料和/或具有不同的層數，及/或每個區域中的閘電極114可以是通過不同的製程形成，使得閘電極114可以包括不同的材料和/或具有不同的層數。其中，當使用不同的製程時，可以使用各種遮罩(mask)步驟來遮蔽及暴露適當的區域。
在第12A-12C圖中，閘極遮罩116形成在閘極結構(包括閘極介電層112和閘電極114)的上方。在一些實施例中，閘極遮罩116也可以形成在閘極間隔件82的上方，然後，形成閘極接觸以穿透閘極遮罩116以接觸閘電極114的頂表面。
作為形成閘極遮罩116的一個示例，可以使用任何可接受的蝕刻製程使閘極結構凹陷。在一些實施例中(未單獨繪示)，閘極間隔件82也會凹陷。接著，將一種或多種介電材料共形地沉積在凹槽中。其中介電材料也可以沉積在第一層間介電層94、接觸蝕刻停止層92和閘極間隔件82的頂表面上。可接受的介電材料可包括氮化矽、碳氮化矽、氮氧化矽或碳氮氧化矽等，可接受的介電材料可通過諸如化學氣相沉積(CVD)、原子層沉積(ALD)或等離子增強原子沉積(PEALD)等的共形沉積製程形成來。其他介電材料可以通過使用任何可接受的製程來形成。執行去除製程以去除介電材料的多餘部分，該多餘部分在第一層間介電層94、接觸蝕刻停止層92和閘極間隔件82的頂表面上方，從而形成閘極遮罩116。在一些實施例中，利用諸如化學機械拋光(CMP)、回蝕製程或其組合等的平坦化製程。介電材料在平坦化時，仍有部分的介電材料有留在凹槽中 (因此形成閘極遮罩116)。在平坦化製程之後，閘極間隔件82、接觸蝕刻停止層92、第一層間介電層94和閘極遮罩116的頂表面基本上為共面(在製程變化範圍內)。
在第13A-13C圖中，一或多層的接觸遮罩層124形成在閘極間隔件82、接觸蝕刻停止層92、第一層間介電層94和閘極遮罩116上方。接觸遮罩層124會被圖案化以限定通過第一層間介電層94所形成接觸開口的位置。在一些實施例中，接觸遮罩層124包括下遮罩層124A和上遮罩層124B，上遮罩層124B相對於下遮罩層124A的蝕刻具有高蝕刻選擇性。下遮罩層124A由諸如碳化鎢、氮化鈦或氮化鉭等金屬形成，下遮罩層124A可通過諸如PVD等的沉積製程形成。上遮罩層124B由諸如氧化矽等的介電材料形成，上遮罩層124B可以通過諸如CVD、ALD、PEALD等的沉積製程形成。其他可接受的材料可以透過使用任何可接受的製程來形成。
在一些實施例中，墊層122形成在接觸遮罩層124和閘極間隔件82、接觸蝕刻停止層92、第一層間介電層94和閘極遮罩116之間。墊層122由介電材料形成，例如氧化物，例如氧化矽或氧化鋁等，墊層122可通過CVD、ALD、PEALD等沉積。在一些實施例中，墊層122為通過可FCVD方法形成的可流動薄膜。另外，蝕刻停止層(未單獨繪示)可選地形成在墊層122和閘極間隔件82、接觸蝕刻停止層92、第一層間介電層94和閘極遮罩116之間。蝕刻停止層可以包括對蝕刻墊層122具有高蝕刻選擇性的介電材料，例如氮化矽、氧化矽或氮氧化矽等。
切割遮罩層126在接觸遮罩層124上形成。切割遮罩層126會被圖案化以限定切割出之後形成的接觸開口之間的位置，例如第一層間介電層94不會被圖案化，以限定之後形成的接觸開口被分離的位置。切割遮罩層126可以由諸如矽等的無機材料形成，其可以通過CVD或ALD等形成。
在第14A-14C圖中，切割遮罩層126使用可接受的光刻和蝕刻技術被圖案化以形成切割遮罩132，例如，使用光阻抗蝕劑134作為蝕刻遮罩來執行各向異性乾式蝕刻。其中光阻抗蝕劑134可以為單層光阻抗蝕劑、雙層光阻抗蝕劑或三層光阻抗蝕劑等。在一些實施例中，光阻抗蝕劑134是三層光阻抗蝕劑，包括底層(例如，底部抗反射塗層)、中間層(例如，氮化物、氧化物或氮氧化物等)和頂層(例如光敏材料)。光阻抗蝕劑134(及因此形成的切割遮罩132)有之後所形成的接觸開口將被分離的圖案。在形成切割遮罩132之後，可以去除光阻抗蝕劑134，例如通過可接受的灰化製程。
在第15A-15C圖中，接觸遮罩層124使用可接受的光刻和蝕刻技術被圖案化以形成接觸遮罩136，例如，使用切割遮罩132和光阻抗蝕劑138作為組合蝕刻遮罩來執行各向異性乾式蝕刻。光阻抗蝕劑138可以為單層光阻抗蝕劑、雙層光阻抗蝕劑、三層光阻抗蝕劑等。在一些實施例中，光阻抗蝕劑138是三層光阻抗蝕劑，包括底層(例如，底部抗反射塗層)、中間層(例如，氮化物、氧化物或氮氧化物等)和頂層(例如光敏材料)。光阻抗蝕劑138和切割遮罩132(及接觸遮罩136)具有共同的圖案，且該圖案為隨後形成的接觸開口的圖案。在形成接觸遮罩136之後，可以去除切割遮罩132和/或光阻抗蝕劑138，例如通過可接受的灰化製程、可接受的蝕刻製程或其組合等。
在第16A-16C圖中，通過第一層間介電層94形成接觸開口140，接觸開口140可以使用可接受的蝕刻技術來形成。接觸遮罩136用於做為蝕刻遮罩。接觸遮罩136的圖案被轉移到墊層122(如果存在)和/或第一層間介電層94。在所示實施例中，用於形成接觸開口140的蝕刻製程是自對準接觸(self-aligned contact，SAC)蝕刻製程，其中在接觸開口140的蝕刻期間，閘極間隔件82和閘極遮罩116會暴露於蝕刻劑。蝕刻可以包括任何可接受的蝕刻製程，諸如對第一層間介電層94的材料具有選擇性的製程(例如，以比閘極間隔件82、接觸蝕刻停止層92和閘極遮罩 116的材料具有更快的蝕刻速率以選擇性地蝕刻第一層間介電層94的材料)。其中蝕刻製程可以是各向異性的。接觸蝕刻停止層92使得對接觸開口140的蝕刻停止，因此，接觸開口140使接觸蝕刻停止層92暴露，且接觸蝕刻停止層92仍然覆蓋磊晶源極/汲極區88。
在第17A-17C圖中，在接觸開口140中執行處理程序142。在處理程序142之後，在接觸開口140中執行清潔程序144。可以在接觸開口140延伸穿過接觸蝕刻停止層92(隨後描述)之前執行清潔程序144。
處理程序142改變第一層間介電層94的處理區域的蝕刻速率。具體地，處理程序142會修改接觸開口140周圍的第一層間介電層94的區域94M，其中第一層間介電層94的未修改區域94U不受處理程序142的影響(或至少比經修改的層間介電層區域94M受到的影響小)。更詳細地說明，在接觸開口140延伸穿過接觸蝕刻停止層92前，執行清潔程序144以在接觸開口140的周圍清潔第一層間介電層94的殘留物。其中，清潔程序144包括蝕刻製程。相對於清潔程序144中使用的蝕刻，經修改的層間介電層區域94M具有較低的蝕刻速率。因此，與未修改的層間介電層區域94U相比，修改的層間介電層區域94M相對於清潔程序144所使用的蝕刻具有較高的蝕刻選擇性。在一些實施例中，處理程序142使得清潔程序144期間之經修改的層間介電層區域94M減少了60 %至98 %的蝕刻量。因此，可以減少清潔程序144期間對第一層間介電層94所造成的損壞，例如由清潔程序144中使用的蝕刻劑所造成的損壞。
根據用於形成第一層間介電層94的沉積製程的類型，其可以包含一種或多種能夠與將在清潔程序144中使用的蝕刻劑反應的摻雜物，其中摻雜物可包括氫或碳等。例如，當利用FCVD且由氧化矽形成第一層間介電層94時，第一層間介電層94可能包含氫摻雜物，且氫摻雜物可能與氟基蝕刻劑(fluorine-based etchant)反應，氟基蝕刻劑可用於清潔程序144。相對於清潔程序144中使用的蝕刻，處理程序142通過降低經修改的層間介電層區域94M中的摻雜物的濃度，以降低經修改的層間介電層區域94M的蝕刻速率至小於未修改的層間介電層區域94U的蝕刻速率。在一些實施例中，摻雜物是氫，且在處理程序142前，第一層間介電層94具有介於5 %至10 %的氫摻雜物濃度，並且，經過處理程序142，相比於未修改的層間介電層區域94U，經修改的層間介電層區域94M的氫摻雜物濃度降低了2 %至10 %，使得經修改的層間介電層區域94M具有小於5 %的氫摻雜物濃度。摻雜物可以(或不可以)從修改的層間介電層區域94M中消除，但在任何一種情況下，經修改的層間介電層區域94M具有比未修改的層間介電層區域94U更低的摻雜物濃度。當從經修改的層間介電層區域94M中消除了摻雜物時，經修改的層間介電層區域94M的摻雜物濃度為零。當摻雜物未從經修改的層間介電層區域94M中消除時，修改的層間介電層區域94M的摻雜物濃度不為零。降低摻雜物濃度可以增加經修改的層間介電層區域94M的密度，這取決於被消除的摻雜物的類型。在摻雜物包括氫的一些實施例中，與未修改的層間介電層區域94U相比，處理程序142將經修改的層間介電層區域94M的密度增加2 %至10 %，使得經修改的層間介電層區域94M具有介於2.25 g/cm 3至2.3 g/cm 3的密度。
與經修改的層間介電層區域94M相比，未修改的層間介電層區域94U未修改或執行較少的處理程序142。在一些實施例中，未修改的層間介電層區域94U保持初始組成，使得未修改的層間介電層區域94U在處理程序142之後，未修改的層間介電層區域94U的最終組成與在處理程序142前的未修改的層間介電層區域94U的初始組成相同。在一些實施例中，未修改的層間介電層區域94U通過處理程序142進行修改，但比經修改的層間介電層區域94M修改得更少，使得相比於經修改的層間介電層區域94M的最終組成，未修改的層間介電層區域94U的最終組成更接近於未修改的層間介電層區域94U的初始組成。
在一些實施例中，處理程序142包括氮化程序。氮化程序使得經修改的層間介電層區域94M的氮濃度增加。在一些實施例中，第一層間介電層94在處理程序142前具有0%至5 %的氮濃度，經過處理程序142，相比於未修改的層間介電層區域94U，經修改的層間介電層區域94M的氮濃度增加了2 %至10 %之間，即使得經修改的層間介電層區域94M具有5 %至25 %氮濃度。其中，如果最終氮濃度大於25 %，第一層間介電層94的絕緣能力可能較差。如果最終氮濃度小於5 %，則在清潔程序144中，可能會發生對經修改的層間介電層區域94M的過度蝕刻。
在一些實施例中，氮化程序是氮自由基處理程序，其中經修改的層間介電層區域94M與氮自由基反應。在氮自由基處理程序中，經修改的層間介電層區域94M也可以利用氮陽離子(例如，帶正電荷的氮離子)轟擊。氮自由基處理程序可以在腔室(chamber)中進行，氣源設置於腔室中。氣源包括含氮氣體和載體氣體，含氮氣體可以包括氨氣(NH 3)、氮氣(N 2)等，載體氣體可以是惰性氣體，例如Ar、He、Xe、Ne、Kr、Rn或其組合等。可選地，氫氣(H 2)也可以包括在中。等離子體由氣源產生，等離子體可由等離子體發生器產生，例如電感耦合等離子體系統、電容耦合等離子體系統或微波等離子體發生器等。等離子體發生器產生射頻功率，通過將氣源激發到等離子體狀態從氣源產生等離子體。在一些實施例中，等離子體發生功率會在低功率（例如，基本上為零瓦）和高功率之間脈動。可以使用50瓦到2000瓦的高功率的等離子體發生功率來執行氮自由基處理程序。當產生等離子體時，產生氮自由基和相應的離子，且接觸開口140周圍的部分第一層間介電層94與氮自由基反應和/或被氮陽離子轟擊，接著，使經修改的層間介電層區域94M與氮自由基反應和/或用氮陽離子轟擊經修改的層間介電層區域94M破壞與經修改的層間介電層區域94M中的摻雜物(例如，氫)的鍵結，以產生矽原子的開放鍵並產生摻雜物的副產物，且具開放鍵的矽原子與副產物可以從腔室中抽空。氮氣很容易與矽原子的開放鍵結合，從而使經修改的層間介電層區域94M氮化。經修改的層間介電層區域94M與氮自由基反應和/或用氮陽離子轟擊直到經修改的層間介電層區域94M已被所需的量氮化。在一些實施例中，經修改的層間介電層區域在40 ℃至140 ℃的溫度、3 mTorr至500 mTorr的壓力，及反應時間為1秒至200秒的條件下，與氮自由基反應和/或被氮陽離子轟擊。如果氮自由基處理程序的等離子體發生功率、溫度、持續時間或壓力大於前述的值，則最終氮濃度可能太大。如果等離子體發生功率、溫度、持續時間或氮自由基處理程序的壓力小於前述的值，則最終氮濃度可能太低。
在一些實施例中，氮化程序是氮浸泡程序，其中將經修改的層間介電層區域94M浸泡在含氮氣體中而不產生等離子體。氮浸泡程序可以在腔室中進行，氣源設置於腔室中。氣源包括含氮氣體和載體氣體，含氮氣體可以包括氨氣(NH 3)或氮氣(N 2)等，載體氣體可以是惰性氣體，例如Ar、He、Xe、Ne、Kr、Rn或其組合等。含氮氣體中的氮氣與經修改的層間介電層區域94M中的摻雜物(例如，氫)反應以開鍵，以產生矽原子的開放鍵並產生摻雜物的副產物，且具開放鍵的矽原子與副產物可以從腔室中排出。氮氣很容易與矽原子的開放鍵結合，從而使經修改的層間介電層區域94M氮化。經修改的層間介電層區域94M被浸泡在含氮氣體中，直到修改的層間介電層區域94M已被期望的量氮化。在一些實施例中，經修改的層間介電層區域94M以20 ℃至 140 ℃的溫度、3 mTorr至200 mTorr的壓力及持續時間為1秒到200秒的條件下浸泡於含氮氣體中。如果氮浸泡程序的溫度、持續時間或壓力大於前述的值，則最終的氮氣濃度可能太大。如果氮浸泡程序的溫度、持續時間或壓力低於前述的值，則最終氮氣濃度可能太低。
在一些實施例中，處理程序142包括紫外線固化程序，其中經修改的層間介電層區域94M暴露於紫外線。紫外線固化程序可以在腔室中進行，氣源設置在腔室中。氣源可包括Ar、He、H 2或其組合等。等離子體由氣源產生，等離子體可由等離子體發生器產生，例如電感耦合等離子體系統、電容耦合等離子體系統或微波等離子體發生器等。等離子體可由等離子體發生器產生，例如電感耦合等離子體系統、電容耦合等離子體系統或微波等離子體發生器等。等離子體發生器產生射頻功率，通過將氣源激發到等離子體狀態以從氣源產生等離子體。其中等離子體會發射紫外光。在一些實施例中，紫外光有150 nm至386 nm的波長。紫外光會破壞經修改的層間介電層區域94M的摻雜物和矽原子之間的鍵結(例如，Si-H鍵)，使得摻雜物脫氣，進而從經修改的層間介電層區域94M中去除摻雜物。紫外光的波長是根據要從經修改的層間介電層區域94M中去除的摻雜物來選擇的。具體來說，紫外光的波長足夠小以產生大於摻雜物的離解能的能量。舉例來說，例如，當摻雜物包括與矽鍵結的氫時，則紫外光的波長小於或等於376 nm，其產生的能量大於Si-H鍵之3.3eV的離解能。類似地，當摻雜物包括與氧鍵合的氫時，則紫外光的波長小於或等於259 nm，其產生的能量大於O-H鍵之4.8eV的離解能。在一些實施例中，紫外線固化程序的持續時間為5 秒至200 秒。如果紫外線固化程序的持續時間大於前述的持續時間，則製造成本可能過大。如果紫外線固化程序的持續時間小於前述的持續時間，則在清潔程序144中可能發生經修改的層間介電層區域94M的過多蝕刻。
處理程序142可以包括前述的過程的組合。在一些實施例中，處理程序142包括氮自由基處理程序和紫外線固化程序。例如，可以執行氮自由基處理程序，如此一來，當產生等離子體時，分別產生所需波長的氮自由基、氮陽離子和紫外光。
在一些實施例中，處理程序142與接觸開口140的蝕刻原位執行。例如，用於處理程序142的蝕刻腔室可以與蝕刻接觸開口140時使用的蝕刻腔室相同。在一些實施例中，處理程序142與接觸開口140的蝕刻異位執行。例如，用於處理程序142的蝕刻腔室可以不同於在蝕刻接觸開口140時使用的蝕刻腔室。
清潔程序144會自接觸開口140中清潔第一層間介電層94的殘留物。清潔程序144可以包括可接受的蝕刻製程。在一些實施例中，清潔程序144包括使用氟基蝕刻劑的濕式蝕刻或乾式蝕刻。例如，蝕刻可以是乾式蝕刻，例如反應離子蝕刻(RIE)，使用一種或多種反應氣體例如氟甲烷(CH 3F)等來執行。由於處理程序142，經修改的層間介電層區域94M具有較低的摻雜物濃度，因此清潔程序144(例如，蝕刻製程)對經修改的層間介電層區域94M具有選擇性。因此，經修改的層間介電層區域94M相對於清潔製程144中使用的蝕刻劑具有較低的蝕刻速率。因此，可以減少清潔程序144期間對第一層間介電層94的損壞。
在第18A-18C圖中，接觸開口140延伸穿過接觸蝕刻停止層92，如此一來，接觸蝕刻停止層92會被開啟，因此接觸開口140會使磊晶源極/汲極區88暴露。其中，可以使用可接受的蝕刻技術將接觸開口140延伸穿過接觸蝕刻停止層92。蝕刻可以包括任何可接受的蝕刻製程，例如使用對接觸蝕刻停止層92的材料具有選擇性的蝕刻劑之濕式蝕刻或乾式蝕刻(例如，以比第一層間介電層94的材料更快的蝕刻速率以選擇性地蝕刻接觸蝕刻停止層92的材料)。開啟接觸蝕刻停止層92的蝕刻製程不同於(例如，使用不同的蝕刻參數、不同的蝕刻劑和/或不同類型的蝕刻來執行)用於開啟第一層間介電層94和清潔程序144的蝕刻製程。
在第19A-19D圖中，源極/汲極接觸148形成在接觸開口140中。襯裡(未單獨繪示)和導電材料形成在接觸開口140中，其中襯裡例如為擴散阻擋層或粘附層等，襯裡可以包括鈦、氮化鈦、鉭或氮化鉭等，導電材料可以是鈷、鎢、銅、銅合金、銀、金、鋁或鎳等。可以執行去除製程以從閘極遮罩116、第一層間介電層94和閘極間隔件82的頂表面去除多餘的材料。去除製程還可以去除墊層122、切割遮罩132和/或接觸遮罩136的任何剩餘部分。剩餘的襯裡和導電材料在接觸開口140中形成源極/汲極接觸148。在一些實施例中，利用諸如化學機械拋光(CMP)、回蝕製程或其組合等的平坦化製程。在平坦化製程之後，源極/汲極接觸148、閘極遮罩116、第一層間介電層94和閘極間隔件82的頂表面基本上為共面（在製程變化範圍內）。源極/汲極接觸148可以物理地和電耦合到磊晶源極/汲極區88。
可選地，金屬-半導體合金區146形成在磊晶源極/汲極區88和源極/汲極接觸148之間的界面處。金屬-半導體合金區146可以是由金屬矽化物(例如矽化鈦、矽化鈷、矽化鎳等)形成的矽化物區、由金屬鍺化物(例如鍺化鈦、鍺化鈷、鍺化鎳等)形成的鍺化物區，或者由金屬矽化物和金屬鍺化物等形成的矽-鍺化物區域等。在形成源極/汲極接觸148之前，先透過在接觸開口140中沉積金屬，再進行熱退火程序以形成金屬-半導體合金區146。金屬可以是任何能夠與磊晶源極/汲極區88的半導體材料(例如矽、矽-鍺或鍺等)反應以形成低電阻金屬-半導體合金的金屬，例如鎳、鈷、鈦、鉭、鉑、鎢、其他貴金屬、其他難熔金屬、稀土金屬或其合金。金屬可以通過諸如ALD、CVD、PVD等的沉積製程來沉積。在熱退火程序之後，可以執行清潔程序，例如濕式清潔，以從接觸開口140(例如從金屬-半導體合金區146的表面)去除任何殘留金屬。然後，可以在金屬-半導體合金區146上形成源極/汲極接觸148。
經修改的層間介電層區域94M位於未修改的層間介電層區域94U和源極/汲極接觸148之間。在一些實施例中，經修改的層間介電層區域94M的厚度為1 nm至5 nm。在清潔程序144前，經由執行處理程序142(已於前述第17A-17C圖中描述)，減少了清潔程序144期間經修改的層間介電層區域94M的蝕刻量。具體而言，可以減少由用於清潔程序144的蝕刻劑所造成的損害，且避免損壞第一層間介電層94可以提高其薄膜品質，並可以減少相鄰源極/汲極接觸148之間的洩漏。因此，可以提升獲得的裝置的性能和產量。
在第20A-20C圖中，第二層間介電層154沉積在源極/汲極接觸148、閘極遮罩116、第一層間介電層94和閘極間隔件82的上方。在一些實施例中，第二層間介電層154是通過FCVD的方法形成的可流動薄膜。在一些實施例中，第二層間介電層154由諸如PSG、BSG、BPSG或USG等的介電材料形成，其可以通過諸如CVD或PECVD等的任何合適的方法沉積。
在一些實施例中，蝕刻停止層152(ESL)形成在第二層間介電層154和源極/汲極接觸148、閘極遮罩116、第一層間介電層94和閘極間隔件82之間。蝕刻停止層152可以包括諸如氮化矽、氧化矽或氮氧化矽等的介電材料，相對於第二層間介電層154，蝕刻停止層152具有高蝕刻選擇性。
在第21A-21C圖中，通過第二層間介電層154形成通孔開口156。通孔開口156可以使用可接受的光刻和蝕刻技術來形成。蝕刻可包括任何可接受的蝕刻製程，例如對第二層間介電層154的材料具有選擇性的蝕刻製程(例如，以比蝕刻停止層152的材料更快的蝕刻速率選擇性地蝕刻第二層間介電層154的材料)。蝕刻製程可以是各向異性的。蝕刻停止層152使得蝕刻通孔開口156停止。因此，通孔開口156會使蝕刻停止層152暴露，且蝕刻停止層152仍覆蓋著源極/汲極接觸148和閘極遮罩116。
在通過第二層間介電層154形成通孔開口156後，可選地，處理程序158在通孔開口156中執行。在處理程序158之後，清潔程序160在通孔開口156中執行，可以在通孔開口156延伸穿過蝕刻停止層152(隨後描述)之前，執行清潔程序160。
處理程序158會改變第二層間介電層154的處理區域的蝕刻速率。具體地，處理程序158會修改通孔開口156周圍的第二層間介電層154的區域154M，其中第二層間介電層154的未修改區域154U不受處理程序158的影響(或者至少比經修改的層間介電層區域154M受的影響更小)。相對於將在清潔程序160中使用的蝕刻，經修改的層間介電層區域154M具有較低的蝕刻速率。處理程序158可包括處理程序142的任何選擇性的方法(已於前述第17A-17C圖中描述)。例如，處理程序158可以包括氮自由基處理程序(其中經修改的層間介電層區域154M與氮自由基反應和/或用氮陽離子轟擊)、氮浸泡流程(其中經修改的層間介電層區域154M被浸泡在含氮氣體中而不產生等離子體)和/或紫外線固化程序(其中經修改的層間介電層區域154M會暴露於紫外線)。處理程序158可與處理程序142相同，或可不同於處理程序142。處理程序158可以通過通孔開口156的蝕刻在原位或非原位執行。處理程序158減少了清潔程序160期間經修改的層間介電層區域154M的蝕刻量，類似於處理程序142如何減少清潔程序144期間經修改的層間介電層區域94M的蝕刻(已於前述第17A-17C圖描述)。
清潔程序160從通孔開口156中清潔第二層間介電層154的殘留物。清潔程序160可包括清潔程序144的任何候選的方法(已於前述第17A-17C圖描述)。由於處理程序158，經修改的層間介電層區域154M具有較低的摻雜物濃度，清潔程序160對經修改的層間介電層區域154M具有選擇性。
在第22A-22C圖中，通孔開口156延伸穿過蝕刻停止層152。在適用的情況下，一些通孔開口156也會延伸穿過閘極遮罩116，如此一來，蝕刻停止層152會被打開，因此每個通孔開口156會使得閘電極114或源極/汲極接觸148暴露。通孔開口156可以使用可接受的蝕刻技術延伸通過蝕刻停止層152。蝕刻可以包括任何可接受的蝕刻製程，例如使用對蝕刻停止層152的材料具有選擇性的蝕刻劑的濕式或乾式蝕刻(例如，以比第二層間介電層154的材料更快的蝕刻速率選擇性地蝕刻蝕刻停止層152的材料)。
在第23A-23D圖中，閘極通孔162和源極/汲極通孔164形成在通孔開口156中。在通孔開口156中形成襯裡(未單獨繪示)和導電材料，其中襯裡例如透過擴散阻擋層或粘附層等方式形成，且襯裡可以包括鈦、氮化鈦、鉭或氮化鉭等，導電材料可以是鈷、鎢、銅、銅合金、銀、金、鋁或鎳等。可以執行去除製程以從第二層間介電層154的頂表面去除多餘的材料。剩餘的襯裡和導電材料在通孔開口156中形成閘極通孔162和源極/汲極通孔164。在一些實施例中，利用諸如化學機械拋光(CMP)、回蝕製程或其組合等的平坦化製程。在平坦化製程之後，源極/汲極通孔164、閘極通孔162和第二層間介電層154的頂表面基本上為共面（在製程變化範圍內）。閘極通孔162和源極/汲極通孔164可以分別物理地和電耦合至閘電極114和源極/汲極接觸148。
閘極通孔162和源極/汲極通孔164可以在不同的製程中形成，或者可以在同一製程中形成。儘管在第23A圖中繪示為形成在同一橫截面中，但應當理解，閘極通孔162和源極/汲極通孔164中的每一個可以形成在不同的橫截面中，以避免接觸短路。
經修改的層間介電層區域154M設置在未修改的層間介電層區域154U和閘極通孔162或源極/汲極通孔164(無論哪個適用)之間。在一些實施例中，經修改的層間介電層區域154M的厚度為1 nm至5 nm。在俯視圖中，經修改的層間介電層區域154M延伸包覆閘極通孔162或源極/汲極通孔164。在執行清潔程序160前，經由執行處理程序158(前述已於第21A-21C圖描述)減少清潔程序160期間經修改的層間介電層區域154M的蝕刻量，具體地，可以減少用於清潔程序160的蝕刻劑所造成的損害。並且，避免損壞第二層間介電層154可以提高其薄膜品質，且可以減少相鄰閘極通孔162和/或相鄰源極/汲極通孔164之間的洩漏。因此，可以提高所得裝置的性能和產量。
應當理解，可以使用處理程序142(請見第17A-17C圖)和處理程序158(請見第21A-21C圖)的任何組合。在一些實施例中，處理程序142和處理程序158都被執行。在其他實施例中，進行處理程序142而省略處理程序158。在又一些實施例中，執行處理程序158而省略處理程序142。
實施例可以實現多個優點。執行處理程序158和/或處理程序142有助於提升第二層間介電層154和/或第一層間介電層94的品質。相鄰的源極/汲極通孔164、相鄰的閘極通孔162和/或相鄰的源極/汲極接觸148之間的電隔離可以因此獲得改善，從而減少洩漏。進一步地，所得裝置的性能和產量也能因此得到改善。
本揭露實施例的FinFET實施例也可以應用於奈米結構裝置，例如奈米結構的場效應晶體管(NSFETs)，其中奈米結構例如為奈米片、奈米線或閘極全環電晶體(gate-all-around)等。在NSFET的實施例中，鰭部被奈米結構替代，奈米結構通過圖案化通道層和犧牲層的交替層的堆疊而形成。以類似於上述實施例的方式形成虛擬閘極堆疊和源極/汲極區，去除虛擬閘極堆疊後，可以部分地或全部地去除溝道區的犧牲層。替代閘極結構的形成方式與上述實施例類似，替代閘極結構可以部分地或全部地填充由於去除犧牲層留下的開口，替代閘極結構可以部分地或完全地包覆NSFET裝置的溝道區中的溝道層。層間介電層和到替代閘極結構和源極/汲極區的接觸可以類似於上述實施例的方式形成。可以如美國專利號9,647,071中所公開的內容形成奈米結構裝置，該專利的全部內容通過引用併入本文。
此外，FinFET/NSFET裝置可以通過上覆的互連結構(interconnect structure)中的金屬化層互連以形成積體電路。附加的部件，諸如無源設備、記憶體(例如，磁阻隨機存取記憶體(magnetoresistive random-access memory ，MRAM)、電阻隨機存取記憶體(resistive random access memory，RRAM)或相變隨機存取存儲器(phase-change random access memory，PCRAM)等)可以與後端生產線(back end of line，BEOL)過程中與互連結構集成。
第24A-24D圖是根據一些實施例的FinFET的視圖。在第23A-23D圖的結構上形成互連結構，互連FinFET以形成積體電路。互連結構可以在後端線(BEOL)過程中形成，其中金屬化層連接到閘極通孔162和源極/汲極通孔164。
金屬間介電層(inter-metal dielectric，IMD)204沉積於第二層間介電層154、閘極通孔162和源極/汲極通孔164的上方。在一些實施例中，金屬間介電層204是通過FCVD的方法形成的可流動薄膜。在一些實施例中，金屬間介電層204由諸如PSG、BSG、BPSG或USG等的介電材料形成，金屬間介電層204可以通過諸如CVD或PECVD等的任何合適的方法沉積。金屬間介電層204可由小於約3.0的k值的低k介電材料形成。金屬間介電層204可以由k值小於約2.5的超低k(extra-low-k，ELK)介電材料形成。
在一些實施例中，蝕刻停止層(ESL)202形成在金屬間介電層204和第二層間介電層154、閘極通孔162和源極/汲極通孔164之間。蝕刻停止層202包括諸如氮化矽、氧化矽或氮氧化矽等介電材料，相對於金屬間介電層204，蝕刻停止層202具有高蝕刻選擇性。
通過延伸穿過第二層間介電層154和蝕刻停止層202以形成互連結構210。互連結構210包括金屬線和通孔，互連結構210由諸如銅或鋁等的導電材料形成。互連結構210可以通過鑲嵌製程形成，例如單鑲嵌製程、雙鑲嵌製程等。
當為在互連結構210形成開口時，可以在金屬間介電層204中形成開口後，執行處理程序206。在處理程序206之後，在金屬間介電層204中的開口中執行清潔程序208。清潔程序208可以在開口延伸穿過蝕刻停止層202前執行。
處理程序206會修改金屬間介電層204的處理區域的蝕刻速率。具體地，處理程序206修改互連開口周圍的金屬間介電層204的區域204M，金屬間介電層204的未修改區域204U不受處理程序206的影響 (或至少比經修改的IMD區域204M受的影響更小)。相對於將在清潔程序208中使用的蝕刻速率，經修改的IMD區域204M具有較低的蝕刻速率。處理程序206可包括處理程序142的任何候選方法(已於前述第17A-17C圖描述)。例如，處理程序206可以包括氮自由基處理程序(其中經修改的金屬間介電層區域204M與氮自由基反應和/或用氮陽離子轟擊)、氮浸泡流程（其中經修改的金屬間介電層區域204M是浸泡在含氮氣體中而不產生等離子體）和/或紫外線固化程序（其中經修改的金屬間介電層區域204M暴露於紫外線）。處理程序206可以與處理程序142相同，或者可以不同於處理程序142。處理程序206可以與互連開口的蝕刻原位或非原位執行。處理程序206會減少清潔程序208期間經修改的金屬介電層區域204M的蝕刻量，類似於處理程序142如何減少清潔製程144期間經修改的層間介電層區域94M的蝕刻(已於前述第17A-17C圖描述)。
清潔程序208會互連結構210的開口清潔金屬間介電層204的殘留物。清潔程序208可包括清潔程序144的任何候選方法（已於前述第17A-17C圖描述）。由於處理程序206，經修改的IMD區域204M具有較低的摻雜物濃度，清潔程序208對經修改的金屬介電層區域204M具有選擇性。
經修改的IMD區域204M在未修改的金屬間介電層區域204U和互連結構210之間。在一些實施例中，經修改的金屬間介電層區域204M的厚度為1nm至5nm。在俯視圖中，經修改的IMD區域204M延伸包覆互連結構210。在清潔程序208之前執行處理程序206減少了在清潔程序208期間經修改的IMD區域204M的蝕刻量。具體而言，可以減少由用於清潔程序208的蝕刻劑造成的損害，且避免損壞金屬間介電層204可以減少相鄰互連結構210之間的洩漏。因此，能夠提高所得裝置的性能和產量。
應當理解，更一般地，先前描述的處理程序可以應用於第一導電部件上方的任何介電層，其中介電層可以是任何前述的層間介電層、金屬間介電層等。第一導電部件可以是任何先前描述的閘電極、源極/汲極接觸等。第二導電部件可以是穿過介電層形成以接觸第一導電部件，第二導電部件可以是任何前述的金屬通孔、金屬線等。由於處理程序，靠近第二導電部件的介電層的部分可以具有比遠離第二導電部件的介電層的部分更低的摻雜物濃度。在一些實施例中，靠近第二導電部件的介電層的部分包括不含氫的摻雜物的氧化矽，而遠離第二導電部件的介電層部分包括含氫的摻雜物的氧化矽。
在一個實施例中，一種裝置包括：設置於半導體基板上方的源極/汲極區；設置於源極/汲極區上方的介電層，介電層包括第一介電材料；設置於介電層上方的層間介電層，層間介電層包括第二介電材料和摻雜物，其中第二介電材料不同於第一介電材料，層間介電層的第一部分具有第一濃度的摻雜物，層間介電層的第二部分具有第二濃度的摻雜物，且第一濃度小於第二濃度；源極/汲極接觸，源極/汲極接觸延伸穿過層間介電層和介電層以接觸源極/汲極區，層間介電層的第一部分設置在源極/汲極接觸和層間介電層的第二部分之間。在該裝置的一些實施例中，第一介電材料為氮化矽，第二介電材料為氧化矽，且摻雜物為氫。在該裝置的一些實施例中，層間介電層的第一部分具有第一密度，層間介電層的第二部分具有第二密度，且第一密度大於第二密度。在該裝置的一些實施例中，層間介電層還包括氮，層間介電層的第一部分具有第三濃度的氮，層間介電層的第二部分具有第四濃度的氮，且第三濃度大於第四濃度。在該裝置的一些實施例中，第一濃度小於5%。在該裝置的一些實施例中，第一濃度為零。
在一個實施例中，一種裝置包括：設置於半導體基板上方的第一導電部件；設置於第一導電部件上方的介電層；第二導電部件，第二導電部件延伸穿過介電層以接觸第一導電部件，介電層的第一部分由俯視圖觀之是包覆於第二導電部件的周圍，俯視圖觀之，介電層的第二部分通過介電層的第一部分與第二導電部件分離，其中介電層的第二部分包括具有多個氫摻雜物的氧化矽，且介電層的第一部分包括不具有多個氫摻雜物的氧化矽。在該裝置的一些實施例中，第一導電部件是閘電極。在該裝置的一些實施例中，第一導電部件是源極/汲極接觸。在該裝置的一些實施例中，第二導電部件是金屬通孔。在該裝置的一些實施例中，第二導電部件是金屬線。在該裝置的一些實施例中，介電層是層間介電層或金屬間介電層。在該裝置的一些實施例中，介電層的第一部分具有比介電層的第二部分更大的密度。
在一個實施例中，一種方法包括：在蝕刻停止層上沉積介電材料；於介電材料中圖案化接觸開口，以暴露蝕刻停止層；降低介電材料的第一部分的第一蝕刻速率至小於介電材料的第二部分的第二蝕刻速率，其中介電材料的第一部分設置在接觸開口和介電材料的第二部分之間；執行蝕刻製程使接觸開口延伸穿過蝕刻停止層，其中第一蝕刻速率和第二蝕刻速率與蝕刻製程相關；在接觸開口形成接觸。在該方法的一些實施例中，介電材料包括摻雜物，且降低介電材料的第一部分的第一蝕刻速率包括降低介電材料的第一部分中的摻雜物的第一濃度至小於介電材料的第二部分中的摻雜物的第二濃度。在該方法的一些實施例中，摻雜物為氫，且使用氟基蝕刻劑執行蝕刻製程。在該方法的一些實施例中，降低介電材料的第一部分中摻雜物的第一濃度包括氮化介電材料的第一部分。在該方法的一些實施例中，氮化介電材料的第一部分包括將介電材料的第一部分浸泡在含氮氣體中。在該方法的一些實施例中，氮化介電材料的第一部分包括用氮自由基轟擊介電材料的第一部分。在該方法的一些實施例中，降低介電材料的第一部分中摻雜物的第一濃度包括將介電材料的第一部分暴露於紫外光。
前述概述若干實施例的特徵，以使得熟習此項技術者可以較佳地理解本揭露的態樣。熟習此項技術者應當瞭解，其可以容易地將本揭露用作設計或修改其他製程及結構的基礎，以供實現本文中所引入的實施例的相同目的及/或達成相同優點。熟習此項技術者亦應該認識到，這類等效構造不脫離本揭露的精神及範疇，且在不脫離本揭露的精神及範疇的情況下，熟習此項技術者可以進行各種改變、取代及變更。
AA’,BB’,CC’:剖面線 50:基板 50N:n型區域 50P:p型區域 52:鰭部 54:絕緣材料 56:隔離區/STI區域 58:溝道區 62,72:虛擬介電層 64:虛擬閘極層 66:遮罩層 74:虛擬閘極 76:遮罩 82:閘極間隔件 84:鰭間隔件 88:磊晶源極/汲極區 92:接觸蝕刻停止層 94:層間介電層/第一層間介電層 94M,154M:區域/經修改的層間介電層區域 94U,154U:區域/未修改的層間介電層區域 96:凹槽 112:閘極電介質 114:閘電極 116:閘極遮罩 122:墊層 124:接觸遮罩層 124A:下遮罩層 124B:上遮罩層 126:切割遮罩層 132:切割遮罩 134,138:光阻抗蝕劑 136:接觸遮罩 140:接觸開口 142,158,206:處理程序 144,160,208:清潔程序 146:金屬-半導體合金區 148:源極/汲極接觸 152,202:蝕刻停止層 154:第二層間介電層 156:通孔開口 162:閘極通孔 164:源極/汲極通孔 204:金屬間介電層 204M:區域/經修改的金屬間介電層區域 204U:區域/未修改的金屬間介電層區域 210:互連結構
當結合隨附圖式閱讀時，根據以下詳細描述最佳地理解本揭露的態樣。應注意，根據行業中的標準實踐，未按比例繪製各種特徵。實務上，為論述清楚起見，各種特徵的尺寸可以任意增加或減小。 第1圖說明根據一些實施例的鰭式場效應電晶體(Fin Field-Effect Transistors，FinFETs)的示例。 第2-23D圖說明根據一些實施例的鰭式場效應電晶體的製造過程中的中間階段的視圖。 第24A-24D圖是根據一些實施例的鰭式場效應電晶體的視圖。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
50:基板
50N:n型區域
50P:p型區域
52:鰭部
56:隔離區/STI區域
84:鰭間隔件
88:磊晶源極/汲極區
92:接觸蝕刻停止層
94M:區域/經修改的層間介電層區域
94U:區域/未修改的層間介電層區域
122:墊層
136:接觸遮罩
140:接觸開口
142:處理程序
144:清潔程序

Claims (20)

  1. 一種裝置，包括： 一源極/汲極區，設置於一半導體基板的上方； 一介電層，設置於該源極/汲極區的上方，該介電層包括一第一介電材料； 一層間介電層，設置於該介電層的上方，包括一第二介電材料和一摻雜物，其中該第二介電材料不同於該第一介電材料，其中該層間介電層的一第一部份具有一第一濃度的該摻雜物，該層間介電層的一第二部份具有一第二濃度的該摻雜物，且該第一濃度小於該第二濃度；以及 一源極/汲極接觸，延伸穿過該層間介電層及該介電層以與該源極/汲極區接觸，其中該層間介電層的該第一部份設置於該源極/汲極接觸與該層間介電層的該第二部份之間。
  2. 如請求項1所述之裝置，其中該第一介電材料為氮化矽，該第二介電材料為氧化矽，且該摻雜物為氫。
  3. 如請求項1所述之裝置，其中該層間介電層的該第一部份具有一第一密度，該層間介電層的該第二部份具有一第二密度，且該第一密度大於該第二密度。
  4. 如請求項1所述之裝置，其中該層間介電層更包括氮，該層間介電層的該第一部份具有一第三濃度的氮，該層間介電層的該第二部份具有一第四濃度的氮，且該第三濃度大於該第四濃度。
  5. 如請求項1所述之裝置，其中該第一濃度小於5%。
  6. 如請求項1所述之裝置，其中該第一濃度為0。
  7. 一種裝置，包括： 一第一導電部件，設置於一半導體基板的上方； 一介電層，設置於該第一導電部件的上方；及 一第二導電部件，延伸穿過該介電層以與該第一導電部件接觸，其中，該介電層的一第一部份自一俯視圖觀之是包覆於該第二導電部件的周圍，且該俯視圖觀之時，該介電層的一第二部份透過該介電層的該第一部份與該第二導電部件分離，其中該介電層的該第二部份包括具有多個氫摻雜物的氧化矽，且該介電層的該第一部份包括不具有該些氫摻雜物的氧化矽。
  8. 如請求項7所述之裝置，其中該第一導電部件為一閘電極。
  9. 如請求項7所述之裝置，其中該第一導電部件為一源極/汲極接觸。
  10. 如請求項7所述之裝置，其中該第二導電部件為金屬通孔。
  11. 如請求項7所述之裝置，其中該第二導電部件為金屬線。
  12. 如請求項7所述之裝置，其中該介電層為一層間介電層或一金屬間介電層。
  13. 如請求項7所述之裝置，其中該介電層的該第一部份具有比該介電層的該第二部份更大的一密度。
  14. 一種方法，包括： 在一蝕刻停止層上沉積一介電材料； 於該介電材料中圖案化一接觸開口，以暴露該蝕刻停止層； 降低該介電材料的一第一部份的一第一蝕刻速率至小於該介電材料的一第二部份的一第二蝕刻速率，其中該第一介電材料的該第一部份是設置於該接觸開口與該介電材料的該第二部份之間； 執行一蝕刻製程使該接觸開口延伸穿過該蝕刻停止層，其中該第一蝕刻速率和該第二蝕刻速率與該蝕刻製程相關；以及 在該接觸開口形成一接觸。
  15. 如請求項14所述之方法，其中該介電材料包括一摻雜物，且降低該介電材料的該第一部份的該第一蝕刻速率包括降低該介電材料的該第一部份中的該摻雜物的一第一濃度至小於該介電材料的該第二部份中的該摻雜物的一第二濃度。
  16. 如請求項15所述之方法，其中該摻雜物為氫，且該蝕刻製程是使用一氟基蝕刻劑。
  17. 如請求項15所述之方法，其中，降低該介電材料的該第一部份中的該摻雜物的該第一濃度包括氮化該介電材料的該第一部份。
  18. 如請求項17所述之方法，其中，氮化該介電材料的該第一部份包括將該介電材料的該第一部份浸泡在一含氮氣體中。
  19. 如請求項17所述之方法，其中，氮化該介電材料的該第一部份包括利用多個氮自由基轟擊該介電材料的該第一部份。
  20. 如請求項15所述之方法，其中，降低該介電材料的該第一部份中的該摻雜物的該第一濃度包括將該介電材料的該第一部份暴露於紫外光。
TW112116194A 2022-07-14 2023-05-01 半導體裝置及其形成方法 TW202403889A (zh)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
US202263368369P 2022-07-14 2022-07-14
US63/368,369 2022-07-14
US202263411875P 2022-09-30 2022-09-30
US63/411,875 2022-09-30
US18/151,181 US20240021476A1 (en) 2022-07-14 2023-01-06 Transistor Contacts and Methods of Forming the Same
US18/151,181 2023-01-06

Publications (1)

Publication Number Publication Date
TW202403889A true TW202403889A (zh) 2024-01-16

Family

ID=89429603

Family Applications (1)

Application Number Title Priority Date Filing Date
TW112116194A TW202403889A (zh) 2022-07-14 2023-05-01 半導體裝置及其形成方法

Country Status (4)

Country Link
US (1) US20240021476A1 (zh)
KR (1) KR20240009903A (zh)
DE (1) DE102023105499A1 (zh)
TW (1) TW202403889A (zh)

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9647071B2 (en) 2015-06-15 2017-05-09 Taiwan Semiconductor Manufacturing Company, Ltd. FINFET structures and methods of forming the same

Also Published As

Publication number Publication date
DE102023105499A1 (de) 2024-01-25
KR20240009903A (ko) 2024-01-23
US20240021476A1 (en) 2024-01-18

Similar Documents

Publication Publication Date Title
TWI740459B (zh) 半導體裝置的製造方法
TWI807431B (zh) 半導體結構及其製造方法
US20220384593A1 (en) Inter-Layer Dielectrics and Etch Stop Layers for Transistor Source/Drain Regions
TW202404076A (zh) 半導體裝置及其製造方法
US20220238649A1 (en) Transistor Gate Structures and Methods of Forming the Same
TW202245260A (zh) 半導體裝置與其形成方法
TW202403889A (zh) 半導體裝置及其形成方法
TWI845111B (zh) 半導體裝置及其製造方法
TWI843525B (zh) 半導體裝置及其形成方法
US20230378256A1 (en) Transistor Gate Isolation Structures and Methods of Forming the Same
CN117096175A (zh) 半导体器件及其形成方法
TWI839099B (zh) 半導體元件及其形成方法
US20220359311A1 (en) Transistor Isolation Regions and Methods of Forming the Same
TWI813402B (zh) 半導體裝置及其形成方法
TWI832320B (zh) 形成具有接觸特徵之半導體裝置的方法
TWI773319B (zh) 半導體裝置及其形成方法
US11695042B2 (en) Transistor contacts and methods of forming the same
TWI760052B (zh) 形成閘電極的方法、半導體裝置及製造半導體裝置的方法
US20230260832A1 (en) Semiconductor Devices and Methods
TW202336926A (zh) 半導體裝置及其製造方法
TW202339282A (zh) 半導體元件及其形成的方法
TW202308040A (zh) 半導體裝置及其製造方法
TW202320144A (zh) 奈米結構場效電晶體裝置及其形成方法
TW202310153A (zh) 半導體裝置及其形成方法
TW202337035A (zh) 半導體元件及其形成方法