TW202217985A - 形成半導體元件的方法 - Google Patents

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李啟弘
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Abstract

一種形成半導體元件的方法，包括：在介電層上沉積膜。介電層位於第一鰭片及第二鰭片上方，並且在第一鰭片與第二鰭片之間的溝槽內。方法進一步包括：蝕刻膜的頂部；在蝕刻膜的頂部之後，對介電層執行處理以去除雜質；以及在膜的保留部分上填充溝槽。處理包括用自由基轟擊介電層。

Description

半導體元件及形成方法
無
半導體元件係用於各種電子應用中，諸如個人電腦、行動電話、數位相機及其他電子設備。通常藉由以下方式製備半導體元件：依次在半導體基材上沉積絕緣層或介電層、導電層及半導體材料層，及使用微影術對各材料層進行圖案化以在該些材料層上形成電路組件及元件。
半導體工業藉由不斷減小最小特徵尺寸來繼續提高各種電子組件(例如，電晶體、二極體、電阻器、電容器等)的積體密度，這允許將更多的組件集成到給定區域中。
無
以下揭示內容提供了用於實現發明的不同特徵的許多不同的實施例或示例。以下描述組件及佈置的特定示例用以簡化本揭示內容。當然，該些僅為示例，並不旨在進行限制。例如，在下面的描述中在第二特徵上方或之上形成第一特徵可包括其中第一及第二特徵直接接觸形成的實施例，並且亦可包括其中在第一與第二特徵之間形成附加特徵的實施例，以使得第一及第二特徵可以不直接接觸。此外，本揭示內容可以在各個示例中重覆元件符號或字母。此重覆係出於簡單及清楚的目的，其本身並不指定所討論之各種實施例或組態之間的關係。
更進一步，為了便於描述，本文中可以使用諸如「在...下方」、「在...下」、「下方」、「在...上方」、「上方」之類的空間相對術語，來描述如圖中所示的一個元件或特徵與另一個元件或特徵的關係。除了在附圖中示出的定向之外，空間相對術語意在涵蓋裝置在使用或操作中的不同定向。裝置可以其他方式定向(旋轉90度或以其他定向)，並且在此使用的空間相對描述語亦可被相應地解釋。
現在將針對特定實施例來描述實施例，其中在半導體元件的製造中，作為縫隙填充製程的一部分，利用處理來去除膜上的雜質。然而，所描述的實施例並不旨在限於本文所描述的實施例，而是可以在各種各樣的實施例中使用。
第1圖示出了根據一些實施例的FinFET立體圖的示例。FinFET包括基材50(例如，半導體基材)上的鰭片52。隔離區域56設置在基材50中，並且鰭片52在相鄰的隔離區域56上方及之間突出。儘管將隔離區域56描述/示出為與基材50分離，但如本文所用，術語「基材」可用於僅指半導體基材或包括隔離區域的半導體基材。另外，儘管鰭片52被示為與基材50相同的單一連續材料，但鰭片52及/或基材50可包括單一材料或複數個材料。在本文中，鰭片52係指在相鄰的隔離區域56之間延伸的部分。
閘極介電層92沿著側壁並在鰭片52的頂表面上方，而閘極電極94在閘極介電層92上方。源/汲極區域82相對於閘極介電層92及閘極電極94設置在鰭片52的相對側。第1圖進一步示出了在後圖中使用的參考截面。截面A-A沿著閘極電極94的縱軸並且在例如垂直於FinFET的源/汲極區域82之間的電流流動方向的方向上。截面B-B垂直於截面A-A，並沿著鰭片52的縱軸並且在例如FinFET的源/汲極區域82之間的電流流動方向上。截面C-C平行於截面A-A，並延伸穿過FinFET的源/汲極區域。為了清楚起見，後續附圖參照該些參考截面。
本文討論的一些實施例在使用後閘極製程形成的FinFET的背景下進行討論。在其他實施例中，可以使用先閘極製程。此外，一些實施例考慮了在平面元件中使用的態樣，諸如平面FET、奈米結構(例如，奈米片、奈米線、全環繞閘極等)場效應電晶體(nanostructure field effect transistor; NSFET)等。
第2圖至第12圖及第17圖至第26B圖為根據一些實施例的FinFET製造的中間階段的剖面圖。除了複數個鰭片/FinFET之外，第2圖至第12圖示出了第1圖所示的參考截面A-A。除了複數個鰭片/FinFET之外，第17圖、第18A圖、第19A圖、第20A圖、第21A圖、第22A圖、第23A圖、第24A圖、第25A圖及第26A圖沿第1圖所示的參考截面AA示出，並且第18B圖、第19B圖、第20B圖、第21B圖、第22B圖、第23B圖、第24B圖、第24C圖、第25B圖及第26B圖沿第1圖所示的類似截面BB示出。除了複數個鰭片/FinFET之外，第20C圖及第20D圖沿第1圖所示的參考截面C-C示出。
在第2圖中，提供了基材50。基材50可以為半導體基材，例如體半導體、絕緣層上半導體(semiconductor-on-insulator; SOI)基材等，可以摻雜(例如，用p型或n型摻雜劑)或不摻雜。基材50可以為晶圓，諸如矽晶圓。通常，SOI基材為形成在絕緣體層上的半導體材料層。絕緣層可為例如埋氧化物(buried oxide; BOX)層、氧化矽層等。絕緣層設置在基材上，通常為矽或玻璃基材。亦可使用其他基材，諸如多層或梯度基材。在一些實施例中，基材50的半導體材料可包括矽；鍺；化合物半導體，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體，包括矽鍺、砷磷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦及/或砷磷化鎵銦；或其組合。
基材50具有n型區域50N及p型區域50P。n型區域50N可用於形成n型元件，諸如NMOS電晶體，例如n型FinFET。p型區域50P可用於形成p型元件，諸如PMOS電晶體，例如p型FinFET。n型區域50N可與p型區域50P物理分開(如分隔器51所示)，並且可以在n型區域50N與p型區域50P之間設置任何數量的元件特徵(例如，其他有源元件、摻雜區、隔離結構等)。
在第3圖中，鰭片52形成在基材50中。鰭片52為半導體帶。在一些實施例中，可以藉由在基材50中蝕刻溝槽而在基材50中形成鰭片52。蝕刻可以為任何可接受的蝕刻製程，諸如反應性離子蝕刻(reactive ion etch; RIE)、中性束蝕刻(neutral beam etch; NBE)等或其組合。蝕刻可以為各向異性的。
鰭片可藉由任何合適的方法圖案化。例如，可以使用一或多種光刻製程來圖案化鰭片52，包括雙重圖案化製程或多重圖案化製程。通常，雙重圖案化製程或多重圖案化製程可以將光刻與自對準製程結合起來，從而允許創建圖案，該些圖案的節距例如小於使用單一直接光刻製程所能獲得的節距。例如，在一個實施例中，使用光刻製程對形成於基材上方的犧牲層進行圖案化。使用自對準製程在圖案化的犧牲層旁邊形成間隔物。然後去除犧牲層，然後可以使用剩餘的間隔物來圖案化鰭片。在一些實施例中，遮罩(或其他層)可以保留在鰭片52上。
在第4圖中，絕緣材料54形成在基材50上方並且在相鄰的鰭片52之間。絕緣材料54可為氧化物，例如氧化矽、氮化物等或其組合，並且可藉由高密度電漿化學氣相沉積(high density plasma chemical vapor deposition; HDP-CVD)、流動CVD (flowable CVD; FCVD)(例如，在遠距電漿系統及後固化中進行的基於CVD的材料沉積，以使其轉化為另一材料，諸如氧化物)等或其組合。可以使用藉由任何可接受的製程形成的其他絕緣材料。在所示的實施例中，絕緣材料54為藉由FCVD製程形成的氧化矽。一旦形成絕緣材料，便可以進行退火製程。在實施例中，形成絕緣材料54，使得多餘的絕緣材料54覆蓋鰭片52。儘管絕緣材料54被示為單層，但是一些實施例可以利用多層。例如，在一些實施例中，可以首先沿著基材50的表面及鰭片52形成襯墊(未示出)。此後，可以在襯墊上形成諸如上述填充材料的填充材料。
在第5圖中，對絕緣材料54應用去除製程以去除鰭片52上方的多餘絕緣材料54。在一些實施例中，可利用平坦化製程，諸如化學機械研磨(chemical mechanical polish; CMP)、回蝕製程或其組合等。平坦化製程暴露鰭片52，使得在平坦化製程完成之後，鰭片52及絕緣材料54的頂表面為水平的。在遮罩保留在鰭片52上的實施例中，平坦化製程可以暴露遮罩或去除遮罩，使得在平坦化製程完成之後，遮罩或鰭片52以及絕緣材料54的頂表面分別為水平的。
在第6圖中，使絕緣材料54凹陷以形成淺溝槽隔離(Shallow Trench Isolation; STI)區域(隔離區域56)。使絕緣材料54凹陷以使n型區域50N及p型區域50P中的鰭片52的上部自相鄰的隔離區域56之間突出。此外，隔離區域56的頂表面可以具有如圖所示的平面、凸面，凹面(例如膨出)或其組合。隔離區域56的頂表面可以藉由適當的蝕刻形成為平坦的、凸的及/或凹的。隔離區域56可以使用可接受的蝕刻製程使其凹陷，諸如對絕緣材料54的材料具有選擇性的蝕刻製程(例如，以比蝕刻鰭片52的材料更快的速率蝕刻絕緣材料54的材料)。例如，可使用例如使用稀氫氟酸(dilute hydrofluoric; dHF)的氧化物去除。
如第6圖所示，可在相鄰的鰭片52之間形成溝槽55。每一溝槽55可具有在相應隔離區域56的頂表面上的底表面及在相應鰭片52的側壁上的側表面。在一些實施例中，溝槽55可具有在約3至約9的範圍內的溝槽55高度與溝槽55寬度的深寬比。溝槽55的高度等於鰭片52的高度，並且寬度等於設置在相鄰鰭片52之間的隔離區域56的寬度。
第2圖至第6圖所描述的製程僅為如何形成鰭片52的一個示例。在一些實施例中，鰭片可以藉由磊晶生長製程形成。例如，可以在基材50的頂表面上方形成介電層，並且可以將溝槽蝕刻穿過介電層的以暴露底層的基材50。可以在溝槽中磊晶生長同質磊晶結構，並且可以使介電層凹陷，使得同質磊晶結構自介電層突出以形成鰭片。另外，在一些實施例中，異質磊晶結構可以用於鰭片52。例如，可以使第5圖中的鰭片52凹陷，並且可以在凹陷的鰭片52上磊晶生長與鰭片52不同的材料。在這些實施例中，鰭片52包括凹陷材料以及設置在凹陷材料上方的磊晶生長材料。在另一實施例中，可以在基材50的頂表面上方形成介電層，並且可以將溝槽蝕刻穿過介電層。然後可以使用與基材50不同的材料在溝槽中磊晶生長異質磊晶結構，並且可以使介電層凹陷，使得異質磊晶結構自介電層突出以形成鰭片52。在磊晶生長同質磊晶或異質磊晶結構的一些實施例中，儘管原位及佈植摻雜可以一起使用，可以在生長期間原位摻雜磊晶生長的材料，免於之前和之後的佈植。
更進一步，在n型區域50N(例如，NMOS區域)中磊晶生長與p型區域50P(例如，PMOS區域)中不同的材料可能是有利的。在各種實施例中，鰭片52的上部可以由矽鍺(Si xGe 1-x，其中x可以在0至1的範圍內)、碳化矽、純或基本上純的鍺、第III族至第V族化合物半導體、第II族至第VI族化合物半導體等形成。例如，用於形成第III族至第V族化合物半導體的可用材料包括但不限於砷化銦、砷化鋁、砷化鎵、磷化銦、氮化鎵、砷化銦鎵、銦砷化鋁、銻化鎵、銻化鋁、磷化鋁、磷化鎵等。
進一步在第6圖中，可以在鰭片52及/或基材50中形成適當的阱(未示出)。在一些實施例中，可以在n型區域50N中形成P阱，並且在p型區域50P中形成N阱。一些實施例中，在n型區域50N及p型區域50P兩者中形成P阱或N阱。
在具有不同阱類型的實施例中，可以使用光阻及/或其他遮罩(未示出)來實現用於n型區域50N及p型區域50P的不同佈植步驟。例如，可以在n型區域50N中的鰭片52及隔離區域56上方形成光阻。圖案化光阻以暴露基材50的p型區域50P。可以藉由使用旋塗技術來形成光阻，並且可以使用可接受的光刻技術來對光阻進行圖案化。一旦圖案化光阻，便在p型區域50P中進行n型雜質佈植，並且光阻可以用作遮罩以基本上防止n型雜質被佈植入n型區域50N中。n型雜質可以為佈植到區域中的磷、砷、銻等，濃度等於或小於10 18cm -3，例如在約10 16cm -3與約10 18cm -3之間。佈植之後，例如藉由可接受的灰化製程去除光阻。
在佈植p型區域50P之後，在p型區域50P中的鰭片52及隔離區域56上方形成光阻。圖案化光阻以暴露基材50的n型區域50N。可以藉由使用旋塗技術來形成光阻，並且可以使用可接受的光刻技術來對光阻進行圖案化。一旦圖案化光阻，便可以在n型區域50N中進行p型雜質佈植，並且光阻可以用作遮罩以基本上防止p型雜質被佈植入p型區域50P中。p型雜質可以為佈植入區域中的硼、氟化硼、銦等，濃度等於或小於10 18cm -3，例如在約10 16cm -3與約10 18cm -3之間。在佈植之後，可以例如藉由可接受的灰化製程來去除光阻。
在n型區域50N及p型區域50P的佈植之後，可以執行退火以修復佈植損傷並激活佈植的p型及/或n型雜質。在一些實施例中，儘管原位及佈植摻雜可以一起使用，磊晶鰭片的生長材料可以在生長期間被原位摻雜，此舉可以消除佈植。
在第7圖中，虛設介電層58形成在鰭片52上。虛設介電層58可為例如氧化矽、氮化矽或其組合等，並且可以沉積及/或化學生長在鰭片52，或諸如藉由電漿增強化學氣相沉積(plasma-enhanced chemical vapor deposition; PECVD)、原子層沉積(atomic layer deposition; ALD)或任何合適的沉積技術共形沉積。需注意的是，示出的虛設介電層58覆蓋鰭片52及隔離區域56僅出於說明目的。在一些實施例中，可以根據可接受的技術對虛設介電層58進行熱生長，使得虛設介電層58僅覆蓋鰭片52，而不在隔離區域56上方的鰭片52之間延伸。在一些實施例中，在形成第一膜60之前，諸如清潔製程、蝕刻製程之類的殘留雜質(未示出)可存在於虛設介電層58的暴露表面上，或者作為形成虛設介電層58的含鹵素前驅物的殘留物，例如氯矽烷或二氯矽烷。
在第8圖中，第一膜60形成在虛設介電層58上。第一膜60可形成為種子層，以諸如利用後續沉積的虛設閘極層(諸如虛設閘極層62，下面參照第12圖討論)來輔助溝槽55的縫隙填充。可以根據虛設閘極層62的材料來選擇第一膜60。在虛設閘極層62包括矽(例如，多晶矽、非晶矽(amorphous silicon； a-Si)等)的實施例中，第一膜60可為含矽膜。在一些實施例中，第一膜60可包括多晶矽或非晶矽。第一膜60的材料可以藉由共形沉積製程沉積，諸如遠距電漿CVD(RPCVD)、低壓CVD(LPCVD)、CVD、PECVD、ALD、電漿增強ALD(PEALD)或可以在處理腔室中進行的任何合適沉積製程。第一膜60可以沉積到約1 nm至約100 nm範圍內的厚度。
在藉由CVD (例如RPCVD)沉積第一膜60的實施例中，可以在沉積製程中使用含矽前驅物以形成第一膜60。合適的含矽前驅物可包括矽烷等。矽烷可包括矽烷(SiH 4)、乙矽烷(Si 2H 6)、三矽烷(Si 3H 8)、四矽烷(Si 4H 10)、實驗式Si xH (2x+2)(其中x＞3)的高階矽烷、二甲基氨基矽烷(SiH 3[N(CH 3) 2], DMAS)、乙基甲基氨基矽烷(SiH 3[N(CH 3C 2H 5)], EMAS)、二乙基氨基矽烷(SiH 3[N(C 2H 5) 2], DEAS)、乙基異丙基氨基矽烷(SiH 3[N(C 2H 5C 3H 7)], EIPAS)、二(異丙基氨基)矽烷(SiH 3[N(C 3H 7) 2], DIPAS)、二丙基氨基矽烷(SiH 3[N(C 3H 7) 2], DPAS)、二氯矽烷(SiH 2Cl 2)、三氯矽烷(SiHCl 3)及氯矽烷(SiH 3Cl)。可以約10 sccm至約5000 sccm的流動速率提供含矽前驅物。
在第一膜60的沉積製程中，處理腔室可保持在約100˚C至約750˚C，例如約300˚C至約700˚C的溫度。在第一膜60的沉積期間，處理腔室可保持在約0.1托至約0.5托的壓力下。
然後，在第9圖中，藉由適當的蝕刻製程蝕刻第一膜60的材料，此舉可以在虛設介電層58的暴露表面上留下殘留雜質190。蝕刻製程可以在與進行沉積製程相同的處理腔室中，或者在與進行沉積製程不同的處理腔室中，原位進行。可以使用蝕刻劑氣體(例如，含鹵素蝕刻劑氣體)進行蝕刻製程，該蝕刻劑氣體可包括氯(Cl 2)、氯化氫(HCl)、氟(F 2)、溴化氫(HBr)、溴(Br)或其組合等。在一些實施例中，可以約0.01 slm至約5 slm的速率將蝕刻劑氣體供應到處理腔室。
蝕刻劑氣體可與作為載體氣體、反應性氣體或兩者的附加氣體混合。例如，附加氣體可包括氫(H 2)、氮(N 2)、氬氣(Ar)或其組合等。可以小於約20 slm的流動速率供應附加氣體。
在蝕刻製程期間，可以將處理腔室保持在約100˚C至約700˚C內的溫度範圍內。在蝕刻劑氣體包括氯化氫的實施例中，可以將處理腔室保持在約500˚C至約650˚C的溫度範圍內。在蝕刻劑氣體包括氯的實施例中，可以將處理腔室保持在約300˚C至約450˚C的溫度範圍內。在蝕刻製程期間，處理腔室可以保持在約0.1托至約200托的壓力下。
蝕刻製程去除設置在鰭片52的頂表面及上側壁上的部分第一膜60的速率，可大於蝕刻製程去除設置在溝槽55的底部的部分第一膜60的速率。例如，由於溝槽55的深寬比，蝕刻劑氣體可能不像滲透到頂部一樣容易地滲透到溝槽55的底部，使得頂部的蝕刻程度大於底部。在每一沉積製程之後，蝕刻製程可以持續一段時間，在此持續時間內，足以將第一膜60自虛設介電層58的頂表面及上側壁完全去除。在各種實施例中，可以自虛設介電層58去除第一膜60至虛設介電層58的頂表面下方約1 nm至約50 nm的深度D 1。
殘留雜質190可以留在蝕刻膜160上方的虛設介電層58的暴露表面上。在一些實施例中，殘留雜質190包括鹵素，諸如氯、氟、溴等或其組合。如上所述，殘留雜質190可在以去除部分第一膜60的蝕刻製程中殘留。
在第10圖中，對虛設介電層58執行處理200(有時稱為種子增強處理)以去除殘留雜質190。在一些實施例中，處理200包括用自由基對虛設介電層58進行轟擊，任何合適的自由基是可行的，諸如羥基自由基(OH*)及/或氧自由基(O*)。自由基可與殘留雜質190反應，以自虛設介電層58的表面去除。去除至少一些殘留雜質190可降低隨後形成的膜的表面粗糙度，此舉可以藉由防止或減少在溝槽55中的縫隙填充材料中形成的空隙，來幫助實現溝槽55的更好的後續縫隙填充。
處理200可以藉由將處理氣體(諸如包括氧氣(O 2)及氫氣(H 2)的氣體)供應到處理腔室來進行。自由基可以藉由O 2與H 2的化學反應產生。O 2:H 2的比率可以在約0.1%至約99.9%的範圍內。可以約10 sccm至約5000 sccm的流動速率供應處理氣體，此舉有利於去除殘留雜質190並減小隨後形成的膜的表面粗糙度，從而能夠改善縫隙填充。以小於約10 sccm的流動速率供應處理氣體可能為不利的，因為這可以去除較少的殘留雜質190，從而導致隨後形成的膜中更大的表面粗糙度及較差的縫隙填充能力。以大於約5000 sccm的流動速率供應處理氣體可能為不利的，因為這可能超過所用工具的操作參數。
處理200可以在約300˚C至約900˚C的溫度範圍內執行，此舉有利於去除殘留雜質190並減小隨後形成的膜的表面粗糙度，從而能夠改善縫隙填充。在小於約300˚C的溫度下執行處理200可能為不利的，因為這可以產生較少的OH*及/或O*自由基並去除較少的殘留雜質190，從而導致隨後形成的膜中更大的表面粗糙度及較差的縫隙填充能力。在大於約900˚C的溫度下執行處理200可能為不利的，因為這可能導致過快的氧化速率並且可能超過所用工具的操作參數。
處理200可以在約0.01托至約760托的壓力範圍內執行，此舉有利於去除殘留雜質190並減小隨後形成的膜的表面粗糙度，從而能夠改善縫隙填充。在小於約0.01托的壓力下執行處理200可能為不利的，因為這可以去除較少的殘留雜質190，從而導致隨後形成的膜中更大的表面粗糙度及較差的縫隙填充能力。在大於約760托的壓力下執行處理200可能為不利的，因為這可能超過所用工具的操作參數並導致安全隱患。
處理200的執行持續時間可以在約0.01小時至約10小時之間，此舉有利於去除殘留雜質190並降低後續形成膜的表面粗糙度，從而能夠改善縫隙填充。執行處理200少於約0.01小時可能為不利的，因為這可以去除較少的殘留雜質190，從而導致後續形成膜中更大的表面粗糙度及較差的縫隙填充能力。執行處理200大於約10小時可能為不利的，因為這可能導致低產出量及高成本。
在一些實施例中，處理200可以在第一膜60上產生氧化層158。氧化層158可以由處理200氧化第一膜60的表面的OH*及/或O*自由基形成。在第一膜60包括矽的一些實施例中，氧化層158包括氧化矽(SiO)及/或二氧化矽(SiO 2)。氧化層158可具有在約0.5奈米至約10奈米的範圍內的厚度。如以下參照第11圖所述，可以藉由化學氧化物去除製程300來去除氧化層158。
在第11圖中，根據形成氧化層158的一些實施例，進行化學氧化物去除製程300以去除氧化層158。在其他實施例中，可以省略化學氧化物去除製程300。去除氧化層158可以允許後續的縫隙填充以均勻的材料來填充溝槽55，諸如以下參照第12圖描述的虛設閘極層62。這對於後續的虛設閘極層62的去除可能是有用的。如以下參照第23A圖及第23B圖所述，這有利於後續藉由選擇性蝕刻製程去除虛設閘極層62。
在一些實施例中，化學氧化物去除製程300包括用包含氨(NH 3)、氟化氫(HF)、三氟化氮(NF 3)等或其組合的氣體執行處理。化學氧化物去除製程300可以在約10˚C至約90˚C的溫度範圍內進行，此舉可有利於去除氧化層158及改善後續縫隙填充的均勻性。在小於約10˚C的溫度下進行化學氧化物去除製程300可能為不利的，因為這可能超過所用工具的操作參數。在大於約90˚C的溫度下執行處理200可能為不利的，因為這可能導致氧化去除率幾乎為零。
化學氧化物去除製程300可以在約0.1托至約5.0托的壓力範圍內進行，此舉有利於去除氧化層158及改善後續縫隙填充的均勻性。在小於約0.1托的溫度下進行化學氧化物去除製程300可能為不利的，因為這可能超過所用工具的操作參數。在大於約5.0托的溫度下執行處理200可能為不利的，因為這可能超過所用工具的操作參數並導致安全隱患。
化學氧化物去除製程300的持續時間可以在約0.1分鐘至約60分鐘的範圍內，此舉有利於去除氧化層158及改善後續縫隙填充的均勻性。化學氧化物去除製程300的持續時間少於約0.1分鐘可能為不利的，因為可能沒有與氧化層158完全反應。處理200的持續時間超過約60分鐘可能為不利的，因為蝕刻量可能由於處理200的副產物而飽和。
在第12圖中，包含第一膜60的虛設閘極層62形成在虛設介電層58上方，從而填充溝槽55。虛設閘極層62可為導電或非導電材料，並且可選自由以下構成之群組：非晶矽、多晶矽(polysilicon)、多晶矽鍺(poly-SiGe)、金屬氮化物、金屬矽化物、金屬氧化物及金屬。
在一些實施例中，可藉由包括沉積、蝕刻、處理及化學氧化物去除步驟的多個循環的循環填充製程，形成虛設閘極層62的下部，以藉由包括沉積、蝕刻、處理及化學氧化物去除步驟的多個循環的循環填充製程來填充溝槽55，循環填充製程可以在處理腔室中進行。例如，循環填充製程的一個循環可包括沉積步驟、蝕刻步驟、處理步驟及化學氧化物去除步驟。沉積步驟可以藉由與第一膜60的沉積相似的方法來執行，如以上參照第8圖所述。蝕刻步驟可以藉由與第一膜60的蝕刻相似的方法來執行，如以上參照第9圖所述。處理步驟可以藉由與處理200相似的方法來執行，如以上參照第10圖所述。化學氧化物去除步驟可以藉由與化學氧化物去除製程300相似的方法來執行，如以上參照第11圖所述。在一些實施例中，一或多個循環中可以省略處理步驟及/或化學氧化物去除步驟。
循環填充製程可以執行1至10個循環，其中每一循環沿著溝槽55的側壁及底部沉積更多的材料。在一些實施例中，每一循環沉積厚度範圍為約1奈米至約100奈米的層。可以繼續循環填充製程，直至材料沉積至溝槽55的深度範圍為約1奈米至約100奈米內為止，使得溝槽55的剩餘未填充部分的深寬比小於約1.5。
一旦完成循環填充製程，便可以藉由單獨的沉積製程(諸如物理氣相沉積(physical vapor deposition; PVD)、CVD、濺鍍沉積或用於沉積所選材料的其他技術)來沉積虛設閘極層62的上部。在將虛設閘極層62沉積於虛設介電層58上方之後，可以例如藉由CMP將其平坦化。
第13圖示出了方法1000的實施例，該方法1000用於填充由介電層(例如，虛設介電層58)覆蓋的鰭片(例如，鰭片52)之間的縫隙(例如，溝槽55)，如第8圖、第9圖、第10圖、第11圖及第12圖所示。在步驟1010中，在虛設介電層58上沉積第一膜60，如以上參照第8圖所述。在步驟1020中，藉由蝕刻製程去除第一膜60的頂部，如以上參照第9圖所述。在步驟1030中，執行處理200，以去除虛設介電層58上的殘留雜質190，如以上參照第10圖所述。在步驟1040中，藉由化學氧化物去除(chemical oxide removal; COR)製程300去除由處理200形成的氧化物(例如，氧化層158)，如以上參照第11圖所述。在步驟1050中，使用第一膜60的保留部分作為種子層填充溝槽55，諸如藉由包括重覆步驟1010、1020、1030及1040的循環沉積-蝕刻-處理-化學氧化物沉積(COR)-沉積製程，直至溝槽55的深寬比小於約1.5為止，如以上參照第12圖所述。但是，可以使用任何合適的縫隙填充製程。
第14圖示出了另一方法2000的實施例，此方法2000用於填充由介電層(例如，虛設介電層58)覆蓋的鰭片(例如，鰭片52)之間的縫隙(例如，溝槽55)。方法2000類似於上文參照第13圖所述的方法1000，除了省略了藉由用化學氧化物去除製程去除處理形成的氧化物的步驟。在步驟2010中，在虛設介電層58上沉積第一膜60，如以上參照第8圖所述。在步驟2020中，藉由蝕刻製程去除第一膜60的頂部，如以上參照第9圖所述。在步驟2030中，執行處理200以去除虛設介電層58上的殘留雜質190，如以上參照第10圖所述。在步驟2040中，使用第一膜60的保留部分作為種子層填充溝槽55。
第15A圖示出了又一方法3000的實施例，方法3000用於填充由介電層(例如，虛設介電層58)覆蓋的鰭片(例如，鰭片52)之間的縫隙(例如，溝槽55)，如第8圖、第9圖及第10圖所示。方法3000類似於以上參照第13圖所述的方法1000，除了省略藉由用化學氧化物去除製程去除處理形成的氧化物的步驟，以及在步驟3040中填充溝槽55之外。在步驟3010中，將第一膜60沉積於虛設介電層58上，如以上參照第8圖所述。在步驟3020中，藉由蝕刻製程去除第一膜60的頂部，如以上參照第9圖所述。在步驟3030中，執行處理200以去除虛設介電層58上的殘留雜質190，如以上參照第10圖所述。在步驟3040中，藉由包括重覆步驟3010、3020及3030的循環沉積-蝕刻-處理-沉積製程填充溝槽55，直至充分填充溝槽55為止，諸如材料已在溝槽55沉積至約1奈米至約50奈米範圍內的深度。
第15B圖示出了又一方法3100的實施例，方法3100用於填充由介電層(例如，虛設介電層58)覆蓋的鰭片(例如，鰭片52)之間的縫隙(例如，溝槽55)。方法3100類似於以上參照第15A圖所述的方法3000，除了包括藉由化學氧化物去除製程去除處理形成的氧化物的步驟。在步驟3110中，將第一膜60沉積於虛設介電層58上，如以上參照第8圖所述。在步驟3120中，藉由蝕刻製程去除第一膜60的頂部，如以上參照第9圖所述。在步驟3130中，執行處理200以去除虛設介電層58上的殘留雜質190，如以上參照第10圖所述。在步驟3140中，藉由化學氧化物去除(chemical oxide removal; COR)製程300去除處理200形成的氧化物(例如，氧化層158)，如以上參照第11圖所述。在步驟3150中，藉由包括重覆步驟3110、3120、3130及3140的循環沉積-蝕刻-處理-沉積製程填充溝槽55，直至充分填充溝槽55為止，諸如材料已在溝槽55沉積至約1奈米至約50奈米範圍內的深度。
第16圖示出了又一方法4000的實施例，方法4000用於填充由介電層(例如，虛設介電層58)覆蓋的鰭片(例如，鰭片52)之間的縫隙(例如，溝槽55)。除了執行用於去除雜質的處理的步驟，是在沉積膜及蝕刻膜的頂部的步驟之前執行，方法4000類似於以上參照第14圖所述的方法2000。雜質可以存在於介電層的暴露表面上，藉由諸如清潔製程、蝕刻製程之類的現有製程而產生，或者作為形成介電層的含鹵素前驅物的殘留物，諸如氯矽烷或二氯矽烷，如以上參照第7圖所述。在步驟4010中，執行處理200以去除先前製程在虛設介電層58上殘留的雜質，如以上參照第10圖所述。在步驟4020中，將第一膜60沉積於虛設介電層58上，如以上參照第8圖所述。在步驟4030中，藉由蝕刻製程去除第一膜60的頂部，如以上參照第9圖所述。在步驟4040中，使用第一膜60的保留部分作為種子層來填充溝槽55。
在第17圖中，在虛設閘極層62上沉積遮罩層64。遮罩層64可包括一層或多層，例如，氮化矽、氮氧化矽等。在此示例中，在n型區域50N及p型區域50P上形成單一虛設閘極層62及單一遮罩層64。在第17圖所示的示例中，在n型區域50N及p型區域50P上形成單一虛設閘極層62及單一遮罩層64。然而，在其他實施例中，可以在n型區域50N及p型區域50P中形成各自具有一層或多層的不同的虛設閘極層及遮罩層。第18A圖至第26B圖示出製造實施例元件的各種附加步驟。第18A圖至第26B圖示出了n型區域50N及p型區域50P中的任一者中的特徵。例如，第18A圖至第26B圖中所示的結構可適用於n型區域50N及p型區域50P。在每一附圖所附的文字中描述了n型區域50N及p型區域50P的結構上的差異(若存在的話)。
在第18A圖及第18B圖中，可以使用可接受的光刻及蝕刻技術對遮罩層64(參見第17圖)進行圖案化，以形成遮罩74。然後，可以將遮罩74的圖案轉移至虛設閘極層62。在一些實施例(未示出)中，亦可以藉由可接受的蝕刻技術將遮罩74的圖案轉移到虛設介電層58以形成虛設閘極72。虛設閘極72覆蓋鰭片52的各個通道區域66。遮罩74的圖案可用於將每一虛設閘極72與相鄰的虛設閘極物理分離。虛設閘極72的長度方向亦可基本垂直於各個磊晶鰭片52的長度方向。
進一步地，在第18A圖及第18B圖中，可以在虛設閘極72、遮罩74及/或鰭片52的暴露表面上形成閘極密封間隔物80。各向異性蝕刻之後的熱氧化或沉積可形成閘極密封間隔物80。閘極密封間隔物80可以由氧化矽、氮化矽、氮氧化矽等形成。
在形成閘極密封間隔物80之後，可以執行用於輕摻雜的源/汲極(lightly doped source/drain; LDD)區域(未明確示出)的佈植。在具有不同元件類型的實施例中，類似於上面在第6圖中討論的佈植，可以在n型區域50N上方形成遮罩(例如光阻)，同時露出p型區域50P，並且適當類型(例如p型)雜質可以佈植到p型區域50P中的暴露鰭片52中。然後可以去除遮罩。隨後，可以在暴露n型區域50N的同時，在p型區域50P上方形成諸如光阻的遮罩，並且可以將適當類型(例如，n型)雜質佈植到n型區域50N中的暴露鰭片52中。然後可以去除遮罩。n型雜質可以為先前討論的任何n型雜質，並且所述p型雜質可以為先前討論的任何p型雜質。輕摻雜的源/汲極區域的雜質濃度可為約10 15cm -3至約10 19cm -3。退火可用於修復佈植損壞並激活佈植的雜質。
在第19A圖及第19B圖中，沿著虛設閘極72及遮罩74的側壁在閘極密封間隔物80上形成閘極間隔物86。可以藉由共形地沉積絕緣材料並各向異性地蝕刻絕緣材料來形成閘極間隔物86。閘極間隔物86的絕緣材料可以為氧化矽、氮化矽、氧氮化矽、碳氮化矽或其組合等。
注意，以上揭示內容總體上描述了形成間隔物及LDD區域的製程。可以使用其他製程及順序。例如，可以利用更少或額外的間隔物，可以利用不同的步驟順序(例如，可以在形成閘極間隔物86之前，不蝕刻閘極密封間隔物80，產生「L形」閘極密封間隔物，可以形成及去除間隔物等)。此外，可以使用不同的結構及步驟來形成n型及p型元件。例如，可以在形成閘極密封間隔物80之前，形成用於n型元件的LDD區域，以及可以在形成閘極密封間隔物80之後，形成用於p型元件的LDD區域。
在第20A圖及第20B圖中，在鰭片52中形成磊晶源/汲極區域82。在鰭片52中形成磊晶源/汲極區域82，使得每一虛設閘極72設置在磊晶源/汲極區域82的各個相鄰對之間。在一些實施例中，磊晶源/汲極區域82可以在鰭片52中延伸並且亦可穿過鰭片52。在一些實施例中，閘極間隔物86用於將磊晶源/汲極區域82與虛設閘極72隔開適當的橫向距離，以使磊晶源/汲極區域82不會使隨後形成之FinFET的閘極短路。可以選擇磊晶源/汲極區域82的材料以在各個通道區域66中施加應力，從而改善性能。
可以藉由遮罩p型區域50P並蝕刻n型區域50N中的鰭片52的源/汲極區域，以在n型區域50N中形成磊晶源/汲極區域82，以在鰭片52中形成凹部。然後，在凹部中磊晶生長n型區50N中的磊晶源/汲極區域82。磊晶源/汲極區域82可包括任何可接受的材料，諸如適合於n型FinFET的材料。例如，若鰭片52為矽，則n型區域50N中的磊晶源/汲極區域82可包括在通道區域66中施加拉伸應變的材料，例如矽、碳化矽、磷摻雜的碳化矽、磷化矽等。n型區域50N中的磊晶源/汲極區域82可具有高於鰭片52的相應表面的表面，並且可以具有刻面。
可以遮罩n型區域50N並蝕刻p型區域50P中的鰭片52的源/汲極區域，以在p型區域50P中形成磊晶源/汲極區域82，以在鰭片52中形成凹部。然後，在凹部中磊晶生長p型區域50P中的磊晶源/汲極區域82。磊晶源/汲極區域82可包括任何可接受的材料，諸如適合於p型FinFET的材料。例如，若鰭片52為矽，則p型區域50P中的磊晶源/汲極區域82可包括在通道區域66中施加壓縮應變的材料，諸如矽鍺、摻雜硼的矽鍺、鍺、鍺錫等。p型區域50P中的磊晶源/汲極區域82可具有高於鰭片52的相應表面的表面，並且可以具有刻面。
磊晶源/汲極區域82及/或鰭片52可以佈植摻雜劑以形成源/汲極區域，類似於先前討論的用於形成輕摻雜源/汲極區域然後進行退火的製程。源/汲極區域的雜質濃度可以在約10 19cm -3與約10 21cm -3之間。用於源/汲極區域的n型及/或p型雜質可以為先前討論的任何雜質。在一些實施例中，磊晶源/汲極區域82可以在生長期間被原位摻雜。
由於用於在n型區域50N及p型區域50P中形成磊晶源/汲極區域82的磊晶製程，磊晶源/汲極區82的上表面具有刻面，此些刻面沿橫向向外延伸超過鰭片52的側壁。在一些實施例中，刻面使同一FinFET的相鄰源/汲極區域82結合，如第20C圖所示。在其他實施例中，在磊晶製程完成之後，相鄰的源/汲極區域82保持分離，如第20D圖所示。在第20C圖及第20D圖所示的實施例中，閘極間隔物86形成為覆蓋鰭片52的側壁的一部分，該些鰭片52在隔離區域56上方延伸，從而阻擋了磊晶生長。在一些其他實施例中，可以調整用於形成閘極間隔物86的間隔物蝕刻劑，以去除間隔物材料，以允許磊晶生長的區域延伸到隔離區域56的表面。
在第21A圖及第21B圖中，第一層間介電質(interlayer dielectric; ILD)88沉積在第20A圖及第20B圖所示的結構上。第一ILD 88可以由介電材料形成，並且可以藉由諸如CVD、電漿增強CVD(PECVD)或FCVD的任何合適的方法來沉積。介電材料可包括磷矽酸鹽玻璃(phospho-silicate glass; PSG)、硼矽酸鹽玻璃(boro-silicate glass; BSG)、摻硼磷矽酸鹽玻璃(boron-doped phospho-silicate glass; BPSG)、未摻雜矽酸鹽玻璃(undoped silicate glass; USG)等。可以使用藉由任何可接受的製程形成的其他絕緣材料。在一些實施例中，接觸蝕刻終止層(contact etch stop layer; CESL)87設置在第一ILD 88與磊晶源/汲極區域82之間、遮罩74之間及閘極間隔物86之間。CESL 87可包括介電材料，蝕刻速率比覆蓋其上的第一ILD 88的材料低，諸如氮化矽、氧化矽、氮氧化矽等。
在第22A圖及第22B圖中，可以執行諸如CMP的平坦化製程，以使第一ILD 88的頂表面與虛設閘極72或遮罩74的頂表面齊平。平坦化製程亦可去除虛設閘極72上的遮罩74，以及沿著遮罩74的側壁的閘極密封間隔物80及閘極間隔物86的一部分。在平坦化製程之後，虛設閘極72的頂表面、閘極密封間隔物80、閘極間隔物86及第一ILD 88齊平。因此，透過第一ILD 88，暴露虛設閘極72的頂表面。在一些實施例中，可以保留遮罩74，在此情況下，平坦化製程使第一ILD 88的頂表面與遮罩74的頂表面齊平。
在第23A圖及第23B圖中，在蝕刻步驟中去除虛設閘極72及遮罩74(若存在的話)，從而形成了凹部90。亦可去除虛設介電層58在凹部90中的部分。在一些實施例中，僅去除虛設閘極72，保留虛設介電層58，並且由凹部90暴露。在一些實施例中，虛設介電層58自晶粒(例如，核心邏輯區域)的第一區域中的凹部90去除，並保留在晶粒的第二區域(例如，輸入/輸出區域)的凹部90中。在一些實施例中，藉由各向異性乾式蝕刻製程去除虛設閘極72。例如，蝕刻製程可包括使用反應氣體的乾式蝕刻製程，該反應氣體選擇性地蝕刻虛設閘極72，而很少或不蝕刻第一ILD 88或閘極間隔物86。每一凹部90暴露及/或覆蓋各鰭片52的通道區域66。每一通道區域66設置在相鄰的磊晶源/汲極區域82對之間。在去除期間，當形成虛設閘極72時，虛設介電層58可用作蝕刻終止層。然後，在去除虛設閘極72之後，可以可選地去除虛設介電層58。
在第24A圖及第24B圖中，形成閘極介電層92及閘極電極94以替換閘極。第24C圖示出了第24B圖的區域89的詳細視圖。一或多層閘極介電層92沉積在凹部90中，諸如在鰭片52的頂表面及側壁上以及在閘極密封間隔物80/閘極間隔物86的側壁上。亦可在第一ILD 88的頂表面上形成閘極介電層92。在一些實施例中，閘極介電層92包括一或多個介電層，諸如一或多層氧化矽、氮化矽、金屬氧化物、金屬矽酸鹽等。例如，在一些實施例中，閘極介電層92包括藉由熱或化學氧化形成的氧化矽介面層以及覆蓋其上的高k介電材料，例如鉿、鋁、鋯、鑭、錳、鋇、鈦、鉛的金屬氧化物或矽酸鹽及其組合。閘極介電層92可包括具有大於約7.0的k值的介電層。閘極介電層92的形成方法可以包括分子束沉積(Molecular-Beam Deposition; MBD)、ALD、PECVD等。在虛設閘極介電層58的一部分保留在凹部90中的實施例中，閘極介電層92包括虛設閘極介電層58的材料(例如，SiO 2)。
閘極電極94分別沉積在閘極介電層92上方，並填充凹部90的保留部分。閘極電極94可包括含金屬的材料，諸如氮化鈦、氧化鈦、氮化鉭、碳化鉭、鈷、釕、鋁、鎢及其組合或多層。例如，儘管在第24B圖中示出了單層閘極電極94，但閘極電極94可包括任意數量的襯墊層94A、任意數量的功函數調諧層94B及填充材料94C，如第24C圖所示。在填充凹部90之後，可以執行諸如CMP的平坦化製程以去除閘極介電層92的多餘部分及閘極電極94的材料，此些多餘部分在第一ILD 88的頂表面上方。閘極電極94及閘極介電層92的材料的保留部分因此形成所得FinFET的替換閘極。閘極電極94及閘極介電層92可統稱為「閘極堆疊」。閘極及閘極堆疊可以沿著鰭片52的通道區域66的側壁延伸。
可以同時在n型區域50N及p型區域50P中形成閘極介電層92，使得每一區域中的閘極介電層92由相同的材料形成，並且閘極電極94的形成可以同時發生，使得每一區域中的閘極電極94由相同的材料形成。在一些實施例中，每一區域中的閘極介電層92可以藉由不同製程形成，使得閘極介電層92可以由不同的材料形成，及/或每一區域中的閘極電極94可以藉由不同製程形成，使得閘極電極94可以由不同的材料形成。當使用不同的製程時，可以使用各種遮罩步驟來遮罩及暴露適當的區域。
在第25A圖及第25B圖中，閘極遮罩96形成在閘極堆疊上(包括閘極介電層92及相應的閘極電極94)，並且閘極遮罩96可以設置在閘極間隔物86的相對部分之間。在一些實施例中，形成閘極遮罩96包括使閘極堆疊凹陷，從而在閘極堆疊上方及閘極間隔物86的相對部分之間直接形成凹部。包括一或多層介電材料(諸如氮化矽、氮氧化矽等)的閘極遮罩96填充在凹部中，然後進行平坦化製程以去除在第一ILD 88上方延伸的介電材料的多餘部分。
亦如第25A圖及第25B圖所示，第二層間介電層 (第二ILD) 108沉積在第一ILD 88上方。在一些實施例中，第二ILD 108為藉由流動CVD方法形成的流動膜。在一些實施例中，第二ILD 108由諸如PSG、BSG、BPSG、USG等的介電材料形成，並且可以藉由諸如CVD及PECVD的任何合適的方法來沉積。隨後形成的閘極觸點110(第26A圖及第26B圖)穿過第二ILD 108及閘極遮罩96，以接觸凹陷的閘極電極94的頂表面。
在第26A圖及第26B圖中，根據一些實施例，藉由第二ILD 108及第一ILD 88形成閘極觸點110及源/汲極觸點112。藉由第一ILD 88及第二ILD 108形成用於源/汲極觸點112的開口，並且藉由第二ILD 108及閘極遮罩96形成用於閘極觸點110的開口。可以使用可接受的光刻及蝕刻技術來形成開口。在開口中形成諸如擴散阻障層、黏附層等的襯墊(未示出)以及導電材料。襯墊可包括鈦、氮化鈦、鉭、氮化鉭等。導電材料可以為銅、銅合金、銀、金、鎢、鈷、鋁、鎳等。可以執行諸如CMP的平坦化製程以自第二ILD 108的表面去除多餘的材料。剩餘的襯墊及導電材料形成開口中的源/汲極觸點112及閘極觸點110。可以執行退火製程以在磊晶源/汲極區域82與源/汲極觸點112之間的介面處形成矽化物。源/汲極觸點112物理及電耦合至磊晶源/汲極區域82，並且閘極觸點110物理地及電耦合至閘極電極106。源/汲極觸點112及閘極觸點110可以不同的製程形成，或者可以相同的製程形成。儘管示出為形成為相同的截面，但應當理解，源/汲極觸點112及閘極觸點110中的每一者可以形成為不同的截面，此舉可以避免觸點的短路。
所揭示的FinFET實施例亦可應用於奈米結構元件，諸如奈米結構(例如，奈米片、奈米線、全環繞閘極等)場效應電晶體(NSFET)。在NSFET實施例中，鰭片由奈米結構替換，該些奈米結構藉由圖案化通道層及犧牲層的交替層的堆疊進行圖案化而形成。虛設閘極堆疊及源/汲極區域以與上述實施例類似的方式形成。在去除虛設閘極堆疊之後，可以在通道區域中部分或全部地去除犧牲層。替換閘極結構以與上述實施例類似的方式形成，替換閘極結構可以部分或完全填充因去除犧牲層而留下的開口，並且替換閘極結構可以部分或完全地圍繞NSFET元件的通道區域中的通道層。可以與上述實施例類似的方式依序形成ILD以及與替換閘極結構及源/汲極區域的觸點。可以如美國專利申請公開第2016/0365414號中所揭示的方式形成奈米結構元件，該申請的全部內容以引用的方式併入本文中。
實施例具有以下優點。在鰭片之間的縫隙上的介電層上，用諸如羥基(OH*)自由基及/或氧(O*)自由基執行處理，對於去除介電層上的殘留雜質(諸如鹵素)可能為有用的。這有利於減少隨後形成的膜或種子層的粗糙度，此舉可以增加縫隙填充能力。藉由該處理，可以藉由化學氧化物去除製程去除在介電層上形成的氧化層。這有利於後續用包括均勻材料的虛設閘極填充縫隙，此舉可以允許後續藉由選擇性蝕刻製程更有效地去除虛設閘極。
根據一實施例，一種形成半導體元件的方法，包括：在介電層上沉積膜，介電層位於第一鰭片及第二鰭片上，並且在第一鰭片與第二鰭片之間的溝槽內；蝕刻膜的頂部；在蝕刻膜的頂部之後，在介電層上執行處理以去除雜質，此處理包括用自由基轟擊介電層；以及在膜的保留部分上填充溝槽。在一實施例中，沉積膜包括使用矽烷作為前驅物之步驟。在一實施例中，沉積膜在100˚C至750˚C的溫度範圍內進行。在一實施例中，沉積膜在0.1托至0.5托的壓力範圍下進行。在一實施例中，自由基包括OH*或O*。在一實施例中，蝕刻膜的頂部在100˚C至700˚C的溫度範圍內進行。在一實施例中，處理在300˚C至900˚C的溫度範圍內進行。在一實施例中，處理在0.01托至760托的壓力範圍下進行。
根據另一實施例，一種形成半導體元件的方法，包括：在第一鰭片及第二鰭片上沉積介電層，介電層覆蓋第一鰭片與第二鰭片之間的溝槽的側壁及底表面；在介電層上形成第一膜；蝕刻第一膜的頂部；藉由自由基轟擊自介電層的表面去除第一雜質，轟擊在第一膜的保留部分上形成第一氧化層；進行化學氧化物去除製程以去除第一氧化層；以及在進行化學氧化物去除製程之後，填充溝槽。在一實施例中，自由基包括羥基或氧自由基。在一實施例中，填充溝槽包括一或多個附加循環，一或多個附加循環中的每一者包括以下步驟：在介電層上形成附加膜；蝕刻附加膜的頂部；及藉由自由基轟擊自介電層的表面去除附加雜質。在實施例中，一或多個附加循環中的每一者進一步包括進行附加化學氧化物去除製程以去除附加氧化層。在一實施例中，填充溝槽之步驟進一步包括在一或多個附加膜的保留部分上沉積虛設閘極層的上部之步驟。在一實施例中，化學氧化物去除製程在10˚C至90˚C的溫度範圍內進行。在一實施例中，化學氧化物去除製程在0.1托至5.0托的壓力範圍下進行。
根據又一實施例，一種形成半導體元件的方法，包括以下步驟：形成第一鰭片及第二鰭片，第一鰭片及第二鰭片自基材延伸；在第一鰭片、第二鰭片及基材的暴露表面上形成虛設介電層；在第一鰭片及第二鰭片上形成虛設閘極，形成虛設閘極包括第一循環，包括：在虛設介電層上沉積第一膜；蝕刻第一膜的頂部；以及藉由羥基自由基或氧自由基轟擊，自虛設介電層的表面去除第一雜質；在第一鰭片及第二鰭片上形成層間介電質；以及去除虛設閘極。在一實施例中，形成虛設閘極包括附加循環，每一循環包括：在虛設介電層上沉積附加膜；蝕刻附加膜的頂部；以及藉由羥基自由基或氧自由基的另一轟擊，自虛設介電層的表面去除第二雜質。在一實施例中，在形成第一膜之前進行去除第一雜質。在一實施例中，藉由蝕刻第一膜的頂部形成第一雜質，並且在形成第一膜之後進行去除第一雜質。在一實施例中，前述方法進一步包括：在去除第一雜質之後進行化學氧化物去除製程，以去除氧化層。
上文概述了若干實施例的特徵，使得熟習此項技術者可以更好地理解本揭示內容的各態樣。熟習此項技術者應當理解，可以容易地將本揭示內容用作設計或修改其他製程及結構的基礎，以實現與本文介紹的實施例相同的目的及/或相同的優點。熟習此項技術者亦應認識到，該些等效構造不脫離本揭示內容的精神及範疇，並且在不脫離本揭示內容的精神及範圍的範疇下，可以進行各種改變、替換及變更。
50:基材 50N:n型區域 50P:p型區域 51:分隔器 52:鰭片 54:絕緣材料 55:溝槽 56:隔離區域 58:虛設介電層 60:第一膜 62:虛設閘極層 64:遮罩層 66:通道區域 72:虛設閘極 74:遮罩 80:閘極密封間隔物 82:源/汲極區域 86:閘極間隔物 87:接觸蝕刻終止層 88:第一層間介電質 89:區域 90:凹部 92:閘極介電層 94:閘極電極 94A:襯墊層 94B:功函數調諧層 94C:填充材料 96:閘極遮罩 108:第二層間介電質 110:閘極觸點 112:源/汲極觸點 158:氧化層 190:殘留雜質 200:處理 300:化學氧化物去除製程 1000:方法 1010:步驟 1020:步驟 1030:步驟 1040:步驟 1050:步驟 2000:方法 2010:步驟 2020:步驟 2030:步驟 2040:步驟 3000:方法 3010:步驟 3020:步驟 3030:步驟 3040:步驟 3100:方法 3110:步驟 3120:步驟 3130:步驟 3140:步驟 3150:步驟 4000:方法 4010:步驟 4020:步驟 4030:步驟 4040:步驟 A-A:截面 B-B:截面 C-C:截面 D 1:深度
結合附圖，根據以下詳細描述可以最好地理解本公開的各態樣。注意，根據行業中的標準實務，各種特徵未按比例繪製。實際上，為了討論清楚起見，各種特徵的尺寸可任意增加或減小。 第1圖示出了根據一些實施例的FinFET立體圖的示例。 第2圖、第3圖、第4圖、第5圖、第6圖、第7圖、第8圖、第9圖、第10圖、第11圖及第12圖為根據一些實施例的FinFET製備的早期中間階段的剖面圖。 第13圖、第14圖、第15A圖、第15B圖及第16圖示出了根據一些實施例的用於填充鰭片之間的縫隙的方法的流程圖。 第17圖、第18A圖、第18B圖、第19A圖、第19B圖、第20A圖、第20B圖、第20C圖、第20D圖、第21A圖、第21B圖、第22A圖、第22B圖、第23A圖、第23B圖、第24A圖、第24B圖、第24C圖、第25A圖、第25B圖、第26A圖及第26B圖為根據一些實施例的FinFET製備的後期中間階段的剖面圖。
2000:方法
2010:步驟
2020:步驟
2030:步驟
2040:步驟

Claims (20)

  1. 一種形成半導體元件的方法，該方法包括： 在一介電層上沉積一膜，該介電層位於一第一鰭片及一第二鰭片上，並且在該第一鰭片與該第二鰭片之間的一溝槽內； 蝕刻該膜的多個頂部； 在蝕刻該膜的該些頂部之後，在該介電層上執行一處理以去除多個雜質，該處理包括用多個自由基轟擊該介電層；以及 在該膜的保留部分上填充該溝槽。
  2. 如請求項1所述之方法，其中該沉積該膜包括使用矽烷作為一前驅物。
  3. 如請求項1所述之方法，其中該沉積該膜在100˚C至750˚C的溫度範圍內進行。
  4. 如請求項1所述之方法，其中該沉積該膜在0.1托至0.5托的壓力範圍下進行。
  5. 如請求項1所述之方法，其中該些自由基包括OH*或O*。
  6. 如請求項1所述之方法，其中該蝕刻該膜的該些頂部在100˚C至700˚C的溫度範圍內進行。
  7. 如請求項1所述之方法，其中該處理在300˚C至900˚C的溫度範圍內進行。
  8. 如請求項1所述之方法，其中該處理在0.01托至760托的壓力範圍下進行。
  9. 一種形成半導體元件的方法，該方法包括： 在一第一鰭片及一第二鰭片上沉積一介電層，該介電層覆蓋該第一鰭片與該第二鰭片之間的一溝槽的多個側壁及一底表面； 在該介電層上形成一第一膜； 蝕刻該第一膜的多個頂部； 藉由多個自由基的一轟擊，自該介電層的一表面去除多個第一雜質，該轟擊在該第一膜的保留部分上形成一第一氧化層； 進行一化學氧化物去除製程以去除該第一氧化層；以及 在進行該化學氧化物去除製程之後，填充該溝槽。
  10. 如請求項9所述之方法，其中該些自由基包括羥基或氧自由基。
  11. 如請求項9所述之方法，其中該填充該溝槽包括一或多個附加循環，該或該些附加循環中的每一者包括： 在該介電層上形成一附加膜； 蝕刻該附加膜的多個頂部；以及 藉由自由基的一轟擊，自該介電層的該表面去除多個附加雜質。
  12. 如請求項11所述之方法，其中該或該些附加循環中的每一者進一步包括進行一附加化學氧化物去除製程以去除一附加氧化層。
  13. 如請求項11所述之方法，其中該填充該溝槽進一步包括在該或該些附加膜的保留部分上沉積虛設閘極層的多個上部。
  14. 如請求項9所述之方法，其中該化學氧化物去除製程在10˚C至90˚C的溫度範圍內進行。
  15. 如請求項9所述之方法，其中該化學氧化物去除製程在0.1托至5.0托的壓力範圍下進行。
  16. 一種形成半導體元件的方法，該方法包括： 形成一第一鰭片及一第二鰭片，該第一鰭片及該第二鰭片自一基材延伸； 在該第一鰭片、該第二鰭片及該基材的多個暴露表面上形成一虛設介電層； 在該第一鰭片及該第二鰭片上形成一虛設閘極，該形成該虛設閘極包括一第一循環，包括： 在該虛設介電層上沉積一第一膜； 蝕刻該第一膜的多個頂部；以及 藉由羥基自由基或氧自由基的一轟擊，自該虛設介電層的一表面去除多個第一雜質； 在該第一鰭片及該第二鰭片上形成一層間介電質；及 去除該虛設閘極。
  17. 如請求項16所述之方法，其中該形成該虛設閘極包括多個附加循環，每一循環包括： 在該虛設介電層上沉積一附加膜； 蝕刻該附加膜的多個頂部；及 藉由羥基自由基或氧自由基的另一轟擊，自該虛設介電層的該表面去除多個第二雜質。
  18. 如請求項16所述之方法，其中在形成該第一膜之前去除該些第一雜質。
  19. 如請求項16所述之方法，其中藉由該蝕刻該第一膜的該些頂部形成該些第一雜質，並且在形成該第一膜之後進行該去除該些第一雜質。
  20. 如請求項16所述之方法，進一步包括：在去除該些第一雜質之後進行一化學氧化物去除製程，以去除一氧化層。
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