TWI793622B - 包含有多層罩幕層之半導體裝置的形成方法 - Google Patents

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柯忠廷
張雅嵐
陳亭綱
黃泰鈞
志安 徐
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Abstract

揭露一種方法，其包含：形成半導體層於基材上；蝕刻半導體層之一部分，以形成第一凹陷和第二凹陷；形成第一罩幕層於半導體層上；在第一罩幕層上進行第一熱處理，此第一熱處理緻密化第一罩幕層；蝕刻該第式罩幕層，以曓露出該半導體層；形成第一半導體材料於第一凹陷中；以及去除第一罩幕層。

Description

包含有多層罩幕層之半導體裝置的形成方法
本揭露是關於一種半導體裝置的形成方法，特別是關於一種包含有多層罩幕層之半導體裝置的形成方法。
半導體裝置被使用於各種電子應用中，例如個人電腦、手機、數位相機和其他電子設備。半導體裝置的製作典型地係透過依序沉積絕緣或介電層、導電層和半導體材料層於半導體基材上，並使用微影法圖案化此些各種材料層來形成電路組件和元件於其上。
半導體產業藉由最小特徵尺寸的持續減少來不斷改善各種電子組件(例如：電晶體、二極體、電阻、電容等)的積成密度，其容許更多的組件整合在一定的面積中。然而，當最小特徵尺寸的縮減時，應解決所產生的額外問題。
本揭露之一態樣係提供一種半導體裝置的形成方法包含：形成半導體層於基材上；蝕刻半導體層之一部分 以形成第一凹陷和第二凹陷；形成第一型式罩幕層於半導體層上；蝕刻第一型式罩幕層，以曓露出半導體層；形成第一半導體材料於第一凹陷中；及去除第一型式罩幕層。此形成第一型式罩幕層的步驟包含：形成第一罩幕層於半導體層上，以及形成第二罩幕層，其中在形成第二罩幕層後，第二罩幕層係位於第一罩幕層的一部分上
本揭露之又一態樣係提供一種半導體裝置的方法包含：形成一半導體層於一第一基材上；蝕刻半導體層之一部分，以形成第一凹陷於第一區中和第二凹陷於第二區中；沉積第一罩幕層之第一部分於第一區和第二區上：形成一第二罩幕層於第一罩幕層之第一部分上；自第二區中去除第一罩幕層和第二罩幕層；形成第一磊晶源極/汲極區於第二凹陷中；去除第一罩幕層的其餘部分和第二罩幕層的其餘部分；沉積第三罩幕層之第一部分於第一區和第二區上；形成第四罩幕層於第三罩幕層之第一部分上；自第一區中去除第三罩幕層和第四罩幕層；形成第二磊晶源極/汲極區於第一凹陷中；去除第三罩幕層的其餘部分和第四罩幕層的其餘部分；以及形成閘極結構於半導體層上。
本揭露之又一態樣係提供一種半導體裝置的形成方法，其包含：沉積第一罩幕層於基材上，其中第一罩幕層具有第一厚度；形成第二罩幕層於第一罩幕層上，其中在形成第二罩幕層後，第一罩幕層具有與第一厚度不同之第二厚度，第二罩幕層具有第三厚度；蝕刻第一罩幕層和第二罩幕層，以曓露出基材的一部分；成長第一半導體材 料於第二罩幕層上，和第二半導體材料於基材的此部分上；以及蝕刻去除第一罩幕層和第二罩幕層。
20:分隔線
50:基材
50N:n型區
50P:p型區
51A,51B,51C:第一半導體層
52:第一奈米結構
52A,52B,52C:第一奈米結構
53A,53B,53C:第二半導體層
54:第二奈米結構
54A,54B,54C:第二奈米結構
55:奈米結構
64:多層堆疊
66:鰭片
68:淺溝渠隔離區
70:虛設介電層
71:虛設閘極介電層
72:虛設閘極層
74:罩幕層
76:虛設閘極
78:罩幕
80:第一間隙壁
81:第一間隙壁
82:第二間隙壁層
83:第二間隙壁層
86:第一凹陷
88:側壁凹陷
90:第一內間隙壁
92:磊晶源極/汲極區
92A:第一半導體材料層
92B:第二半導體材料層
92C:第三半導體材料層
92N:結節
95:接觸蝕刻終止層
96:第一層間介電層
98:第二凹陷
100:閘極介電層
102:閘極電極
104:閘極罩幕
106:第二層間介電層
108:第三凹陷
110:矽化區
112:接觸
114:接觸
116:接觸
200:多層p罩幕層
202:區域
204:第一p罩幕層
208:第二p罩幕層
210:處理
212:雜質
220:摻質植入
300:多層n罩幕層
304:第一n罩幕層
308:第二n罩幕層
310:處理
312:雜質
314:源極/汲極接觸
320:摻質植入
322:摻質
A-A’:剖面
B-B’:剖面
C-C’:剖面
T1,T2,T3,T4:厚度
根據以下詳細說明並配合附圖閱讀，使本揭露的態樣獲致較佳的理解。需注意的是，如同業界的標準作法，許多特徵並不是按照比例繪示的。事實上，為了進行清楚討論，許多特徵的尺寸可以經過任意縮放。
第1圖係繪示根據一些實施例在一三維視圖中的奈米場效電晶體(nanoFET)。
第2圖、第3圖、第4圖、第5圖、第6A圖、第6B圖、第7A圖、第7B圖、第8A圖、第8B圖、第9A圖、第9B圖、第10A圖、第10B圖、第11A圖、第11B圖、第12A圖、第12B圖、第13A圖、第13B圖、第13C圖、第14A圖、第14B圖、第15A圖、第15B圖、第15C圖、第16A圖、第16B圖、第16C圖、第17A圖、第17B圖、第17C圖、第17D圖、第18A圖、第18B圖、第18C圖、第19A圖、第19B圖、第19C圖、第20A圖、第20B圖、第20C圖、第20D圖、第21A圖、第21B圖、第21C圖、第22A圖、第22B圖、第23A圖、第23B圖、第24A圖、第24B圖、第25A圖、第25B圖、第26A圖、第26B圖、第26C圖、第27A圖、第27B圖、第27C圖、第28A圖、第28B圖、第28C圖、第29A圖、第29B圖、第30A圖、第30B圖、第 31A圖、第31B圖、第31C圖、第31D圖、第32A圖、第32B圖、第33A圖、第33B圖、第33C圖、第34A圖、第34B圖、第34C圖、第35A圖、第35B圖、第35C圖、第35D圖、第35E圖、第36A圖、第36B圖、第36C圖、第37A圖、第37B圖、和第37C圖係繪示根據一些實施例之製造奈米場效電晶體之中間階段的剖面視圖。
以下揭露提供許多不同實施例或例示，以實施發明的不同特徵。以下敘述之成份和排列方式的特定例示是為了簡化本揭露。這些當然僅是做為例示，其目的不在構成限制。舉例而言，第一特徵形成在第二特徵之上或上方的描述包含第一特徵和第二特徵有直接接觸的實施例，也包含有其他特徵形成在第一特徵和第二特徵之間，以致第一特徵和第二特徵沒有直接接觸的實施例。除此之外，本揭露在各種具體例中重覆參考數值及/或字母。此重覆的目的是為了使說明簡化且清晰，並不表示各種討論的實施例及/或配置之間有關係。
再者，空間相對性用語，例如「下方(beneath)」、「在…之下(below)」、「低於(lower)」、「在…之上(above)」、「高於(upper)」等，是為了易於描述圖式中所繪示的元素或特徵和其他元素或特徵的關係。空間相對性用語除了圖式中所描繪的方向外，還包含元件在使用 或操作時的不同方向。裝置可以其他方式定向(旋轉90度或在其他方向)，而本文所用的空間相對性描述也可以如此解讀。
各種實施例提供一種形成包含有奈米場效電晶體之晶片的方法。此些方法可包含形成多個半導體層堆疊，及蝕刻此些堆疊，以形成多個源極/汲極區。當形成或處理專用於n型電晶體之晶片區域中的特徵時，專用於p型電晶體之晶片區域可被罩幕住。類似地，當形成或處理專用於p型電晶體之晶片區域中的特徵時，專用於n型電晶體之晶片區域可被罩幕住。可以這種方式來形成或處理此些各種罩幕層，以改善其他製程的效率，而亦可在之後使此些各種罩幕層較易被去除。然後，可形成閘極結構在此些半導體層堆疊上，以形成多個電晶體結構。此外，可形成正面內連接結構在此些電晶體結構的一第一側面上，並可形成背面內連接結構在此些電晶體結構的一相對側面上。然而，各種實施例可被應用至包含其他型式電晶體(如鰭式場效電晶體(FinFETs)、平面電晶體或其類似物)的晶片，以取代或結合奈米場效電晶體。
第1圖繪示根據一些實施例在三維視圖中之奈米場效電晶體(例如奈米線場效電晶體、奈米片場效電晶體、或類似物)的例子。奈米場效電晶體包含在基材50(如半導體基材)之鰭片66上的奈米結構55(例如奈米線、奈米片、或類似物)，其中奈米結構55做為奈米場效電晶體的通道區。奈米結構55可包含p型奈米結構、n型奈米結構、或 其組合)。淺溝渠隔離(STI)區68係設置在相鄰的鰭片66之間，鰭片66可自相鄰的淺溝渠隔離區68突出於其上方。雖然如在所使用，淺溝渠隔離區68係被敘述或繪示為與基材50分開，但用語「基材」可指為單獨的半導體基材或半導體基材與淺溝渠隔離區的結合。此外，雖然鰭片66的底部分係被繪示為與基材50相連續的單一材料，但鰭片66的底部分和/或基材50可包含單一材料或複數個材料。在此內容中，鰭片66可指為相鄰的淺溝渠隔離區68間延伸的部分。
閘極介電層100係位於鰭片66的頂表面上並沿著奈米結構55的頂表面、側壁和底表面。閘極電極102係位於閘極介電層100上。磊晶源極/汲極區92係位於閘極介電層100和閘極電極102之相對側面上的鰭片66上。
第1圖更繪示將於後面之圖式使用的參考剖面。剖面A-A’係沿者閘極電極102的縱軸並在例如垂直於奈米場效電晶體之磊晶源極/汲極區92間的電流方向的方向中。剖面B-B’係垂直於剖面A-A’並以平行於奈米場效電晶體之鰭片66的縱軸，且在例如奈米場效電晶體之磊晶源極/汲極區92間的電流方向中。剖面C-C’係平行於剖面A-A’並延伸穿過奈米場效電晶體之磊晶源極/汲極區。後續的圖式參考這些參考剖面，以清楚說明。
在此所討論的一些實施例係在使用閘極後製製程(Gate-Last Process)所形成之奈米場效電晶體 (nanoFETs)的內容中討論。在其他實施例中，使用閘極先製製程(Gate-First Process)。一些實施例亦考慮到用於平面裝置的態樣，如平面場效電晶體或鰭式場效電晶體(FinFETs)。
第2圖至第37C圖係繪示根據一些實施例之製造奈米場效電晶體之中間階段的剖面圖和俯視圖。第2圖至第5圖、第6A圖、第21A圖、第22A圖、第23A圖、第24A圖、第25A圖、第26A圖、第27A圖和第28A圖係繪示第1圖所示之參考剖面A-A’。第6B圖、第7B圖、第8B圖、第9B圖、第10B圖、第11B圖、第12B圖、第13B圖、第13C圖、第14B圖、第15B圖、第16B圖、第17B圖、第17D圖、第18B圖、第19B圖、第20B圖、第20D圖、第21B圖、第22B圖、第23B圖、第24B圖、第25B圖、第26B圖、第27B圖、第28B圖、第29B圖、第30B圖、第31B圖、第31C圖、第31D圖、第32B圖、第33B圖、第34B圖、第35B圖、第35D圖、第35E圖、第36B圖和第37B圖係繪示第1圖所示之參考剖面B-B’。第7A圖、第8A圖、第9A圖、第10A圖、第11A圖、第12A圖、第13A圖、第14A圖、第15A圖、第15C圖、第16A圖、第16C圖、第17A圖、第17C圖、第18A圖、第18C圖、第19A圖、第19C圖、第20A圖、第20C圖、第21C圖、第26C圖、第27C圖、第28C圖、第29A圖、第30A圖、第31A圖、第32A圖、第33A圖、第33C圖、 第34A圖、第34C圖、第35A圖、第35C圖、第36A圖、第36C圖、第37A圖和第37C圖係繪示第1圖所示之參考剖面C-C’。
在第2圖中，提供基材50。基材50可為半導體基材，如塊體半導體(Bulk Semiconductor)、絕緣層上半導體(SOI)基材或類似物，其可被例如p型或n型摻質摻雜或未摻雜。基材50可為晶圓，如矽晶圓。通常，SOI基材為絕緣層上形成一層半導體材料。此絕緣層可為例如埋入氧化層(BOX)、氧化矽層或類似物。絕緣層係被提供在基材上，典型地為矽或玻璃基材。亦可使用其他材料，例如多層或梯度(Gradient)基材。在一些實施例中，基材50的半導體材料可包含矽、鍺、化合物半導體、合金半導體、或前述的組合，其中此化合物半導體包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦，而此合金半導體包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GanAsP。
基材50具有n型區50N和p型區50P。n型區50N能被用以形成n型裝置，如NMOS電晶體，例如n型奈米場效電晶體；p型區50P能被用以形成p型裝置，如PMOS電晶體，例如p型奈米場效電晶體。n型區50N可與p型區50P實體分開(如分隔線20所示)，且任何數目的裝置特徵(如其他主動裝置、摻雜區、隔離結構等)亦可被設置在n型區50N和p型區50P之間。雖然僅繪示一個n型區50N和一個p型區50P，但任何數目的n型 區50N和p型區50P亦可被提供。
又，在第2圖中，形成多層堆疊64在基材50上。多層堆疊64包含第一半導體層51A-51C(統稱為第一半導體層51)和第二半導體層53A-53C(統稱為第二半導體層53)的交錯層。為了說明的目的並如以下較詳細的討論，將移除第二半導體層53並圖案化第一半導體層51以形成奈米場效電晶體的通道區於p型區50P中。亦將移除第一半導體層51並圖案化第二半導體層53以形成奈米場效電晶體的通道區於n型區50N中。儘管如此，在一些實施例中，可移除第一半導體層51並圖案化第二半導體層53以形成奈米場效電晶體的通道區於n型區50N中，並可移除第二半導體層53並圖案化第一半導體層51以形成奈米場效電晶體的通道區於p型區50P中。在還有其他實施例中，可移除第一半導體層51並圖案化第二半導體層53以形成奈米場效電晶體的通道區於n型區50N和p型區50P中。在其他實施例中，可移除第二半導體層53並圖案化第一半導體層51以形成奈米場效電晶體的通道區於n型區50N和p型區50P中。
為了說明的目的，多層堆疊64係繪示為包含三層第一半導體層51和三層第二半導體層53。在一些實施例中，多層堆疊64可包含任何數目的第一半導體層51和第二半導體層53。可使用如化學氣相沉積(CVD)、原子層沉積(ALD)、氣相磊晶(VPE)、分子束磊晶(MPE)或類似方法的製程來磊晶成長每一層多層堆疊64。在各種實施 例中，第一半導體層51可由適用於p型奈米場效電晶體的第一半導體材料所形成，如矽鍺或類似物；第二半導體層53可由適用於n型奈米場效電晶體的第二半導體材料所形成，如矽、矽碳或類似物。為了說明的目的，多層堆疊64係繪示為具有適用於p型奈米場效電晶體之最下面的半導體層。在一些實施例中，可形成多層堆疊64，以致最下面的材料層為適用於n型奈米場效電晶體的半導體層。
第一半導體材料和第二半導體材料彼此具有高蝕刻選擇性的材料。因此，可去除由第一半導體材料所形成的第一半導體層51，而不會顯著地去除在n型區50N中由第二半導體材料所形成的第二半導體層53，藉以讓第二半導體層53被圖案化以形成n型奈米場效電晶體(NSFET)的通道區。類似地，可去除由第二半導體材料所形成的第二半導體層53，而不會顯著地去除在p型區50P中由第一半導體材料所形成的第一半導體層51，藉以讓第一半導體層51被圖案化以形成p型奈米場效電晶體的通道區。
現請參照第3圖，根據一些實施例，鰭片66係形成於基材50中，而奈米結構55係形成於多層堆疊64中。在一些實施例中，可藉由蝕刻在多層堆疊64和基材50中之溝渠來分別形成奈米結構55於多層堆疊64和基材50中。此蝕刻可為任何可接受的蝕刻製程，例如反應離子蝕刻(RIE)、中性粒子束蝕刻(NBE)、類似製程、或其組合。此蝕刻可為非等向性的。藉由蝕刻多層堆疊64來形成奈米 結構55可自第一半導體層51定義出第一奈米結構52A-52C(統稱為第一奈米結構52)，並可自第二半導體層53定義出第二奈米結構54A-54C(統稱為第二奈米結構54)。第一奈米結構52和第二奈米結構54可被統稱為奈米結構55。
可藉由任何合適的方法來圖案化鰭片66和奈米結構55。例如：可藉由一或多種光學微影製程來圖案化鰭片66和奈米結構55，其包含雙重圖案化或多重圖案化製程。通常，雙重圖案化或多重圖案化製程結合光學微影製程和自對準製程，而讓圖案被製成具有例如小於其他使用單一直接光學微影製程所可獲得的間距。例如：在一實施例中，形成犧牲層在基材上，並使用光學微影製程圖案化此犧牲層。使用自對準製程形成間隙壁在被圖案化的犧牲層旁邊。然後，去除犧牲層，而其餘的間隙壁可被用來圖案化鰭片66。
為了繪示說明的目的，第3圖繪示在n型區50N和p型區50P中的鰭片66為具有實質相等的寬度。在一實施例中，在n型區50N之鰭片66的寬度可大於或小於在p型區50P之鰭片66的寬度。再者，雖然每一個鰭片66和奈米結構55被繪示為從頭到尾具有一致的寬度，但在其他實施例中，奈米結構55可具有錐形壁，以致每一個奈米結構55的寬度在朝基材50的方向中增加。在此些實施例中，每一個奈米結構55可具不同寬度，並為梯形。
在第4圖中，淺溝渠隔離(STI)區68係形成於鄰 近鰭片66。可藉由沉積絕緣材料在基材50、鰭片66和奈米結構55上並在相鄰的鰭片66之間，來形成淺溝渠隔離區68。此絕緣材料可為氧化物(如氧化矽)、氮化物、類似物或其組合，並被高密度電漿CVD(HDP-CVD)、流動性化學氣相沉積(FCVD)、類似方法或其組合所形成。可使用由任何可接受製程所形成的其他絕緣材料。在所繪示的實施例中，絕緣材料為由FCVD製程所形成的氧化矽。一旦形成絕緣材料，可進行退火製程。在一實施例中，絕緣材料係被形成，以致於多餘的絕緣材料覆蓋奈米結構55。雖然絕緣材料係被繪示為單一層，但一些實施例可使多層。例如：在一些實施例中，可先沿著基材50、鰭片66和奈米結構55的表面形成一襯墊層(未分開繪示)。然後，可形成如上所述之填充材料在襯墊層上。
接著，應用去除製程至絕緣材料，以去除奈米結構55上多餘的絕緣材料。在一些實施例中，可使用如CMP的平坦化製程、回蝕製程、其組合或類似物。此平坦化製程暴露出奈米結構55，以致於在平坦化製程完成後，奈米結構55和絕緣材料的頂表面是平整的。
然後，凹陷絕緣材料以形成淺溝渠隔離區68。絕緣材料係被凹陷，以致於在n型區50N和p型區50P中之鰭片66的上部分自相鄰之淺溝渠隔離區68間突出。再者，淺溝渠隔離區68的頂表面可具有所示的平整面、凸面或凹面(如碟狀)、或其組合。可藉由適當的蝕刻將淺溝渠隔離區68的頂表面形成為平的、凸的和/或凹的。可使用 可接受的蝕刻製程來凹陷淺溝渠隔離區68，例如對隔離材料具選擇性的蝕刻製程(例如：蝕刻隔離材料的速率大於蝕刻鰭片66和奈米結構55的速率)。例如：使用例如稀釋氫氟酸(DHF)的氧化物去除。
以上針對第2圖至第4圖所討論之製程僅係一種如何形成鰭片66和奈米結構55的方法。在一些實施例中，可使用一罩幕和一磊晶製程來形成鰭片66和奈米結構55。例如：可形成介電層於基材50的頂面上，並蝕刻溝渠穿過介電層以暴露出下方的基材50。可磊晶成長磊晶結構於溝渠中，並可凹陷介電層，以致於磊晶結構自介電層中突出，而形成鰭片66和奈米結構55。磊晶結構可包含以上所討論的交替材料，如第一半導體材料和第二半導體材料。在其中磊晶成長磊晶結構的一些實施例中，磊晶成長的材料可在成長期間被原位(in situ)摻雜，其可排除先前和/或後續的植入，雖然原位或植入摻雜可被一起使用。
額外地，僅為了繪示說明的目的，第一半導體層51(和所造成的第一奈米結構52)和第二半導體層53(和所造成的第二奈米結構54)在此被闡述和討論為包含相同材料於p型區50P和n型區50N中。因此，在一些實施例中，第一半導體層51和第二半導體層53其中一或二者可為不同材料或以不同次序形成於p型區50P和n型區50N中。
再者，在第4圖中，可形成合適的複數個井(未分開繪示)於鰭片66、奈米結構55(未分開標示於後面的圖 式中)和/或淺溝渠隔離區68中。在具有不同井型式之實施例中，可使用光阻或其他罩幕(未分開繪示)來達成對p型區50P和n型區50N不同的植入步驟。例如：可形成光阻於p型區和n型區中之鰭片66和淺溝渠隔離區68上。圖案化光阻以曓露出p型區50P。可使用一或多個旋轉(spin-on)或沉積技術來形成光阻，並使用可接受的光學微影技術來圖案化光阻。一旦光阻被圖案化，進行n型雜質植入於p型區50P中，而光阻可被用為罩幕以實質避免n型雜質被植入於n型區50N中。n型雜質可為磷、砷、銻或類似物，其植入在區域中至在約1013原子數/立方公分至約1014原子數/立方公分範圍中的濃度。在植入後，例如藉由可接受的灰化製程來去除光阻。
在p型區50P的植入之前或之後，形成光阻或其他罩幕(未分開繪示)於p型區和n型區中之鰭片66和淺溝渠隔離區68上。圖案化光阻以曓露出n型區50N。可使用一或多個旋轉或沉積技術來形成光阻，並使用可接受的光學微影技術來圖案化光阻。一旦光阻被圖案化，進行p型雜質植入於n型區50N中，而光阻可被用為罩幕以實質避免p型雜質被植入於p型區50P。p型雜質可為硼、氟化硼、銦或類似物，其植入在區域中至在約1013原子數/立方公分至約1014原子數/立方公分範圍中的濃度。在植入後，例如藉由可接受的灰化製程來去除光阻。
在p型區50P和n型區50N的植入後，可進行退火以修復植入損壞並活化所植入之p型和/或n型雜質。 在一些實施例中，在成長時磊晶鰭狀物的成長材料可被原位摻雜，其可排除植入，雖然原位或植入摻雜可被一起使用。
在第5圖中，形成虛設介電層70於鰭片66和/或奈米結構55上。虛設介電層70可為例如氧化矽、氮化矽、其組合或類似物，並可根據可接受的技術而被沉積或熱成長。形成虛設閘極層72於虛設介電層70上，並形成罩幕層74於虛設閘極層72上。虛設閘極層72可被沉積於虛設介電層70上，然後被例如CMP平坦化。罩幕層74可被沉積於虛設閘極層72上。虛設閘極層72可為導電或非導電材料，並可選自包含非晶矽、多晶矽、多晶矽鍺、金屬氮化物、金屬矽化物、金屬氧化物和金屬的族群。可藉由物理氣相沉積(PVD)、CVD、濺鍍沉積、或用以沉積被選擇之材料的其他技術來沉積虛設閘極層72。虛設閘極層72可由具有相對隔離區蝕刻之高蝕刻選擇性的其他材料所製成。罩幕層74可包含例如氮化矽、氮氧化矽、或類似物。在此例子中，形成單層的虛設閘極層72和單層的罩幕層74跨越n型區50N和p型區50P。可注意的是，僅為了繪示說明的目的，虛設介電層70被繪示為只覆蓋奈米結構55。在一些實施例中，可沉積虛設介電層70，以致虛設介電層70覆蓋鰭片66和基材50，以使虛設介電層70延伸在虛設閘極層72與淺溝渠隔離區68之間。
第6A圖至第20D圖係繪示在實施例裝置之製造中的各種額外步驟。第6A圖、第7A圖、第8A圖、第 9A圖、第10A圖、第11A圖、第12A圖、第13A圖、第13C圖、第14A圖、第15A圖、第16A圖、第16C圖、第17A圖、第17C圖、第17D圖、第18A圖、第18C圖、第19A圖、第19C圖、第20A圖和第20C圖係繪示n型區50N或p型區50P中的特徵。在第6A圖和第6B圖中，可使用可接受的光學微影和蝕刻技術來圖案化罩幕層74(請參照第5圖)，以形成罩幕78。然後，罩幕78的圖案可被轉移至虛設閘極層72並至虛設介電層70，以分別形成虛設閘極層76和虛設閘極介電層71。虛設閘極層76覆蓋鰭片66的各自通道區。罩幕78的圖案可被用以自相鄰的虛設閘極層76中實體分開每一個虛設閘極層76。虛設閘極層76亦可具有實質垂直於各自之鰭片66之縱長方向的一縱長方向。
在第7A圖和第7B圖中，分別形成第一間隙壁層80和第二間隙壁層82在第6A圖和第6B圖所示的結構上。第一間隙壁層80和第二間隙壁層82後續地將被圖案化以做為用以形成自對準之源極/汲極區的間隙壁。在第7A圖和第7B圖中，第一間隙壁層80係形成在淺溝渠隔離區68的頂面上、鰭片66與奈米結構55和罩幕78的頂面和側壁上、以及虛設閘極介電層71和虛設閘極層76的側壁上。第二間隙壁層82係被沉積在第一間隙壁層80上。可使用藉由熱氧化或CVD、ALD的沉積或類似方法所形成的氧化矽、氮化矽、氮氧化矽或類似物，來形成此第一間隙壁層80。第二間隙壁層82係由具有與第一間隙 壁層80材料不同之蝕刻速率的材料所形成，例如氧化矽、氮化矽、氮氧化矽或類似物，其可被CVD、ALD或類似方法所沉積。
在第一間隙壁層80形成後並在第二間隙壁層82形成前，可進行形成輕摻雜源極/汲極(LDD)區(未分開繪示)的植入。在具有不同裝置型式的實施例中，類似於以上在第4圖中所討論的植入，在暴露出p型區P時可形成罩幕(如光阻)在n型區50N上，並植入適當型式(例如p型)之雜質至p型區50P中被暴露出的鰭片66和奈米結構55中。然後可去除此罩幕。後續地，在暴露出n型區50N時可形成罩幕(如光阻)在p型區50P上，並植入適當型式(例如n型)之雜質至n型區50N中被暴露出的鰭片66和奈米結構55中。然後可去除此罩幕。n型雜質可為前述之任何n型雜質，而p型雜質可為前述之任何p型雜質。輕摻雜源極/汲極(LDD)區可具有在約1015原子數/立方公分至約1019原子數/立方公分範圍中的雜質濃度。可使用退火來修復植入損害並活化被植入的雜質。
在第8A圖和第8B圖中，蝕刻第一間隙壁層80和第二間隙壁層82，以形成第一間隙壁81和第二間隙壁83。如將在以下被更詳細的討論，第一間隙壁81和第二間隙壁83用以自對準後續形成之源極/汲極區，並保護在後續處理期間之鰭片66和奈米結構55的側壁。可使用合適的蝕刻製程來蝕刻第一間隙壁層80和第二間隙壁層82，如等向性蝕刻製程(例如濕式蝕刻製程)、非等向性蝕刻製 程(例如乾式蝕刻製程)或類似製程。在一些實施例中，第二間隙壁層82的材料具有與第一間隙壁層80的材料不同的蝕刻速率，以使第一間隙壁層80在圖案化第二間隙壁層82時可做為蝕刻終止層，並使第二間隙壁層82在圖案化第一間隙壁層80時可做為蝕刻終止層。例如：可使用非等向性蝕刻製程來蝕刻第二間隙壁層82，其中第一間隙壁層80做為蝕刻終止層，而第二間隙壁層82的其餘部分形成如第8A圖所示之第二間隙壁83。然後，在蝕刻第一間隙壁層80的暴露部分時，第二間隙壁83做為罩幕，藉以形成如第8A圖所示之第一間隙壁81。雖然未特定地繪示於第8B圖中，此乾式蝕刻製程(例如非等向性蝕刻製程)或甚至使用額外的罩幕和蝕刻製程，可自罩幕78的頂部上額外地去除第一間隙壁層80和第二間隙壁層82，並自虛設閘極層76和罩幕78的橫向側面額外地去除第二間隙壁層82。
如第8A圖所示，第一間隙壁81和第二間隙壁83被設置在鰭片66和/或奈米結構55的側壁上。如第8B圖所示，第一間隙壁81和第二間隙壁83的部分可保留為鄰近並在罩幕78、虛設閘極層76和虛設閘極介電層71上。在未特定繪示的其他實施例中，可自鄰近並在罩幕78、虛設閘極層76和虛設閘極介電層71上的第一間隙壁層80上去除第二間隙壁層82，並可自可自罩幕78的頂部上去除第一間隙壁層80。
可注意的是，以上的揭露概述形成間隙壁和LDD 區的製程。其他製程和順序可被使用。例如：可使用較少或額外的間隙壁；可使用不同順序的步驟(例如：在沉積第二間隙壁層82前可圖案化第一間隙壁81)；可形成並去除額外的間隙壁；和/或類似步驟。再者，可使用不同結構和步驟來形成n型和p型裝置。
在第9A圖和第9B圖中，根據一些實施例，形成第一凹陷86在鰭片66、奈米結構55和基材50中。磊晶源極/汲極區將被後續地形成在第一凹陷86中。第一凹陷86可延伸穿越第一奈米結構52和第二奈米結構54並進入至基材50中。如第9A圖所示，淺溝渠隔離區68的頂表面可與第一凹陷86的底表面齊平。在各種實施例中，鰭片66可被蝕刻，以使第一凹陷86的底表面設置在淺溝渠隔離區68的頂表面下方；或其他類似情形。可使用非等向性蝕刻(如RIE、NBE或類似方法)來蝕刻鰭片66、奈米結構55和基材50，以形成第一凹陷86。在用以形成第一凹陷86的蝕刻製程期間，第一間隙壁81、第二間隙壁83和罩幕78覆罩著部分之鰭片66、奈米結構55和基材50。可使用單一蝕刻製程或多重蝕刻製程來蝕刻每一層奈米結構55和/或鰭片66。可使用定時(Timed)蝕刻製程來在第一凹陷86到達一所欲之深度後停止第一凹陷86的蝕刻。
在第10A圖和第10B圖中，蝕刻被第一凹陷86所暴露出之由第一半導體材料(例如第一奈米結構52)所形成之多層堆疊64之複數層的部分側壁，以形成多個側壁 凹陷88於n型區50N中，並蝕刻被第一凹陷86所暴露出之由第二半導體材料(例如第二奈米結構54)所形成之多層堆疊64之複數層的部分側壁，以形成多個側壁凹陷88於p型區50P中。雖然相鄰於側壁凹陷88的第一奈米結構52和第二奈米結構54的多個側壁在第10B圖中係被繪示為筆直的，但此些側壁可為突出或凹入的。可使用等向性蝕刻製程(例如濕式蝕刻製程或類似製程)來蝕刻此些側壁。當使用對第一半導體材料具有選擇性的蝕刻劑來第一奈米結構52時，使用罩幕(未繪示)來保護p型區50P，以使第二奈米結構54和基材50較n型區50N中的第一奈米結構52保持相對未被蝕刻。類似地，當使用對第二半導體材料具有選擇性的蝕刻劑來第二奈米結構54時，使用罩幕(未繪示)來保護n型區50N，以使第一奈米結構52和基材50較p型區50P中的第二奈米結構54保持相對未被蝕刻。在其中第一奈米結構52包含例如矽鍺和第二奈米結構54包含例如矽或碳化矽的實施例中，可使用氫氧化四甲銨(TMAH)、氫氧化銨(NH4OH)、或類似物進行的乾式蝕刻製程，來蝕刻n型區50N中的第一奈米結構52的每一個側壁；及以氟化氫、其他氟基蝕刻劑或類似物進行的乾式蝕刻製程，來蝕刻p型區50P中的第二奈米結構54的每一個側壁。
在第11A圖至第11B圖中，形成多個第一內間隙壁90在此些側壁凹陷88中。可藉由沉積一內間隙壁層(未分開繪示)在第10A圖和第10B圖所示之結構上，來形成 此些第一內間隙壁90。此些第一內間隙壁90係做為後續形成之源極/汲極區與閘極區間的隔離特徵。如將在以下被更詳細的討論，源極/汲極區將被形成在第一凹陷86中，而n型區50N中的第一奈米結構52和p型區50P中的第二奈米結構54將被對應的閘極結構所置換。
可藉由共形沉積製程來沉積此內間隙壁層，例如CVD、ALD或類似製程。內間隙壁層可包含如氮化矽或氮氧化矽之材料，雖然亦可使用其他合適材料，如具有介電常數小於約3.5的低介電常數材料。然後，此內間隙壁層可被非等向性的蝕刻，以形成第一內間隙壁90。第一內間隙壁90可避免後續形成之磊晶源極/汲極區(如以下所討論之磊晶源極/汲極區92)受到後續之蝕刻製程損壞，如用以形成閘極結構的蝕刻製程。雖然第一內間隙壁90的外側壁係被繪示為與n型區50N中的第二奈米結構54的側壁齊平並p型區50P中的第一奈米結構52的側壁齊平，但第一內間隙壁90的外側壁亦可分別延伸超過第二奈米結構54和/或第一奈米結構52的側壁，或自第二奈米結構54的側壁凹入。
在第12A圖至第19C圖中，形成磊晶源極/汲極區92在第一凹陷86中。特別地，第12A圖至第15D圖繪示形成磊晶源極/汲極區92於n型區50N中，第16A圖至第19C圖繪示形成磊晶源極/汲極區92於p型區50P中。在一些實施例中，磊晶源極/汲極區92可施加應力至n型區50N中的第二奈米結構54和p型區50P中的第一 奈米結構52上，藉以改善性能。如所繪示，磊晶源極/汲極區92係形成在第一凹陷86中，以致於每一個虛設閘極76係形成在各自相鄰對之磊晶源極/汲極區92間。在一些實施例中，第一間隙壁81係用以將磊晶源極/汲極區92與虛設閘極76和分開，而第一內間隙壁90係用以將磊晶源極/汲極區92與奈米結構55分開一適當的側向距離，以使磊晶源極/汲極區92不會與所造成的奈米場效電晶體之後續形成的閘極短路。
如以下所詳細討論，在第12A圖至第14B圖中，一個多層p罩幕層200被形成在結構上，並被圖案化以保留在p型區50P上。在第15A圖至第15C圖中，磊晶源極/汲極區92顯著地被成長在n型區50N中。在第16A圖至第16C圖中，此多層p罩幕層200被去除，一個多層n罩幕層300被形成在結構上並被圖案化以保留在n型區50N上。在第19A圖至第19C圖中，磊晶源極/汲極區92顯著地被成長在p型區50P中。
請參照第12A圖至第12B圖，形成第一p罩幕層204在結構(例如n型區50N和p型區50P)上。在形成n型區50N(例如NMOS區)之第一凹陷86中的n型磊晶源極/汲極區92期間，第一p罩幕層204將保護p型區50P。可藉由共形沉積製程來沉積第一p罩幕層204，例如ALD、CVD、磊晶成長、積層(Lamination)或類似製程。第一p罩幕層204可包含如金屬氧化物的材料，其包含氧化鋁(Al2O3)、氧化鉿(HfOx)、氧化鉿(ZrOx)、 氧化鈦(TiOx)、氧化鋅、氧化矽、氮氧化矽、氮化矽、碳化矽或類似物。使用金屬氧化物為第一p罩幕層204容許薄的第一p罩幕層204(及如後續圖式所示之對應薄的多層p罩幕層200)，即使當如第一凹陷86之特徵具有非常小的關鍵尺寸時，此薄的第一p罩幕層204可藉由提供完整的覆蓋範圍來有利地保護基材。在沉積後，第一p罩幕層204可具有實質平滑的暴露表面，並實質或全部為非晶質的(Amorphous)。例如：在一些實施例中，第一p罩幕層204可被沉積為具有在約0.1nm與約10nm間的厚度T1(請參照第13C圖)，並具有在約1.2g/cm3與約4g/cm3間的密度，及在約0.05nm與約5nm間的表面粗糙度。
請參照第13A圖至第13C圖，第13C圖繪示第13B圖之區域201的放大視圖。可注意的是，所示之區域201繪示多層p罩幕層200的一部分，其代表設置在結構上之多層p罩幕層200的任何或所有其他部分。如第13A圖至第13C圖所示，形成第二p罩幕層208在第一p罩幕層204上，以共同地將多層p罩幕層200形成為積層結構。在形成n型區50N之第一凹陷86中的n型磊晶源極/汲極區92期間，第二p罩幕層208將進一步保護p型區50P。由於磊晶材料在第二p罩幕層208的暴露表面上較不易成長且成長為多個較小的結節，第二p罩幕層208亦在後續步驟中(請參照第15A圖至第15C圖)的磊晶成長期間提供改善選擇性的暴露表面。在第二p罩幕層208較 少的磊晶成長亦容許在形成n型區50N中的磊晶源極/汲極區92後，更有效率的去除第一p罩幕層204和第二p罩幕層208。
可使用CVD、ALD、積層、磊晶成長或用以沉積所選定材料的任何合適技術來沉積第二p罩幕層208於第一p罩幕層204上。第二p罩幕層208可包含氮化矽、氧化矽、氮氧化矽或類似物。第二p罩幕層208可被形成為具有在約0.5nm與約10nm間的厚度T3。
根據一特定的實施例，第二p罩幕層208可被沉積以形成氮化矽於第一p罩幕層204上。氮化矽(SiNx)可被形成以使x在約0.8與約1.6之間。前驅物氣體可包含矽前驅物(如矽甲烷(SiH4)、二氯矽烷(SiH2Cl2)、二碘矽烷(SiH2I2)、四氯化矽(SiCl4)或類似物)、和氮前驅物(如氮、氨、其組合或其電漿)。例如：矽前驅物可以在約20sccm(每分鐘標準立方公分)與約1000sccm間的流速流動，而氮前驅物可以在約20sccm與約2SLM(每分鐘標準升)間的流速流動。此沉積可在約50℃與約650℃間的溫度和在約0.5Torr(托爾)與約10Torr間的壓力下進行。
在其他實施例中，第二p罩幕層208可被沉積以形成氮氧化矽於第一p罩幕層204上。氮化氧矽(SiOxNy)可被形成以使x在約0.8與約2之間，y在約0.8與約1.6之間。前驅物氣體可包含矽前驅物(如矽甲烷(SiH4)、二氯矽烷(SiH2Cl2)、二碘矽烷(SiH2I2)、四氯化矽 (SiCl4)或類似物)、氧前驅物(如氧、臭氧、過氧化氫(H2O2)、其組合或其電漿)和氮前驅物(如氮、氨、其組合或其電漿)。例如：矽前驅物可以在約20sccm(每分鐘標準立方公分)與約1000sccm間的流速流動，氧前驅物可以在約20sccm與約2SLM(每分鐘標準升)間的流速流動，而氮前驅物可以在約20sccm與約2SLM(每分鐘標準升)間的流速流動。此沉積可在約50℃與約650℃間的溫度和在約0.5Torr(托爾)與約10Torr間的壓力下進行。
或者，第二p罩幕層208可被沉積以形成氧化矽於第一p罩幕層204上。氧化矽(SiOx)可被形成以使x在約0.8與約2之間。前驅物氣體可包含矽前驅物(如矽甲烷(SiH4)、二氯矽烷(SiH2Cl2)、二碘矽烷(SiH2I2)、四氯化矽(SiCl4)或類似物)、和氧前驅物(如氧、臭氧、過氧化氫(H2O2)、其組合或其電漿)。例如：矽前驅物可以在約20sccm(每分鐘標準立方公分)與約1000sccm間的流速流動，而氧前驅物可以在約20sccm與約2SLM(每分鐘標準升)間的流速流動。此沉積可在約50℃與約650℃間的溫度和在約0.5Torr(托爾)與約10Torr間的壓力下進行。
可注意到，可校準第二p罩幕層208的沉積，以形成非常薄的氮化矽層(如單層氮化矽)。例如：當使用CVD製程時，此製程可在短期間內完成和/或對前驅物以低流速進行。例如：此製程可在約1秒至約100秒間發生。 此外，矽前驅物可以在約20sccm與約1000sccm間的流速流動，氧前驅物物可以在約20sccm與約2SLM間的流速流動。或者，當使用ALD製程時，此製程可只使用每一個前驅物的一個脈衝(Pluse)來完成。在任何案例中，第二p罩幕層208的形成可被描述為第一p罩幕層的表面處理，如氮化矽表面處理。
請參照第14A圖至第14B圖，在形成第二p罩幕層208後，自n型區50N中去除多層p罩幕層200。光阻(未特定地繪示；如硬罩幕)可被形成在多層p罩幕層200上，並被圖案化以暴露出n型區50N中的多層p罩幕層200。然後，可使用合適的蝕刻製程來蝕刻多層p罩幕層200，如等向性蝕刻製程(例如濕式蝕刻製程)、非等向性蝕刻製程(例如乾式蝕刻製程)或類似製程。然後，以合適製程去除光阻，如等向性蝕刻製程或非等向性蝕刻製程。在其他實施例中，使用上述製程之一者以在n型區50N中去除多層p罩幕層200，而沒有先形成光阻在多層p罩幕層200上。
請參照第15A圖至第15C圖，形成磊晶成長磊晶源極/汲極區92在n型區50N的第一凹陷86中，而可能形成多個磊晶材料的結節92N在多層p罩幕層200上(例如在第二p罩幕層208上)。磊晶源極/汲極區92可包含適用於n型奈米場效電晶體的任何可接受的材料。例如：若第二奈米結構54為矽，則磊晶源極/汲極區92可包含施加拉伸應變在第二奈米結構54的材料，例如矽、碳化矽、 摻雜磷的碳化矽、磷化矽或類似物。磊晶源極/汲極區92可具有自奈米結構55之各上表面突起的表面，並可具有刻面(Facets)。
如上所述，結節92N(例如：少量的磊晶)可成長在第二p罩幕層208上。然而，化學沉積和/或第二p罩幕層208之曓露表面的粗糙度減少可另外形成(如直接形成在第一p罩幕層204上)之結節92N的數目與尺寸。結節92N的數目與尺寸的減少容許對磊晶源極/汲極區92的形成有較大之控制，並改善在以下詳細討論之後續步驟中多層p罩幕層200(和結節92N)的去除。如所繪示，磊晶源極/汲極區92形成為一連續材料，而結節92N形成為多個不連續的叢集或結節。
類似於先前所討論之用以形成輕摻雜源極/汲極區的製程，可將摻劑植入至磊晶源極/汲極區92、第一奈米結構52、第二奈米結構54和/或基材50中，以形成源極/汲極區，接著並進行退火的製程。源極/汲極區可具有在約1019原子數/立方公分與約1021原子數/立方公分間的雜質濃度。源極/汲極區的n型雜質可為前述之任何雜質。當多層p罩幕層200保持保護p型區50P時，可植入n型雜質。在一些實施例中，磊晶源極/汲極區92可在成長期間被原位(in situ)摻雜。
用以形成磊晶源極/汲極區92之磊晶製程的結果是，磊晶源極/汲極區92的上表面具有多個刻面，此些刻面橫向向外擴張至超過奈米結構55的側壁。在一些實施例 中，這些刻面導致同一n型奈米場效電晶體(NSFET)之相鄰的磊晶源極/汲極區92合併，如第15A圖所示。在其他實施例中，在完成磊晶製程後，相鄰的磊晶源極/汲極區92保持分開，如第15C圖所示。在繪示於第15A圖和第15C圖的實施例中，可形成第一間隙壁81至淺溝渠隔離區68的頂表面上，藉以阻擋磊晶成長。在一些其他實施例中，可調整用以形成第一間隙壁81的間隙壁蝕刻，以去除間隙壁材料，來讓磊晶成長區延伸至淺溝渠隔離區68的表面。
磊晶源極/汲極區92可包含一或多個半導體材料層。例如：磊晶源極/汲極區92可包含第一半導體材料層92A、第二半導體材料層92B和第三半導體材料層92C。可使用任何數目的半導體材料層來形成磊晶源極/汲極區92。第一半導體材料層92A、第二半導體材料層92B和第三半導體材料層92C其中每一者可被不同的半導體材料所形成，並可被摻雜至不同的摻雜濃度。在一些實施例中，第一半導體材料層92A可具有小於第二半導體材料層92B並大於第三半導體材料層92C的摻雜濃度。在其中磊晶源極/汲極區92包含三個半導體材料層的實施例中，可沉積第一半導體材料層92A，並可沉積第二半導體材料層92B在第一半導體材料層92A上，且可沉積第三半導體材料層92C在第二半導體材料層92B上。
在第16A圖至第19C圖中，可自p型區50P中去除多層p罩幕層200和結節92N，並可以如上述之與n型區50N中的磊晶源極/汲極區92相關的類似方式，來形 成磊晶源極/汲極區92於p型區50P(例如PMOS區)中。
請參照第16A圖至第16C圖，可自p型區50P中去除多層p罩幕層200和結節92N。例如：可使用乾式蝕刻或濕式蝕刻來自p型區50P中去除多層p罩幕層200和結節92N，此乾式蝕刻或濕式蝕刻使用如硫酸(H2SO4)、氟化氫(HF)、氯化氫(HCl)、氨水(NH3+H2O)、類似物、其任何組合或任何合適蝕刻劑的蝕刻劑。結節92N的數目與尺寸的減少(由於第二p罩幕層208的暴露表面)改善藉由上述製成去除多層p罩幕層200和結節92N的效率。
然後，可形成一個多層n罩幕層300在結構(如n型區50N和p型區50P)上。在形成p型磊晶源極/汲極區92於p型區50P(例如PMOS區)的第一凹陷86中的期間，多層n罩幕層300保護n型區50N。可使用與如上所討論之用以形成多層p罩幕層200相同的任何方法和材料與其相同規格，來形成多層n罩幕層300。
請仍參照第16A圖至第16C圖，可使用如上所討論之與第12A圖至第12B圖相關聯之用以形成第一p罩幕層204的任何方法和材料與其規格，來形成第一n罩幕層304，以達成任何相同或相似的優點。請參照第17A圖至第17D圖，第17D圖繪示第17B圖之區域301的放大視圖。可注意的是，所示之區域301繪示多層n罩幕層300的一部分，其代表設置在結構上之多層n罩幕層300的任何或所有其他部分。如第17A圖至第17D圖所示，可使用如上所討論之與第13A圖至第13C圖相關聯之用 以形成第二p罩幕層208的任何方法和材料與其規格，來形成第二n罩幕層308，以達成任何相同或相似的優點。例如：在一些實施例中，第一p罩幕層304可被沉積為具有在約0.1nm與約10nm間的厚度T4(請參照第17D圖)，並具有在約1.2g/cm3與約4g/cm3間的密度，及在約0.05nm與約5nm間的表面粗糙度。第二p罩幕層308可被形成為具有在約0.5nm與約10nm間的厚度T6。在形成第二p罩幕層308後，第一p罩幕層304可具有小於或等於厚度T4的厚度T5。請參照第18A圖至第18C圖，在形成第二n罩幕層308後，可使用如上所討論之與第14A圖至第14C圖相關聯之用以去除多層p罩幕層200的任何相同方法和材料，來自p型區50P去除第二n罩幕層308。
請參照第19A圖至第19C圖，可使用如上所討論之與第15A圖至第15C圖相關聯之用以形成磊晶源極/汲極區92在p型區50P的第一凹陷86及磊晶材料的結節92N在多層p罩幕層200上的任何相同方法和材料與其相同規格，來磊晶成長磊晶源極/汲極區92在p型區50P的第一凹陷86中，並可能形成多個磊晶材料的結節92N在多層n罩幕層300上。磊晶源極/汲極區92可包含適用於p型奈米場效電晶體的任何可接受的材料。例如：若第一奈米結構52為矽鍺，則磊晶源極/汲極區92可包含施加壓縮應變在第一奈米結構52的材料，例如矽鍺、鍺、鍺錫或類似物。磊晶源極/汲極區92可具有自多層堆疊64之各 表面突起的表面，並可具有刻面。
請參照第20A圖至第20D圖，可自n型區50N中去除多層n罩幕層300和結節92N。例如：可使用乾式蝕刻或濕式蝕刻來自p型區50P中去除多層p罩幕層200和結節92N，此乾式蝕刻或濕式蝕刻使用如硫酸(H2SO4)、氟化氫(HF)、氯化氫(HCl)、氨水(NH3+H2O)、類似物、其任何組合或任何合適蝕刻劑的蝕刻劑。藉由上述製程，結節92N的數目與尺寸的減少(由於第二n罩幕層308的暴露表面)改善藉由上述製成去除多層p罩幕層200和結節92N的效率。第20C圖繪示一種實施例，其中在磊晶製程完成後，磊晶源極/汲極區92保持分開，例如在與第15C圖相關聯之n型區50N中。
請參照第20D圖，雖然第一內間隙壁90的外側壁在第10B圖至第20B圖中係被繪示為筆直的，但第一內間隙壁90的側壁可為突出或凹入的。例如：第20C圖繪示一種實施例，其中第一奈米結構52的側壁為凹入的，第一內間隙壁90的外側壁為凹入的，而第一內間隙壁係自n型區50N中之第二奈米結構54的側壁凹陷。如與n型區50N相關聯所繪示，第一內間隙壁90可被形成為接觸第一內間隙壁90，並延伸超過第二奈米結構54的側壁凹陷。亦繪示的實施例是，其中第二奈米結構54的側壁為凹入的，第一內間隙壁90的外側壁為凹入的，而第一內間隙壁係自p型區50P中之第一奈米結構52的側壁凹陷。如與p型區50P相關聯所繪示，第一內間隙壁90可被形成 為接觸第一內間隙壁90，並延伸超過第二奈米結構54的側壁凹陷。
在第21A圖至第21C圖中，沉積第一層間介電層(ILD)96在第6A圖和第20A圖至第20D圖所示之結構上(第7A圖至第20D圖所示之製程不會改變第6A圖所示之剖面)。第一層間介電層96可由介電材料所形成，並可被任何合適的方法所沉積，例如CVD、電漿加強CVD(PECVD)或FCVD。介電材料可包含摻雜磷的矽玻璃(PSG)、摻雜硼的矽玻璃(BSG)、摻雜硼磷的矽玻璃(BPSG)、未摻雜的矽玻璃(USG)或類似物。可使用由任何可接受製程所形成的其他絕緣材料。在一些實施例中，接觸蝕刻終止層(CESL)95係設置在第一層間介電層96與磊晶源極/汲極區92、罩幕78及第一間隙壁81之間。接觸蝕刻終止層(CESL)95包含具有與其上之第一層間介電層96之材料不同蝕刻速率的介電材料，如氮化矽、氧化矽、氮氧化矽或類似物。
在第22A圖至第22B圖中，可進行平坦化製程(如CMP)以使第一層間介電層96的頂面與虛設閘極層76或罩幕78的頂面齊平。平坦化製程亦可去除在虛設閘極層76上的罩幕78和沿著罩幕78之側壁的部分第一間隙壁81。在平坦化製程後，虛設閘極層76、第一間隙壁81和第一層間介電層96的頂面係相互齊平在製程變異之內。據此，虛設閘極層76的頂面係透過第一層間介電層96被暴露出來。在一些實施例中，可保留罩幕78，在這種情況下， 平坦化製程使第一層間介電層96的頂面與罩幕78和第一間隙壁81的頂面齊平。
在第23A圖和第23B圖中，虛設閘極層76和罩幕78若還存在的話，將在一或多個蝕刻步驟中被去除，以形成第二凹陷98。在第二凹陷98中的部分虛設閘極介電層71亦被去除。在一些實施例中，以非等向性的乾式蝕刻製程來去除虛設閘極層76和虛設閘極介電層71。例如：此蝕刻製程可包含使用反應氣體的乾式蝕刻製程，此反應氣體選擇性的去除虛設閘極層76的速率快於去除第一層間介電層96或第一間隙壁80。每一個第二凹陷98暴露出部分之奈米結構55和/或位於部分之奈米結構55上，其做為後續完成之奈米場效電晶體的通道區。做為通道區之部分奈米結構55係設置在相鄰對之磊晶源極/汲極區92間。在去除期間，當虛設閘極層76被蝕刻時，虛設閘極介電層71可做為蝕刻終止層。在去除虛設閘極層76後，可再去除虛設閘極介電層71。
在第24A圖和第24B圖中，去除n型區50N之第一奈米結構52和p型區50P之第二奈米結構54，而延伸第二凹陷98。可藉由形成罩幕(未繪示)在p型區50P上並進行等向性蝕刻製程，來去除第一奈米結構52，此等向性蝕刻製程為例如使用對第一奈米結構52的材料具有選擇性的濕式蝕刻或類似方法，而相較於第一奈米結構52，第二奈米結構54、基材50、淺溝渠隔離區(STI)68保持較未被蝕刻。在其中第一奈米結構52包含例如矽鍺和第二 奈米結構54A至54C包含例如矽或碳化矽的實施例中，可使用氫氧化四甲銨(TMAH)、氫氧化銨(NH4OH)、或類似物來去除n型區50N之第一奈米結構52。
可藉由形成罩幕(未繪示)在n型區50N上並進行等向性蝕刻製程，來去除第二奈米結構54，此等向性蝕刻製程為例如使用對第二奈米結構54的材料具有選擇性的濕式蝕刻或類似方法，而相較於第二奈米結構54，第一奈米結構52、基材50、淺溝渠隔離區(STI)68保持較未被蝕刻。在其中第二奈米結構54包含例如矽或碳化矽和第二奈米結構54包含例如矽鍺的實施例中，可使用氟化氫、其他氟基蝕刻劑或類似物來去除p型區50P中的第二奈米結構54。
在第25A圖和第25B圖中，閘極介電層100和閘極電極102係被形成以置換閘極。閘極介電層100係被共形地形成在第二凹陷98中。在n型區50N中，閘極介電層100可被形成在基材50的頂面和側面上，及第二奈米結構54的頂面、側面和底面上。在p型區50P中，閘極介電層100亦可被沉積在第一層間介電層96的頂面和側面、及第一奈米結構52的頂面、側面和底面上。閘極介電層100亦可被沉積在第一層間介電層96、接觸蝕刻終止層(CESL)95、第一間隙壁81和淺溝渠隔離(STI)區68的頂面上。
根據一些實施例，閘極介電層100可包含一或多個介電層，如氧化物、金屬氧化物、類似物或其組合。例 如：在一些實施例中，閘極介電層可包含氧化矽層和在此氧化矽層上之金屬氧化層。在一些實施例中，閘極介電層100包含高介電常數材料，而在這些實施例中，閘極介電層100可具有可具有大於約7.0的介電常數，並可包含金屬氧化物或Hf、Al、Zr、La、Mg、Ba、Ti、Pb的矽酸鹽、或其組合。在n型區50N和p型區50P中的閘極介電層100的結構可以是相同或不同的。閘極介電層100的形成方法包含分子束沉積(MBD)、原子層沉積(ALD)、PECVD和類似方法。
閘極電極102係被沉積在閘極介電層100上，並填充第二凹陷98的其餘部分。閘極電極102可包含如氮化鈦、氧化鈦、氮化鉭、碳化鉭、鈷、釕、鋁、鎢、其組合或其多層結構的含金屬材料。例如：雖然在第25A圖和第25B圖中只有繪示單層的閘極電極102，但閘極電極102可含任何數目的襯墊層、任何數目的功函數調整層和填充材料。組成閘極電極102之材料層的任何組合可被沉積在第二奈米結構54中之相鄰者間的n型區50N中，和第二奈米結構54A與基材50間，及在第一奈米結構52中之相鄰者間的p型區50P中。
在p型區50P和n型區50N中之閘極介電層100的形成可同時發生，以致在每一區中之閘極介電層100係由相同材料所形成，而閘極電極102的形成可同時發生，以致在每一區中之閘極電極102係由相同材料所形成。在一些實施例中，在每一區中之閘極介電層100可由不同製 程所形成，以致於閘極介電層100可為不同材料，和/或具有不同數目的材料層；和/或在每一區中之閘極電極102可由不同製程所形成，以致於閘極電極102可為不同材料，和/或具有不同數目的材料層。當使用不同製程時，可使用各種罩幕步驟來覆罩並暴露出適當的區域。
在第一凹陷98的填充後，可進行平坦化製程(例如CMP)以去除閘極介電層100和閘極電極102材料的多餘部分，此些多餘部分係在第一層間介電層96的頂面上。因此，閘極介電層100和閘極電極102之材料的其餘部分形成所造成之奈米場效電晶體的置換閘極結構。閘極介電層100和閘極電極102可統稱為「閘極結構」。
在第26A圖至第26C圖中，閘極結構(其包含閘極介電層100和閘極電極102)被凹陷，以使凹陷直接形成在閘極結構上並在第一間隙壁81的相對部分之間。閘極罩幕104包含一或多層介電材料，如氮化矽、氮氧化矽、或類似物，並被填入凹陷中，接著進行平坦化製程以去除延伸在第一層間介電層96上之介電材料的多餘部分。後續形成之閘極接觸(如以下針對第27A圖至第28C圖所討論之閘極接觸)穿越過閘極罩幕104，以接觸凹陷的閘極電極102的頂面。
如第26A圖至第26C圖所進一步繪示，沉積第二層間介電層106於第一層間介電層96上並在閘極罩幕104上。在一些實施例中，第二層間介電層106為由FCVD所形成之可流動的薄膜。在一些實施例中，第二層間介電 層106係由摻雜磷的矽玻璃(PSG)、摻雜硼的矽玻璃(BSG)、摻雜硼磷的矽玻璃(BPSG)、未摻雜的矽玻璃(USG)或類似物所形成，並可被任何合適的方法所沉積，如CVD、PECVD或類似方法。
在第27A圖至第27C圖中，蝕刻第二層間介電層106、第一層間介電層96、接觸蝕刻終止層95和閘極罩幕104，以形成第三凹陷108，此第三凹陷108曓露出磊晶源極/汲極區92和/或閘極結構的表面。可藉由使用非等向性蝕刻製程(如RIE、NBE或類似方法)的蝕刻來形成第三凹陷108。在一些實施例中，第三凹陷108可被第一蝕刻製程蝕刻穿越過第二層間介電層106和第一層間介電層96；被第二蝕刻製程蝕刻穿越過閘極罩幕104；再被第三蝕刻製程蝕刻穿越過接觸蝕刻終止層95。可形成並圖案化一罩幕在第二層間介電層106上，以自第一蝕刻製程和第二蝕刻製程罩幕住第二層間介電層106。在一些實施例中，蝕刻製程可過度蝕刻，因而第三凹陷108延伸至磊晶源極/汲極區92和/或閘極結構中，第三凹陷108的底面可齊平至(例如在同一水平，或具有與基材間的相同距離)或低於(例如較靠近基材)磊晶源極/汲極區92和/或閘極結構。雖然第27B圖將第三凹陷108繪示為暴露出磊晶源極/汲極區92和/或閘極結構，但在各種實施例中，磊晶源極/汲極區92和/或閘極結構可在不同的剖面中被暴露出，藉以減少與後續形成之接觸短路的風險。在形成第三凹陷108後，形成矽化區110於磊晶源極/汲極區92上。在一些實施例 中，矽化區110的形成是，先藉由沉積能夠與其下方之磊晶源極/汲極區92(例如矽、矽鍺、鍺)的材料反應的金屬(例如鎳、鈷、鈦、鉭、鉑、鎢、其他貴金屬、其他耐火金屬、稀土金屬、或其合金)在磊晶源極/汲極區92的暴露部分上，再進行熱退火製程，以形成矽化區110。然後，藉由例如蝕刻製程來去除所沉積之金屬之未反應的部分。雖然矽化區110係稱為矽化區，但矽化區110亦可稱為鍺化區，或矽鍺化區(例如包含矽化物和矽鍺化物)。在一實施例中，矽化區110包含鈦矽(TiSi)，並具有在約2nm至約10nm範圍中的寬度。
接著，在第28A圖至第28C圖中，形成接觸112和接觸114(亦稱為接觸插塞)於第三凹陷108中。接觸112和接觸114其中每一者包含一或多層，如阻障層、擴散和填充材料。例如：在一些實施例中，接觸112和接觸114其中每一者包含阻障層和填充材料(未分開繪示)，並電性連接至其下方的導電特徵(在所示之實施例中的閘極電極102和/或矽化區110)。接觸114係電性連接至閘極結構(例如閘極電極102)，而可被稱為閘極接觸。接觸112係電性連接矽化區110，而可被稱為源極/汲極接觸。阻障層可包含鈦、氮化鈦、鉭、氮化鉭或類似物。此導電材料可為銅、銅合金、銀、金、鎢、鈷、鋁、鎳、或類似物。可進行平坦化製程(如CMP)以自第二間介電層106的表面去除多餘的材料。
雖然第28A圖至第28C圖繪示接觸112延伸至 每一個磊晶源極/汲極區92，但接觸112可自某些磊晶源極/汲極區92省略。例如：雖然未特定地繪示，可後續地將導電特徵(例如電源軌(Power Rail)貼附至一或多個磊晶源極/汲極區92的背面。對這些磊晶源極/汲極區92而言，接觸112可被省略或為不電性連接至其上之導電線(亦接觸112可)的虛設接觸。
在第29A圖至第37C圖中，根據一些實施例，可使用從第29A圖和第29B圖開始的替代方法來形成多層p罩幕層200，其繪示形成在第11A圖至第11B圖中的結構。例如：可藉由形成第一p罩幕層204並修改一上部分以形成第二p罩幕層208，來形成多層p罩幕層200。此外，可以類似的方式形成多層n罩幕層300。
在第30A圖至第30B圖中，可形成第一p罩幕層204在p型區50P和n型區50N中的結構上。可使用任何與第12A圖至第12B圖相關聯之上述方法來形成形成第一p罩幕層204(例如氧化鋁)。
如上所述，在形成第一p罩幕層204後，第一p罩幕層204可具有實質平滑的暴露表面，並實質或全部為非晶質的(Amorphous)。此外，第一p罩幕層204可被沉積為具有在約0.1nm與約1000nm間的厚度T1(請參照第31C圖至第31D圖)，並具有在約1.2g/cm3與約4g/cm3間的密度，及在約0.05nm與約5nm間的表面粗糙度。
在第31A圖至第31D圖中，可不沉積又一材料層 在第一p罩幕層204上，但藉由修改第一p罩幕層204的上部分來形成第二p罩幕層208。在以下較詳細討論的一些實施例中(請參閱第31A圖至第31C圖)，此修改可包含第一p罩幕層204的處理210。在以下較詳細討論的其他實施例中(請參閱第31A圖至第31B圖和第31D圖)，此修改可包含第一p罩幕層204的摻質植入220。
請特定地參照第31A圖至第31C圖，用以形成第二p罩幕層208的處理210可為離子處理(例如電漿處理)或浸潤(Soak)處理。在例如電漿處理的案例中，電漿前驅物被轉換成電漿離子，並流通在第一p罩幕層204上。在浸潤處理的案例中，前驅物氣體係流通在第一p罩幕層204上。在兩種案例中，電漿離子或前驅物氣體可與第一p罩幕層204的暴露表面反應。在一些實施例中，電漿離子或前驅物氣體可額外地擴散進入第一p罩幕層204中和/或與其反應，而在整個第二p罩幕層208中造成雜質212的濃度梯度(例如線性梯度)，如第31C圖所示。處理210更可造成第一p罩幕層204的改變。例如：在處理210後，第一p罩幕層204可具有增加或減少的密度和/或增加或減少的寬度T2。所造成的第二p罩幕層208可形成在一些或所有的第一p罩幕層204上，並可擴散以將第一p罩幕層204的上部分轉換成部分的第二p罩幕層208。
第31C圖繪示第31B圖之區域202的放大視圖。可注意的是，所示之區域202繪示多層p罩幕層200的一部分，其代表設置在結構上之多層p罩幕層200的任何或 所有其他部分。如上所述，可進行處理210，以使雜質212具有穿越第二p罩幕層208(例如部分的第二p罩幕層208先前已是第一p罩幕層204的上部分)的濃度梯度(例如線性梯度)。例如：第二p罩幕層208的最頂端區域可具有較大之雜質212的總濃度，而第二p罩幕層208的最底下區域或主體區域(例如相鄰於或比最頂端區域更靠近第一p罩幕層204)可具有較小之雜質212的總濃度。在一些案例中，第一p罩幕層204與第二p罩幕層208間有較少可辨識的邊界。例如：在處理210後，在處理210後，第一p罩幕層204可具有在約0.5nm與約8nm間的厚度T2，第二p罩幕層208可具有在約0.5nm與約8nm間的厚度T3。在各種實施例中，厚度T2和厚度T3可約等於厚度T1，小於厚度T1或大於厚度T1。此外，第二p罩幕層208可具有在約1.2g/cm3與約4g/cm3間的密度，及在約0.05nm與約5nm間的表面粗糙度。
根據一些實施例，形成第二p罩幕層208，其中處理210使用氮，從而由氮氣所形成之離子被流通在第一p罩幕層204上。例如：氮離子可以約20sccm至約2SLM間的流速流動。處理210可在約50℃與約1200℃間的溫度和在約0.5Torr(托爾)與約100Torr間的壓力下進行。因此，第二p罩幕層208可具有在約1015原子數/立方公分與約1022原子數/立方公分間之上部分中的氮濃度，及在約1010原子數/立方公分與約1017原子數/立方公分間之主體部分中的氮濃度。
或者，形成第二p罩幕層208，其中處理210使用氨，從而由氨所形成之離子被流通在第一p罩幕層204上。在一些實施例中，氨離子並未實質地擴散入第一p罩幕層204中。結果是，第二p罩幕層208可包含鍵結至第一p罩幕層204之曓露表面的單層-NH2官能基。在許多案例中，此在第一p罩幕層204之表面的鍵結改變將影響在靠近-NH2官能基之第一p罩幕層204中的其他鍵結，其可導致寬度T2不同於寬度T1。例如：氨離子可以在約20sccm與約2SLM間的流速流動。處理210可在約50℃與約1200℃間的溫度和在約0.5Torr(托爾)與約100Torr間的壓力下進行。因此，第二p罩幕層208可具有在約1015原子數/立方公分與約1022原子數/立方公分間之上部分中的氮濃度(來自氨反應和鍵結)，及在約1010原子數/立方公分與約1017原子數/立方公分間之主體部分中的氮濃度。
在使用氨之處理210的不同實施例中，氨離子的確擴散入第一p罩幕層204中。例如：氨離子可以在約20sccm與約2SLM間的流速流動。處理210可在約50℃與約650℃間的溫度和在約0.5Torr(托爾)與約100Torr間的壓力下進行。因此，第二p罩幕層208可具有在約1015原子數/立方公分與約1022原子數/立方公分間之上部分中的氮濃度(來自氨反應和鍵結)，及在約1010原子數/立方公分與約1017原子數/立方公分間之主體部分中的氮濃度。
在其他實施例中，藉由使用矽的處理210來形成第二p罩幕層208，從而矽前驅物被流通在第一p罩幕層204上(例如浸潤處理)。矽前驅物可包含矽甲烷(SiH4)、二氯矽烷(SiH2Cl2)、二碘矽烷(SiH2I2)、四氯化矽(SiCl4)或類似物)、或其組合。例如：矽前驅物可以在約20sccm(每分鐘標準立方公分)與約1000sccm間的流速流動。此處理210可在約50℃與約650℃間的溫度和在約0.5Torr(托爾)與約10Torr間的壓力下進行。因此，第二p罩幕層208可具有在約1015原子數/立方公分與約1022原子數/立方公分間之上部分中的矽濃度(來自氨反應和鍵結)，及在約1010原子數/立方公分與約1017原子數/立方公分間之主體部分中的矽濃度。
做為使用處理210來形成第二p罩幕層208的替代，第30A圖至第30B圖和第31D圖繪示使用摻質植入220來形成第二p罩幕層208，並使用摻質222來異位(ex situ)摻雜第一p罩幕層204。摻質222可被植入以撞擊第一p罩幕層204的暴露表面(例如頂面)並到達此表面下的一特定深度，因而造成整個第二p罩幕層208之實質一致的摻質222濃度。摻質植入220可進一步造成第一p罩幕層204的改變。例如：在摻質植入220後，第一p罩幕層204可具有增加或減少的密度和/或增加或減少的寬度T2。所造成的第二p罩幕層208可形成在一些或所有的第一p罩幕層204上，以將第一p罩幕層204的上部分轉換成部分的第二p罩幕層208。
在此實施例中，可進行摻質植入220，以使摻質222具有穿越第二p罩幕層208(例如部分的第二p罩幕層208先前已是第一p罩幕層204的上部分)之實質一致的濃度。亦即，第二p罩幕層208的整個寬度可包含相同的摻質222(摻質222的元素)的濃度。例如：在處理210後，第一p罩幕層204可具有在約0.5nm與約8nm間的厚度T2，第二p罩幕層208可具有在約0.5nm與約8nm間的厚度T3。在各種實施例中，厚度T2和厚度T3可約等於厚度T1，小於厚度T1或大於厚度T1。此外，第二p罩幕層208可具有在約1.2g/cm3與約4g/cm3間的密度，及在約0.5nm與約5nm間的表面粗糙度。
根據一些實施例，藉由使用氮化矽摻質的摻質植入220來形成第二p罩幕層208，從而在高能量上的氮離子和矽離子被導入至第一p罩幕層204的頂面中。例如：矽離子係在約1eV和約10eV間的能量上被注入至第一p罩幕層204的頂面中，而氮離子係在約1eV和約10eV間的能量上被注入。可以任何次序或同時進行氮離子和矽離子的植入。摻質植入220可在約50℃與約500℃間的溫度和在約1×10-9Torr(托爾)與約1×10-5Torr間的壓力下進行。第二p罩幕層208可具有在約1015原子數/立方公分與約1022原子數/立方公分間的矽濃度，及在約1015原子數/立方公分與約1022原子數/立方公分間的氮濃度。
或者，藉由使用矽鍺的摻質植入220來形成第二 p罩幕層208，從而在高能量上的矽離子和鍺離子被導入至第一p罩幕層204的頂面中。例如：矽離子係在約1eV和約10eV間的能量上被注入至第一p罩幕層204的頂面中，而鍺離子係在約1eV和約10eV間的能量上被注入。可以任何次序或同時進行氮離子和矽離子的植入。摻質植入220可在約50℃與約500℃間的溫度和在約1×10-9Torr(托爾)與約1×10-5Torr間的壓力下進行。第二p罩幕層208可具有在約1017原子數/立方公分與約1022原子數/立方公分間的矽濃度，及在約1017原子數/立方公分與約1022原子數/立方公分間的鍺濃度。
在其他實施例中，使用鍺摻質植入220來形成第二p罩幕層208，從而只有在高能量上的鍺離子被導入至第一p罩幕層204的頂面中。例如：鍺離子係在約1eV和約10eV間的能量上被注入至第一p罩幕層204的頂面中。摻質植入220可在約50℃與約500℃間的溫度和在約1×10-9Torr(托爾)與約1×10-6Torr間的壓力下進行。第二p罩幕層208可具有在約1017原子數/立方公分與約1022原子數/立方公分間的鍺濃度。
在第32A圖至第32B圖中，如以上與第14A圖至第14B圖相關聯之敘述，自n型區50N去除多層p罩幕層200。在第33A圖至第33C圖中，形成磊晶成長磊晶源極/汲極區92在n型區50N上，並形成結節92N在p型區50P中的多層p罩幕層200上，如與第15A圖至第15C圖相關聯之以上所述。在第34A圖至第34C圖中， 如以上與第16A圖至第16C圖相關聯之敘述，自p型區50P去除多層p罩幕層200和結節92N，並形成第一n罩幕層304(例如氧化鋁)在n型區50N和p型區50P中的結構上。
在形成第一n罩幕層304後，第一n罩幕層304可具有實質平滑的暴露表面，並實質或全部為非晶質的。例如，在一些實施例中，第一n罩幕層304可被沉積為具有在約0.5nm與約10nm間的厚度T4(請參照第35D圖至第35E圖)，並具有在約1.2g/cm3與約4g/cm3間的密度，及在約0.5nm與約5nm間的表面粗糙度。
在第35A圖至第35E圖中，每一個第35D圖和第35E圖繪示第35B圖之區域302的放大視圖。可注意的是，所示之區域302繪示多層n罩幕層300的一部分，其代表設置在結構上之多層n罩幕層300的任何或所有其他部分。如第35A圖至第35E圖所示，可使用如上所討論之與第31A圖至第31D圖相關聯之用以形成第二p罩幕層208的任何相同方法和材料與其相同規格，來形成第二n罩幕層308。
例如：請特定地參照第35A圖至第35D圖，根據一些實施例，可使用在第一n罩幕層304上的處理310來形成第二n罩幕層308，如離子處理(例如電漿處理)或浸潤處理，如上所討論。如以上進一步所討論，電漿離子或前驅物氣體可擴散進入第一n罩幕層304並與第一n罩幕層304反應，因而造成雜質312的濃度梯度，如第35D 圖所示。
或者，如第35A圖至第35C和第35E圖所示，可使用在第一n罩幕層304上的摻質植入320來形成第二n罩幕層308。如以上進一步所討論，摻質322可在高能量上被導入至第一n罩幕層304中，因而造成實質一致的摻質322濃度，如第35E圖所示。
在第36A圖至第36C圖中，如以上與第18A圖至第18C圖相關聯之敘述，自p型區50P去除多層n罩幕層300。在第37A圖至第37C圖中，形成磊晶成長磊晶源極/汲極區92在p型區50P上，並形成結節92N在n型區50N的多層n罩幕層300上，如以上與第19A圖至第19C圖相關聯之敘述。又，，如以上與第20A圖至第20D圖相關聯之敘述，自n型區50N去除多層n罩幕層300和結節92N。如以上與第21A圖至第28C圖相關聯之敘述，可進行半導體裝置的額外製作。
可注意的是，用以形成多層p罩幕層200的任何上述製程可被用來形成多層n罩幕層300。形成多層n罩幕層300的製程可相同或類似於形成多層p罩幕層200的製程，或可不同於形成多層p罩幕層200的製程。此外，具有通常技術者會理解到，在形成多層p罩幕層200(和n型區50N中的磊晶源極/汲極區92)之前，可形成多層n罩幕層300(和p型區50P中的磊晶源極/汲極區92)。
如上所述，可藉由形成第一p罩幕層204(例如ALD或CVD)和第二p罩幕層208(例如CVD或積層) 的不同製程，來形成多層p罩幕層200。或者，可藉由先形成第一p罩幕層204，再使用例如處理(例如電漿處理或浸潤處理)或摻質植入來修改第一p罩幕層204的上部分，以形成多層p罩幕層200。再者，可使用任何那些方法的類似版本來形成多層n罩幕層300，無論是否使用相同或不同於形成多層p罩幕層200的方法。
例如：根據一些實施例，可藉由形成第一p罩幕層204和第二p罩幕層208的不同製程，來形成多層p罩幕層200，而可藉由異位摻雜第一n罩幕層304來形成多層n罩幕層300。在其他實施例中，可藉由異位摻雜第一p罩幕層204來形成多層p罩幕層200，而可藉由形成第一n罩幕層304和第二n罩幕層308的不同製程，來形成多層n罩幕層300。
實施例可達成多個優點。例如：在此所揭露的實施例改善形成磊晶源極/汲極區92的良率和效力。特定地，隨著技術進步，形成包含有金屬氧化物的第一罩幕層(例如第一p罩幕層204和第一n罩幕層304)容許較薄的罩幕層，此罩幕層形成保護層在愈來愈小的關鍵尺寸上。此外，形成第二罩幕層(例如第二p罩幕層208和第二p罩幕層308)在第一罩幕層上達成額外的好處，其中第二罩幕層係被形成為介電材料和/或某些半導體材料的沉積或處理，如上所述。首先，形成第二罩幕層使用某些化學組成來將第一罩幕層的平滑的暴露表面轉換成粗糙的暴露表面，以達成狀態益處。相較於分別只有第一p罩幕層204和第一n 罩幕層304的表面，在形成磊晶源極/汲極區92的期間，所造成之多層p罩幕層200和多層n罩幕層300的暴露表面具有針對磊晶成長之較低的選擇性。第二，對磊晶成長之較低的選擇性藉由最小化磊晶蝕刻步驟的數目和/或持續期間來改善關鍵尺寸控制，此磊晶蝕刻步驟可配合磊晶成長進行。第三，在多層罩幕層上之減少的磊晶成長造成可被較易去除的多層罩幕層(例如藉由等向性濕式蝕刻)而不會被設置在罩幕層上之大的磊晶結節或大量的磊晶結節所阻礙。
在一實施例中，一種方法包含：形成半導體層於基材上；蝕刻半導體層之一部分以形成第一凹陷和第二凹陷；形成第一型式罩幕層於半導體層上，此形成第一型式罩幕層的步驟包含：形成第一罩幕層於半導體層上，以及形成第二罩幕層，其中在形成第二罩幕層後，第二罩幕層係位於第一罩幕層的一部分上；蝕刻第一型式罩幕層，以曓露出半導體層；形成第一半導體材料於第一凹陷中；及去除第一型式罩幕層。在其他實施例中，第一型式罩幕層包含氧化鋁。在其他實施例中，前述之形成第二罩幕層的步驟包含：沉積新材料層在第二罩幕層上。在其他實施例中，前述之形成第二罩幕層的步驟包含：以第一化學品修改第一罩幕層，以將第一罩幕層的上部分轉換成第二罩幕層。在其他實施例中，在修改第一罩幕層後，第二罩幕層包含第一化學品之元素的濃度梯度。在其他實施例中，在修改第一罩幕層後，第二罩幕層的全部厚度包含第一化學品之 元素的相同濃度。在其他實施例中，前述之方法更包含：形成第二型式罩幕層於該半導體層上；蝕刻第二型式罩幕層，以曓露出該半導體層；以及形成第二半導體材料於該第二凹陷中。在其他實施例中，前述之形成第一罩幕層的步驟包含：以原子層沉積法來沉積第一罩幕層。在其他實施例中，前述之形成第二罩幕層的步驟包含：在第一罩幕層上進行摻質植入。
在一實施例中，一種方法包含：形成一半導體層於一第一基材上；蝕刻半導體層之一部分，以形成第一凹陷於第一區中和第二凹陷於第二區中；沉積第一罩幕層之第一部分於第一區和第二區上：形成一第二罩幕層於第一罩幕層之第一部分上；自第二區中去除第一罩幕層和第二罩幕層；形成第一磊晶源極/汲極區於第二凹陷中；去除第一罩幕層的其餘部分和第二罩幕層的其餘部分；沉積第三罩幕層之第一部分於第一區和第二區上；形成第四罩幕層於第三罩幕層之第一部分上；自第一區中去除第三罩幕層和第四罩幕層；形成第二磊晶源極/汲極區於第一凹陷中；去除第三罩幕層的其餘部分和第四罩幕層的其餘部分；以及形成閘極結構於半導體層上。在其他實施例中，前述之方法更包含：形成第一罩幕層之第二部分於第一罩幕層之第一部分上，其中前述之形成第二罩幕層的步驟包含：第一罩幕層的第二部分轉換成第二罩幕層。在其他實施例中，在修改第一罩幕層後，第二罩幕層包含雜質的線性濃度梯度。在其他實施例中，在將第一罩幕層的第二部分轉換成 第二罩幕層後，整個第二罩幕層包含相同濃度。在其他實施例中，第一罩幕層包含金屬氧化物，第二罩幕層包含矽、鍺和氮其中一或多者。
在一實施例中，一種方法包含：沉積第一罩幕層於基材上，其中第一罩幕層具有第一厚度；形成第二罩幕層於第一罩幕層上，其中在形成第二罩幕層後，第一罩幕層具有與第一厚度不同之第二厚度，第二罩幕層具有第三厚度；蝕刻第一罩幕層和第二罩幕層，以曓露出基材的一部分；成長第一半導體材料於第二罩幕層上，和第二半導體材料於基材的此部分上；以及蝕刻去除第一罩幕層和第二罩幕層。在其他實施例中，第一半導體材料包含複數個不連續的結節，第二半導體材料係連續的。在其他實施例中，第二厚度和第三厚度大於第一厚度。在其他實施例中，第二厚度和第三厚度實質等於第一厚度。在其他實施例中，前述之形成第二罩幕層的步驟包含：處理第一罩幕層的上部分。在其他實施例中，前述形成第二罩幕層的步驟包含：將官能基貼附至第一罩幕層的暴露的上表面。
上述摘要許多實施例的特徵，因此本領域具有通常知識者可更了解本揭露的態樣。本領域具有通常知識者應理解利用本揭露為基礎可以設計或修飾其他製程和結構以實現和所述實施例相同的目的及/或達成相同優勢。本領域具有通常知識者也應了解與此同等的架構並沒有偏離本揭露的精神和範圍，且可以在不偏離本揭露的精神和範圍下做出各種變化、交換和取代。
50:基材
50N:n型區
50P:p型區
52A,52B,52C:第一奈米結構
54A,54B,54C:第二奈米結構
64:多層堆疊
71:虛設閘極介電層
76:虛設閘極
78:罩幕
81:第一間隙壁
83:第二間隙壁層
86:第一凹陷
90:第一內間隙壁
92:磊晶源極/汲極區
92A:第一半導體材料層
92B:第二半導體材料層
92C:第三半導體材料層
92N:結節
200:多層p罩幕層
204:第一p罩幕層
208:第二p罩幕層

Claims (10)

  1. 一種半導體裝置的形成方法，包含：形成一半導體層於一基材上；蝕刻該半導體層之一部分，以形成一第一凹陷和一第二凹陷；形成一第一型式罩幕層於該半導體層上，該形成該第一型式罩幕層的步驟包含：形成一第一罩幕層於該半導體層上；以及形成一第二罩幕層，其中在形成該第二罩幕層後，該第二罩幕層係位於該第一罩幕層的一部分上，且該第二罩幕層的一上表面至少部分低於該半導體層的一上表面；蝕刻該第一型式罩幕層，以曓露出該半導體層；形成一第一半導體材料於該第一凹陷中；以及去除該第一型式罩幕層。
  2. 如請求項1所述之半導體裝置的形成方法，其中該形成該第二罩幕層的步驟包含：沉積一新材料層在該第二罩幕層上。
  3. 如請求項1所述之半導體裝置的形成方法，其中該形成該第二罩幕層的步驟包含：以一第一化學品修改該第一罩幕層，以將該第一罩幕層的一上部分轉換成該第二罩幕層。
  4. 如請求項1所述之半導體裝置的形成方法，更包含：形成一第二型式罩幕層於該半導體層上；蝕刻該第二型式罩幕層，以曓露出該半導體層；以及形成一第二半導體材料於該第二凹陷中。
  5. 如請求項1所述之半導體裝置的形成方法，其中該形成該第二罩幕層的步驟包含：在該第一罩幕層上進行一摻質植入。
  6. 一種半導體裝置的形成方法，包含：形成一半導體層於一第一基材上；蝕刻該半導體層之一部分，以形成一第一凹陷於一第一區中和一第二凹陷於一第二區中；沉積一第一罩幕層之一第一部分於該第一區和該第二區上及形成該第一罩幕層之一第二部分於該第一罩幕層之該第一部分上；形成一第二罩幕層於該第一罩幕層之該第一部分上，其中將該第一罩幕層的該第二部分轉換成該第二罩幕層；自該第二區中去除該第一罩幕層和該第二罩幕層；形成一第一磊晶源極/汲極區於該第二凹陷中；去除該第一罩幕層的一其餘部分和該第二罩幕層的一其餘部分； 沉積一第三罩幕層之一第一部分於該第一區和該第二區上；形成一第四罩幕層於該第三罩幕層之該第一部分上；自該第一區中去除該第三罩幕層和該第四罩幕層；形成一第二磊晶源極/汲極區於該第一凹陷中；去除該第三罩幕層的一其餘部分和該第四罩幕層的一其餘部分；以及形成一閘極結構於該半導體層上。
  7. 如請求項6所述之半導體裝置的形成方法，其中在修改該第一罩幕層後，該第二罩幕層包含一雜質的一線性濃度梯度。
  8. 一種半導體裝置的形成方法，包含：沉積一第一罩幕層於一基材上，其中該第一罩幕層具有一第一厚度；形成一第二罩幕層於該第一罩幕層上，其中在形成該第二罩幕層後，該第一罩幕層具有與該第一厚度不同之一第二厚度，該第二罩幕層具有一第三厚度；蝕刻該第一罩幕層和該第二罩幕層，以曓露出該基材的一部分；成長一第一半導體材料於該第二罩幕層上，和一第二半導體材料於該基材的該部分上；以及蝕刻去除該第一罩幕層和該第二罩幕層。
  9. 如請求項8所述之半導體裝置的形成方法，其中該第一半導體材料包含複數個不連續的結節，該第二半導體材料係連續的。
  10. 如請求項8所述之半導體裝置的形成方法，其中該形成該第二罩幕層的步驟包含：將官能基貼附至該第一罩幕層的一暴露的上表面。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20180331179A1 (en) * 2017-02-13 2018-11-15 International Business Machines Corporation Nanosheet transistors on bulk material
TW201907453A (zh) * 2017-05-08 2019-02-16 南韓商三星電子股份有限公司 閘極環繞奈米片場效應電晶體及其製造方法
TW202013461A (zh) * 2018-06-29 2020-04-01 美商英特爾股份有限公司 用於奈米線電晶體的空穴間隔物

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0154670B1 (en) * 1978-06-14 1991-05-08 Fujitsu Limited Process for producing a semiconductor device having insulating film
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US9006829B2 (en) 2012-08-24 2015-04-14 Taiwan Semiconductor Manufacturing Company, Ltd. Aligned gate-all-around structure
US9209247B2 (en) 2013-05-10 2015-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned wrapped-around structure
US9093555B2 (en) * 2013-07-25 2015-07-28 Texas Instruments Incorporated Method of CMOS manufacturing utilizing multi-layer epitaxial hardmask films for improved EPI profile
US9136332B2 (en) 2013-12-10 2015-09-15 Taiwan Semiconductor Manufacturing Company Limited Method for forming a nanowire field effect transistor device having a replacement gate
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
KR102204072B1 (ko) * 2014-03-27 2021-01-18 인텔 코포레이션 게르마늄 주석 채널 트랜지스터들
US9608116B2 (en) * 2014-06-27 2017-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. FINFETs with wrap-around silicide and method forming the same
US9412817B2 (en) 2014-12-19 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Silicide regions in vertical gate all around (VGAA) devices and methods of forming same
US9536738B2 (en) 2015-02-13 2017-01-03 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical gate all around (VGAA) devices and methods of manufacturing the same
WO2017044117A1 (en) * 2015-09-11 2017-03-16 Intel Corporation Aluminum indium phosphide subfin germanium channel transistors
US9502265B1 (en) 2015-11-04 2016-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical gate all around (VGAA) transistors and methods of forming the same
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US10468412B2 (en) * 2016-06-28 2019-11-05 International Business Machines Corporation Formation of a semiconductor device with selective nitride grown on conductor
WO2019055271A1 (en) * 2017-09-15 2019-03-21 Glo Ab OPTICAL EXTENSION IMPROVEMENT OF LIGHT-EMITTING DIODE SUB-PIXELS
US11398476B2 (en) * 2018-05-16 2022-07-26 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of semiconductor device with hybrid fins
CN110729245A (zh) 2018-07-16 2020-01-24 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法
US11430892B2 (en) * 2019-05-29 2022-08-30 Taiwan Semiconductor Manufacturing Co., Ltd. Inner spacers for gate-all-around transistors
US11430891B2 (en) * 2019-09-16 2022-08-30 Taiwan Semiconductor Manufacturing Co., Ltd. Gate all around structure with additional silicon layer and method for forming the same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20180331179A1 (en) * 2017-02-13 2018-11-15 International Business Machines Corporation Nanosheet transistors on bulk material
TW201907453A (zh) * 2017-05-08 2019-02-16 南韓商三星電子股份有限公司 閘極環繞奈米片場效應電晶體及其製造方法
TW202013461A (zh) * 2018-06-29 2020-04-01 美商英特爾股份有限公司 用於奈米線電晶體的空穴間隔物

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