TW202013461A - 用於奈米線電晶體的空穴間隔物 - Google Patents

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Abstract

一種電晶體結構包含基底及在該基底之上的本體。該本體包括半導體材料且具有第一端部及第二端部。一閘極結構，環繞在該第一端部與該第二端部之間的該本體，其中該閘極結構包含閘極電極及在該閘極電極與該本體之間的介電質。一源極與該第一端部接觸且一汲極與該第二端部接觸。一第一間隔物材料位在該閘極電極之相對側上且在該第一端部上方。一第二間隔物材料係相鄰於該閘極結構且在該奈米線本體之該第一端部下方。該第二間隔物材料係在該源極及該汲極之底部表面下方且與該源極及該汲極之底部表面接觸。

Description

用於奈米線電晶體的空穴間隔物
本發明關於用於奈米線電晶體的空穴間隔物。
半導體裝置為利用半導體材料之電子性質的電子組件，半導體材料諸如矽(Si)、鍺(Ge)、砷化鎵(GaAs)及磷化銦(InP)。場效電晶體(FET)為包含三個端子的半導體裝置：閘極、源極以及汲極。FET使用由閘極施加的電場用以控制在源極及汲極之間之通道的導電性。在其中電荷載子為電子的例子中，FET稱為n通道裝置，且在其中電荷載子為電洞的例子中，FET稱為p通道裝置。一些FET具有第四端子，諸如基板，其能被使用來對電晶體偏壓。此外，金屬氧化物半導體FET (MOSFET)包含在閘極與通道之間的閘極介電質。MOSFET亦習稱為金屬-絕緣體-半導體FET (MISFETS)或絕緣-閘極FET (IGFET)。互補式MOS (CMOS)結構使用p通道MOSFET (PMOS)與n通道MOSFET (NMOS)裝置之組合以實施邏輯閘和其他數位電路。
FinFET為建立在半導體材料之薄帶附近的MOSFET電晶體(一般稱為「鰭部」)。FinFET裝置之導電通道駐存在相鄰於閘極介電質之鰭部的外部部分上。具體而言，電流沿著鰭部之兩側壁/在鰭部之兩側壁內(垂直於基板表面之側)以及沿著鰭部之頂部(平行於基板表面之側)運行。因為這類組態之導電通道包含鰭部之三個不同平面區域(例如，頂部及兩側)，此一FinFET設計有時稱為三閘極電晶體。奈米線電晶體(有時稱為環繞式閘極(GAA)或奈米帶電晶體)係類似於基於鰭部(fin-based)的電晶體，但該通道區域包括取代鰭狀通道區域的例如奈米線或奈米帶。在一些此等GAA電晶體中，該閘極材料通常圍繞或環繞每一奈米線或奈米帶(因此，稱為環繞式閘極)。
及
揭示用於在具有奈米帶及/或奈米線電晶體結構之積體電路中形成通道間隔物的技術。此技術對於具有不同寬度(亦即，通道寬度或鰭部寬度)之奈米線/奈米帶的各種電晶體結構係特別地有用。依照一些實施例，本發明之方法可實現空穴間隔物與閘極結構之一致性的對準。此特徵對於在相同晶片或相同裝置上之不同奈米線寬度(Wsi)的奈米線電晶體而言係優點。例如，本發明之技術有利於具有各種不同奈米線電晶體結構之積體電路(IC)，這些奈米線電晶體結構中的某些(例如，奈米線電晶體)被定位在該IC之第一區域中且具有第一通道寬度，而其他的奈米線電晶體結構(例如，奈米帶電晶體)則被定位在該IC之第二區域中，其具有不同於該第一通道寬度之第二通道寬度。
在依照一實施例之處理奈米線電晶體結構的方法中，第一間隔物材料被沈積在具有虛設閘極之半導體鰭部之上，其中該半導體鰭部包含半導體材料及犧牲材料之交替的層堆疊。該鰭部之源極及汲極區域接著被移除，留下在該虛設閘極下方之通道區域中的層堆疊。當移除源極及汲極區域時，可導致在該基底中的蝕刻凹部或缺口。該犧牲材料係部分凹入至通道區域中以在半導體材料之端部之間界定空穴，接著沈積第二間隔物材料來填充該層堆疊中的空穴。該第二間隔物材料被回蝕以曝露在該通道區域中之半導體材料(亦即，奈米線)的端部。接著可沈積替代源極及汲極材料。當從移除該源極及汲極而出現蝕刻凹部時，該替代源極及汲極材料在蝕刻凹部中具有底部表面。在一些實施例中，在奈米線之間之空穴中的第二間隔物材料沿著該閘極電極在成分上不同於第一間隔物材料。若在形成該替代源極/汲極之前未被完全移除，則此第二間隔物材料亦可存在於蝕刻凹部中位在該源極/汲極下方。
在一些實施例中，該處理方法包含在沈積該第二間隔物材料之前移除該第一間隔物材料。例如，在移除該第一間隔物材料之後，可保形地沈積第二間隔物材料之一較厚層(其可以係相同材料)。如此一來，該第二間隔物材料形成空穴間隔物(亦即，在奈米線之間的空穴中)且沿著該閘極電極之相對面形成該通道間隔物。在一些此等實施例中，該間隔物沈積係利用原子層沈積(ALD)或化學汽相沈積(CVD)來執行。該第二間隔物材料接著被各向異性地蝕刻以曝露在通道區域中之奈米線的端部。接著可沈積替代源極及汲極材料。在一些此等實施例中，間隔物材料之一殘留層餘留在基板上位於源極及汲極下方以作為用以移除該源極及汲極區域之蝕刻處理的指標。
總體概述
場效電晶體(FET)已被尺寸縮放成愈來愈小的尺寸以達成較快的電路操作。此縮放已導致奈米線及奈米帶電晶體或環繞式閘極(GAA)電晶體的發展。例如，GAA通道區域可具有延伸在源極及汲極區域之間的一或多個奈米線，諸如延伸在源極及汲極區域之間的奈米線之一垂直堆疊。在一範例方法中，在塊狀矽基板上形成矽(Si)及矽鍺(SiGe)之交替層。所形成的結構接著被蝕刻以界定鰭部，該鰭部包含矽子鰭部及在該子鰭部之頂部上的SiGe與Si之交替層。該SiGe接著在閘極處理期間被移除，藉如藉由氣態三氟化氯(ClF3 )蝕刻，以釋放延伸且連接於鰭部之源極及汲極區域之間的矽奈米線。可使用類似的程序來釋放矽鍺(SiGe)、鍺(Ge)、砷化鎵(GaAs)或其他半導體材料的奈米線。
當在相鄰奈米線之間形成空穴間隔物時，奈米線處理會遭遇到一個挑戰。例如，一積體電路包含在一晶粒上彼此相鄰的奈米線電晶體及奈米帶電晶體結構。當不同通道寬度之裝置存在於相同裝置中或在相同電路中時，用以凹入犧牲材料之蝕刻程序通常被組態成用於特定通道寬度。當間隔物蝕刻被訂製為用於較小通道寬度之奈米線時，在具有較大通道寬度之裝置中該犧牲材料可能會被欠蝕刻。類似地，當蝕刻參數被訂製為用於較大通道寬度之奈米帶時，該犧牲材料在較小通道寬度之奈米線之間會被過蝕刻。不論欠蝕刻或過蝕刻，被沈積以填充奈米線之間之空穴的間隔物材料不會與閘極電極之邊緣對準。基於此一理由，由於空穴間隔物相對於閘極電極之較差的對準，針對與漏電流或寄生電容相關的一或兩裝置會造成性能降低。
因此，且依照本發明之各項實施例，提供用以在不同通道寬度之奈米線裝置中形成一致性地對準間隔物材料的技術。閘極間隔物能以包含閘極間隔物部分之形成及空穴間隔物部分之形成的兩部分程序來形成。在此一實施例中，第一間隔物材料被沈積在虛設閘極之相對側上。源極/汲極區域接著被移除。在奈米線之間的犧牲材料被回蝕至多晶矽虛設閘極的邊緣。第二間隔物材料接著被沈積在所形成的結構之上且第二間隔物填充在閘極下方通道外側的奈米線之間的空穴。該第二間隔物材料被回蝕而曝露奈米線的端部以用於替代源極/汲極材料的磊晶沈積。由於多個蝕刻程序，所形成的結構可在基底材料中包含蝕刻凹部或缺口。例如，蝕刻凹部相鄰於奈米線之端部且在閘極之兩側向下延伸至基底材料(例如，矽)中。另外，此一實施例可展現在成分上不同的兩種間隔物材料。例如，第一間隔物材料(例如，氮化矽)係閘極間隔物，其沿著閘極電極之相對側定位且在頂部奈米線上方。第二間隔物材料(例如，氮化鈦)係空穴間隔物，其佔據定位在閘極電極下方正好在通道區域外側的奈米線端部之間的空穴。
在一實施例中，第一間隔物材料係沈積在虛設閘極之上的犧牲間隔物材料。在回蝕奈米線之間的犧牲層之後，該犧牲間隔物材料被移除，接著沈積第二間隔物材料。該第二沈積同時形成閘極間隔物及空穴間隔物且是較厚的間隔物材料層。接著可執行各向異性蝕刻以曝露奈米線來準備形成源極/汲極區域。在一些此等實施例中，各向異性蝕刻並未從基板移除所有的間隔物材料。因此，殘留間隔物材料出現在源極/汲極材料下方。換言之，一層間隔物材料存在於源極/汲極之底部與基板之間。
應注意，在本文中所用的「源極/汲極」僅旨在指稱源極區域或汲極區域或源極區域及汲極區域兩者。為此，針對源極及汲極區域或在本文中所列出與正斜線結合之任何其他材料或特徵，在本文中所用之正斜線「/」意指「及/或」，除非另有指明，且非旨在牽涉任何特定結構限制或安排。
使用在本文中提供的技術及結構可使用工具為可偵測的，工具諸如是電子顯微鏡，包含掃描/透射電子顯微鏡(SEM/TEM)、掃描透射電子顯微鏡(STEM)、奈米束電子繞射(NBD或NBED)，以及反射式電子顯微鏡(REM)；組合映射；x射線結晶或繞射(XRD)；能量分散x射線光譜(EDX)；二次離子質譜儀(SIMS)；飛行時間SIMS (ToF-SIMS)；原子探針成像或斷層攝影術；局部電極原子探針(LEAP)技術；3D斷層攝影術；或高解析度物理或化學分析，上述僅舉出一些合適的範例分析工具。例如，TEM可用以展示裝置結構之橫截面。在一範例中，此等工具可指示鰭式FET電晶體結構具有定位在源極及/或汲極材料之底部表面與基底材料之間的間隔物材料。在另一範例中，TEM可用以指示奈米線電晶體結構具有兩種成分上不同的通道間隔物材料，諸如第一材料用作為在頂部奈米線或奈米帶下方之空穴間隔物部分而第二材料用作為在頂部奈米線或奈米帶上方沿著閘極電極的閘極間隔物。在一些實施例中，本文中描述之技術可基於從這些使用中獲得的益處而偵測，其包含由於在金屬層與半導體材料之間減少的重疊而具有減少的寄生電容的通道材料、減少電晶體結構差異、減少漏電，及/或其他改良的裝置性能。按照本揭露，許多的組態和變異將為顯見的。
如本文中所使用的，術語「奈米線」並未侷限於特定橫截面形狀的結構，而是包含矩形、方形、梯形、「跑道(racetrack)」(例如，由圓形端部連接之平行側邊)、圓形、橢圓形、細長形及其他的橫截面形狀的結構。詳言之，依照一些實施例，奈米線係具有大約數十奈米或以下之厚度或直徑及未侷限長度之結構。奈米線可由半導體材料、半導體金屬氧化物、金屬或碳奈米管所製成。再者，儘管一些實施例係參考具有奈米線的結構來討論，但本發明亦可適用於具有奈米帶及奈米片之結構，以及含有具有奈米線及奈米帶/奈米片兩者之結構的積體電路。
進一步應注意，在本文中針對奈米線或奈米帶所使用之術語「端部」並不一定是給定長度之絕對或終端端部。而是，端部可只是指稱奈米線/奈米帶包含源極或汲極區域之部分。例如，在源極/汲極區域係與該通道區域連續的情況中，諸如當源極/汲極區域係由其形成奈米線之多層結構之摻雜部分時，「端部」可指稱奈米線/奈米帶其包含源極/汲極區域以及在閘極間隔物下方之區域(若存在閘極間隔物)之部分。在其他情況中，諸如在源極/汲極區域係替代或磊晶源極/汲極區域的情況中，端部可以係在閘極間隔物中及/或在源極/汲極區域與通道區域之間之奈米線/奈米帶之部分。
如本文所討論，指稱方向之術語，諸如向上、向下、垂直、水平、左、右、前、後等等係用於方便描述具有延伸在水平平面中之基底或基板的積體電路之實施例。本發明之實施例並未受這些方向參考所限制，且可設想依顯示本發明之積體電路及裝置結構可使用在任何定向中。
在本文中使用「IV族半導體材料」(或「IV族材料」或一般地「IV」)係包含至少一個IV族元素(例如，矽、鍺、碳、錫)，諸如矽(Si)、鍺(Ge)、矽鍺(SiGe)等等。在本文中使用「III-V族半導體材料」(或「III-V族材料」或一般地「III-V」)係包含至少一個III族元素(例如，鋁、鎵、銦)及至少一個V族元素(例如，氮、磷、砷、銻、鉍)，諸如砷化鎵(GaAs)、砷化銦鎵(InGaAs)、砷化銦鋁(InAlAs)、磷化鎵(GaP)、銻化鎵(GaSb)、磷化銦(InP)、氮化鎵(GaN)等等。應注意，舉例來說，III族亦可稱為硼族元素或IUPAC第13族，IV族亦可稱為碳族元素或IUPAC第14族，且V族亦可稱為氮族或IUPAC第15族。
在本文中所使用的在「成分上不同」或「成分上相異」的材料係指具有不同化學組成之兩種材料。此成分差異可例如係因一元素在一材料中但不在另一材料中(例如，SiGe在成分上不同於矽)、或因一材料具有與第二材料完全相同的元素，但這些元素之至少一者相對於該另一材料被刻意地以不同濃度提供在一材料中(例如，具有70原子百分比之鍺的SiGe在成分上不同於具有25原子百分比之鍺的SiGe)。除了此化學組成物差異外，該材料亦可具有相異的摻雜劑(例如，鎵及鎂)或相同的摻雜劑但不同濃度。在另外其他實施例中，成分上相異的材料可進一步指稱具有不同的結晶取向，例如，(110)矽在成分上相異或不同於(100)矽。可例如由空白晶圓層轉移來產生不同取向的堆疊。
應注意，在本文所用的措詞「X包含A或B之至少一者」係指X可例如僅包含A、僅包含B或包含A及B兩者。為此，X包含A或B之至少一者並非理解為X需要A及B各者，除非有明確說明。例如，措詞「X包含A及B」係指X明確包含A及B兩者。再者，這亦適用於大於兩個之任何數量的項目，其中這些項目的「至少一者」係包括在X中。例如，在本文所用的措詞「X包含A、B或C之至少一者」係指X可僅包含A、僅包含B、僅包含C、只包含A及B (沒有C)、只包含A及C (沒有B)、只包含B及C (沒有A)或包含A、B及C各者。即使A、B或C之各者恰包含多種類型或差異，亦適用。為此，X包含A、B或C之至少一者並非理解為X需要A、B及C各者，除非有明確說明。例如，措詞「X包含A、B及C」係指X明確包含A、B及C各者。同樣地，措詞「X被包含在A或B之至少一者中」係指X可例如被僅包含在A中、被僅包含在B中或被包含在A及B兩者中。如可理解的，上述針對「X包含A或B之至少一者」的討論在此亦同樣適用。
架構及方法
圖1繪示依照本發明之一實施例的範例半導體結構100之截面圖。圖1之範例係一奈米線電晶體結構，其在環繞式閘極組態中包含半導體材料之鰭部102及在鰭部102上的兩個閘極結構150。此截面係通過鰭部102且平行於奈米線通道區域110及垂直於各閘極結構150所截取。半導體結構100包含在各閘極結構150下方之通道區域110，其中每一通道區域110包含延伸在被定位在通道區域110之相對側上的源極/汲極區域120之間的一或多個奈米線112。源極/汲極區域120位在半導體材料之基底或基板115上。基板115界定在該源極/汲極區域120下方之缺口117。例如，該基底115材料相較於在閘極結構下方(亦即，在通道中)之基底115材料係被凹入至缺口117中。由於源極/汲極120材料被形成在缺口117中，該源極/汲極120係部分地凹入至基底中。缺口117係例如由間隔物蝕刻處理所形成，如將在下文中詳細討論的。在一些實施例中，缺口117延伸至該基底115中達5至50 nm。在一些實施例中，缺口117包含間隔物材料之殘留層，其係與用於空穴間隔物157之材料相同。
閘極結構150在環繞式閘極(GAA)組態中環繞奈米線112。在圖1所示之範例中，展示兩個閘極結構150，各閘極結構具有環繞奈米線112之本體的閘極介電質152，以及在閘極介電質152上的閘極電極154。在一範例中，閘極電極154包括多晶矽、金屬或其他適當的材料。如將理解的，一層層間介電質130 (ILD)位在源極/汲極120之頂部上且填充相鄰結構之間的開放區域。
閘極間隔物155包含沿著閘極電極154之相對側的閘極間隔物部分156。舉例來說，閘極間隔物部分156在此結構中係位在頂部奈米線112上方。閘極間隔物155亦包含在奈米線112之端部112a下方的空穴間隔物部分157。例如，奈米線112之端部112a被定位在該通道區域110之恰外側處，其係在閘極電極154下方。相鄰於閘極電極154之空穴間隔物部分157係與相鄰於閘極電極154之閘極間隔物部分共線。在具有不同寬度之奈米線112及奈米帶的積體電路中，空穴間隔物部分157可被形成以沿著奈米線/奈米帶112橫向延伸，使得空穴間隔物部分157係相鄰於閘極電極154之邊緣且與閘極間隔物部分156與閘極電極154之間的邊界共線。處理此一積體電路係在下文中參考方法200更詳細討論。
閘極間隔物155可由一或多個材料形成，諸如氮化矽(Si3 N4 )、氮氧化矽(SiON)或碳氧化矽(SiOC)，或低k值介電質。在此，「低k值」介電質表示具有介電常數低於二氧化矽(SiO2 )之介電常數(大約為3.9)的材料。在一實施例中，閘極間隔物部分156在成分上不同於空穴間隔物部分157。在一些此等實施例中，在閘極間隔物部分156及空穴間隔物部分157中之不同材料可經由SIMS、TEM EDX映射或原子探針斷層攝影術來予以識別。依照一些實施例，在閘極間隔物155中成分上不同的材料之存在顯然係以兩步驟沈積間隔物材料所造成，針對兩個間隔物材料層沈積之各者各一個步驟。在其他實施例中，在閘極間隔物部分156與空穴間隔物部分157中之材料係相同材料，即使該閘極間隔物155之兩個部分可在分開的程序中被沈積。
圖2繪示依照本發明之一實施例的另一半導體結構100之截面圖。類似於圖1之實施例，此橫截面係穿過鰭部102且平行於奈米線通道區域110及垂直於各閘極結構150所取。在此實施例中，閘極結構150具有環繞式閘極組態，此環繞式閘極組態具有環繞各奈米線112之本體的閘極介電質152且在該閘極介電質152上的閘極電極154。
在此範例中，閘極間隔物155包含沿著閘極電極154之相對側的閘極間隔物部分156，及在奈米線112之端部112a下方的空穴間隔物部分157。舉例來說，空穴間隔物部分157被定位在閘極電極157之橫向外側，且在各奈米線112之端部112a的垂直下方。空穴間隔物部分157之內邊緣與閘極間隔物部分156之內邊緣對準。亦即，空穴間隔物部分157與閘極間隔物部分156係沿著閘極電極154垂直地對準。空穴間隔物部分157之內邊緣橫向地延伸至閘極結構之邊緣。在一些此等實施例中，空穴間隔物部分157係提供用於在各奈米線112上方及下方之閘極電極154之一致性寬度。舉例來說，空穴間隔物部分沿著奈米線112橫向地延伸至在頂部奈米線112上方之閘極間隔物部分156與閘極電極154之間的垂直邊界的預定距離內。在一些實施例中，此預定距離係不超過2 nm、不超過1 nm或不超過0.5 nm。因此，通道間隔物部分156與閘極間隔物部分157係更一致性地對準，尤其單一晶粒或晶片具有不同通道寬度的電晶體結構。
在此範例實施例中，閘極間隔物部分156及空穴間隔物部分157係相同材料。閘極間隔物155之材料亦在每一溝槽117中於源極/汲極120下方亦出現作為殘留層158。間隔物材料之殘留層158可例如由處理閘極間隔物155來形成，如在下文中更詳細討論的。在一範例中，間隔物材料被保形地沈積於半導體結構100之上且接著回蝕以界定空穴間隔物部分157且在源極/汲極區域120之磊晶形成之前曝露奈米線112之端部。在回蝕間隔物材料至所要位置時，可不將所有間隔物材料從缺口117移除。因此，當源極/汲極120之替代材料被沈積時，間隔物材料之殘留層158會出現在缺口117之底部。處理半導體結構100之各項實施例的細節將在下文中更詳細討論。
現參考圖3至4，流程圖繪示依照一些實施例處理奈米線結構之方法200中的程序。圖3展示方法200之例示性程序且圖4展示在完成220奈米線電晶體結構中涉及的程序之範例。方法200將參考圖5至14中所展示之範例結構來討論。
圖3之方法200從提供202具有通道材料及犧牲材料之層堆疊的半導體鰭部且在該鰭部上具有虛設閘極結構而開始。圖5A至5C繪示此一結構之範例的視圖。圖5A展示透視圖，圖5B展示沿著圖5A之線B-B所取之閘極結構的截面圖，且圖5C展示沿著圖5A之線C-C所取之鰭部的截面圖。在此範例中，半導體結構100包含在X方向上具有不同通道寬度(W)或橫向厚度的兩個鰭部102。各鰭部102具有層堆疊104，其界定從基板或基底115向上垂直地延伸的鰭部102。層堆疊104包含通道材料111及犧牲材料114之交替層，從基底115上的犧牲材料114開始。儘管繪示在圖5A至5C中之頂層為通道材料111，但一些實施例可包含犧牲材料114之額外層、氧化物(例如，SiO2 )、氮化物(例如，Si3 N4 )或在各種程序期間保護通道材料113之頂層的其他材料層。然而，在此範例中，在閘極結構外側之鰭部102的曝露部分係欲被移除且以替代源極/汲極材料替代，如將在下文中詳細討論的。因此，缺乏頂部保護層可有利於促進鰭部102之這些部分的移除。按照本揭露，許多的變異和實施例將為顯見的。
不同通道寬度(Wsi)之鰭部102可藉由促進空穴間隔物沿著通道的一致性對準而從本發明之方法獲益。在一些實施例中，一或多個第一鰭部102具有第一通道寬度且一或多個第二鰭部102具有第二通道寬度。在一實施例，第一通道寬度及第二通道寬度可5 nm至100 nm。第一通道寬度可以係第二通道寬度之1.5倍、2倍、3倍、4倍、5倍、10倍、20倍或一些其他倍數(或反之亦然)。類似地，第一通道寬度可與第二通道寬度相差2至10 nm、10至20 nm、20至50 nm或50至100 nm。在一範例中，積體電路之第一部分包含具有5至20 nm之第一通道寬度的鰭部102及具有25至50 nm之第二通道寬度的鰭部102。
在一些實施例中，在形成於基板之不同區域上的鰭部102中的通道材料113可以係不同的，諸如舉例來說用於CMOS應用。例如，通道材料113之第一層可被形成在矽基底115之第一區域上以被使用於一或多個p通道電晶體裝置(例如，一或多個PMOS裝置)且通道材料113之第二層可被形成在矽基底115之第二區域上以被使用於一或多個n通道電晶體裝置(例如，一或多個NMOS裝置)。依照一些實施例，不同通道材料113可與不同通道寬度組合。例如，第一複數個鰭部102具有第一通道材料113及第一通道寬度；第二複數個鰭部102具有成分上不同於第一通道材料113之第二通道材料113，且第二通道寬度不同於第一通道寬度。
在基底115上之虛設閘極結構130在垂直於鰭部102的方向上延伸於各鰭部102之上。如圖5A至5C所示，虛設閘極結構130具有三閘極組態與接觸鰭部102之相對側及頂部表面。在一範例中，虛設閘極結構130包含在虛設閘極之頂部表面上的硬遮罩160。硬遮罩160經選擇以承受及保護虛設閘極材料(例如，多晶矽)免受用以移除層堆疊104之曝露區域之蝕刻處理。
在一些實施例中，基底115係或包含IV族半導體材料，諸如單晶矽或鍺。在其他實施例中，基底115係或包含III-V族半導體材料，諸如，GaAs、InGaAs、AlGaAs或 AlAs，僅列舉一些範例。在一些實施例中，基底115可或可不摻雜適當摻雜劑(例如，硼、磷及/或砷)。在基底115被摻雜的實施例中，其可以係舉例來說以每立方公分1E16至1E22原子之範圍內的摻雜劑濃度之n型摻雜(例如，摻雜磷或砷)或p型摻雜(例如，摻雜硼)。在一些實施例中，子鰭部可具有包含兩個或更多個相異層(可或可不成分上不同)之多層結構。在一些實施例中，子鰭部可包含貫穿子鰭部材料之至少一部分的一或多個材料濃度之漸變(例如，遞增及/或遞減)。
在一些實施例中之基底115可包含絕緣體上矽(SOI)結構，其中絕緣體/介電質材料(例如，氧化物材料，諸如二氧化矽)被夾置在兩矽層之間(例如，在埋入氧化物(BOX)結構中)，或其中頂層包含矽之任何其他適當的起始基板。在一些實施例中，基底舉例來說可以範圍在每立方公分1E16至1E22原子之摻雜劑濃度摻雜任何適當的n型及/或p型摻雜劑。例如，矽基底可利用適當受體(例如，硼)而被p型摻雜或利用適當施體(例如，磷、砷)而被n型摻雜，以至少每立方公分1E16原子的摻雜濃度。然而，在一些實施例，舉例來說，基底可為未摻雜/本質的或相對最少地摻雜(諸如包含小於每立方公分1E16原子之摻雜劑濃度)。在一些實施例中，該基底係基本上由矽組成之矽基板。在其他實施例中，基底可主要包含矽，但亦可包含其他材料(例如，給定濃度的摻雜劑)。再者，應注意，基底材料可包含相對高品質或裝置品質的單晶矽或提供可由其來形成其他單晶半導體材料特徵及層之適當模板或晶種表面的其他材料。因此，除非另有明確指明，如本文中所描述的基底並非意欲限制為僅包含矽的基底。
在一些實施例中，如按照此揭露將為顯見的是，基底可包括由(100)、(110)或(111)之米勒指數(Miller Index)或其等效所描述的結晶取向。雖然在此範例實施例中基底係繪示為具有類似於其他層的厚度(在Y軸方向上的尺寸)以為了方便繪示說明，但該基底可比其他層要更厚的多，例如諸如具有在1至950微米範圍中的厚度(或在20至800微米的子範圍中)，或是如按照本揭露將為顯見的其他合適的厚度或厚度範圍。在一些實施例中，基底可包含多層結構，該多層結構包含可或可不成分上不同之兩個或更多個相異層。在一些實施例中，基底可包含貫穿材料之至少一部分的一或多個材料濃度之漸變(例如，遞增及/或遞減)。在一些實施例中，基底可用於一或多個其他IC裝置，諸如各種二極體(例如，發光二極體(LED)或雷射二極體)、各種電晶體(例如，MOSFET或TFET)、各種電容器(例如，MOSCAP)、各種微機電系統(MEMS)、各種奈米機電系統(NEMS)、各種射頻(RF)裝置、各種感測器、或任何其他適當的半導體或IC裝置，取決於終端使用或相標應用。因此，在一些實施例中，本文中描述的結構可被包括在系統單晶片(SoC)中應用，如按照本揭露將為顯見的。
層堆疊104可直接形成在基底115上，由一層犧牲材料120開始，接著一層通道材料113，然後接著係可選擇的犧牲材料120及通道材料113對的額外層。可選的，犧牲材料120之頂層係在通道材料113之頂層的頂部上。例如，在基底115上之第一(底部)層係犧牲材料且最後(頂部)層亦係犧牲材料，藉此在犧牲材料120之層之間提供通道材料113之層。在一範例實施例中，基底係塊狀單晶體矽(Si)，該犧牲材料120係矽鍺(SiGe)，且該通道材料113係摻雜有適當摻雜劑及濃度的矽。在另一範例中，基底150係石墨烯，犧牲材料120係鎵，且通道材料113係砷化鎵(GaAs)。如可理解的，亦可使用其他材料組合。例如，在一範例實施例中，一給定通道層可包含IV族及III-V族半導體材料之交替層，其中IV族或III-V族材料中的任一者係犧牲的，以實現一或多個奈米線的形成。在一些實施例中，通道材料之一給定層可包含例如範圍在5 nm至50 nm中(或在5至45、5至40、5至35、5至30、5至25、5至20、5至15、5至10、10至40、10至30、10至20、15至40、15至30、15至20、20至40、20至30及30至40 nm之子範圍中)之垂直通道高度(在Y軸線方向上的尺寸)及/或最多50、40、30、25、20、15或10 nm之最大垂直厚度。其他適當的材料及通道高度條件或臨限值按照本揭露將為顯見的。
層堆疊104可利用任何適當處理來形成，諸如毯覆層之一或多個沈積或磊晶生長程序，接著圖案化及蝕刻以形成毯覆層於鰭部中，如按照本揭露將為顯見的。在一實施例中，犧牲材料120及通道材料113之交替層可利用逐層磊晶生長而在基底115上形成為毯覆層。各鰭部可例如具有範圍在10至500 nm中(或在10至50、20至100、20至200、20至300、20至400、50至100、50至200、50至300、50至400、50至500、100至250、100至400、100至500、200至400或200至500 nm之子範圍中)的垂直鰭部高度(在Y軸線方向上的尺寸)，及/或至多500、450、400、350、300、250、200、150、100或50 nm的最大垂直鰭部高度。在一些實施例中，各鰭部可例如包含範圍在2至50 nm中(或在2至5、2至10、5至10、5至20、5至30、5至50、10至20、10至30、10至50、20至30、20至50或30至50 nm之子範圍中)之水平鰭部寬度(在X軸線方向上的尺寸)及/或至多50、30、20、10或5 nm之最大水平鰭部寬度。在一些實施例中，鰭部高度對鰭部寬度之比可大於1，諸如大於1.5、2、2.5、3、3.5、4、4.5、5、6、7、8、9、10、15、20或大於任何其他適當的臨限值比率，如按照本揭露將為顯見的。其他適當的材料及厚度值/範圍/臨限值按照本揭露將為顯見的。
圖3之方法200可選地由將中性摻雜劑或植入物質植入204源極/汲極區域來接續。此處理對於藉由打斷材料之晶格結構中的鍵結來將單晶材料轉換成非晶材料係有用的。例如，當犧牲材料層係所沈積的單晶矽鍺(SiGe)，矽、鍺或氬之分子可植入至曝露的源極/汲極區域120。已存在組成物中的物質或其他的中性摻雜劑分子可被使用在植入204程序中。此植入204程序造成在源極/汲極區域120中之非晶材料比存在該通道區域110中之相同材料之單晶形式還要更快蝕刻。此非晶材料之增進的蝕刻速率有助於源極/汲極材料之移除且對虛設閘極結構150下方之犧牲材料120有最小影響。因此，在不同通道寬度的奈米線裝置中，在通道區域110中之犧牲材料120 (例如，SiGe)可更均勻地凹入至虛設閘極(例如，多晶矽)之邊緣。在後續處理中過蝕刻犧牲材料120的情況中，可減小過蝕刻之程度(深入通道區域110)。在一些實施例中，植入204源極/汲極區域102免除分開沈積閘極間隔物155之閘極間隔物部分156及空穴間隔物部分157的需要。例如，由於植入材料之增進的蝕刻速率，犧牲材料120可充分地對準通道區域110中之通道材料113的端部(亦即，在虛設閘極下方)。因此，植入104源極/汲極區域120可實現方法200來省略多步驟閘極間隔物處理且代之為單一程序來形成閘極間隔物。因此，在一些實施例中，方法200進行至形成206閘極間隔物、移除208源極/汲極區域，且接著跳至最後源極/汲極材料之磊晶形成物219。在採用植入204之方法的實施例中，基底115可含有殘留植入物質在最後源極/汲極區域120的下方。
在未採用植入204之方法200的實施例中，或採用植入204作為一額外程序之實施例中，圖3之方法200以形成206間隔物材料層於圖5A至5C之結構之上來接續206。例如，間隔物材料層被沈積在虛設閘極堆疊上、在層堆疊上及在曝露的基底115上。圖6係沿著圖5A之線C-C所取之截面圖且展示圖5C之半導體結構100具有閘極間隔物部分157之材料的增添。圖6展示在基底115中之植入區域170，如當執行植入204程序之一些實施例時可能存在的。
圖3之方法200由移除208鰭部102之源極/汲極區域來接續。舉例來說，使用各向異性蝕刻，在S/D區域中之層堆疊104被蝕刻至基底115。圖7係沿著圖5A之線C-C所取之橫截面視圖，其中展示在移除208源極/汲極區域120之後在閘極結構150下方的層堆疊104。鰭部102之通道區域110在虛設閘極結構150下方保持完整不動，其包含具1硬遮罩160在其頂部表面上的虛設閘極電極154，及沿著虛設閘極電極154之相對表面的閘極間隔物之閘極間隔物部分156。犧牲材料114被繪示為與通道材料113之相對端部對準，其可如當源極/汲極區域被植入以造成這些材料迅速蝕刻移除時的情況。當各向異性蝕刻被用以移除208源極/汲極時，在通道區域中之犧牲材料114受蝕刻程序最小影響。然而，在一些實施例中，用以移除208源極/汲極區域120之蝕刻程序可將犧牲材料114略微地凹入至通道區域110。為了完全地移除源極/汲極區域120之材料，通常在基底115中產生溝槽117，除非蝕刻程序可被控制在移除犧牲材料114之後停止。缺乏對用以移除源極/汲極區域120之蝕刻程序呈大致上惰性的基底115材料，通常可形成溝槽117。在其中源極/汲極區域被植入的實施例中，植入區域170可保留在溝槽117的下方及/或側邊。
圖3之方法200由將犧牲材料114凹入210至通道區域110中接續。在一實施例中，犧牲材料114橫向地凹入210至大約在虛設閘極電極154與閘極間隔物之閘極間隔物部分156之間的垂直邊界。圖8A至8C分別繪示透視圖、沿著圖8A之線B-B所取之截面圖及沿著圖8A之線C-C所取之截面圖。由於在先前程序中移除208對應於源極/汲極區域120之鰭部102的部分，溝槽117已形成在基底115中。犧牲材料114保留在虛設閘極電極156下方之通道區域110中的通道材料113之各層下方，但已被底切以界定在通道材料113之端部之間的空穴118，如圖8C所示。在後續處理中，這些空穴118可用間隔物材料來予以填充以作為閘極間隔物之部分。
在已凹入該犧牲材料114的情況下，半導體結構100準備好用於空穴間隔物材料之沈積。在一實施例中，閘極間隔物部分156之材料首先被移除，接著沈積將被用於閘極間隔物部分156及空穴間隔物部分157兩者的間隔物材料的較厚層。在另一實施例中，一層空穴間隔物材料被沈積在結構之上，該結構係例如在圖8A至8C所示，其中空穴間隔物材料填充在虛設閘極結構150下方之通道材料113之端部之間的空穴118中。這些實施例之各者將在下文中更詳細討論。
參考圖3之流程圖的左側選項，方法200之一實施例係由在曝露表面上保形沈積212第二層間隔物材料所接續。間隔物材料被沈積在閘極結構之側邊及頂部、在基底之頂部表面上且填充在閘極下方之通道材料之間的空穴。圖9展示包含沈積在圖8C所示之結構之上的第二層間隔物材料之之範例結構的截面圖。第二間隔物材料122之層在結構100的所有曝露表面上，包含虛設閘極結構150之頂部及側邊及基底115之頂部表面。第二間隔物材料122之層填充在通道區域110中之通道材料113之端部之間的空穴118。第二間隔物材料122亦在第一間隔物材料121上沿著虛設閘極結構150之側邊。在一些實施例中，第二間隔物材料122在成分上不同於第一間隔物材料121。在其他實施例中，第二間隔物材料122係與第一間隔物材料121相同。
請參閱圖3之流程圖的右邊選項，方法200之另一實施例係以移除213第一間隔物材料121接續，接著沈積215第二間隔物材料122。第一間隔物材料121之移除213可利用適當的濕式或乾式蝕刻處理來執行，包含各向同性濕式/乾式蝕刻處理。第二間隔物材料122可以較厚層被保形地沈積215至曝露表面以形成閘極間隔物155之閘極間隔物部分156及空穴間隔物部分157兩者。第二空穴材料122位在虛設閘極結構150之頂部及側邊，基底115之頂部(包含在溝槽117中)，且在通道材料113之端部之間的空穴118中。
在沈積第二間隔物材料122之後，不論係在第一間隔物材料121之上或在移除第一間隔物材料121之後，該第二間隔物材料122被蝕刻216以曝露通道材料113之端部。例如，各向異性蝕刻程序係用以向下蝕刻216穿過第二間隔物材料122。圖11A繪示所形成之半導體結構100之一範例的透視圖。圖11B係著圖11A之線B-B所取的截面圖，而圖11C係沿著圖11A之線C-C所取之截面圖。在此範例中，虛設閘極結構150包含第一間隔物材料121之閘極間隔物部分156及第二間隔物材料122之空穴間隔物部分157。通道材料113之端部被曝露在閘極間隔物155之橫向表面處。第二間隔物材料122已從基底115中的溝槽117移除，然而這並非總是如此。當以下程序212使用第一間隔物材料121及第二間隔物材料122時，第二間隔物材料122能以較薄層沈積，因此當蝕刻216第二間隔物材料122時增加該第二間隔物材料122可從溝槽117完全移除的可能性。
圖12A至12C繪示所形成之半導體結構100在蝕刻216第二間隔物材料122之後的另一範例。圖12A係透視圖，圖12B係沿著圖12A之線B-B所取之截面圖，而圖12C係沿著圖12A之線C-C所取之截面圖。在此範例中，虛設閘極結構150包含閘極間隔物部分156及空穴間隔物部分157，兩者皆由第二間隔物材料122形成。通道材料113之端部被曝露在閘極間隔物155之表面。第二間隔物材料122之殘留層158保留在基底115之溝槽117中。當移除第一間隔物材料121且接著沈積第二間隔物材料122之後續程序213至215時，第二間隔物材料122通常以較厚層沈積以填充空穴118，因此增加了當蝕刻216第二間隔物材料122時該第二間隔物材料122未被從溝槽117完全地移除的可能性。
方法200由形成218替代源極/汲極結構接續。形成218替代源極及汲極材料可利用任何適當的技術來執行，舉例來說諸如化學汽相沈積(CVD)、物理汽相沈積(PVD)、原子層沈積(ALD)、汽相磊晶(VPE)、分子束磊晶(MBE)或液相磊晶(LPE)。在一些實施例中，源極及汲極區域可一次形成一個極性，諸如處理n型及p型區域中之一者，然後再處理n型及p型區域中之另一者。在一些實施例中，源極及汲極區域可包含任何適當的摻雜方案，諸如包含適當的n型及/或p型摻雜劑(例如，範圍在每立方公分1E16至1E22原子之濃度)。然而，在一些實施例中，舉例來說，至少一個源極或汲極區域可未摻雜/本質的或相對最少地摻雜，諸如包含小於每立方公分1E16原子之摻雜劑濃度。
圖3之方法200由完成220電晶體結構接續。圖4繪示在一些實施例中用於完成220電晶體結構之範例程序流程，包含移除222虛設閘極結構、移除224在奈米線之間的犧牲材料、替代閘極處理226、源極/汲極接觸處理228及完成230積體電路。
在一實施例中，完成220電晶體可從移除222在閘極間隔物之間的虛設閘極電極以曝露鰭部之通道區域開始。例如，利用適於硬遮罩之材料的蝕刻程序來移除硬遮罩。虛設閘極電極(例如，多晶矽)接著利用濕式蝕刻程序(例如，硝酸/氫氟酸)、各向異性乾式蝕刻或如可理解的其他適當蝕刻程序來予以移除。在此處理階段，通道材料及犧牲材料之層堆疊被曝露在通道區域中，且層堆疊之端部由間隔物材料所保護。接著藉由蝕刻處理來移除在層堆疊中之犧牲材料，以釋放延伸在源極及汲極區域之間且接觸源極及汲極區域之通道材料的奈米線。
依照一些實施例，在釋放奈米線之後，方法200由處理226最終閘極堆疊接續。在一範例中，該最終閘極堆疊利用後閘極(gate-last)製造流程來形成，其可被視為替代閘極或替代金屬閘極(RMG)程序。在利用奈米線通道結構的實施例中，閘極堆疊大致上(或完全地)圍繞在通道區域中之各奈米線本體部分。例如，閘極堆疊環繞閘極間隔物之間之各奈米線本體的至少80、85、90、95%或更多。處理226最終閘極堆疊包含在通道區域中之曝露的奈米線本體上沈積閘極介電質，接著在閘極介電質上形成閘極電極。可使用用任何適當技術，舉例來說包含旋塗或CVD沈積。閘極介電質可例如包含任何適當的氧化物(諸如二氧化矽)，高k介電質材料及/或任何其他適當的材料，如按照本揭露將為顯見的。高k介電質材料之範例包含氧化鉿、氧化鉿矽、氧化鑭、氧化鑭鋁、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化釔、氧化鋁、氧化鉛鈧鉭及鈮酸鉛鋅，以提供一些範例。在一些實施例中，當使用高k介電質材料時，閘極介電質可經退火以增進其品質。閘極電極可包含廣泛範圍的材料，舉例來說諸如多晶矽或各種適當的金屬或金屬合金，諸如鋁(Al)、鎢(W)、鈦(Ti)、鉭(Ta)、銅(Cu)、氮化鈦(TiN)或氮化鉭(TaN)。
在一些實施例中，閘極介電質及/或閘極電極可包含例如兩個或更多個材料層之多層結構。例如，在一些實施例中，可利用多層閘極介電質以提供從通道區域至閘極電極之更漸變的電轉變。在一些實施例中，閘極介電質及/或閘極電極可包含漸變(例如，遞增及/或遞減)在特徵之至少一部分中的一或多個材料之內容或濃度。在一些實施例中，一或多個額外層亦可出現在最終閘極堆疊中，諸如一或多個較高或低的功函數層及/或其他適當的層。按照本揭露，許多不同的閘極堆疊組態將為顯見的。
圖13A至13C繪示在處理226最終閘極堆疊之後的範例半導體結構100。圖13A係透視圖、圖13B係沿著圖13A之線B-B所取之截面圖，及圖13C係沿著圖13A之線C-C所取之截面圖。源極/汲極區域120接觸從通道區域110延伸之奈米線112的端部，且佔據基底115中之缺口117。在此範例中，源極/汲極120材料接觸基底115而沒有間隔物材料之中介殘留層；然而，在其他實施例中，缺口117可含有間隔物材料之殘留層，此將在下文中參考圖14A至14C來討論。閘極結構150之閘極介電質152及閘極電極154圍繞各奈米線112，其中閘極介電質152係在閘極電極154與奈米線112之間。圖13A至13C所繪示之範例結構係在基底上沒有一層層間介電質(ILD)且向上延伸至閘極結構150之頂部。如可理解的，此層將較有可能出現用於後續處理，諸如源極及汲極接點之形成。
圖14A至14C繪示在處理226最終閘極堆疊之後的另一範例半導體結構100。圖14A係透視圖、圖14B係沿著圖14A之線B-B所取之截面圖，及圖14C係沿著圖14A之線C-C所取之截面圖。源極/汲極區域120接觸從該通道區域110延伸之奈米線112的端部，且佔據基底115中之缺口117。在此範例中，源極/汲極120材料接觸缺口117中的間隔物材料的殘留層158。在此範例中，在缺口117中的間隔物材料係與在奈米線112之端部之間之空穴間隔物部分157中所發現的相同，且與在閘極間隔物部分156中所發現的相同。閘極結構150之閘極介電質152與閘極電極154圍繞各奈米線112，其中閘極介電質152係在閘極電極154與奈米線112之間。圖14A至14C所繪示之範例結構在基底上並沒有一層層間介電質(ILD)且向上延伸至閘極結構150之頂部。如可理解的，此層較有可能出現用於後續處理，諸如源極及汲極接點之形成。
方法200由形成228源極/汲極接點接續。在一些實施例中，源極及汲極接點可利用任何適當的技術來形成228，諸如在各自源極/汲極區域上方於ILD層中形成接觸通孔且接著在通孔中沈積金屬或金屬合金(或其他適當的導電材料)。在一些實施例中，形成228源極/汲極接點可例如包含矽化(silicidation)、鍺化(germinidation)、III-V族化及/或退火程序。在一些實施例中，源極及汲極接點可包含鋁或鎢，雖然可使用任何合適的導電金屬或合金，舉例來說諸如銀、鎳鉑或鎳鋁。在一些實施例中，源極及汲極接點之一或多者可例如包含電阻降低金屬和接觸塞金屬或僅僅為接觸塞金屬。接觸電阻降低金屬之範例包含鎳、鋁、鈦、金、金鍺、鎳鉑或鎳鋁及/或其他這類電阻降低金屬或合金。範例的接觸塞金屬包含鋁、銅、鎳、鉑、鈦或鎢或其合金，雖然可使用任何合適的導電接觸金屬或合金。在一些實施例中，如果需要，額外的層可出現在源極及汲極接觸區域中，如諸附著層(例如，氮化鈦)及/或內襯層或障壁層(例如，氮化鉭)。在一些實施例中，接觸電阻降低層可出現在給定源極或汲極區域及其相對的源極或汲極接觸件之間，舉例來說諸如較高摻雜(以每立公分大於1E18、1E19、1E20、1E21或1E22個原子的摻雜劑濃度)的中介半導體材料層。在一些此等實施例中，接觸電阻降低層可例如包含半導體材料及/或基於所包含的材料及/或對應的源極或汲極區域之摻雜劑濃度的雜質摻雜劑。
依照一些實施例，方法200可視需要由完成230通用積體電路(IC)來接續。例如，這類用以完成IC的額外處理可包含後段或後段製程(BEOL)處理，以形成一或多個金屬化層及/或用以將形成的電晶體裝置互連。
方法200可包含任何其他合適的處理，如按照此揭露將為顯見的。請注意，方法200中之程序係以特定次序來展示及描述以為了方便說明。然而，依照一些實施例，可以不同的次序來執行程序之一或多者或可一點都不執行該些程序(且因此為可選的)。在方法200上許多的變異及於本文中所述的技術按照此揭露將為顯見的。
許多不同的電晶體裝置可由本文中描述之技術獲益，包含(但不限於)具有環繞式閘極(GAA)組態之各種場效電晶體(FET)，諸如金屬氧化物半導體FET ((MOSFET)、穿隧式FET (TFET)及費米濾波器(Fermi filter)FET (FFFET)(亦習稱為穿隧式源極MOSFET)，在此僅列舉一些例子。例如，依照一些實施例，該技術可用以使n-通道MOSFET (NMOS)裝置獲益，其可包含n-p-n或n-i-n的源極-通道-汲極方案，其中「n」表示n型摻雜的半導體材料，「p」表示p型摻雜的半導體材料，而「i」表示本徵(intrinsic)/未摻雜的半導體材料(其亦可包含名義上未摻雜的半導體材料，包含例如每立方公分小於1E16個原子的摻雜劑濃度)。在另一範例中，依照一些實施例，該技術可使p通道MOSFET (PMOS)裝置獲益，其可包含p-n-p或p-i-p之源極-通道-汲極方案。在又另一範例中，依照一些實施例，該技術可使TFET裝置獲益，其可包含p-i-n或n-i-p之源極-通道-汲極方案。在又另一範例中，依照一些實施例，該技術可使FFFET裝置獲益，其可包含np-i-p (或np-n-p)或pn-i-n (或pn-p-n)之源極-通道-汲極方案。
在一些實施例中，在本文中描述之該技術可用以使n通道裝置(例如，NMOS)及/或p通道裝置(例如，PMOS)獲益。此外，在一些實施例中，本文中描述之技術可用以使MOSFET裝置、奈米線鰭式FET裝置及/或如按照本揭露將為顯見的任何適當的裝置獲益。又再者，在一些實施例，本文中描述之該技術可用以形成互補電晶體電路(諸如，CMOS電路)，其中該技術可用以使組成該CMOS電路之所包含的n通道及p通道電晶體之一或多者獲益。又再者，在一些實施例中，本文中描述之該技術可用以使許多電晶體組態獲益，諸如平面及非平面組態，其中非平面組態可包含環繞式閘極(GAA)組態(例如，奈米線或奈米帶)，或其一些組合(例如，珠狀鰭部組態)，在此僅提供一些範例。此外，在一些實施例中，該技術可用於各種源極/汲極(S/D)組態，替代材料S/D、包覆式S/D及/或如按照本揭露將為顯見的其他任何適當的S/D組態。本文中描述之該技術亦可用以使邏輯電晶體裝置或使用於其他適當應用(例如，放大、切換等等)之基於電晶體之裝置獲益。因此，本文中描述之技術可用以使許多的電晶體裝置獲益。一般而言，該技術可使具有多種通道材料之電晶體被進一步比例縮放，同時確保較高的操作電壓、較高的驅動電流，且因此增進性能。
範例系統
圖15繪示依據本揭露之一些實施例以使用於本文中揭示的技術形成的積體電路結構及/或電晶體裝置來實施的計算系統1000。如所示，計算系統1000容置母板1002。母板1002可包含若干個組件，其包含(但不限於)處理器1004和至少一通信晶片1006，其各者能實體地且電性地耦合至母板1002，或以另外方式整合於其中。如將理解的是，母板1002可例如為任何印刷電路板，無論是主板、安裝在主板上的子板或僅是系統1000的板等等。
取決於其應用，計算系統1000可包含可或不可實體地且電性地耦合至母板1002的一或多個其他組件。這些其他組件可包含(但不限於)揮發性記憶體(例如，DRAM)、非揮發性記憶體(例如，ROM)、圖形處理器、數位信號處理器、加密處理器、晶片組、天線、顯示器、觸控螢幕顯示器、觸控螢幕控制器、電池、音訊編解碼器、 視訊編解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、加速計、陀螺儀、揚聲器、相機以及大量儲存裝置(諸如硬碟機、光碟(CD)、數位多功能光碟(DVD)等等)。依據範例實施例，包含在計算系統1000中的組件之任一者可包含使用揭露的技術形成的一或多個積體電路結構或裝置。在一些實施例中，多個功能被整合到一或多個晶片中(例如，請注意通信晶片1006能例如為處理器1004的部分或以另外方式被整合到該處理器中)。
通信晶片1006賦能無線通信用於傳輸資料到計算系統1000及從該計算系統傳輸資料。可使用術語「無線」及其衍生詞來描述電路、裝置、系統、方法、技術、通信通道等，其可透過使用通過非固態媒體之調變的電磁輻射來通信資料。該術語並非暗示關聯的裝置不包含任何線，雖然在一些實施例中他們可能沒有。通信晶片1006可實施若干個無線標準或協定之任一者，包含(但不限於) Wi-Fi (IEEE 802.11家族)、WiMAX (IEEE 802.16家族)、IEEE 802.20、長期演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍芽、其衍生物以及指定為3G、4G、5G及以上的任何其他無線協定。計算系統1000可包括複數個通信晶片1006。舉例而言，第一通信晶片1006可專用於諸如Wi-Fi和藍芽的較短距離無線通信，並且第二通信晶片1006可專用於像是GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO及其他者的較長距離無線通信。
計算系統1000之處理器1004包含封裝在處理器1004內的積體電路晶粒。在一些實施例中，處理器之積體電路晶粒包含板載(onboard)電路，其以使用揭露的技術形成的一或多個積體電路結構或裝置來實施，如於本文中各方面所說明的。術語「處理器」可指的是例如從暫存器及/或記憶體處理電子資料以將該電子資料變換成可儲存在暫存器及/或記憶體中的其他電子資料的裝置或裝置的部分。
通信晶片1006亦可包含封裝在通信晶片1006內的積體電路晶粒。依據一些這類範例實施例，通信晶片之積體電路晶粒包含使用揭露的技術形成的一或多個積體電路結構或裝置，如於本文中各方面所說明的。如按照此揭露將理解的是，要注意的是，多個標準無線能力可被直接整合到處理器1004中(例如，其中任何晶片1006之功能特性被整合至處理器1004中，而不是具有分開的通信晶片)。進一步要注意的是，處理器1004可為具有這類無線能力的晶片組。簡言之，能使用任何數目的處理器1004及/或通信晶片1006。同樣的，任一晶片或晶片組能具有多個整合於其中的功能。
在各種實施方案中，計算系統1000可為膝上型電腦、易網機(netbook)、筆記型電腦、智慧型電話、平板、個人數位助理(PDA)、超級行動 PC (ultra-mobile PC)、行動電話、桌上型電腦、伺服器、印表機、掃描器、監視器、機上盒、娛樂控制單元、數位相機、可攜式音樂播放器、數位錄影機或是處理資料或採用使用揭露的技術形成的一或多個積體電路結構或裝置的任何其他電子裝置或系統，如於本文中各方面所說明的。請注意，對計算系統的參考係意欲包含計算裝置、設備以及組態用於計算或處理資訊的其他結構。
進一步範例實施例
以下範例屬於進一步實施例，眾多的置換及組態從這些範例將係顯見的。
範例1係一種半導體結構，包括：基底；本體，在該基底上，該本體包括半導體材料，該本體係呈奈米線、奈米帶或奈米片之形式且具有第一端部及第二端部；閘極結構，環繞在該第一端部與該第二端部之間的該本體，該閘極結構包括閘極電極以及在該閘極電極與該本體之間的閘極介電質；源極區域，橫向相鄰於該第一端部且與該第一端部接觸；汲極區域，橫向相鄰於該第二端部且與該第二端部接觸；第一間隔物材料，在該閘極結構之相對側上，該第一間隔物材料在該本體之該第一端部上方；及第二間隔物材料，在該閘極結構之相對側上且在該本體之該第一端部下方；其中，不是(i)該第二間隔物材料在成分上不同於該第一間隔物材料，就是(ii)該第二間隔物材料與該第一間隔物材料相同，該第二間隔物材料進一步係在該源極區域之底部表面的垂直下方且與該源極區域之底部表面接觸，且在該汲極區域之底部表面的垂直下方且與該汲極區域之底部表面接觸。
範例2包含範例1之標的，其中，該第二間隔物材料係在成分上不同於該第一間隔物材料。
範例3包含範例1之標的，其中，該第二間隔物材料係與該第一間隔物材料相同，該第二間隔物材料進一步係在該源極區域之底部表面的垂直下方且與該源極區域之底部表面接觸，且在該汲極的垂直下方且與該汲極區域之底部表面接觸。
範例4包含範例1至3中任一範例之標的，其中，該本體係水平地延伸在該源極區域與該汲極區域之間之兩個或更多個本體中之第一本體。
範例5包含範例4之標的，其中，該兩個或更多個本體被配置在間隔開的垂直堆疊中且該第一間隔物材料係在該兩個或更多個奈米線本體之一或多者的該第一端部下方。
範例6包含範例1至5中任一範例之標的，其中，該本體係奈米帶。
範例7係一種積體電路，包括：基底；第一電晶體結構，具有在該基底上之第一源極、在該基底上之第一汲極、在該第一源極與該第一汲極之間延伸於該基底之上之第一寬度的第一本體，以及在該第一本體之第一端部及第二端部之間環繞該第一本體之第一閘極結構，其中，該第一閘極結構包含第一閘極電極及在該閘極電極與該第一本體之間的第一閘極介電質；第二電晶體結構，具有在該基底上之第二源極、在該基底上之第二汲極、在該第二源極與該第二汲極之間延伸於該基底之上的第二寬度之第二本體，以及在該第二本體之第一端部及第二端部之間環繞該第二本體之第二閘極結構，其中，該第二閘極結構包含第二閘極電極及在該閘極電極與該第二本體之間的第二閘極介電質；第一間隔物材料，與在該第一本體之該第一端部上方的該第一閘極結構接觸，且與在該第二本體之該第一端部上方的該第二閘極結構接觸；及第二間隔物材料，在該第一本體之該第一端部下方且在該第二本體之該第一端部下方，在該第一電晶體結構中及在該第二電晶體結構中相鄰於該閘極結構之該第二間隔物材料與相鄰於該閘極結構之該第一間隔物材料共線。
範例8包含範例7之標的，其中，該第二寬度係該第一寬度的至少兩倍。
範例9包含範例7之標的，其中，該第二寬度係該第一寬度的至少五倍。
範例10包含範例7之標的，其中，該第二寬度係該第一寬度的至少十倍。
範例11包含範例7至10中任一範例之標的，其中，該第一本體係奈米線且該第二本體係奈米帶或奈米片。
範例12包含範例7至11中任一範例之標的，其中，該第一間隔物材料在成分上不同於該第二間隔物材料。
範例13包含範例7至12中任一範例之標的，其中，該基底界定位在該第一電晶體結構之該源極及汲極下方及該第二電晶體結構之該源極及汲極下方的凹部，該第二間隔物材料係在該第一電晶體結構之該源極及汲極下方及該第二電晶體結構之該源極及汲極下方的該凹部中。
範例14包含範例7至13中任一範例之標的，其中，在該第一電晶體結構中及在該第二電晶體結構中，該第二間隔物材料係在該源極區域之底部表面的垂直下方且與該源極區域之底部表面接觸，且在該汲極區域之底部表面的垂直下方且與該汲極區域之底部表面接觸。
範例15包含範例7至14中任一範例之標的，其中，該第二間隔物材料在該第一電晶體結構中相對於該閘極結構具有第一橫向厚度且在該第二電晶體結構中相對於該閘極結構具有第二橫向厚度，該第一橫向厚度與該第二橫向厚度相差不超過1 nm。
範例16包含範例15項之標的，其中，該第一橫向厚度與該第二橫向厚度相差不超過0.5 nm。
範例17包含範例7至16中任一範例之標的，其中，該第一本體係在本體之第一垂直堆疊中之兩個或更多個本體中的一者，且該第二本體係在本體之第二垂直堆疊中之兩個或更多個本體中的一者。
範例18係形成奈米線電晶體之方法，該方法包括提供在基底上具有鰭部之半導體結構，該鰭部具有半導體材料及犧牲材料之交替層的層堆疊，該半導體結構亦包含在鰭部上位於該鰭部之源極區域與汲極區域之間的虛設閘極電極；沈積第一間隔物材料層；移除該鰭部之該源極區域及汲極區域，留下在該虛設閘極電極下方之該層堆疊之一部分；回蝕該犧牲材料以在該虛設閘極電極下方之該層堆疊之該部分中於該半導體材料之端部下方界定空穴；在該空穴中沈積第二間隔物材料；蝕刻該第二間隔物材料以曝露該虛設閘極電極下方之該層堆疊之該部分中之該半導體材料的末端；及形成與該虛設閘極電極下方之該層堆疊之該部分中之該半導體材料之末端接觸的替代源極及替代汲極。
範例19包含範例18之標的且進一步包括在沈積該第二間隔物材料層之前移除該第一間隔物材料層。
範例20包含範例18或19之標的，其中，沈積該第二間隔物材料包含選擇在成分上不同於該第一間隔物材料之該第二間隔物材料。
範例21包含範例18至20中任一範例之標的，其中，移除該源極區域及該汲極區域界定在該基底中之凹部，且形成該替代源極及該替代汲極包含在該凹部之一者中形成該替代源極之底部表面及在該凹部之另一者中形成該替代汲極之底部表面。
範例22包含範例21之標的，其中回蝕該第二間隔物材料包含在該基底之該凹部中留下該第二間隔物材料之殘留層。
範例23包含範例18至22中任一範例之標的，且進一步包括移除該虛設閘極結構；釋放在該通道區域中之該半導體材料之奈米線；及形成環繞該通道區域中之該奈米線的替代閘極結構。
範例24包含範例18至23中任一範例之標的，且進一步包括在該替代源極上形成源極接觸件；及在該替代汲極上形成汲極接觸件。
範例25包含範例18至24中任一範例之標的，且進一步包括將摻雜劑植入至該源極區域及該汲極區域中。
範例26包含範例25之標的，其中，植入該摻雜劑包含選擇該摻雜劑作為在該半導體材料中發現的物種、在該犧牲材料中發現的物種或者惰性物種。
範例27包含範例18至26中任一範例之標的，其中，提供該半導體結構包含提供具有第一鰭部寬度之第一鰭部的第一半導體結構，及提供具有不同於該第一鰭部寬度之第二鰭部寬度之第二鰭部之第二半導體結構。
範例28包含範例27之標的，其中，回蝕該犧牲材料以界定空穴包含界定橫向延伸至距位在該虛設閘極電極垂直下方之該通道區域之邊緣一預定橫向距離的空穴。
範例29包含範例28之標的，其中，該預定橫向距離小於2 nm。
範例30包含範例28之標的，其中，該預定橫向距離小於1 nm。
範例31包含範例28之標的，其中，該預定橫向距離小於0.5 nm。
範例32係一種積體電路，包括具有第一本體寬度且具有第一端部及第二端部之第一本體；具有大於該第一本體寬度之第二本體寬度的第二本體，該第二本體具有第一端部及第二端部；閘極結構，環繞在該第一端部與該第二端部之間之該第一本體及該第二本體，該閘極結構包括閘極電極及閘極介電質；源極，與該第一本體之該第一端部及該第二本體之該第一端部接觸；汲極，與該第一本體之該第二端部及該第二本體之該第二端部接觸；閘極間隔物，橫向相鄰於在該第一本體及該第二本體之該第一端部上方之該閘極結構，該閘極間隔物包括第一間隔物材料；及空穴間隔物，在該第一本體之該第一端部下方且在該第二本體之該第一端部下方，該空穴間隔物包括第二間隔物材料。
範例33包含範例32之標的，其中，該第一空穴間隔物及該第二空穴間隔物具有均勻橫向厚度。
範例34包含範例32或33之標的，其中，該第一間隔物材料係在成分上不同於該第二間隔物材料。
範例35包含範例34之標的，其中，該第二間隔物材料係在該源極之底部表面下方且與該源極之底部表面接觸，且在該汲極之底部表面下方且與該汲極之底部表面接觸。
範例36包含範例32至35中任一範例之標的，其中，該空穴間隔物係與該第一本體之該第一端部上方的該閘極間隔物共線且與該第二本體之該第一端部上方之該閘極間隔物共線。
範例37包含範例32至36中任一範例之標的，其中，該第一本體係在本體之第一垂直堆疊中之兩個或更多個本體中的一者，且該第二本體係在本體之第二垂直堆疊中之兩個或更多個本體中的一者。
範例38包含範例32至37中任一範例之標的，其中，該第一本體係奈米線且該第二本體係奈米帶或奈米片。
範例39包含範例32至38中任一範例之標的，其中，該第二寬度係該第一寬度的至少兩倍。
範例40包含範例39之標的，其中，該第二寬度係該第一寬度的至少五倍。
範例41包含範例39之標的，其中，該第二寬度係該第一寬度的至少十倍。
範例42係一種積體電路，包括：奈米線，具有第一寬度；奈米帶，具有大於該第一寬度之第二寬度；閘極結構，環繞該奈米線且圍繞該奈米帶；源極，與該奈米線之該第一端部且與該奈米帶之第一端部接觸；汲極，與該奈米線之第二端部且與該奈米帶之第二端部接觸；第一材料之閘極間隔物，被定位成在該奈米線之該第一端部上方且在該奈米帶之該第一端部上方橫向相鄰於該閘極結構；第二材料之第一空穴間隔物，被定位成在該奈米線之該第一端部下方；及第二材料之第二空穴間隔物，被定位成在該奈米帶之該第一端部下方。
範例43包含範例42之標的，其中，該第一空穴間隔物及該第二空穴間隔物具有均勻橫向厚度。
範例44包含範例42或43之標的，其中，該第一材料在成分上不同於該第二材料。
範例45包含範例44之標的，其中，該第二材料係在該源極之底部表面下方且與該源極之底部表面接觸，且在該汲極之底部表面下方且與該汲極之底部表面接觸。
範例46包含範例42至45中任一範例之標的，其中，該空穴間隔物係與該奈米線之該第一端部上方的該閘極間隔物共線且與該奈米帶之該第一端部上方之該閘極間隔物共線。
範例47包含範例42至46中任一範例之標的，其中，該第一奈米線係在奈米線之第一垂直堆疊中之兩個或更多個奈米線中之一者且該奈米帶係在奈米帶之垂直堆疊中之兩個或更多個奈米帶中之一者。
範例48包含範例42至47中任一範例之標的，其中，該第二寬度係該第一寬度的至少兩倍。
範例49包含範例48之標的，其中，該第二寬度係該第一寬度的至少五倍。
範例50包含範例48之標的，其中，該第二寬度係該第一寬度的至少十倍。
範例51係一種積體電路晶粒，包括如範例1至6中任一範例之半導體結構及/或如範例第7至17及32至50中任一範例之積體電路。
範例52包含範例51之標的，其中，該積體電路晶粒係通信晶片。
範例53包含範例51之標的，其中，該積體電路晶粒係觸控螢幕控制器。
範例54包含範例51之標的，其中，該積體電路晶粒係記憶體。
範例55係一種計算系統，包括如範例7至17及32至50中任一範例之積體電路。
範例56包含範例55之標的，其中，該積體電路係通信晶片之部分。
範例57包含範例55之標的，其中，該積體電路係觸控螢幕控制器之部分。
範例58包含範例55之標的，其中，該積體電路係記憶體。
已針對闡述及說明的目的提出範例實施例的前述說明。此說明並非意欲為窮舉的或將本揭露限制在所揭示的精確形式。依照本揭露，許多修改及變異將為可能的。吾人意欲本揭露之範圍並非由此詳細的說明所限制，而是相反的由隨附的申請專利範圍所限制。對本申請案請求優先權的未來申請案可以不同的方式請求所揭示的標的，且一般可包含如本文中各方面揭露的或另外於本文中展示的任何組的一或多個限制。
100:半導體結構 102:鰭部 104:層堆疊 110:通道區域 111:通道材料 112:奈米線 112a:末端部分 113:通道材料 114:犧牲材料 115:基板 117:缺口 118:空穴 120:源極/汲極區域 121:第一間隔物材料 122:第二間隔物材料 130:虛設閘極結構 150:閘極結構 152:閘極介電質 154:閘極電極 155:閘極間隔物 156:閘極間隔物部分 157:空穴間隔物 158:殘留層 160:硬遮罩 170:植入區域 200:方法 202:提供 204:植入 206:形成 208:移除 210:凹入 212:沈積 213:移除 215:沈積 216:蝕刻 218:形成 219:磊晶形成物 220:完成 222:移除 224:移除 226:替代閘極處理 228:源極/汲極接觸處理 230:完成 1000:計算系統 1002:母板 1004:處理器 1006:通信晶片
圖1繪示依照本發明之一些實施例的奈米線電晶體結構的截面圖，其中展示在源極及汲極下方之基底材料中的閘極間隔物、空穴間隔物及缺口。
圖2繪示依照本發明之一些實施例的奈米線電晶體結構的截面圖，該奈米線電晶體結構在源極及汲極下方的缺口中具有閘極間隔物、空穴間隔物及間隔物材料。
圖3係依照本發明之一些實施例的流程圖，其中展示在製造奈米線電晶體或積體電路的方法中的例示性程序。
圖4係依照本發明之實施例的流程圖，其中展示完成如在圖3中所示之電晶體結構的程序。
圖5A繪示依照本發明之實施例的範例半導體結構之透視圖，該半導體結構具有具不同鰭部寬度之鰭部及在該鰭部之上的虛設閘極結構。
圖5B繪示依照本發明之實施例之沿著圖5A之線B-B所取之半導體結構的截面圖。
圖5C繪示依照本發明之實施例之沿著圖5A之線C-C所取之半導體結構的截面圖。
圖6係依照本發明之實施例之半導體結構的截面圖，其中展示在鰭部及閘極結構上的間隔物材料。
圖7係依照本發明之實施例的圖6之半導體結構的截面圖，其中已移除源極及汲極。
圖8A繪示依照本發明之實施例之範例半導體結構的透視圖，該半導體結構具有凹入以在通道區域中之半導體材料層之間界定空穴之犧牲材料，且展示在基底中缺口。
圖8B繪示依照本發明之實施例之沿著圖8A之線B-B所取之半導體結構的截面圖。
圖8C繪示依照本發明之實施例之沿著圖8A之線C-C所取之半導體結構的截面圖。
圖9繪示依照本發明之實施例之圖8C的半導體結構在沈積第二間隔物材料層之後的截面圖。
圖10繪示依照本發明之實施例之圖8C的半導體結構在移除該第一間隔物材料層且沈積第二間隔物材料層之後的截面圖。
圖11A繪示依照本發明之實施例的圖9之半導體結構在回蝕該第二間隔物材料層之後的透視圖。
圖11B繪示依照本發明之實施例之沿著圖11A之線B-B所取之半導體結構的截面圖。
圖11C繪示依照本發明之實施例之沿著圖11A之線C-C所取之半導體結構的截面圖。
圖12A繪示依照本發明之實施例的圖10之半導體結構在回蝕該第二間隔物材料層之後的透視圖。
圖12B繪示依照本發明之實施例之沿著圖12A之線B-B所取之半導體結構的截面圖。
圖12C繪示依照本發明之實施例之沿著圖12A之線C-C所取之半導體結構的截面圖。
圖13A繪示依照本發明之實施例之圖11A之半導體結構在形成替代源極及汲極材料之後的透視圖。
圖13B繪示依照本發明之實施例之沿著圖13A之線B-B所取之半導體結構的截面圖。
圖13C繪示依照本發明之實施例之沿著圖13A之線C-C所取之半導體結構的截面圖。
圖14A繪示依照本發明之實施例的圖12A之半導體結構在回蝕該第二間隔物材料層之後的透視圖。
圖14B繪示依照本發明之實施例之沿著圖14A之線B-B所取之半導體結構的截面圖。
圖14C繪示依照本發明之實施例之沿著圖14A之線C-C所取之半導體結構的截面圖。
圖15繪示由依照本發明之一些實施例形成之積體電路結構及/或電晶體裝置所實施的範例計算系統。
本實施例之這些及其他特徵藉由讀取以下詳細說明、採用連同於此描述的圖將更佳地瞭解。為了簡潔之目的，不是每一個組件會被標號於每個圖式中。進一步而言，如將理解的，並不必要按比例繪圖或打算將所述的實施例限制到所繪示的特定組態。舉例而言，在當一些圖大體上指示直線、直角及平滑表面的同時，揭露的技術之實際實施可具有較不完全的直線及直角，並且給定真實世界的製造程序之限制下，一些特徵可具有表面形貌或另外是非平滑的。更進一步，在圖式中的一些特徵可包含圖案化及/或陰影的填充，其主要被提供來在視覺地區別不同特徵上進行協助。簡言之，圖僅被提供來展示範例結構。
100:半導體結構
102:鰭部
110:通道區域
112:奈米線
112a:末端部分
115:基板
117:缺口
120:源極/汲極區域
130:虛設閘極結構
150:閘極結構
154:閘極電極
155:閘極間隔物
156:閘極間隔物部分
157:空穴間隔物

Claims (25)

  1. 一種半導體結構，包括： 基底； 本體，在該基底上，該本體包括半導體材料，該本體係呈奈米線、奈米帶或奈米片之形式且具有第一端部及第二端部； 閘極結構，環繞在該第一端部與該第二端部之間的該本體，該閘極結構包括閘極電極以及在該閘極電極與該本體之間的閘極介電質； 源極區域，橫向相鄰於該第一端部且與該第一端部接觸； 汲極區域，橫向相鄰於該第二端部且與該第二端部接觸； 第一間隔物材料，在該閘極結構之相對側上，該第一間隔物材料在該本體之該第一端部上方；及 第二間隔物材料，在該閘極結構之相對側上且在該本體之該第一端部下方； 其中，不是 該第二間隔物材料在成分上不同於該第一間隔物材料，就是 該第二間隔物材料與該第一間隔物材料相同，該第二間隔物材料進一步係在該源極區域之底部表面的垂直下方且與該源極區域之底部表面接觸，且在該汲極區域之底部表面的垂直下方且與該汲極區域之底部表面接觸。
  2. 如申請專利範圍第1項之半導體結構，其中，該第二間隔物材料係在成分上不同於該第一間隔物材料。
  3. 如申請專利範圍第1項之半導體結構，其中，該第二間隔物材料係與該第一間隔物材料相同，該第二間隔物材料進一步係在該源極區域之底部表面的垂直下方且與該源極區域之底部表面接觸，且在該汲極區域之底部表面的垂直下方且與該汲極區域之底部表面接觸。
  4. 如申請專利範圍第1項之半導體結構，其中，該本體係奈米帶。
  5. 如申請專利範圍第1至4項中任一項之半導體結構，其中，該本體係水平地延伸在該源極區域與該汲極區域之間之兩個或更多個本體中之第一本體。
  6. 如申請專利範圍第5項之半導體結構，其中，該兩個或更多個本體被配置在間隔開的垂直堆疊中且該第一間隔物材料係在該兩個或更多個奈米線本體之一或多者的該第一端部下方。
  7. 一種積體電路，包括： 基底； 第一電晶體結構，具有在該基底上之第一源極、在該基底上之第一汲極、在該第一源極與該第一汲極之間延伸於該基底之上之第一寬度的第一本體，以及在該第一本體之第一端部及第二端部之間環繞該第一本體之第一閘極結構，其中，該第一閘極結構包含第一閘極電極及在該閘極電極與該第一本體之間的第一閘極介電質； 第二電晶體結構，具有在該基底上之第二源極、在該基底上之第二汲極、在該第二源極與該第二汲極之間延伸於該基底之上的第二寬度之第二本體，以及在該第二本體之第一端部及第二端部之間環繞該第二本體之第二閘極結構，其中，該第二閘極結構包含第二閘極電極及在該閘極電極與該第二本體之間的第二閘極介電質； 第一間隔物材料，與在該第一本體之該第一端部上方的該第一閘極結構接觸，且與在該第二本體之該第一端部上方的該第二閘極結構接觸；及 第二間隔物材料，在該第一本體之該第一端部下方且在該第二本體之該第一端部下方，在該第一電晶體結構中及在該第二電晶體結構中相鄰於該閘極結構之該第二間隔物材料與相鄰於該閘極結構之該第一間隔物材料共線。
  8. 如申請專利範圍第7項之積體電路，其中，該第二寬度係該第一寬度的至少兩倍。
  9. 如申請專利範圍第7項之積體電路，其中，該第二寬度係該第一寬度的至少五倍。
  10. 如申請專利範圍第7項之積體電路，其中，該第二寬度係該第一寬度的至少十倍。
  11. 如申請專利範圍第7至10項中任一項之積體電路，其中，該第一本體係奈米線且該第二本體係奈米帶或奈米片。
  12. 如申請專利範圍第7至10項中任一項之積體電路，其中，該第一間隔物材料在成分上不同於該第二間隔物材料。
  13. 如申請專利範圍第7至10項中任一項之積體電路，其中，該基底界定位在該第一電晶體結構及該第二電晶體結構之該源極及汲極下方的凹部，該第二間隔物材料係在該第一電晶體結構及該第二電晶體結構之該源極及汲極下方的該凹部中。
  14. 如申請專利範圍第7至10項中任一項之積體電路，其中，在該第一電晶體結構中及在該第二電晶體結構中，該第二間隔物材料係在該源極區域之底部表面的垂直下方且與該源極區域之底部表面接觸，且在該汲極區域之底部表面的垂直下方且與該汲極區域之底部表面接觸。
  15. 如申請專利範圍第7至10項中任一項之積體電路，其中，該第二間隔物材料在該第一電晶體結構中相對於該閘極結構具有第一橫向厚度且在該第二電晶體結構中相對於該閘極結構具有第二橫向厚度，該第一橫向厚度與該第二橫向厚度相差不超過1 nm。
  16. 如申請專利範圍第15項之積體電路，其中，該第一橫向厚度與該第二橫向厚度相差不超過0.5 nm。
  17. 如申請專利範圍第7至10項中任一項之積體電路，其中，該第一本體係在本體之第一垂直堆疊中之兩個或更多個本體中的一者，且該第二本體係在本體之第二垂直堆疊中之兩個或更多個本體中的一者。
  18. 一種積體電路，包括： 奈米線，具有第一寬度； 奈米帶，具有大於該第一寬度之第二寬度； 閘極結構，環繞該奈米線且圍繞該奈米帶； 源極，與該奈米線之第一端部且與該奈米帶之第一端部接觸； 汲極，與該奈米線之第二端部且與該奈米帶之第二端部接觸； 第一材料之閘極間隔物，被定位成在該奈米線之該第一端部上方且在該奈米帶之該第一端部上方橫向相鄰於該閘極結構； 第二材料之第一空穴間隔物，被定位成在該奈米線之該第一端部下方；及 第二材料之第二空穴間隔物，被定位成在該奈米帶之該第一端部下方。
  19. 如申請專利範圍第18項之積體電路，其中，該第一空穴間隔物及該第二空穴間隔物具有均勻橫向厚度。
  20. 如申請專利範圍第18或19項之積體電路，其中，該第一材料在成分上不同於該第二材料。
  21. 如申請專利範圍第20項之積體電路，其中，該第二材料係在該源極之底部表面下方且與該源極之底部表面接觸，且在該汲極之底部表面下方且與該汲極之底部表面接觸。
  22. 如申請專利範圍第18或19項之積體電路，其中，該空穴間隔物係與該奈米線之該第一端部上方的該閘極間隔物共線且與該奈米帶之該第一端部上方之該閘極間隔物共線。
  23. 如申請專利範圍第18或19項之積體電路，其中，該第一奈米線係在奈米線之第一垂直堆疊中之兩個或更多個奈米線中之一者且該奈米帶係在奈米帶之垂直堆疊中之兩個或更多個奈米帶中之一者。
  24. 如申請專利範圍第18或19項之積體電路，其中，該第二寬度係該第一寬度的至少兩倍。
  25. 如申請專利範圍第24項之積體電路，其中，該第二寬度係該第一寬度的至少五倍。
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