CN111052391A - 用于减少锗nmos晶体管的源极/漏极扩散的掺杂绝缘体帽盖 - Google Patents

用于减少锗nmos晶体管的源极/漏极扩散的掺杂绝缘体帽盖 Download PDF

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S·H·宋
S·舒克赛
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Abstract

公开了在制作期间减少诸如磷或砷的n型掺杂剂从锗n‑MOS器件的源极区和漏极区向相邻的绝缘体区中的扩散的集成电路晶体管结构。所述n‑MOS晶体管器件可以包括原子百分比至少75％的锗。在示例性实施例中，沉积与源极区和/或漏极区相邻的富含掺杂剂的绝缘体帽盖，以提供掺杂剂扩散减少。在一些实施例中，富含掺杂剂的绝缘体帽盖被掺杂有包括原子百分比处于1％和10％之间的浓度的磷的n型掺杂剂。在一些实施例中，富含掺杂剂的绝缘体帽盖可以具有处于10到100纳米的范围内的厚度以及处于10到200纳米的范围内的高度。

Description

用于减少锗NMOS晶体管的源极/漏极扩散的掺杂绝缘体帽盖
背景技术
半导体器件是利用诸如硅(Si)、锗(Ge)和硅锗(SiGe)的半导体材料的电子特性的电子部件。场效应晶体管(FET)是包括三个端子(栅极、源极和漏极)的半导体器件。FET使用通过栅极施加的电场来控制沟道的导电性，载荷子(例如，电子或空穴)通过该沟道从源极流至漏极。在载荷子是电子的情况下，FET被称为n沟道器件，并且在载荷子是空穴的情况下，FET被称为p沟道器件。用于Si、Ge和SiGe的标准掺杂剂包括用作p型(受主)掺杂剂的硼(B)以及用作n型(施主)掺杂剂的磷(P)或砷(As)。一些FET具有被称为主体或衬底的第四端子，其可以用于对晶体管进行偏置。此外，金属氧化物半导体FET(MOSFET)包括处于栅极和沟道之间的栅极电介质。MOSFET还可以被称为金属绝缘体半导体FET(MISFET)或绝缘栅FET(IGFET)。互补MOS(CMOS)结构使用p沟道MOSFET(p-MOS)和n沟道MOSFET(n-MOS)的组合来实施逻辑门和其他数字电路。
FinFET是围绕薄的半导体材料带(一般被称为鳍状物)构建的MOSFET晶体管。FinFET器件的导电沟道存在于鳍状物的与栅极电介质相邻的外部部分上。具体地，电流沿鳍状物的两个侧壁(垂直于衬底表面的侧面)或者在鳍状物的两个侧壁内流动以及沿鳍状物的顶部(平行于衬底表面的侧面)流动。由于具有这样的构造的导电沟道基本上沿鳍状物的三个不同的外部平面区存在，因而这样的FinFET设计有时被称为三栅极晶体管。其他类型的FinFET构造也是可用的，例如，所谓的双栅极FinFET，其中，导电沟道主要仅沿鳍状物的两个侧壁(而不沿鳍状物的顶部)存在。
附图说明
随着下本文的具体实施方式部分的继续，并且在参考附图时，所要求保护的主题的实施例的特征和优点将是显而易见的，在附图中，类似的附图标记表示类似的部分。
图1A-图1B示出了根据本公开的一些实施例的形成包括至少一个富锗(Ge)n-MOS晶体管的集成电路(IC)的方法，所述晶体管采用一个或多个富含掺杂剂的绝缘体帽盖，其特别地有助于防止源极/漏极(S/D)掺杂剂扩散到相邻的绝缘体区中。
图2A-图2Q示出了根据一些实施例的在执行图1A-图1B的方法时形成的示例性IC结构。
图3A示出了根据一些实施例的沿图2P的平面A-A的示例性截面图。
图3B示出了根据一些实施例的沿图2P的平面B-B的示例性截面图。
图4示出了根据本公开的一些实施例的被实施为具有使用本文公开的技术形成的集成电路结构和/或晶体管器件的计算系统。
通过结合本文描绘的附图阅读下本文的具体实施方式，所介绍的实施例的这些和其他特征将得到更好的理解。在附图中，可以通过类似的附图标记表示在各种附图中所示出的每一等同或基本等同的部件。为了清楚起见，并未在每个附图中对每一部件都做出标示。此外，应当认识到，附图未必是按比例绘制的，也并非意在使所描述的实施例局限于所示的特定构造。例如，尽管一些附图大致指示了直线、直角和平滑表面，但是考虑到制作工艺的现实世界局限性，所公开的技术的实际实施方式可以具有非理想的直线和直角，并且一些特征可以具有表面形貌或以其他方式是非平滑的。再者，附图中的特征中的一些特征可能包括带有图案和/或阴影的填充，提供所述填充只是为了帮助对不同特征进行视觉上的区分。简言之，提供附图只是为了示出示例性结构。
尽管下文的具体实施方式部分将继续参考例示性实施例进行，但是根据本公开，所述实施例的很多替代方案、修改和变化将是显而易见的。
具体实施方式
公开了集成电路晶体管结构，该集成电路晶体管结构在具有富锗沟道(例如，75原子％或更高直至100原子％的锗浓度)的n-MOS器件的制作期间减少了n型掺杂剂(例如，磷或砷)从源极区和漏极区扩散到相邻的绝缘体区中。在示例性实施例中，该结构包括介入扩散玻璃帽盖或结构，该介入扩散玻璃帽盖或结构被沉积在n-MOS晶体管和与源极和漏极(S/D)区相邻的绝缘体区之间。扩散玻璃帽盖是绝缘体(例如，二氧化硅)，其掺杂有n型掺杂剂，从而有效地提供对掺杂剂从S/D区的扩散的减少。在一些实施例中，n型掺杂剂为磷(P)，其在形成栅极结构之后被注入到二氧化硅中，以创建扩散玻璃帽盖，使得栅极结构防止掺杂剂被注入到绝缘体帽盖的与处于栅极结构下的沟道区相邻的区域中。在一些实施例中，注入到绝缘体帽盖中的n型杂质的浓度处于1原子％到10原子％的范围内。在一些实施例中，富含掺杂剂的绝缘体帽盖可以具有处于10到100纳米的范围内的厚度以及处于10到200纳米的范围内的高度，下文将对此做出更详细的解释。根据本公开，很多配置和工艺流程将是显而易见的。
一般概览
由于难以在晶体管的源极/漏极区中保持相对较高的n型掺杂剂水平，因而富Ge的n-MOS晶体管的制作一般不好实施。这很大程度上归因于锗的物理特性，其中，诸如磷和砷的典型n型掺杂剂在与半导体制作工艺相关联的高温条件下极易从富Ge的源极/漏极区发生扩散。例如，富Ge的n-MOS器件易于遭受n型掺杂剂从S/D区向隔开相邻的晶体管并使相邻的晶体管绝缘的周围绝缘体区中的泄漏。在与半导体制作工艺相关联的高温条件下，该泄漏尤其成问题。所得到的晶体管器件可能因金属-半导体界面处的高能垒而表现出不良的S/D接触电阻，由于由掺杂剂扩散到Ge材料之外而导致的低掺杂剂水平的原因，不良的S/D接触电阻无法通过隧穿克服。这样的高S/D接触电阻可能引起显著的性能劣化。随着晶体管器件缩小以包括更小的临界尺寸(例如，使用亚30nm技术及更高代技术)，这些由掺杂剂扩散带来的问题将进一步恶化。
因而，并且根据本公开的各种实施例，提供了用于形成富Ge的n-MOS晶体管的技术，所述晶体管包括一个或多个富含掺杂剂的绝缘体帽盖或帽盖结构，所述绝缘体帽盖或帽盖结构被配置为将源极/漏极鳍状物结构与相邻的绝缘体区隔开，如下文更详细描述。如基于本公开可以理解的，接近源极/漏极区的富含掺杂剂的绝缘体帽盖有助于抑制掺杂剂(例如，P或As)从S/D区向相邻的绝缘体区中的不期望出现的扩散。富含掺杂剂的绝缘体帽盖的掺杂剂n型杂质(例如，P)提供了改善的扩散电阻特性，因为其降低了S/D区与相邻的绝缘体区之间的掺杂剂梯度。一般而言，富含掺杂剂的绝缘体帽盖可以有效地充当掺杂剂反射体，其中，由于绝缘体帽盖中的相对较高的掺杂剂杂质浓度的原因，大约相同的量的掺杂剂朝相反方向(例如，从S/D区向绝缘体帽盖以及从绝缘体帽盖回到S/D区)扩散。例如，在一些实施例中，绝缘体帽盖可以具有S/D区的掺杂剂浓度的2到10倍的掺杂剂浓度。
在一些实施例中，富含掺杂剂的绝缘体帽盖可以包括具有处于1原子％到10原子％之间的磷浓度的二氧化硅(SiO2)，尽管其他成分也是可能的。在一些实施例中，富含掺杂剂的绝缘体帽盖可以从相邻浅沟槽隔离(STI)区的顶表面垂直向上(例如，在Y轴方向上)延伸处于10到200纳米的范围内的距离。在一些实施例中，富含掺杂剂的绝缘体帽盖还可以围绕源极/漏极鳍状物结构水平地(例如，在X轴方向上)延伸处于10到100纳米的范围内的距离。
注意，如本文所使用的，“富Ge”包括含有原子百分比超过50％的Ge的含Ge主体，其中，可以采用任何适当的(一种或多种)材料对Ge或Si1-xGex(x>0.5)进行掺杂，和/或可以使Ge或Si1-xGex(x>0.5)与其他IV族元素(例如，原子百分比高达2％的碳和/或锡)形成合金。例如，在一些实施例中，富Ge材料可以是n型掺杂的，例如Ge:As、Ge:P、SiGe:P(具有原子百分比超过50％的Ge)或SiGe:As(具有原子百分比超过50％的Ge)，以提供一些示例。此外，在一些实施例中，富Ge材料可以包括碳和/或锡的合金，例如Ge:C、GeSn、SiGe:C、SiGeSn、GeSn:C、SiGeSn:C。还应当注意，在一些实施例中，富Ge可以包括不同阈值浓度(原子百分比)的Ge，例如至少55％、60％、65％、70％、75％、80％、85％、90％或95％。例如，在一些应用中，可能期望获得晶体管的富Ge沟道区包括原子百分比至少80％的Ge的实施例，或者乃至为纯Ge沟道，从而(例如)实现期望的载荷子迁移率。还应注意，在本文所述的给定的特征中包括富Ge材料不排除包括除了Ge以外的材料。例如，在一些实施例中，富Ge沟道区可以包括多层结构，该多层结构包括至少一个富Ge层以及至少一个非富Ge层。然而，在其他实施例中，富Ge特征具有基本上贯穿整个该特征的富Ge材料。此外，富Ge沟道区可以包括贯穿沟道区的至少一部分的Ge浓度分级，使得该沟道区可以有一个或多个部分包括原子百分比低于50％的Ge浓度，并且甚至可以根本不包括Ge含量。
而且，如本文所采用的，“IV族半导体材料”(或“IV族材料”或一般的“IV”)包括至少一种IV族元素(例如，硅、锗、碳、锡)，例如硅(Si)、锗(Ge)、硅锗(SiGe)等等。注意，不应将IV族元素的合金与这些元素的化合物混淆。因此，在使碳与其他IV族元素中的任何元素形成合金时，所得到的合金在本文将被表达为“X:C”，其中，“X”是IV族元素或合金，并且“:C”表示与碳形成合金。例如，与碳形成合金的硅在本文可以被称为Si:C(由此防止与碳化硅(SiC)混淆)，与碳形成合金的硅锗在本文可以被称为SiGe:C，与碳形成合金的锗在本文可以被称为Ge:C(由此防止与碳化锗(GeC)混淆)，等等。还应注意，可以根据期望调整IV族合金中包含的元素的分子比或原子百分比。此外，在本文使用“X:Z”表示掺杂关系，其中，“X”是掺杂有“Z”的元素或合金，例如，SiGe:As表示掺杂有砷的硅锗，或者SiGe:C:P表示掺杂有磷的与碳形成合金的硅锗，以作为一些示例。一般而言，在提及本文描述的IV族半导体材料(例如，Si、SiGe、Ge、SiSn、SiGeSn、GeSn、Si:C、SiGe:C、Ge:C、SiSn:C、SiGeSn:C、GeSn:C)时，该IV族半导体材料具有单晶(或单晶体)结构，除非另有阐述，例如，其中可以利用多晶硅(或多晶Si)，如本文所阐述的。
在一些实施例中，所述技术可以用于使很多晶体管器件受益。例如，在一些实施例中，所述技术可以用于使一个或多个诸如n沟道MOSFET(n-MOS)器件的n沟道晶体管器件(其中，载荷子为电子)受益。在一些实施例中，本文描述的技术可以用于使互补晶体管电路(例如，CMOS电路)受益，其中，所述技术可以用于使构成给定CMOS电路的所包括的n沟道晶体管(例如，n-MOS器件)中的一个或多个受益。此外，在一些实施例中，本文描述的技术可以用于使包括很多晶体管构造的晶体管受益，例如，这些晶体管构造可以是平面和非平面构造，其中，非平面构造可以包括带鳍状物或FinFET构造(例如，双栅极或三栅极)、全环栅极(GAA)构造(例如，纳米线或纳米带)或其一些组合，以提供几个示例。其他可以从本文描述的技术受益的示例性晶体管器件例如包括少电子到单电子量子晶体管器件。
将进一步认识到，本文提供的包括被配置为将源极/漏极鳍状物结构与相邻的绝缘体区隔开的一个或多个富含掺杂剂的绝缘体帽盖或帽盖结构的富Ge的n-MOS晶体管，还可以在同一衬底上与具有无锗沟道区的其他晶体管器件混合，例如，所述其他晶体管器件是具有硅沟道区、砷化镓沟道区、砷化铟沟道区、砷化镓铟沟道区或者成分各异的沟道区的一些组合的晶体管。还应注意，一些沟道区相对于衬底可以是原生的(即，由衬底形成的鳍状物)，而其他沟道区可以是外延提供到衬底上的。
注意，如本文所采用的，“X包括A和B的至少其中之一”的表述是指可以例如仅包括A、仅包括B或者包括A和B两者的X。为此，包括A和B的至少其中之一的X不应被理解为需要A和B中的每一个的X，除非明确地这样阐述。例如，“X包括A和B”的表述是指明确地包括A和B两者的X。此外，对于大于2的任何数量的项而言都是这种情况，其中，这些项的“至少其中之一”被包括在X中。例如，如本文所使用的，“X包括A、B和C的至少其中之一”的表述是指可以仅包括A、仅包括B、仅包括C、仅包括A和B(无C)、仅包括A和C(无B)、仅包括B和C(无A)或者包括A、B和C中的每一个的X。即使A、B或C中的任一个碰巧包括多种类型或变化也是这种情况。为此，包括A、B和C的至少其中之一的X不应被理解为需要A、B和C中的每一个的X，除非明确地这样阐述。例如，“X包括A、B和C”的表述是指明确包括A、B和C中的每一个的X。类似地，“被包括在A和B的至少其中之一中的X”的表述是指可以(例如)仅被包括在A中、仅被包括在B中或者被包括在A和B两者中的X。应当认识到，上文联系“X包括A和B的至少其中之一”所做的讨论在这里同样适用。
本文提供的技术和结构的使用可被使用工具检测到，例如，所述工具为：包括扫描/透射电子显微镜(SEM/TEM)、扫描透射电子显微镜(STEM)、纳米束电子衍射(NBD或NBED)和反射电子显微镜(REM)的电子显微镜；复合映射；x射线晶体照相术或衍射(XRD)；能量色散x射线光谱测定(EDS)；次级离子质谱分析(SFMS)；飞行时间SFMS(ToF-SFMS)；原子探针成像或层析成像；局部电极原子探针(LEAP)技术；3D层析成像；或者高分辨率物理或化学分析，这些只是几种适当的示例性分析工具。具体而言，在一些实施例中，这样的工具可以指示包括如本文所述的至少一个富Ge的n-MOS晶体管的集成电路(IC)，所述晶体管包括掺杂有n型杂质的富含掺杂剂的绝缘体帽盖或帽盖结构。例如，在一些这种实施例中，可以通过观测(例如，经由SEM/TEM)到P存在于与一个或多个S/D区相邻的富含掺杂剂的绝缘体帽盖中，而检测所述技术。在一些实施例中，可以基于由本文描述的技术和结构获得的益处例如通过如下方式来检测这些技术和结构：例如，通过观测到富Ge的n-MOS源极/漏极鳍状物结构未表现出因掺杂剂向相邻的绝缘体区中扩散而导致的降低的掺杂剂(例如，P或As)水平，这是由于本文描述的富含掺杂剂的绝缘体帽盖的原因(与未采用本文描述的技术的富Ge的n-MOS晶体管相比)。因此，在一些实施例中，本文描述的技术可以允许利用亚30纳米技术和更高代技术形成增强性能的富Ge晶体管器件，该技术也能够被检测和测定。考虑到本公开，很多构造和变型将是显而易见的。
方法和架构
图1(图1A和图1B)示出了根据本公开的一些实施例的形成包括至少一个富Ge的n-MOS晶体管的集成电路(IC)的方法100，所述晶体管采用一个或多个掺杂有n型杂质的富含掺杂剂的绝缘体帽盖，其特别地有助于防止或者以其他方式抑制S/D掺杂剂扩散到相邻的绝缘体区中。图2A-图2Q示出了根据一些实施例的在执行图1的方法100时形成的示例性IC结构。为了便于例示，图2A-图2Q的结构主要是在形成带鳍状物或者FinFET晶体管构造(例如，三栅极晶体管构造)的语境下描绘和描述的。然而，在一些实施例中，所述技术可以用于形成具有任何适当的几何结构或构造的晶体管，这可以基于本公开得到理解。而且还应注意，所述技术和结构主要是在形成金属氧化物半导体场效应晶体管(MOSFET)的语境下描绘和描述的。然而，并非意在使本公开受到这样的限制，除非另有阐述。还应当注意，方法100包括例示根据一些实施例可以采用的后栅极晶体管制作工艺流程的主要路径。然而，在其他实施例中，可以转而采用先栅极工艺流程，如本文将描述的(并且将通过图1的替代先栅极流程100’指示符示出)。根据本公开，很多变型和构造将是显而易见的。
根据一些实施例，图1(现在参考图1A)的方法100包括对衬底上的硬掩模进行图案化102，例如，对图2A的衬底200上的硬掩模210a进行图案化，以形成图2B的示例性结构210b。在一些实施例中，硬掩模210a可以使用任何适当的技术沉积或者以其他方式形成于衬底200上，如根据本公开将是显而易见的。例如，硬掩模210a可以使用化学气相沉积(CVD)、原子层沉积(ALD)、物理气相沉积(PVD)、旋涂处理和/或任何其他适当的工艺而均厚沉积或以其他方式生长于衬底200上，从而在衬底200上形成硬掩模210a。在一些情况下，可以在沉积硬掩模210a的材料之前对衬底200的将在其上沉积硬掩模210a的顶表面进行处理(例如，通过化学处理、热处理等)。在均厚形成于衬底200上之后，例如可以使用任何适当的技术(例如，一种或多种光刻和蚀刻工艺)对硬掩模210a进行图案化，以产生结构210b。硬掩模210a可以包括任何适当的材料，例如氧化物材料、氮化物材料和/或任何其他适当的掩模材料。具体的氧化物材料和氮化物材料可以包括氧化硅、氧化钛、氧化铪、氧化铝、氮化硅和氮化钛，这里仅举出了几个例子。在一些情况下，例如，硬掩模210a的材料可以是基于衬底200的材料选择的。
在一些实施例中，衬底200可以是：包括IV族半导体材料(例如，Si、Ge、SiGe)、III-V族半导体材料(例如，GaAs、GaAsSb、GaAsIn)和/或根据本公开将显而易见的任何其他适当的(一种或多种)材料的体衬底；绝缘体上X(XOI)结构，其中，X是前述材料(例如，IV族和/或III-V族半导体材料)之一，并且绝缘体材料是氧化物材料或电介质材料或某种其他电绝缘材料，使得XOI结构包括处于两个半导体层之间的电绝缘材料；或者某种其他适当的多层结构，在该多层结构中，顶层包括前述半导体材料(例如，IV族和/或III-V族半导体材料)之一。本文对“IV族半导体材料”(或“IV族材料”或一般的“IV”)的使用包括至少一种IV族元素(例如，硅、锗、碳、锡)，例如硅(Si)、锗(Ge)、硅锗(SiGe)等等。本文对“III-V族半导体材料”(或“III-V族材料”或一般的“III-V”)的使用包括至少一种III族元素(例如，铝、镓、铟)和至少一种V族元素(例如，氮、磷、砷、锑、铋)，例如砷化镓(GaAs)、砷化镓铟(InGaAs)、砷化铝铟(InAlAs)、磷化镓(GaP)、锑化镓(GaSb)、磷化铟(InP)等等。注意，例如，III族还可以被称为硼族或IUPAC族13，IV族还可以被称为碳族或IUPAC族14，并且V族还可以被称为氮族或IUPAC族15。在一些实施例中，衬底200可以包括将被用到一个或多个晶体管的沟道区中的富Ge材料。
在一些实施例中，衬底200可以掺杂有任何适当的n型和/或p型掺杂剂。例如，在Si衬底的情况下，可以使用适当的受主(例如，硼)对Si进行p型掺杂，或者可以使用适当的施主(例如，磷、砷)对Si进行n型掺杂，以提供一些示例性情况。然而，在一些实施例中，例如，衬底200可以是未掺杂的/本征的或者具有相对最低的掺杂的(例如，包括低于1E16原子/立方厘米的掺杂浓度)。在一些实施例中，衬底200可以包括米勒指数(100)、(110)或(111)或其等价方案描述的表面晶体取向，如根据本公开该点将是显而易见的。尽管为了便于例示，在该示例性实施例中将衬底200示为具有与后续结构中所示的其他层类似的厚度(Y轴方向上的尺寸)，但是在一些情况下，衬底200可以比所述其他层厚得多，例如，具有处于50到950微米的范围内的厚度，或者根据本公开将显而易见的任何其他适当的厚度。在一些实施例中，具体取决于最终用途或目标应用，衬底200可以用于一个或多个其他IC器件，例如，各种二极管(例如，发光二极管(LED)或激光二极管)、各种晶体管(例如，MOSFET或TFET)、各种电容器(例如，MOSCAP)、各种微机电系统(MEMS)、各种纳米机电系统(NEMS)、各种射频(RE)器件、各种传感器或者任何其他适当的半导体或IC器件。相应地，在一些实施例中，本文描述的结构可以被包括在片上系统(SoC)应用中，如根据本公开该点将是显而易见的。
根据一些实施例，图1的方法100继续至执行104浅沟槽凹陷(STR)蚀刻，以从衬底200形成鳍状物202，由此形成图2C所示的所得到的示例性结构。在一些实施例中，用于形成沟槽215和鳍状物202的STR蚀刻104可以包括任何适当的技术，例如，各种掩模工艺以及湿法和/或干法蚀刻工艺。在一些情况下，STR蚀刻104可以是原位或者在没有空气隔断的情况下执行的，而在其他情况下，例如，STR蚀刻104可以是异位执行的。沟槽215可以被形成有变化的宽度(X轴方向上的尺寸)和深度(Y轴方向上的尺寸)，如基于本公开可以理解的。例如，可以执行多个硬掩模图案化102和STR蚀刻104工艺，以实现鳍状物202之间的沟槽215中的变化的深度。鳍状物202可以被形成为具有变化的宽度Fw(X轴方向上的尺寸)和高度Fh(Y轴方向上的尺寸)。注意，尽管硬掩模结构210b仍然存在于图2C的示例性结构中，但是在一些情况下未必如此，因为其可能(例如)已经在STR蚀刻期间被消耗掉。此外应当注意，尽管为了便于描绘将鳍状物202示为在本质上相对呈矩形(具有直边和平坦的顶部)，但是在实际上，鳍状物可以包括渐缩轮廓，在该渐缩轮廓中，鳍状物的顶部比鳍状物的基部窄(在垂直于所述鳍状物截取的截面中来看)。此外，鳍状物的最顶部可以是圆化的，而非平坦的。很多其他现实世界几何结构也将得到理解。
在一些实施例中，例如，鳍状物宽度Fw(水平方向或X轴方向上的尺寸)可以处于2-400nm的范围内(或者处于2-10、2-20、2-50、2-100、2-200、4-10、4-20、4-50、4-100、4-200、4-400、5-20、10-20、10-50、10-100、10-200、10-400、50-100、50-200、50-400、100-400nm的子范围内或者处于任何其他子范围内)或者可以处于根据本公开将显而易见的任何其他适当值或范围内。在一些实施例中，例如，鳍状物高度Fh(垂直方向或Y轴方向上的尺寸)可以处于4-800nm的范围内(或者处于4-10、4-20、4-50、4-100、4-200、4-400、10-20、10-50、10-80、10-100、10-200、10-400、10-800、50-100、50-200、50-400、50-800、100-400、100-800、400-800nm的子范围内或处于任何其他子范围内)或者可以处于根据本公开将显而易见的任何其他适当值或范围内。在一些实施例中，鳍状物高度Fh可以是至少10、25、35、50、75、100、125、150、175、200、300、400、500、600、700或800nm高，或者可以是根据本公开将显而易见的任何其他期望高度。在一些实施例中，鳍状物的高度与宽度之比(Fh:Fw)可以大于1，例如，大于1.5、2、2.5、3、3.5、4、4.5、5、6、7、8、9或10，或大于根据本公开将显而易见的任何其他适当的阈值比。注意，在该示例性结构中，为了便于例示，沟槽215和鳍状物202均被示为具有基本上相同的尺寸和形状；然而，其并非意在使本公开受到这样的限制。例如，在一些实施例中，鳍状物202可以被形成为具有变化的高度F、变化的宽度Fw、变化的起始点(或者变化的起始高度)、变化的形状和/或根据本公开将显而易见的任何其他适当的变化。此外，沟槽215可以被形成为具有变化的深度、变化的宽度、变化的起始点(或变化的起始深度)、变化的形状和/或根据本公开将显而易见的任何其他适当的变化。此外应当注意，尽管为了便于例示在图2C的示例性结构中示出了四个鳍状物202，但是可以形成任何数量的鳍状物，例如，一个、两个、三个、五个、十个、几百、几千、几百万等等，如基于本公开可以理解的。图2D示出了图2C所示的示例性结构的截面(2维)图以供参考。
根据一些实施例，图1的方法100继续至沉积106浅沟槽隔离(STI)材料220，以形成图2E的示例性所得到的结构。STI材料220的沉积106可以包括任何适当的沉积技术，例如本文所描述的那些沉积技术(例如，CVD、ALD、PVD)或者任何其他适当的沉积工艺。在一些实施例中，STI材料220(其可以被称为STI层或STI结构)可以包括任何适当的电绝缘材料，例如一种或多种电介质、氧化物(例如，二氧化硅)和/或氮化物(例如，氮化硅)材料。在一些实施例中，STI层220的材料可以是基于衬底200的材料选择的。例如，在Si衬底的情况下，STI材料可以被选择为二氧化硅或氮化硅，以提供一些示例。根据一些实施例，图1的方法100还继续至对该结构进行平面化/抛光108，以形成图2F的示例性所得到的结构。在形成STI材料220之后执行的(一种或多种)平面化和/或抛光工艺可以包括任何适当的技术，例如，化学机械平面化/抛光(CMP)工艺。注意，在该示例性实施例中，可以通过该平面化去除硬掩模210b。在其他实施例中，硬掩模210b可以保留。
图1的方法100继续至使原生鳍状物材料202凹陷110。在将去除鳍状物202并且采用替换半导体材料(将被用到一个或多个晶体管器件的沟道区中)对鳍状物202予以替换的实施例中，图2F的结构实现了这样的处理。例如，从图2F的结构继续至图2G的结构，可以使用选择性蚀刻处理使鳍状物202凹陷或者将其去除(例如，对于给定蚀刻剂而言，可以相对于STI层220的绝缘体材料选择性地去除鳍状物202的半导体材料)，从而在STI材料220之间形成能够在其中沉积/生长(例如，使用任何适当的技术，例如CVD、金属有机CVD(MOCVD)、ALD、分子束外延(MBE)、PVD)替换半导体材料的鳍状物状沟槽209。从一个实施例到下一实施例，蚀刻的深度可以发生变化。在所示的实施例中，留下原生鳍状物的一部分，以便于提供能够在其上沉积替换鳍状物材料的基座或鳍状物根207。在其他实施例中，可以完全去除原生鳍状物，以便于使其与衬底200的顶表面平齐，因而不提供基座或鳍状物根，或者甚至可以使原生鳍状物处于衬底200的顶表面下方，从而提供反转的基座或鳍状物根。
图1的方法100继续至替换半导体鳍状物材料的沉积112。例如，根据一些实施例，图2H示出了用于形成替换材料鳍状物230的凹陷和替换处理。替换鳍状物230(一般而言，以及所形成的任何替换鳍状物)可以包括任何适当的半导体材料(例如，IV和/或III-V族半导体材料)。例如，可以通过在这样的处理期间去除原生Si鳍状物并且用SiGe或Ge材料替换原生Si鳍状物来形成包括SiGe或Ge的替换鳍状物，以提供一些示例。此外，替换鳍状物230可以包括任何适当的n型或p型掺杂剂，或者替换鳍状物230可以是未掺杂或轻度掺杂的。在一些实施例中，可以使用替代处理来形成替换材料鳍状物，例如，图2H的替换鳍状物230。例如，在一些实施例中，替换材料鳍状物可以是通过在衬底上均厚生长替换材料(例如，使用外延沉积处理)，并且之后将替换材料图案化成替换材料鳍状物而形成的，以提供替代的示例。注意，用图案/阴影示出了替换鳍状物230，所述图案/阴影只是为了辅助对该特征的视觉识别。在任何这样的情况下，可以使所得到的结构平面化，以提供相对平坦的顶表面，如图2H大致所示。
根据一些实施例，图1的方法100继续至使鳍状物之间的STI材料220凹陷114，如图2I所示，从而使鳍状物230的至少一部分231从STI平面突出，由此形成图2I所示的所得到的示例性结构。可以使用任何适当的技术执行凹陷114，例如，使用一种或多种允许STI材料220相对于鳍状物230的材料选择性地凹陷的湿法和/或干法蚀刻工艺，和/或使用根据本公开将显而易见的任何其他适当的处理。如基于本公开可以理解的，鳍状物230的暴露部分231可以用于提供一个或多个晶体管的沟道区，使得(例如)鳍状物部分231(在已经执行凹陷114之后鳍状物230的处于STI层220的顶部平面上方的部分)在本文中可以被称为沟道部分。更具体而言，处于后续将形成的栅极结构下的鳍状物部分231一般被称为沟道部分，其中，将在沟道部分的两侧形成源极区和漏极区，从而使沟道处于源极区和漏极区之间。此外，鳍状物230的处于STI层220的顶部平面下方的部分被表示为部分232，其中，这样的部分可以(例如)被称为子沟道部分。
如图2I所示，鳍状物230的突出到STI层220的顶部平面上方的部分231具有被表示为Fh的鳍状物高度，其可以处于4-800nm的范围内(例如，处于4-10、4-20、4-50、4-100、4-200、4-400、10-20、10-50、10-80、10-100、10-200、10-400、10-800、50-100、50-200、50-400、50-800、100-400、100-800、400-800nm的子范围内或处于一些其他子范围内)或者可以处于根据本公开将显而易见的任何其他适当值或范围内。在一些具体实施例中，鳍状物高度Fh可以是至少10、25、35、50、75、100、125、150、175、200、300、400、500、600、700或800nm高。还应注意，在采用平面晶体管构造的实施例中，不必执行凹陷工艺114，因为(例如)可以使用如图2H所示的半导体主体230的顶表面来形成晶体管。
注意，在图2I的示例性实施例中，所有鳍状物被示为被替换；然而其并非意在使本公开受到这样的限制。在一些实施例中，如图2J所示，可以只有子集被替换(例如，从而使一些替换鳍状物230可用于后续处理，并且保留一些原生鳍状物202用于后续处理)。图2J’通过透视图对此给出了例示。
此外，在一些实施例中，可以通过掩蔽每一替换鳍状物子集处理中将不被处理的区域来根据期望执行很多次凹陷和替换工艺，从而根据期望形成很多替换鳍状物子集。例如，在图2K中对此给出了例示，其中示出了两个不同的替换鳍状物子集230和240。在一些这样的实施例中，第一替换鳍状物子集可以是为n沟道晶体管形成的(例如，其中第一替换材料被选择为提高电子迁移率)，并且第二替换鳍状物子集可以是为p沟道晶体管形成的(例如，其中第二替换材料被选择为提高空穴迁移率)。所以，例如，去除原生鳍状物202中的一些并且用第一材料230(例如，富Ge材料)对其予以替换，并且去除原生鳍状物202中的其他原生鳍状物并用第二材料240(例如，III-V材料)对其予以替换。图2K’通过透视图对此给出了例示。
此外，在一些实施例中，可以形成多层替换鳍状物，从而允许后续在一个或多个晶体管的沟道区中形成纳米线或纳米带，其中多层替换鳍状物中的一些层是牺牲的，并且意在经由选择性蚀刻进行去除(例如，在替换栅极处理期间)。可以使用很多这样的鳍状物替换方案，这将是显而易见的。
根据一些实施例，图1(现在参考图1B)的方法100继续至任选地形成116虚设栅极堆叠体，以形成图2L的示例性所得到的结构。回想一下，在本文中方法100主要是在后栅极晶体管制作工艺流程的语境下描述的，其中，处理包括形成虚设栅极堆叠体，执行S/D处理，并且之后在S/D区已经被处理之后形成最终的栅极堆叠体。然而，在其他实施例中，可以使用先栅极工艺流程执行所述技术。在这样的示例性情况下，将不执行工艺116(形成虚设栅极堆叠体)，并且因此，工艺116在一些实施例(例如，采用先栅极工艺流程的那些实施例)中是任选的。这将通过用于执行122最终栅极堆叠体处理的替代位置(其被示为图1中的任选的先栅极流程100’)得以反映，例如，其中，在采用先栅极工艺流程的实施例中，执行122最终栅极堆叠体处理将转而在框116的位置处发生。然而，将继续使用后栅极工艺流程对方法100进行描述，从而允许对这样的流程(其一般包括额外的处理)进行充分描述。
在该示例性实施例中，继续至形成116虚设栅极堆叠体，这样的虚设栅极堆叠体(在采用的情况下)可以包括虚设栅极电介质242和虚设栅电极244，由此形成图2L的示例性所得到的结构。在该示例性实施例中，可以将虚设栅极电介质242(例如，虚设氧化物材料)和虚设栅电极244(例如，虚设多晶硅材料)用于替换栅极工艺。注意，还形成了处于虚设栅极堆叠体的任一侧上的栅极间隔体250，并且(例如)这样的栅极间隔体250可以用于有助于沟道长度的确定和/或有助于替换栅极工艺。如基于本公开可以理解的，虚设栅极堆叠体(和栅极间隔体250)可以有助于限定每一晶体管器件的沟道区和源极/漏极(S/D)区，其中，沟道区处于虚设栅极堆叠体下方(因为其将处于最终栅极堆叠体下方)，并且S/D区处于沟道区的任一侧并且与沟道区相邻。注意，由于正在形成带鳍状物晶体管的语境下描述所述IC结构，因而最终栅极堆叠体也将与鳍状物的任一侧相邻，因为在采用带鳍状物(例如，FinFET)构造的实施例中，栅极堆叠体将沿带鳍状物沟道区的顶部和相对的侧壁存在。
虚设栅极堆叠体的形成可以包括沉积虚设栅极电介质材料242和虚设栅电极材料244，对虚设栅极堆叠体图案化，沉积栅极间隔体材料250以及执行间隔体蚀刻，以形成(例如)图2L所示的结构。栅极间隔体250可以包括任何适当的材料，例如任何适当的电绝缘体、电介质、氧化物(例如，氧化硅)和/或氮化物(例如，氮化硅)材料，如根据本公开将显而易见的。注意，在一些实施例中，如前所述，本文描述的技术未必包括形成虚设栅极堆叠体，使得可以在起初形成最终栅极堆叠体。不管怎样，最终结构都将包括最终栅极堆叠体，如根据本公开将显而易见的。而且应当注意，在一些实施例中，例如，可以在虚设栅极堆叠体之上形成硬掩模(硬掩模还可以或可以不形成于栅极间隔体250之上)，从而在后续处理期间保护虚设栅极堆叠体。前文对硬掩模210的相关描述同样适用于这样的硬掩模特征(在使用的情况下)。
根据一些实施例，图1的方法100继续至执行118源极/漏极(S/D)区处理，从而形成图2M的示例性所得到的结构。S/D区处理118可以包括蚀刻和替换工艺，其中，在S/D区中通过选择性蚀刻(或者任何其他适当的蚀刻方案)去除替换鳍状物230的部分，从而得到图2M的示例性结构。应当认识到，尽管图2M示出了去除占据源极/漏极区的全部替换材料，但是在一些实施例中，该工艺可以仅去除所述替换材料的一部分。在又一些其他实施例中，该工艺可以去除源极/漏极中的全部替换材料以及原生选择鳍状物的一部分。
在该示例性实施例中，该工艺可以继续至期望S/D材料的外延沉积，由此形成体S/D区261(例如，p-MOS)和262(例如，n-MOS)。在一些实施例中，S/D区261、262可以是使用任何适当的技术形成的，例如，本文描述的沉积工艺(CVD、ALD、PVD、MBE)中的一种或多种和/或根据本公开将显而易见的任何其他适当的工艺。在一些这样的实施例中，可以使用选择性沉积工艺形成S/D区261、262，从而(例如)使所述特征的材料仅从或者基本上仅从暴露的半导体材料生长(或者仅按照单晶结构生长)，这是基于本公开可以理解的。在其他实施例中，S/D区261、262是鳍状物(202、230、240)的注入掺杂部分。
注意，在本文中称为S/D区261、262是为了便于描述，但是每一S/D区可以是源极区或漏极区，使得对应的S/D区(处于沟道区的另一侧上，并且因而处于虚设栅极堆叠体的另一侧上)是源极区和漏极区中的另一个，由此形成源极和漏极区对。例如，如图2M所示，有三个沟道区和三个对应的S/D区对261、262、261。
在一些实施例中，S/D区可以包括根据本公开将显而易见的任何适当的半导体材料，例如，单晶IV族半导体材料。例如，给定的S/D区可以包括Si、Ge、Sn和C的至少其中之一。在一些实施例中，给定的S/D区可以包括或可以不包括n型和/或p型掺杂剂(例如，在本文描述的方案中的一种中)。在存在掺杂剂的情况下，例如，被包括的掺杂剂可以具有处于1E17到5E21原子/立方厘米的范围内的或者更高的浓度。在一些实施例中，给定的S/D区可以包括特征内的一种或多种材料的浓度的分级(例如，增大和/或减小)，例如，半导体材料组分浓度的分级和/或掺杂剂浓度的分级。例如，在一些这样的实施例中，被包括在给定的S/D区中的掺杂剂浓度可以是分级的，使得掺杂剂浓度在对应的沟道区附近较低，并且在对应的S/D接触部附近较高，这可以是使用任何适当的处理实现的，例如，调节反应剂流中的掺杂剂的量(例如，在原位掺杂方案期间)，以提供示例。在一些实施例中，给定的S/D区可以包括多层结构，该多层结构包括至少两个成分上不同的材料层。例如，就费米场FET(FFFET)器件而言，根据一些实施例，源极区可以包括多层结构，该多层结构包括p型掺杂区和n型掺杂区。在一些实施例中，可以使给定的S/D区升高，从而使其延伸到高于对应沟道区的程度(例如，在垂直或Y轴方向上)。
在一些实施例中，取决于所使用的形成工艺，S/D区261、262可以具有不同的形状和构造，如根据本公开将显而易见的。例如，在图2M的示例性结构中，S/D区包括三维菱形形状，其如图所示具有小面化(例如，采取{111}小面化)的两个顶表面。根据一些实施例，可以形成其他示例性结构，包括圆化(或曲面化)并且非小面化的顶部，并且圆化或曲面化S/D区可以在X轴方向上延伸超出下面的子鳍状物部分。如基于本公开可以理解的，包括任何形状(例如，S/D区261、262的菱形形状或者圆化形状)的S/D区可以得益于本文描述的技术。
在一些实施例中，可以对对应S/D区对中的S/D区之一(例如，处于虚设栅极堆叠体的一侧上的区261)与该对中的另一个S/D区(例如，处于虚设栅极堆叠体的相对侧上的区261)进行分开处理，从而使对应的S/D对可以包括不同的材料、掺杂剂类型、掺杂剂浓度、尺寸、形状和/或基于本公开可以理解的任何其他适当的差异。例如，在TFET器件的情况下，为提供一种示例性情况，S/D区之一可以包括n型掺杂半导体材料，并且S/D区中的另一个可以包括p型掺杂半导体材料，使得可以对n型S/D区与p型S/D区进行分开处理。可以采用任何适当的技术实现该分开处理，例如，对将不被处理的S/D区进行掩蔽，从而允许对另外的S/D区进行处理，之后对另外的S/D区进行掩蔽，从而允许对最初被掩蔽的S/D区进行处理。在一些实施例中，给定的S/D区可以包括与对应/相邻的沟道区相同或类似的材料成分(例如，具有1％以内的差异)，例如，两者均包括相同的富Ge材料。然而，在其他实施例中，例如，给定的S/D区可以包括相对于对应/相邻的沟道区不同的材料成分(例如，至少1％、2％、3％、4％、5％或10％的差异)。
根据一些实施例，图1的方法100继续至沉积120富含掺杂剂的绝缘体帽盖层或区域212，从而形成图2N的示例性所得到的结构。
富含掺杂剂的绝缘体帽盖层212被配置为使源极/漏极鳍状物结构262与相邻的未掺杂绝缘体区隔开，如下文将描述的。如基于本公开可以理解的，一个或多个富含掺杂剂的绝缘体帽盖的引入有助于抑制S/D区的n型掺杂剂或杂质(例如，P或As)向相邻的绝缘体区中的不期望出现的扩散。在一些实施例中，富含掺杂剂的绝缘体帽盖可以包括具有处于1原子％到10原子％之间的磷浓度的二氧化硅(SiO2)，尽管其他成分也是可能的。在一些实施例中，富含掺杂剂的绝缘体帽盖可以从相邻浅沟槽隔离(STI)区220的顶表面垂直向上(例如，在Y轴方向上)延伸10到200nm的范围内的距离，如通过图2N中的h所表示的。在一些实施例中，富含掺杂剂的绝缘体帽盖还可以围绕源极/漏极鳍状物结构水平(在X轴方向上)延伸处于10到100nm的范围内的距离，如通过图2N中的w所表示的。考虑到本公开，其他适当的范围也是可能的并且将显而易见。
一般而言，富含掺杂剂的绝缘体帽盖层212可以是任何减少或者抑制S/D掺杂剂的耗减的材料或成分，在其他情况下掺杂剂将被允许以快于其补充速度的速度离开S/D。绝缘体帽盖提供了益处，因为在其他情况下将离开S/D区并且移动到相邻的绝缘体区中的掺杂剂(尤其是在n型富Ge沟道器件的语境下)将不再可用来激活S/D中的自由电子，并将因此导致劣化的器件性能。在一些实施例中，与n型Ge S/D相邻的富含掺杂剂的绝缘体帽盖层212中的掺杂剂的浓度将超过2E21个磷原子和砷原子/立方厘米。该浓度可将在无富含掺杂剂的绝缘体帽盖层的情况下从Ge S/D向相邻未掺杂绝缘体的不期望的n型掺杂剂扩散区分开，其中，磷原子和砷原子的浓度可以从大约7E20原子/立方厘米的峰值向下分级。
富含掺杂剂的绝缘体帽盖层212的沉积120可以包括任何适当的沉积技术，例如本文所描述的那些(例如，CVD、ALD、PVD)或者任何其他适当的沉积工艺。在一些实施例中，富含掺杂剂的绝缘体帽盖层材料212可以被均厚沉积到整个或大部分S/D区(例如，p-MOS 261和n-MOS 262两者)之上，随后通过掩模和蚀刻工艺来从p-MOS区261去除材料。
根据一些实施例，图1的方法100继续至执行122最终栅极堆叠体处理，从而形成图2P的示例性所得到的结构。如图2P所示，该示例性实施例中的处理包括在图2N的结构上沉积层间电介质(ILD)层270，随后通过平面化和/或抛光(例如，CMP)来露出虚设栅极堆叠体。注意，ILD层270可以包括多层结构，尽管其被示为单层。此外应当注意，在一些情况下，ILD层270和STI材料220可以不包括图2P中所示的清晰的界面，特别是在(例如)ILD层270和STI材料220包括相同的电介质材料的情况下(例如，其中两者均包括二氧化硅)。一般而言，ILD层270可以包括任何期望的电绝缘体、电介质、氧化物(例如，氧化硅)和/或氮化物(例如，氮化硅)材料，如根据本公开将显而易见的。在一些实施例中，ILD层270可以被称为未掺杂绝缘层。
在该示例性实施例中，栅极堆叠体处理继续去除虚设栅极堆叠体(包括虚设栅极244和虚设栅极电介质242)，从而允许形成最终栅极堆叠体。回想一下，在一些实施例中，可以使用先栅极流程执行包括栅极电介质282和栅电极284的最终栅极堆叠体的形成。在这样的实施例中，可以已经替代性地在框116处执行最终栅极堆叠体处理，而非形成虚设栅极堆叠体。然而，在该示例性实施例中，最终栅极堆叠体是使用后栅极流程(又被称为替换栅极或替换金属栅极(RMG)工艺)形成的。不管是采用先栅极处理还是后栅极处理，最终栅极堆叠体都可以包括如图2M所示并且如本文所述的栅极电介质282和栅电极284。
注意，在去除虚设栅极时，鳍状物202(或替换鳍状物230、240)的沟道区(其为鳍状物的被虚设栅极堆叠体覆盖的部分)被暴露，从而允许对这些沟道区进行任何期望的处理。对给定的沟道区的此类处理可以包括各种不同技术，例如，去除沟道区并采用替换材料对其予以替换，根据期望对沟道区进行掺杂，对于全环栅极(GAA)晶体管构造将沟道区形成为一条或多条纳米线(或纳米带)，包覆沟道区，对沟道区进行清洁/抛光，和/或根据本公开将显而易见的任何其他适当的处理。
在一些实施例中，晶体管器件的给定的沟道区可以包括单晶富Ge的IV族半导体材料，例如，单晶Ge或者具有原子百分比超过50％的Ge的单晶SiGe、和/或根据本公开将显而易见的任何其他适当的材料。一般而言，给定的沟道区可以包括硅(Si)和锗(Ge)的至少其中之一，以提供一些示例。在一些实施例中，取决于具体配置，沟道区可以是轻度掺杂的(例如，具有任何适当的n型和/或p型掺杂剂)或者本征/未掺杂的(或者标称未掺杂的，其具有低于1E16原子/立方厘米的掺杂剂浓度)。在一些实施例中，给定的沟道区可以包括特征内的一种或多种材料的浓度的分级(例如，增大和/或减小)，例如，半导体材料组分浓度的分级和/或掺杂剂浓度的分级。在一些实施例中，给定的沟道区可以包括多层结构，该多层结构包括至少两个成分上不同的材料层。基于本公开可以理解，在该示例性实施例中，沟道区至少处于栅极堆叠体下方。例如，在带鳍状物晶体管构造的情况下，沟道区可以处于栅极堆叠体下方并且处于栅极堆叠体之间，因为该堆叠体形成于半导体主体或鳍状物的顶部和相对侧上。然而，如果晶体管器件是倒置的，并且接合至将作为最终衬底的物体上，那么沟道区可以处于栅极上方。因此，一般而言，根据一些实施例，栅极结构和沟道区可以包括靠近关系，其中，栅极结构接近沟道区，使得其能够按照电学方式对沟道区施加控制。此外，在纳米线(或纳米带或GAA)晶体管构造的情况下，栅极堆叠体可以完全包围沟道区中的每一纳米线/纳米带(或者至少基本上包围每一纳米线，例如，包围每一纳米线的至少70％、80％或90％)。此外，在平面晶体管构造的情况下，栅极堆叠体可以简单地处于沟道区上方。
注意，S/D区261、262与对应沟道区的两侧相邻，例如，从图2P中可以看出。还应当注意，使用本文描述的技术形成的晶体管的构造/几何结构可以主要是基于该晶体管的相应沟道区的形状描述的。例如，纳米线(或纳米带或GAA)晶体管之所以被这样称呼可以是因为在该晶体管的沟道区中包括一条或多条纳米线(或纳米带)，并且因为栅极堆叠体(包括栅极)包裹(或者至少基本上包裹)每条纳米线(或纳米带)。然而，例如，晶体管类型(例如，MOSFET、TFET、FFFET或其他适当的类型)可以是基于源极区、沟道区和漏极区的掺杂和/或操作方案描述的，并且因而这些相应的区可以被用来确定给定的晶体管的类型或分类。例如，MOSFET晶体管和TFET晶体管可以在结构上非常相似(或者相同)，但是它们包括不同的掺杂方案(例如，MOSFET的p-p或n-n的源极-漏极掺杂方案对比TFET的p-n或n-p的源极-漏极掺杂方案)。
根据一些实施例，在已经去除了虚设栅极并且已经执行了任何期望的沟道区处理之后，继续执行122最终栅极堆叠体处理，然后可以形成最终栅极堆叠体。在该示例性实施例中，最终栅极堆叠体包括栅极电介质282和栅电极284，如图2P所示。栅极电介质282可以包括任何适当的电介质(例如二氧化硅和/或高k电介质材料)，这根据本公开将是显而易见的。高k电介质材料的示例包括(例如)氧化铪、氧化硅铪、氧化镧、氧化铝镧、氧化锆、氧化硅锆、氧化钽、氧化钛、氧化钛锶钡、氧化钛钡、氧化钛锶、氧化钇、氧化铝、氧化钽钪铅以及铌锌酸锌，以提供一些示例。在一些实施例中，在使用高k电介质材料时，可以对栅极电介质282执行退火工艺，以提高其质量。栅电极284可以包括宽范围的材料，例如各种适当的金属或金属合金，例如铝(Al)、钨(W)、钛(Ti)、钽(Ta)、铜(Cu)及其碳化物和氮化物。在一些实施例中，例如，栅极电介质282和/或栅电极284可以包括由两个或更多个材料层构成的多层结构。例如，在一个实施例中，栅极电介质包括处于沟道区上的由二氧化硅构成的第一层、以及处于第一层上的由氧化铪构成的第二层。该栅电极可以包括(例如)金属插塞连同一个或多个功函数层、电阻减少层和/或阻挡层。在一些实施例中，栅极电介质282和/或栅电极284可以包括使所述(一个或多个)特征的至少一部分中的一种或多种材料的含量/浓度分级(例如，增大和/或减小)。注意，尽管在图2M的示例性实施例中栅极电介质282仅被示为处于栅电极284下方，但是在其他实施例中，例如，栅极电介质282也可以呈现于栅电极284的一侧或两侧上，使得栅极电介质282呈U形(按照截面轮廓)，并且栅极电介质282还可以处于栅电极284与一个或两个栅极间隔体250之间。根据本公开，很多不同的栅极堆叠体构造将是显而易见的。
根据一些实施例，图1的方法100继续至执行124S/D接触部处理，从而形成图2P的示例性所得结构。在该示例性实施例中，S/D接触部处理124首先包括在S/D区261、262上方形成S/D接触沟槽290，如图2P所示。在一些这样的实施例中，接触沟槽290可以是使用任何适当的技术形成的，例如，执行一种或多种湿法和/或干法蚀刻工艺以去除如图所示的ILD层270或者富含掺杂剂的绝缘体帽盖212的部分，和/或执行根据本公开将显而易见的任何其他适当的处理。这样的蚀刻处理可以被称为S/D接触沟槽蚀刻处理，或简称为接触沟槽蚀刻处理。此外，在一些这样的实施例中，例如，可以首先对ILD进行图案化，使得将不通过接触沟槽蚀刻处理来去除的区域被掩蔽。在一些实施例中，在执行接触沟槽蚀刻处理之前可能已经在S/D区261、262上形成了一个或多个蚀刻停止层，以有助于对该处理的控制能力(例如，从而有助于停止蚀刻，继而有助于防止该蚀刻以不期望发生的方式消耗S/D区的材料)。在一些这样的实施例中，蚀刻停止层可以包括与ILD 270材料不相似的绝缘体材料(例如，以提供相对蚀刻选择性)和/或相对于接触沟槽蚀刻有复原力的材料，例如，碳基的蚀刻停止层(例如，其具有处于1-80％的范围内的碳浓度)。
根据一些实施例，从图2P的示例性结构继续接触部处理124包括在相应的S/D区261、262上方形成S/D接触部291。在图2P的示例性结构中，可以理解，S/D接触部291电连接至S/D区261、262，并且在一些情况下，它们还可以与这些S/D区物理接触。在一些实施例中，S/D接触部291可以是使用任何适当的技术形成的，例如，在接触沟槽290中沉积金属或金属合金(或其他适当的导电材料)。在一些实施例中，S/D接触部291的形成可以包括硅化、锗化和/或退火工艺，例如，其中可以在形成体接触金属结构之前执行这样的处理来形成介入接触层。在一些实施例中，S/D接触部291可以包括铝、铜、钴或钨，尽管可以使用任何适当的导电金属或合金，诸如银、镍-铂或镍-铝。一般地，在一些实施例中，例如，S/D接触部291中的一个或多个可以包括电阻减少金属和接触插塞金属，或者仅包括接触插塞。示例性接触电阻减少金属包括(例如)镍、铝、钛、钽、镍-铂、或者镍-铝、和/或其他这种电阻减少和/或扩散阻挡金属或合金。在一些实施例中，取决于具体构造，S/D接触部291可以采用(一种或多种)低功函数金属材料和/或(一种或多种)高功函数金属材料。在一些实施例中，在S/D接触区中可以存在额外的层，例如粘合层(例如，氮化钛)和/或衬层或阻挡层(例如，氮化钽)，如果期望如此的话。
根据实施例，图2Q以三个维度(x,y,z)示出了图2P的示例性结构的另一视图。该图中示出了衬底200和STI区220。示出了(例如)外延S/D处理之后的p-MOS替换S/D材料261和n-MOS替换S/D材料262两者。富含掺杂剂的绝缘体帽盖212还被示为沉积在该对n-MOS S/D鳍状物262之上。还在背景中示出了栅极间隔体250。此外，在该示例性实施例中示出了S/D隔离壁295。
图3A示出了根据一些实施例的沿图2P的平面A-A的示例性截面图。提供图3A的截面图是为了辅助示出图2P的结构的不同特征。因此，关于每一具有相似附图标记的特征所做的相关描述同样适用于图3A。然而，注意，为了便于例示，图3A所示的特征的尺寸可以相对于图2P中的特征是不同的。还应注意，在结构之间可以发生一些变化，例如，栅极间隔体250的形状和带鳍状物沟道区230的形状可以变化。此外还应注意，图3A所示的沟道区230相对于衬底200不是原生的；然而在其他实施例中，沟道区(因而，以及该沟道区的材料)相对于衬底200可以是原生的。此外，应当注意，在图3A的结构中采用的特定S/D构造是来自图2P的相同S/D构造。
在一些实施例中，在图3A中被表示为Lg的栅电极284的长度(在Z轴方向上的晶体管250之间的尺寸)可以是根据本公开将显而易见的任何适当的长度。例如，在一些实施例中，栅极长度可以处于3-100nm(例如，3-10、3-20、3-30、3-50、5-10、5-20、5-30、5-50、5-100、10-20、10-30、10-50、10-100、20-30、20-50、20-100或50-100nm)的范围内或更大。在一些实施例中，栅极长度可以小于给定的阈值，例如，小于100、50、45、40、35、30、25、20、15、10、8或5nm，或小于根据本公开将显而易见的一些其他适当的阈值。在一些实施例中，在缩放至这样的低阈值(例如，亚50、亚40、亚30或亚20nm阈值乃至更低的阈值)时，所述技术能够保持期望的器件性能，这是基于本公开可以理解的。例如，本文做出了各种描述的技术能够减少短沟道效应，由此提高有效沟道长度(Z轴方向上的S/D区之间的尺寸)。此外，根据一些实施例，本文描述的技术可以允许栅极长度和有效沟道长度相同或基本相同。例如，在一些这样的实施例中，有效沟道长度和栅极长度基本相同可以包括有效沟道长度与栅极长度的不同(例如，有效沟道长度比栅极长度短)处于1-10nm以内(例如，处于1、2、3、4、5、6、7、8、9或10nm以内)或者处于1％-10％以内(例如，处于1％、2％、3％、4％、5％、6％、7％、8％、9％或10％以内)。
图3B示出了根据一些实施例的沿图2P的平面B-B的与图3A的类似的另一示例性截面图。在该视图中，S/D区262是n-MOS材料，并且富含掺杂剂的绝缘体帽盖层212被示为沉积于相邻S/D区262之上。而且，可以看出，由于在富含掺杂剂的绝缘体帽盖的沉积期间由栅极结构提供的保护的原因，富含掺杂剂的绝缘体帽盖层212不呈现为与沟道区230相邻。
根据一些实施例，图1的方法100继续至完成126所期望的集成电路(IC)处理。例如，这样的完成IC的额外处理可以包括后端或后道工序(BEOL)处理，以形成一个或多个金属化层，和/或使在前端或前道工序(FEOL)处理期间形成的晶体管器件互连。可以执行任何其他适当的处理，这根据本公开将是显而易见的。注意，为了便于描述，方法100的工艺102-126是按照特定顺序示出的。然而，工艺102-126中的一个或多个可以按照不同的顺序执行或者可以根本不执行。例如，框116是在采用先栅极工艺流程的实施例中不必执行的任选工艺。回想一下，所述技术可以用于形成很多不同晶体管类型和构造。尽管所述技术主要是在采用富含掺杂剂的绝缘体帽盖来减少n型杂质从具有富Ge沟道区的给定的n-MOS晶体管的源极/漏极结构向相邻的绝缘体区的不期望出现的扩散的语境下描绘和描述的，但是本公开并非意在受到这样的限制，因为在一些实施例中所述技术可以用于使给定的沟道区的仅一侧而非另一侧受益。根据本公开，很多变型和构造将是显而易见的。
示例性系统
图4示出了根据本公开的一些实施例的被实施为具有使用本文公开的技术形成的集成电路结构和/或晶体管器件的计算系统1000。可以看出，计算系统1000容纳母板1002。母板1002可以包括若干部件，所述部件包括但不限于处理器1004和至少一个通信芯片1006，它们中的每一个可以物理和电耦合到母板1002，或者以其他方式集成于母板1002中。应当认识到，母板1002可以是(例如)任何印刷电路板，无论是主板、安装在主板上的子板还是系统1000的唯一板等等。
根据其应用，计算系统1000可以包括一个或多个可以或可以不物理和电耦合到母板1002的其他部件。这些其他部件可以包括但不限于易失性存储器(例如，DRAM)、非易失性存储器(例如，ROM)、图形处理器、数字信号处理器、密码处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编码译码器、视频编译码器、功率放大器、全球定位系统(GPS)装置、罗盘、加速度计、陀螺仪、扬声器、相机和大容量存储装置(例如，硬盘驱动器、紧凑磁盘(CD)、数字通用盘(DVD)等)。计算系统1000中所包括的部件中的任何部件可以包括使用所公开的根据示例性实施例的技术形成的一个或多个集成电路结构或器件。在一些实施例中，可以将多种功能集成到一个或多个芯片中(例如，注意，通信芯片1006可以是处理器1004的一部分或者以其他方式集成于处理器100中)。
通信芯片1006能够实现将数据传送到计算系统1000和从计算系统1000传送数据的无线通信。术语“无线”及其派生词可以用于描述可以通过非固体介质使用调制电磁辐射来传送数据的电路、装置、系统、方法、技术、通信信道等。该术语并非暗示相关装置不含有任何布线，但是在一些实施例中它们可能不含有布线。通信芯片1006可以实施很多无线标准或协议中的任何无线标准或协议，包括但不限于Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE802.16系列)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、它们的衍生产物以及任何其他被指定为3G、4G、5G和更高代的无线协议。计算系统1000可以包括多个通信芯片1006。例如，第一通信芯片1006可以专用于诸如Wi-Fi和蓝牙的较短范围的无线通信，并且第二通信芯片1006可以专用于诸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO及其他的较长范围的无线通信。
计算系统1000的处理器1004包括封装于处理器1004内的集成电路管芯。在一些实施例中，处理器的集成电路管芯包括被实施为具有使用所公开的在本文以各种方式描述的技术形成的一个或多个集成电路结构或器件的板载电路。术语“处理器”可以指对(例如)来自寄存器和/或存储器的电子数据进行处理从而将该电子数据转换为可以存储在寄存器和/或存储器中的其他电子数据的任何器件或器件的部分。
通信芯片1006还可以包括封装在通信芯片1006内的集成电路管芯。根据一些这样的示例性实施例，通信芯片的集成电路管芯包括使用所公开的在本文以各种方式描述的技术形成的一个或多个集成电路结构或器件。如根据本公开将认识到的，需要注意，可以将多标准无线能力直接集成到处理器1004中(例如，其中，任何芯片1006的功能都被集成到处理器1004中，而不是具有单独的通信芯片)。此外注意，处理器1004可以是具有这样的无线能力的芯片组。简而言之，可以使用任何数量的处理器1004和/或通信芯片1006。类似地，任何一个芯片或芯片组都可以具有集成于其中的多种功能。
在各种实施方式中，计算系统1000可以是膝上型电脑、上网本、笔记本、智能电话、平板电脑、个人数字助理(PDA)、超级移动PC、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数字摄像机、便携式音乐播放器、数字视频记录仪或者任何其他处理数据或者采用使用所公开的如本文以各种方式描述的技术形成的一个或多个集成电路结构或器件的电子装置或系统。注意，对计算系统的提及意在包括计算装置、设备以及任何其他被配置为计算或处理信息的结构。
其他示例性实施例
下面的示例涉及其他实施例，通过这些示例，很多置换和构造将是显而易见的。
示例1是一种集成电路(IC)，其包括：包括原子百分比至少75％的锗的半导体主体；处于半导体主体上的栅极结构，该栅极结构包括栅极电介质和栅电极；源极区和漏极区，两者均与该栅极结构相邻，使得栅极结构处于源极区和漏极区之间，源极区和漏极区的至少其中之一包括n型杂质；以及处于源极区和漏极区的所述至少其中之一与未掺杂绝缘体区之间的富含掺杂剂的绝缘体帽盖区，该富含掺杂剂的绝缘体帽盖区包括n型杂质，该富含掺杂剂的绝缘体帽盖区与未掺杂绝缘体区是有区别的。
示例2包括示例1的主题，其中，n型杂质为磷。
示例3包括示例1或2的主题，其中，富含掺杂剂的绝缘体帽盖区中的n型杂质的浓度处于1原子％到10原子％的范围内。
示例4包括示例1-3中的任何示例的主题，其中，富含掺杂剂的绝缘体帽盖区的厚度处于10纳米到100纳米的范围内，该厚度是处于源极区和漏极区的所述至少其中之一的第一侧上的第一相邻未掺杂绝缘体与处于源极区和漏极区的所述至少其中之一的第二侧上的第二相邻未掺杂绝缘体之间的距离。
示例5包括示例1-4中的任何示例的主题，其中，富含掺杂剂的绝缘体帽盖区的高度处于10纳米到200纳米的范围内，该高度是垂直地从与源极区和漏极区的所述至少其中之一相邻的浅沟槽隔离(STI)区的表面延伸的距离。
示例6包括示例1-5中的任何示例的主题，其中，富含掺杂剂的绝缘体帽盖区包括二氧化硅。
示例7包括示例1-6中的任何示例的主题，其中，半导体主体还包括硅、铟、镓、砷、锑和氮的至少其中之一。
示例8包括示例1-7中的任何示例的主题，其中，半导体主体的锗浓度为98原子百分比或更高。
示例9包括示例1-8中的任何示例的主题，其中，半导体主体还包括原子百分比高达2％的锡。
示例10包括示例1-9中的任何示例的主题，其中，除了所述n型杂质，源极区和漏极区在成分上与半导体主体是有区别的，源极区和漏极区包括硅和锗的至少其中之一。
示例11包括示例1-10中的任何示例的主题，其中，除了所述n型杂质，源极区和漏极区在成分上不同于半导体主体，源极区和漏极区还包括硅、铟、镓、砷、锑和氮的至少其中之一。
示例12包括示例1-11中的任何示例的主题，其中，源极区和漏极区还包括原子百分比高达2％的锡。
示例13包括示例1-12中的任何示例的主题，其中，n型杂质为砷。
示例14包括示例1-13中的任何示例的主题，其中，半导体主体处于鳍状物根上，并且富含掺杂剂的绝缘体帽盖区处于鳍状物根的相对的侧壁上以及半导体主体的相对的侧壁上。
示例15包括示例1-14中的任何示例的主题，其中，源极区和漏极区的所述至少其中之一处于鳍状物根上，并且富含掺杂剂的绝缘体帽盖区处于该鳍状物根的相对的侧壁上以及源极区和漏极区的所述至少其中之一的相对的侧壁上。
示例16包括示例1-15中的任何示例的主题，其中，鳍状物根是下层半导体衬底的一部分。
示例17包括示例1-16中的任何示例的主题，其中，衬底为硅并且半导体主体包括锗、镓、砷、铟、锑和氮的至少其中之一。
示例18包括示例1-17中的任何示例的主题，还包括处于富含掺杂剂的绝缘体帽盖区中并且处于源极区上的第一接触结构以及处于富含掺杂剂的绝缘体帽盖区中并且处于漏极区上的第二接触结构。
示例19包括示例1-18中的任何示例的主题，其中，富含掺杂剂的绝缘体帽盖区在源极区和漏极区的所述至少其中之一的最上表面上。
示例20包括示例1-19中的任何示例的主题，其中，半导体主体为鳍状物。
示例21包括示例1-20中的任何示例的主题，其中，半导体主体包括一条或多条纳米线。
示例22包括示例1-21中的任何示例的主题，其中，半导体主体包括一条或多条纳米带。
示例23包括示例1-22中的任何示例的主题，其中，栅极结构还包括处于源极区和栅电极之间的第一栅极间隔体以及处于漏极区和栅电极之间的第二栅极间隔体。
示例24是包括示例1-23中的任何示例的IC的计算系统。
示例25是一种形成集成电路(IC)的方法，所述方法包括：形成包括原子百分比至少75％的锗的半导体主体；在半导体主体上形成栅极结构，该栅极结构包括栅极电介质和栅电极；形成源极区和漏极区，两者均与该栅极结构相邻，使得栅极结构处于源极区和漏极区之间，源极区和漏极区的至少其中之一包括n型杂质；以及在源极区和漏极区的所述至少其中之一与未掺杂绝缘体区之间形成富含掺杂剂的绝缘体帽盖区，该富含掺杂剂的绝缘体帽盖区包括该n型杂质，该富含掺杂剂的绝缘体帽盖区与未掺杂绝缘体区是有区别的。
示例26包括示例25的主题，其中，n型杂质为磷。
示例27包括示例25或26的主题，其中，富含掺杂剂的绝缘体帽盖区中的n型杂质的浓度处于1原子％到10原子％的范围内。
示例28包括示例25-27中的任何示例的主题，其中，富含掺杂剂的绝缘体帽盖区的厚度处于10纳米到100纳米的范围内，该厚度是处于源极区和漏极区的所述至少其中之一的第一侧上的第一相邻未掺杂绝缘体与处于源极区和漏极区的所述至少其中之一的第二侧上的第二相邻未掺杂绝缘体之间的距离。
示例29包括示例25-28中的任何示例的主题，其中，富含掺杂剂的绝缘体帽盖区的高度处于10纳米到200纳米的范围内，该高度是垂直地从与源极区和漏极区的所述至少其中之一相邻的浅沟槽隔离(STI)区的表面延伸的距离。
示例30包括示例25-29中的任何示例的主题，其中，半导体主体的锗浓度为98原子百分比或更高。
示例31包括示例25-30中的任何示例的主题，其中，富含掺杂剂的绝缘体帽盖区包括二氧化硅。
示例32包括示例25-31中的任何示例的主题，其中，所述半导体主体还包括硅、铟、镓、砷、锑和氮的至少其中之一。
示例33包括示例25-32中的任何示例的主题，其中，半导体主体还包括原子百分比高达2％的锡。
示例34包括示例25-33中的任何示例的主题，其中，除了所述n型杂质，源极区和漏极区在成分上与半导体主体是有区别的，源极区和漏极区包括硅和锗的至少其中之一。
示例35包括示例25-34中的任何示例的主题，其中，除了所述n型杂质，源极区和漏极区在成分上不同于半导体主体，源极区和漏极区还包括硅、铟、镓、砷、锑和氮的至少其中之一。
示例36包括示例25-35中的任何示例的主题，其中，源极区和漏极区还包括原子百分比高达2％的锡。
示例37包括示例25-36中的任何示例的主题，其中，n型杂质为砷。
示例38包括示例25-37中的任何示例的主题，其中，半导体主体处于鳍状物根上，并且富含掺杂剂的绝缘体帽盖区处于鳍状物根的相对的侧壁上以及半导体主体的相对的侧壁上。
示例39包括示例25-38中的任何示例的主题，其中，源极区和漏极区的所述至少其中之一处于鳍状物根上，并且富含掺杂剂的绝缘体帽盖区处于该鳍状物根的相对侧壁上以及源极区和漏极区的所述至少其中之一的相对的侧壁上。
示例40包括示例25-39中的任何示例的主题，其中，鳍状物根是下层半导体衬底的一部分。
示例41包括示例25-40中的任何示例的主题，其中，衬底为硅并且半导体主体包括锗、镓、砷、铟、锑和氮的至少其中之一。
示例42包括示例25-41中的任何示例的主题，还包括形成处于富含掺杂剂的绝缘体帽盖区中并且处于源极区上的第一接触结构，以及形成处于富含掺杂剂的绝缘体帽盖区中并且处于漏极区上的第二接触结构。
示例43包括示例25-42中的任何示例的主题，其中，富含掺杂剂的绝缘体帽盖区在源极区和漏极区的所述至少其中之一的最上表面上。
示例44包括示例25-43中的任何示例的主题，其中，半导体主体为鳍状物。
示例45包括示例25-44中的任何示例的主题，其中，半导体主体包括一条或多条纳米线。
示例46包括示例25-45中的任何示例的主题，其中，半导体主体包括一条或多条纳米带。
示例47包括示例25-46中的任何示例的主题，其中，栅极结构还包括处于源极区和栅电极之间的第一栅极间隔体以及处于漏极区和栅电极之间的第二栅极间隔体。
本文采用的术语和表达被用作描述性术语，而非限制性术语，而且此类术语和表达的使用也无意排除所示出和描述的特征(或其部分)的任何等价方案，并且应当认识到在权利要求的范围内各种修改都是可能的。相应地，权利要求意在涵盖所有这样的等价方案。本文已经描述了各种特征、方面和实施例。这些特征、方面和实施例易于产生相互的组合以及变化和修改，这是根据本公开将可以认识到的。因此，应当认为本公开涵盖这样的组合、变化和修改。无意使本公开的范围受到本具体实施方式的限制，相反本公开的范围由所附权利要求限定。未来提交的要求本申请的优先权的申请可以按照不同的方式主张所公开的主题的权利，并且一般可以包括如本文以各种方式公开的或者以其他方式展示的一项或多项要素中的任何一组。

Claims (25)

1.一种集成电路(IC)，包括：
包括原子百分比至少75％的锗的半导体主体；
处于所述半导体主体上的栅极结构，所述栅极结构包括栅极电介质和栅电极；
源极区和漏极区，所述源极区和所述漏极区都与所述栅极结构相邻，使得所述栅极结构处于所述源极区和所述漏极区之间，所述源极区和所述漏极区的至少其中之一包括n型杂质；以及
处于所述源极区和所述漏极区的所述至少其中之一与未掺杂绝缘体区之间的富含掺杂剂的绝缘体帽盖区，所述富含掺杂剂的绝缘体帽盖区包括所述n型杂质，所述富含掺杂剂的绝缘体帽盖区与所述未掺杂绝缘体区是有区别的。
2.根据权利要求1所述的IC，其中，所述n型杂质为磷。
3.根据权利要求1所述的IC，其中，所述富含掺杂剂的绝缘体帽盖区中的所述n型杂质的浓度处于1原子％到10原子％的范围内。
4.根据权利要求1所述的IC，其中，所述富含掺杂剂的绝缘体帽盖区的厚度处于10纳米到100纳米的范围内，所述厚度是处于所述源极区和所述漏极区的所述至少其中之一的第一侧上的第一相邻未掺杂绝缘体与处于所述源极区和所述漏极区的所述至少其中之一的第二侧上的第二相邻未掺杂绝缘体之间的距离。
5.根据权利要求1所述的IC，其中，所述富含掺杂剂的绝缘体帽盖区的高度处于10纳米到200纳米的范围内，所述高度是垂直地从与所述源极区和所述漏极区的所述至少其中之一相邻的浅沟槽隔离(STI)区的表面延伸的距离。
6.根据权利要求1所述的IC，其中，所述富含掺杂剂的绝缘体帽盖区包括二氧化硅。
7.根据权利要求1所述的IC，其中，所述半导体主体还包括硅、铟、镓、砷、锑和氮的至少其中之一。
8.根据权利要求1所述的IC，其中，所述半导体主体的锗浓度为98原子百分比或更高。
9.根据权利要求1-8中的任何一项所述的IC，其中，所述半导体主体还包括原子百分比高达2％的锡。
10.根据权利要求1-8中的任何一项所述的IC，其中，除了所述n型杂质，所述源极区和所述漏极区在成分上与所述半导体主体是有区别的，所述源极区和所述漏极区包括硅和锗的至少其中之一。
11.根据权利要求1-8中的任何一项所述的IC，其中，除了所述n型杂质，所述源极区和所述漏极区在成分上不同于所述半导体主体，所述源极区和所述漏极区还包括硅、铟、镓、砷、锑和氮的至少其中之一。
12.根据权利要求1-8中的任何一项所述的IC，其中，所述源极区和所述漏极区还包括原子百分比高达2％的锡。
13.根据权利要求1-8中的任何一项所述的IC，其中，所述n型杂质为砷。
14.根据权利要求1-8中的任何一项所述的IC，其中，所述半导体主体处于鳍状物根上，并且所述富含掺杂剂的绝缘体帽盖区处于所述鳍状物根的相对的侧壁上以及所述半导体主体的相对的侧壁上。
15.根据权利要求14所述的IC，其中，所述源极区和所述漏极区的所述至少其中之一处于所述鳍状物根上，并且所述富含掺杂剂的绝缘体帽盖区处于所述鳍状物根的相对的侧壁上以及所述源极区和所述漏极区的所述至少其中之一的相对的侧壁上。
16.根据权利要求14所述的IC，其中，所述鳍状物根是下层半导体衬底的一部分。
17.根据权利要求16所述的IC，其中，所述衬底为硅并且所述半导体主体包括锗、镓、砷、铟、锑和氮的至少其中之一。
18.根据权利要求1所述的IC，还包括处于所述富含掺杂剂的绝缘体帽盖区中并且处于所述源极区上的第一接触结构，以及处于所述富含掺杂剂的绝缘体帽盖区中并且处于所述漏极区上的第二接触结构。
19.一种计算系统，包括根据权利要求1-18中的任何一项所述的IC。
20.一种形成集成电路(IC)的方法，所述方法包括：
形成包括原子百分比至少75％的锗的半导体主体；
在所述半导体主体上形成栅极结构，所述栅极结构包括栅极电介质和栅电极；
形成源极区和漏极区，所述源极区和所述漏极区都与所述栅极结构相邻，使得所述栅极结构处于所述源极区和所述漏极区之间，所述源极区和所述漏极区的至少其中之一包括n型杂质；以及
在所述源极区和所述漏极区的所述至少其中之一与未掺杂绝缘体区之间形成富含掺杂剂的绝缘体帽盖区，所述富含掺杂剂的绝缘体帽盖区包括所述n型杂质，所述富含掺杂剂的绝缘体帽盖区与所述未掺杂绝缘体区是有区别的。
21.根据权利要求20所述的方法，其中，所述n型杂质为磷。
22.根据权利要求20所述的方法，其中，所述富含掺杂剂的绝缘体帽盖区中的所述n型杂质的浓度处于1原子％到10原子％的范围内。
23.根据权利要求20-22中的任何一项所述的方法，其中，所述富含掺杂剂的绝缘体帽盖区的厚度处于10纳米到100纳米的范围内，所述厚度是处于所述源极区和所述漏极区的所述至少其中之一的第一侧上的第一相邻未掺杂绝缘体与处于所述源极区和所述漏极区的所述至少其中之一的第二侧上的第二相邻未掺杂绝缘体之间的距离。
24.根据权利要求20-22中的任何一项所述的方法，其中，所述富含掺杂剂的绝缘体帽盖区的高度处于10纳米到200纳米的范围内，所述高度是垂直地从与所述源极区和所述漏极区的所述至少其中之一相邻的浅沟槽隔离(STI)区的表面延伸的距离。
25.根据权利要求20-22中的任何一项所述的方法，其中，所述半导体主体的锗浓度为98原子百分比或更高。
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